DE102017129563B4 - Halbleiterbauelemente mit freiliegenden entgegengesetzten chip-pads und herstellungverfahren dafür - Google Patents

Halbleiterbauelemente mit freiliegenden entgegengesetzten chip-pads und herstellungverfahren dafür Download PDF

Info

Publication number
DE102017129563B4
DE102017129563B4 DE102017129563.1A DE102017129563A DE102017129563B4 DE 102017129563 B4 DE102017129563 B4 DE 102017129563B4 DE 102017129563 A DE102017129563 A DE 102017129563A DE 102017129563 B4 DE102017129563 B4 DE 102017129563B4
Authority
DE
Germany
Prior art keywords
semiconductor
die
chip
leadframe
die pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102017129563.1A
Other languages
English (en)
Other versions
DE102017129563A1 (de
Inventor
Edward Fürgut
Martin Gruber
Ralf Otremba
Wolfgang Scholz
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of DE102017129563A1 publication Critical patent/DE102017129563A1/de
Application granted granted Critical
Publication of DE102017129563B4 publication Critical patent/DE102017129563B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/43—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed

Abstract

Halbleiterbauelement, das aufweist:einen ersten Leiterrahmen (102, 202, 302, 402, 502, 602, 702), der ein erstes Chip-Pad (104, 204, 304, 404, 504, 604, 704, 804a, 904), das eine erste Oberfläche (108) und eine der ersten Oberfläche (108) entgegengesetzte zweite Oberfläche (110, 210, 310, 510, 610, 710, 910) aufweist, aufweist;einen zweiten Leiterrahmen (112, 212, 312, 412), der ein zweites Chip-Pad (114, 214, 314, 414, 814a), das eine erste Oberfläche (118) und eine der ersten Oberfläche (118) entgegengesetzte zweite Oberfläche (120, 220, 320) aufweist, aufweist, wobei die erste Oberfläche (118) des zweiten Chip-Pads (114, 214, 314, 414, 814a) der ersten Oberfläche (108) des ersten Chip-Pads (104, 204, 304, 404, 504, 604, 704, 804a, 904) zugewandt ist;einen ersten Halbleiterchip (122, 222, 322, 422, 822a), der an der ersten Oberfläche (108) des ersten Chip-Pads (104, 204, 304, 404, 504, 604, 704, 804a, 904) befestigt ist;einen zweiten Halbleiterchip (124, 224, 424, 824a), der an der ersten Oberfläche (118) des zweiten Chip-Pads (114, 214, 314, 414, 814a) befestigt ist;eine Verbindungsleiterplatte (160) zwischen dem ersten Halbleiterchip (122, 222, 322, 422, 822a) und dem zweiten Halbleiterchip (124, 224, 424, 824a), die den ersten Halbleiterchip (122, 222, 322, 422, 822a) mit dem zweiten Halbleiterchip (124, 224, 424, 824a) elektrisch koppelt; undein Verkapselungsmaterial (126, 226, 326, 526, 626, 726, 826, 926), das den ersten Halbleiterchip (122, 222, 322, 422, 822a) und Teile des ersten Leiterrahmens (102, 202, 302, 402, 502, 602, 702) und des zweiten Leiterrahmens (112, 212, 312, 412) verkapselt, wobei das Verkapselungsmaterial (126, 226, 326, 526, 626, 726, 826, 926) eine erste Oberfläche (128, 228, 328, 528, 628, 728, 928), die an der zweiten Oberfläche (110, 210, 310, 510, 610, 710, 910) des ersten Chip-Pads (104, 204, 304, 404, 504, 604, 704, 804a, 904) ausgerichtet ist, und eine zweite Oberfläche (130, 230, 330), die an der zweiten Oberfläche (120, 220, 320) des zweiten Chip-Pads (114, 214, 314, 414, 814a) ausgerichtet ist, aufweist.

Description

  • Diskrete Halbleiterbauelementpackungen können einen Leiterrahmen mit einem freiliegenden Chip-Pad (engl.: „die pad“) aufweisen, um eine einseitige Kühlung der Bauelemente zu ermöglichen. Die Leistungsdichte und damit die Funktionalität der Halbleiterbauelemente sind durch das Kühlvermögen der Halbleiterbauelemente begrenzt.
  • US 2007 / 0 029 648 A1 beschreibt ein Mehrfach-Die-Package mit einem ersten Bondpad und einem zweiten Bondpad. Eine erste integrierte Schaltung ist auf der dem zweiten Bondpad zugewandten Seite des ersten Bondpads angebracht und eine zweite integrierte Schaltung ist auf der dem ersten Bondpad zugewandten Seite des zweiten Bondpads angebracht
  • Eine ähnliche Anordnung mit mehreren Schaltelementen und einem Versiegelungsharz ist aus EP 3 226 293 A1 bekannt.
  • US 2014 / 0 027 891 A1 zeigt zwei Leiterrahmen mit daran angebrachten MOSFETs oder IGBTs und Treiberelementen. Die Leiterrahmen sind miteinander verklebt. Zur Herstellung werden die Leiterrahmen zum Beispiel in einen Reflow-Ofen gelegt, wobei die jeweiligen Seiten einander zugewandt sind. Dabei werden Hauptanschlüsse und Hilfsanschlüsse der Leiterrahmen durch ein auf die Hauptanschlüsse aufgetragenes Lot 280 miteinander verbunden. Anschließend wird ein Versiegelungsharz durch Gießen aufgebracht.
  • US 2013 / 0 201 614 A1 zeigt eine elektronische Baugruppe, die einen ersten Schaltungsträger und einen zweiten Schaltungsträger, die als separate Komponenten vorgesehen sind, sowie einen Formkörper umfasst. Auf den einander zugewandten Innenflächen der beiden Schaltungsträger sind elektronische Bauteile angeordnet. Zwischen den beiden Schaltungsträgern ist eine Federvorrichtung mit einem ersten und einem zweiten Federelement vorgesehen. Die Federelemente können aus einem elektrisch leitfähigen Material gefertigt sein und eine elektrische Verbindungsfunktion übernehmen. Alternativ oder zusätzlich kann auch ein Federelement zwischen den elektrischen Bauteilen auf den beiden Schaltungsträgern angeordnet sein.
  • US 2009 / 0 108 467 A1 beschreibt Halbleiterbauelemente, bei denen auf einem Leiterrahmen aufeinanderfolgend ein erster Halbleiterchip, ein Metallclip, ein zweiter Halbleiterchip und ein weiterer Metallclip angeordnet sind. Der Metallclip stellt eine elektrische Verbindung zwischen den beiden Halbleiterchips her und der weitere Metallclip stellt eine elektrische Verbindung zwischen dem zweiten Halbleiterchip und dem Leiterrahmen her.
  • Es besteht ein Bedarf, die Leistungsdichte und das Kühlvermögen von Halbleiterbauelementen zu verbessern. Ein Beispiel eines Halbleiterbauelements enthält einen ersten Leiterrahmen, einen zweiten Leiterrahmen, einen ersten Halbleiterchip und ein Verkapselungsmaterial.
  • Der erste Leiterrahmen enthält ein erstes Chip-Pad, das eine erste Oberfläche und eine der ersten Oberfläche des ersten Chip-Pads entgegengesetzte zweite Oberfläche aufweist. Der zweite Leiterrahmen enthält ein zweites Chip-Pad, das eine erste Oberfläche und eine der ersten Oberfläche des zweiten Chip-Pads entgegengesetzte zweite Oberfläche aufweist. Die erste Oberfläche des zweiten Chip-Pads ist der ersten Oberfläche des ersten Chip-Pads zugewandt. Ein erster Halbleiterchip ist an der ersten Oberfläche des ersten Chip-Pads befestigt und ein zweiter Halbleiterchip ist an der ersten Oberfläche des zweiten Chip-Pads befestigt. Zwischen dem ersten Halbleiterchip und dem zweiten Halbleiterchip befindet sich eine Verbindungsleiterplatte, die den ersten Halbleiterchip mit dem zweiten Halbleiterchip elektrisch koppelt. Das Verkapselungsmaterial verkapselt den ersten Halbleiterchip und Teile des ersten Leiterrahmens und des zweiten Leiterrahmens. Das Verkapselungsmaterial weist eine an der zweiten Oberfläche des ersten Chip-Pads ausgerichtete erste Oberfläche und eine an der zweiten Oberfläche des zweiten Chip-Pads ausgerichtete zweite Oberfläche auf.
    • Die 1A-1C zeigen ein Beispiel eines Durchgangsloch-Halbleiterbauelements.
    • 2 zeigt eine Querschnittsansicht eines weiteren Beispiels eines Durchgangsloch-Halbleiterbauelements.
    • Die 3A-3F zeigen ein Beispiel eines Verfahrens zur Herstellung eines Durchgangsloch-Halbleiterbauelements.
    • Die 4A-4E zeigen ein Beispiel eines Verfahrens zur Herstellung eines Halbleiterbauelements für eine Oberflächenmontagetechnologie (engl.: „surface mount technology; SMT).
    • Die 5A-5E zeigen ein Beispiel eines Verfahrens zur Herstellung eines Halbleiterbauelements mit unabhängigen Halbleiterchips.
    • 6 zeigt ein Beispiel eines Halbleiterbauelements, das unabhängige Halbleiterchips aufweist.
    • 7 zeigt ein weiteres Beispiel eines Halbleiterbauelements, das unabhängige Halbleiterchips aufweist.
    • 8 zeigt ein Beispiel eines Halbleiterbauelements, das eine externe Drain/Source-Verbindung aufweist.
    • Die 9A-9B zeigen ein Beispiel eines Halbleiterbauelements, das getrennte Chip-Pads aufweist.
    • 10 zeigt ein Beispiel eines SMT-Halbleiterbauelements.
    • 11 zeigt ein Beispiel eines Systems mit Kühlkörpern, die mit Halbleiterbauelementen mit doppelseitiger Kühlung gekoppelt sind.
  • In der folgenden ausführlichen Beschreibung wird Bezug genommen auf die begleitenden Zeichnungen, in denen anhand konkreter Beispiele gezeigt wird, wie die Offenbarung umgesetzt werden kann. In dieser Hinsicht wird richtungsgebundene Terminologie wie beispielsweise „oben“, „unten“, „Vorderseite“, „Rückseite“, „vordere“, „hintere“ etc. in Bezug auf die Ausrichtung der beschriebenen Figur(en) beschrieben. Weil Komponenten von Beispielen in einer Vielzahl unterschiedlicher Ausrichtungen positioniert werden können, wird die richtungsgebundene Terminologie für Zwecke der Darstellung verwendet und ist in keiner Weise beschränkend.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Beispiele, sofern nicht ausdrücklich anderweitig angegeben, miteinander kombiniert werden können.
  • Der hierin verwendete Ausdruck „elektrisch gekoppelt“ ist nicht so zu verstehen, dass die Elemente direkt miteinander gekoppelt sein müssen, und es können zwischen den „elektrisch gekoppelten“ Elementen Zwischenelemente vorhanden sein.
  • Hierin offenbart sind Halbleiterbauelemente mit mehreren Chip-Pads, bei denen sich zumindest zwei der Chip-Pads an unterschiedlichen Oberflächen der Packungen befinden, so dass die zumindest zwei Chip-Pads frei liegen. Die Halbleiterbauelemente können Durchgangsloch-Packungen, Dual-Inline-Packungen (DIPs), Leistungsmodul-Packungen, Oberflächenmontagetechnologie-(SMT)-Packungen (d. h. mit Anschlussbeinen (engl.: „leaded“) oder ohne Anschlussbeine (engl.: „leadless“) mit externen Kontaktanschlüssen (engl.: „external contact leads“) oder Pads auf beiden Packungsseiten) oder andere geeignete Packungen aufweisen. Die zumindest zwei freiliegenden Chip-Pads ermöglichen eine doppelseitige Kühlung der Halbleiterbauelemente. Die doppelseitige Kühlung ermöglicht eine erhöhte Leistungsdichte durch Verdopplung der verwendbaren Chipfläche verglichen mit einer Packung ähnlicher Größe, die nur eine einseitige Kühlung aufweist. Die beschriebenen Halbleiterbauelemente können den Aufwand für die Handhabung und das Routing verringern. Die Halbleiterbauelemente können basierend auf dem Stapeln von Leiterrahmen vor dem Verkapseln unter Verwendung eines kostenoptimierten Verfahrens hergestellt werden, ohne die Chip- und Draht-Bondprozesse zu modifizieren. Die Halbleiterbauelemente mit doppelseitiger Kühlung können diskrete Bauelemente mit dem Doppelten der maximalen Chipgröße oder Mehr-Chip-Bauelemente (z. B. Halbbrücken, Leistungsfaktorkorrekturstufen) innerhalb von Packungen, die eine ähnliche Größe wie Halbleiterbauelemente, die nur eine einseitige Kühlung aufweisen, umfassen. Deshalb stellen die hierin beschriebenen Halbleiterbauelemente gesteigerte Optionen für eine zusätzliche Funktionalität und eine erhöhte Dichte zur Verfügung.
  • 1A zeigt eine Querschnittsansicht eines nicht mehr erfindungsgemäßen Beispiels. 1B zeigt eine untere Ansicht, und 1C zeigt eine Draufsicht auf ein Beispiel eines Durchgangsloch-Halbleiterbauelements 100. Das Halbleiterbauelement 100 enthält einen ersten Leiterrahmen 102, einen zweiten Leiterrahmen 112, einen ersten Halbleiterchip 122 und ein Verkapselungsmaterial 126. Bei einem Beispiel enthält das Halbleiterbauelement 100 auch einen zweiten Halbleiterchip 124, der anhand gestrichelter Linien gezeigt ist.
  • Der erste Leiterrahmen 102 enthält ein erstes Chip-Pad 104 und Anschlussbeine (engl.: „leads“) 106 und 132. Das Anschlussbein 106 ist durch einen Teil 105 des ersten Leiterrahmens 102 mit dem ersten Chip-Pad 104 gekoppelt. Das erste Chip-Pad 104 weist eine erste Oberfläche 108 und eine der ersten Oberfläche 108 entgegengesetzte zweite Oberfläche 110 auf. Der zweite Leiterrahmen 112 enthält ein zweites Chip-Pad 114 und einen Anschlussteil (engl.: „lead portion“) 116. Der Anschlussteil 116 ist durch einen Teil 115 des zweiten Leiterrahmens 112 mit dem zweiten Chip-Pad 114 gekoppelt. Das zweite Chip-Pad 114 weist eine erste Oberfläche 118 und eine der ersten Oberfläche 118 entgegengesetzte zweite Oberfläche 120 auf. Die erste Oberfläche 118 des zweiten Chip-Pads 114 ist der ersten Oberfläche 108 des ersten Chip-Pads 104 zugewandt. Der zweite Leiterrahamen 112 ist durch den Anschlussteil 116, der geschweißt, gelötet, gesintert, geklebt oder unter Verwendung einer anderen geeigneten Technik an dem Anschlussbein 106 des ersten Leiterrahmens befestigt sein kann, an dem ersten Leiterrahmen 102 befestigt.
  • Der erste Halbleiterchip 122 ist an der ersten Oberfläche 108 des ersten Chip-Pads 104 befestigt. Bei einem Beispiel ist der erste Halbleiterchip 122 mit der ersten Oberfläche 108 des ersten Chip-Pads 104 elektrisch gekoppelt. Der zweite Halbleiterchip 124 kann an der ersten Oberfläche 118 des zweiten Chip-Pads 114 befestigt sein. Bei einem Beispiel kann der zweite Halbleiterchip 124 mit der ersten Oberfläche 118 des zweiten Chip-Pads 114 elektrisch gekoppelt sein. Der erste Halbleiterchip 122 und/oder der zweite Halbleiterchip 124 können über Bonddrähte (nicht gezeigt) mit dem Anschlussbein 106 und/oder den Anschlussbeinen 132 elektrisch gekoppelt sein. Bei dem ersten Halbleiterchip 122 und/oder dem zweiten Halbleiterchip 124 kann es sich um Leistungsbauelemente (z. B. Transistoren, Dioden), die einen vertikalen Stromfluss aufweisen, handeln. Bei einem Beispiel bilden der erste Halbleiterchip 122 und der zweite Halbleiterchip 124 eine Halbbrücke und/oder eine Leistungsfaktorkorrekturstufe. Bei einem anderen Beispiel ist von dem ersten Halbleiterchip 122 und dem zweiten Halbleiterchip 124 einer ein Leistungsbauelement und der andere von dem ersten Halbleiterchip 122 und dem zweiten Halbleiterchip 124 ist ein Logikbauelement (z. B. ein Gatetreiber, ein Temperatursensor, ein Stromsensor, ein Mikrocontroller) zur Steuerung des Leistungsbauelements.
  • Das Verkapselungsmaterial (z. B. ein Mold-Material) 126 verkapselt den ersten Halbleiterchip 122, den zweiten Halbleiterchip 124 und Teile des ersten Leiterrahmens 102 und des zweiten Leiterrahmens 112. Das Verkapselungsmaterial 126 weist eine an der zweiten Oberfläche 110 des ersten Chip-Pads 104 ausgerichtete erste Oberfläche 128 und eine an der zweiten Oberfläche 120 des zweiten Chip-Pads 114 ausgerichtete zweite Oberfläche 130 auf. Dementsprechend liegen die zweite Oberfläche 110 des ersten Chip-Pads 104 und die zweite Oberfläche 120 des zweiten Chip-Pads 114 frei und können, indem an jeder Oberfläche ein Kühlkörper angebracht wird, zur doppelseitigen Kühlung des Halbleiterbauelements 100 verwendet werden.
  • 2 zeigt eine Querschnittsansicht eines weiteren Beispiels eines Durchgangsloch-Halbleiterbauelements 150. Das Halbleiterbauelement 150 ist ähnlich dem vorangehend unter Bezugnahme auf die 1A-1C beschriebenen und gezeigten Halbleiterbauelement 100 mit der Ausnahme, dass das Halbleiterbauelement 150 auch eine Verbindungsplatine 160 aufweist. Bei einem Beispiel handelt es sich bei der Verbindungsplatine 160 um eine gedruckte Leiterplatte (engl.: „printed circuit board“; PCB). Bei diesem Beispiel enthält der erste Halbleiterchip 122 zumindest einen Kontakt 152, und der zweite Halbleiterchip 124 enthält zumindest einen Kontakt 154. Die Verbindungsplatine 160 ist durch Löten, Sintern, Kleben oder eine andere geeignete Technik mit dem Kontakt 152 des ersten Halbleiterchips 122 und dem Kontakt 154 des zweiten Halbleiterchips 124 elektrisch gekoppelt. Die Verbindungsplatine 160 koppelt den Kontakt 152 über eine Signalleitung 162 der Verbindungsplatine 160 elektrisch mit dem Kontakt 154.
  • Die 3A-3F zeigen ein Beispiel eines Verfahrens zur Herstellung eines Durchgangsloch-Halbleiterbauelements wie beispielsweise des vorangehend unter Bezugnahme auf die 1A - 1C beschriebenen und gezeigten Halbleiterbauelements 100. 3A zeigt ein Beispiel eines Front-End-Of-Line-(FEOL)-Prozesses zur Herstellung eines ersten Teils des Halbleiterbauelements. Es wird ein erster Leiterrahmenstreifen 200 mit mehreren ersten Leiterrahmen 202, die über einen Rahmen 201 miteinander verbunden sind, bereitgestellt. Jeder erste Leiterrahmen 202 enthält ein erstes Chip-Pad 204, Anschlussbeine 206 und 232, und ein Schraubloch 203. Bei anderen Beispielen ist das Schraubloch 203 weggelassen. Das Anschlussbein 206 ist durch einen Teil 205 des ersten Leiterrahmens 202 mit einem ersten Chip-Pad 204 gekoppelt. An jedes erste Chip-Pad 204 wird ein erster Halbleiterchip 222 durch Schweißen, Löten, Sinter, Kleben oder eine andere geeignete Technik befestigt. Dann werden Kontakte auf der oberen Oberfläche des ersten Halbleiterchips 222 unter Verwendung von Bonddrähten 223 mit den Anschlussbeinen 232 elektrisch gekoppelt. Bei anderen Beispielen können ein Banddraht (engl.: „ribbon wire“), Clips oder andere geeignete Verbindungen anstelle von oder in Kombination mit Bonddrähten verwendet werden.
  • 3B zeigt ein Beispiel eines FEOL-Prozesses zur Herstellung eines zweiten Teils des Halbleiterbauelements. Es wird ein zweiter Leiterrahmenstreifen 240 mit mehreren zweiten Leiterrahmen 212, die über einen Rahmen 241 miteinander verbunden sind, bereitgestellt. Bei einem Beispiel ist der zweite Leiterrahmenstreifen 240 identisch mit dem vorangehend unter Bezugnahme auf 3A beschriebenen und gezeigten Leiterrahmenstreifen 200. Jeder zweite Leiterrahmen 212 enthält ein zweites Chip-Pad 214, Anschlussbeine 242 und 244, und ein Schraubloch 213. Bei anderen Beispielen ist das Schraubloch 213 weggelassen. Jedes Anschlussbein 242 ist durch Anschlussteile 216 und 215 eines jeden zweiten Leiterrahmens 212 mit einem zweiten Chip-Pad 214 gekoppelt. Mit jedem zweiten Chip-Pad 214 wird ein zweiter Halbleiterchip 224 durch Schweißen, Löten, Sintern, Kleben oder eine andere geeignete Technik verbunden. Dann werden Kontakte auf der oberen Oberfläche des zweiten Halbleiterchips 224 unter Verwendung von Bonddrähten 225 mit den Anschlussbeinen 244 elektrisch gekoppelt.
  • 3C zeigt ein Beispiel eines Back-End-Of-Line-(BEOL)-Prozesses zur Herstellung des Halbleiterbauelements. Der Leiterrahmenstreifen 240 wird derart auf den ersten Leiterrahmenstreifen 200 gestapelt, dass der erste Halbleiterchip 222 dem zweiten Halbleiterchip 224 zugewandt ist. Der Anschlussteil 216 eines jeden zweiten Leiterrahmens 212 wird an das Anschlussbein 206 eines jeden ersten Leiterrahmens 202 geschweißt oder unter Verwendung einer anderen geeigneten Technik daran befestigt. Ein Teil eines jeden Anschlussbeins 244 des zweiten Leiterrahamens 212 wird an ein zugehöriges Anschlussbein 232 eines jeden ersten Leiterrahmens 202 geschweißt oder unter Verwendung einer anderen geeigneten Technik damit verbunden. Dann werden der Rahmen 241 des zweiten Leiterrahmenstreifens 240 und Teile der Anschlussbeine 242 und 244 eines jeden zweiten Leiterrahmens 212 abgeschnitten, um den in 3C dargestellten Aufbau bereitzustellen.
  • 3D zeigt eine Draufsicht und 3E zeigt eine untere Ansicht eines Beispiels des in 3C dargestellten Aufbaus nach der Verkapselung unter Verwendung eines BEOL-Prozesses. Jeder erste Halbleiterchip 222, zweite Halbleiterchip 224, Bonddrähte 223 und 225 und Teile eines jeden ersten Leiterrahmens 202 und zweiten Leiterrahmens 212 werden mit einem Verkapselungsmaterial 226 (z. B. einem Mold-Material) verkapselt, so dass eine Oberfläche 210 eines jeden ersten Chip-Pads 204 und eine Oberfläche 220 eines jeden zweiten Chip-Pads 214 exponiert bleiben. Eine erste Oberfläche 228 des Verkapselungsmaterials 226 wird an der Oberfläche 210 des ersten Chip-Pads 204 ausgerichtet. Eine der ersten Oberfläche 228 entgegengesetzte zweite Oberfläche 230 des Verkapselungsmaterials 226 wird an der Oberfläche 220 eines jeden zweiten Chip-Pads 210 ausgerichtet. Das Verkapselungsmaterial 226 definiert ein Schraubloch 227, das sich von der ersten Oberfläche 228 des Verkapselungsmaterials 226 zu der zweiten Oberfläche 230 des Verkapselungsmaterials 226 erstreckt.
  • 3F zeigt ein Beispiel eines Halbleiterbauelements 250, wobei ein Teil des Verkapselungsmaterials 226 entfernt ist, um das Innere des Halbleiterbauelements 250 nach der Vereinzelung zu zeigen. Der Rahmen 201 des ersten Leiterrahmenstreifens 200 ist weggeschnitten, um jedes Halbleiterbauelement 250 zu vereinzeln. Das Halbleiterbauelement 250 enthält einen ersten Leiterrahmen 202, einen zweiten Leiterrahmen 212, einen ersten Halbleiterchip 222, einen zweiten Halbleiterchip 224 (in 3B sichtbar), Bonddrähte 223 und 225, und das Verkapselungsmaterial 226. Ein Kühlkörper kann an der Oberfläche 210 des ersten Chip-Pads 204 und der ersten Oberfläche 228 des Verkapselungsmaterials 226 angebracht werden, und er kann an der Oberfläche 220 des zweiten Chip-Pads 214 und der zweiten Oberfläche 230 des Verkapselungsmaterials 226 angebracht werden, um eine doppelseitige Kühlung für das Halbleiterbauelement 250 zu bieten.
  • Die 4A-4E zeigen ein Beispiel eines Verfahrens zur Herstellung eines Halbleiterbauelements für Oberflächenmontagetechnologie (SMT). 4A zeigt ein Beispiel eines FEOL-Prozesses zur Herstellung eines ersten Teils des Halbleiterbauelements. Eine erste Leiterrahmenmatrix 300 mit mehreren ersten Leiterrahmen 302, die über einen Rahmen 301 miteinander verbunden und in zwei Reihen angeordnet sind, wird bereitgestellt. Jeder erste Leiterrahmen 302 enthält ein erstes Chip-Pad 304, Anschlussbeine 306 und 332 und ein Schraubloch 303. Bei anderen Beispielen ist das Schraubloch 303 weggelassen. Jedes Anschlussbein 306 ist durch einen Teil 305 eines jeden ersten Leiterrahmens 302 mit einem ersten Chip-Pad 304 gekoppelt. An jedes erste Chip-Pad 304 ist ein erster Halbleiterchip 322 durch Schweißen, Löten, Sintern, Kleben oder eine andere geeignete Technik befestigt. Dann werden Kontakte auf der oberen Oberfläche des ersten Halbleiterchips 322 unter Verwendung von Bonddrähten 323 mit den Anschlussbeinen 332 elektrisch gekoppelt. Ein ähnlicher Prozess wird verwendet, um einen zweiten Teil des Halbleiterbauelements, der eine zweiten Leiterrahmenmatrix mit mehreren zweiten Leiterrahmen 312 (4B) und zweite Halbleiterchips enthält, herzustellen.
  • 4B zeigt ein Beispiel eines Back-End-Of-Line-(BEOL)-Prozesses zur Herstellung eines Halbleiterbauelements. Ein zweiter Leiterrahmenstreifen wird derart auf einen ersten Leiterrahmenstreifen 300 gestapelt, dass der erste Halbleiterchip 322 dem an jedem zweiten Leiterrahmen 312 befestigten zweiten Halbleiterchip zugewandt ist. Ein Anschlussteil 316 eines jeden zweiten Leiterrahmens 312 wird an das Anschlussbein 306 eines jeden ersten Leiterrahmens 302 geschweißt oder unter Verwendung einer anderen geeigneten Technik daran befestigt. Jeder Anschlussteil 316 ist durch einen Teil 315 eines jeden zweiten Leiterrahmens 312 mit einem Chip-Pad 314 gekoppelt. Ein Teil eines jeden Anschlussbeins 344 eines jeden zweiten Leiterrahmens 312 ist an ein entsprechendes Anschlussbein 332 eines jeden ersten Leiterrahmens 302 geschweißt oder unter Verwendung einer anderen geeigneten Technik daran befestigt. Dann werden der Rahmen der zweiten Leiterrahmenmatrix und Teile der Anschlussbeine 306 und 344 eines jeden zweiten Leiterrahmens 312 abgeschnitten, um den in 4B dargestellten Aufbau bereitzustellen.
  • 4C zeigt eine Draufsicht und 4D zeigt eine untere Ansicht eines Beispiels des in 4B dargestellten Aufbaus nach der Verkapselung unter Verwendung eines BEOL-Prozesses. Jeder erste Halbleiterchip 322, jeder zweite Halbleiterchip, die Bonddrähte 323 und Teile eines jeden ersten Leiterrahmens 302 und eines jeden zweiten Leiterrahmens 312 werden derart mit einem Verkapselungsmaterial 326 (z. B. einem Mold-Material) verkapselt, dass die Oberfläche 310 eines jeden ersten Chip-Pads 304 und eine Oberfläche 320 eines jeden zweiten Chip-Pads 314 exponiert bleiben. Eine erste Oberfläche 328 des Verkapselungsmaterials 326 wird an der Oberfläche 310 eines jeden ersten Chip-Pads 304 ausgerichtet. Eine der ersten Oberfläche 328 entgegengesetzte zweite Oberfläche 330 des Verkapselungsmaterials 326 wird an der Oberfläche 320 eines jeden zweiten Chip-Pads 314 ausgerichtet. Das Verkapselungsmaterial 326 definiert ein Schraubloch 327, das sich von der ersten Oberfläche 328 des Verkapselungsmaterials 326 zu der zweiten Oberfläche 330 des Verkapselungsmaterials 326 erstreckt.
  • 4E zeigt ein Beispiel eines Halbleiterbauelements 350, bei dem ein Teil des Verkapselungsmaterials 326 entfernt ist, um das Innere des Halbleiterbauelements 350 nach der Vereinzelung zu zeigen. Der Rahmen 301 der Leiterrahmenmatrix 300 ist abgeschnitten, um jedes Halbleiterbauelement 350 zu vereinzeln. Das Halbleiterbauelement 350 enthält einen ersten Leiterrahmen 302, einen zweiten Leiterrahmen 312, einen ersten Halbleiterchip 322, einen zweiten Halbleiterchip (nicht sichtbar), Bonddrähte 323 und das Verkapselungsmaterial 326. An der Oberfläche 310 des ersten Chip-Pads 304 und an der Oberfläche 320 des zweiten Chip-Pads 314 kann ein Kühlkörper angebracht werden, um eine doppelseitige Kühlung für das Halbleiterbauelement 350 zu bieten.
  • Die 5A-5E zeigen ein Beispiel eines Verfahrens zur Herstellung eines Halbleiterbauelements, das unabhängige Halbleiterchips enthält. 5A zeigt ein Beispiel eines ersten Leiterrahmenstreifens 400. Der erste Leiterrahmenstreifen 400 enthält mehrere erste Leiterrahmen 402, die über einen Rahmen 401 miteinander verbunden sind. Jeder erste Leiterrahmen enthält ein erstes Chip-Pad 404, Anschlussbeine 406 und 432, einen Verbindungsteil 407, und ein Schraubloch 403. Bei anderen Beispielen ist das Schraubloch 403 weggelassen. Jedes Anschlussbein 406 ist durch einen Teil 405 des ersten Leiterrahmens 402 mit einem ersten Chip-Pad 404 gekoppelt.
  • 5B zeigt ein Beispiel eines FEOL-Prozesses zur Herstellung eines ersten Teils des Halbleiterbauelements. Ein erster Halbleiterchip 422 ist durch Schweißen, Löten, Sintern, Kleben oder eine andere geeignete Technik an jedem ersten Chip-Pad 404 befestigt. Dann werden Kontakte auf der oberen Oberfläche des ersten Halbleiterchips 422 unter Verwendung von Bonddrähten 423 mit den Anschlussbeinen 432 elektrisch gekoppelt.
  • 5C zeigt ein Beispiel eines zweiten Leiterrahmenstreifens 440. Der zweite Leiterrahmenstreifen 440 enthält mehrere zweite Leiterrahmen 412, die über einen Rahmen 441 miteinander verbunden sind. Bei einem Beispiel ist der zweite Leiterrahmenstreifen 440 identisch mit dem vorangehend unter Bezugnahme auf 5A beschriebenen und gezeigten ersten Leiterrahmenstreifen 400. Jeder zweite Leiterrahmen 412 enthält ein zweites Chip-Pad 414, Anschlussbeine 442 und 444, einen Zwischenteil 417 und ein Schraubloch 413. Bei anderen Beispielen ist das Schraubloch 413 weggelassen. Jedes Anschlussbein 442 ist durch einen Teil 415 eines jeden zweiten Leiterrahmens 412 mit einem zweiten Chip-Pad 414 gekoppelt.
  • 5D zeigt ein Beispiel eines FEOL-Prozesses zur Herstellung eines zweiten Teils des Halbleiterbauelements. An jedem zweiten Chip-Pad 414 wird ein zweiter Halbleiterchip 424 durch Schweißen, Löten, Sintern, Kleben oder eine andere geeignete Technik befestigt. Dann werden Kontakte auf der oberen Oberfläche des zweiten Halbleiterchips 424 unter Verwendung von Bonddrähten 425 mit Anschlussbeinen 444 elektrisch gekoppelt.
  • 5E zeigt ein Beispiel eines BEOL-Prozesses zur Herstellung des Halbleiterbauelements. Der zweite Leiterrahmenstreifen 440 wird derart auf den ersten Leiterrahmenstreifen 400 gestapelt, dass der erste Halbleiterchip 422 dem zweiten Halbleiterchip 424 zugewandt ist. Der Verbindungsteil 417 eines jeden zweiten Leiterhamens 412 wird an den Verbindungsteil 407 eines jeden ersten Leiterrahmens 402 geschweißt oder unter Verwendung einer anderen geeigneten Technik daran befestigt. Die Anschlussbeine 442 und 444 eines jeden zweiten Leiterrahmens 412 werden an Anschlüssen 406 und 432 eines jeden ersten Leiterrahmens 402 ausgerichtet. Während dieses Stapelungsprozesses wird weder ein Schneiden des ersten Leiterrahmenstreifens 400 noch des zweiten Leiterrahmenstreifens 440 durchgeführt. Der in 5E dargestellte Aufbau wird dann verkapselt und die Halbleiterbauelemente werden vereinzelt, um einzelne Halbleiterbauelemente zur doppelseitigen Kühlung bereitzustellen.
  • 6 zeigt ein Beispiel eines Halbleiterbauelements 500, das unabhängige Halbleiterchips aufweist. Das Halbleiterbauelement 500 weist einen ersten Leiterrahmen 502 mit einem ersten Chip-Pad 504, einen zweiten Leiterrahmen (nicht sichtbar) mit einem dem ersten Chip-Pad 504 gegenüberliegenden zweiten Chip-Pad, Anschlussbeine 511-517 und ein Verkapselungsmaterial 526 auf. Eine Oberfläche 510 des ersten Chip-Pads 504 ist an einer ersten Oberfläche 528 des Verkapselungsmaterials 526 ausgerichtet. Gleichermaßen ist eine Oberfläche des zweiten Chip-Pads an einer der ersten Oberfläche 528 des Verkapselungsmaterials 526 entgegengesetzten zweiten Oberfläche des Verkapselungsmaterials 526 ausgerichtet. Das Verkapselungsmaterial 526 definiert ein Schraubloch 527. Bei anderen Beispielen kann das Schraubloch 527 weggelassen sein.
  • Das Halbleiterbauelement 500 enthält außerdem einen ersten Transistorchip (nicht sichtbar), der an dem ersten Chip-Pad 504 befestigt ist, und einen zweiten Transistorchip (nicht sichtbar), der an dem zweiten Chip-Pad befestigt ist. Das Gate des ersten Transistorchips ist mit dem Anschlussbein 511 elektrisch gekoppelt. Das Drain des ersten Transistorchips ist mit dem Anschlussbein 512 elektrisch gekoppelt. Die Source des ersten Transistorchips ist mit dem Anschlussbein 513 elektrisch gekoppelt. Bei einem Beispiel sind das Drain des ersten Transistorchips und das Drain des zweiten Transistorchips mit dem Anschlussbein 514 elektrisch gekoppelt. Bei einem anderen Beispiel sind das Drain des ersten Transistorchips und/oder das Drain des zweiten Transistorchips nicht mit dem Anschlussbein 514 verbunden. Die Source des zweiten Transistorchips ist mit dem Anschlussbein 515 elektrisch gekoppelt. Das Drain des zweiten Transistorchips ist mit dem Anschlussbein 516 elektrisch gekoppelt. Das Gate des zweiten Transistorchips ist mit dem Anschlussbein 517 elektrisch gekoppelt. Das Halbleiterbauelement 500 kann unter Verwendung des vorangehend unter Bezugnahme auf die 3A-3F oder die 5A-5E beschriebenen und gezeigten Verfahrens hergestellt werden. Anstelle von zwei ähnlich großen Halbleiterbauelementen, die einen einzelnen Transistorchip aufweisen, kann ein Halbleiterbauelement 500, das zwei Transistorchips enthält, verwendet werden.
  • 7 zeigt ein weiteres Beispiel eines Halbleiterbauelements 600, das unabhängige Halbleiterchips aufweist. Das Halbleiterbauelement 600 weist einen ersten Leiterrahmen 602 mit einem ersten Chip-Pad 604, einen zweiten Leiterrahmen (nicht sichtbar) mit einem dem ersten Chip-Pad 604 gegenüberliegenden zweiten Chip-Pad, Anschlussbeine 611-614 und ein Verkapselungsmaterial 626 auf. Eine Oberfläche 610 des ersten Chip-Pads 604 ist an der ersten Oberfläche 628 des Verkapselungsmaterials 626 ausgerichtet. Gleichermaßen ist eine Oberfläche des zweiten Chip-Pads an einer der ersten Oberfläche 628 des Verkapselungsmaterials 626 entgegengesetzten zweiten Oberfläche des Verkapselungsmaterials 626 ausgerichtet. Das Verkapselungsmaterial 626 definiert ein Schraubloch 627. Bei anderen Beispielen kann das Schraubloch 627 weggelassen sein.
  • Das Halbleiterbauelement 600 enthält außerdem einen ersten Transistorchip (nicht sichtbar), der an dem ersten Chip-Pad 604 befestigt ist, und einen zweiten Transistorchip (nicht sichtbar), der an dem zweiten Chip-Pad befestigt ist. Das Gate des ersten Transistorchips ist mit dem Anschlussbein 611 elektrisch gekoppelt. Die Source des ersten Transistorchips ist mit dem Anschlussbein 612 elektrisch gekoppelt. Das Drain des zweiten Transistorchips ist mit dem Anschlussbein 613 elektrisch gekoppelt. Das Gate des zweiten Transistorchips ist mit dem Anschlussbein 614 elektrisch gekoppelt. Das Drain des ersten Transistorchips ist innerhalb des Halbleiterbauelements 600 mit der Source des zweiten Transistorchips elektrisch gekoppelt, um eine Halbbrücke zu bilden. Der Abstand zwischen den Anschlussbeinen 611-614 kann so eingestellt sein, dass gewünschte Kriechstrecken vorhanden sind. Das Halbleiterbauelement 600 kann unter Verwendung des vorangehend unter Bezugnahme auf die 3A-3F oder die 5A-5E beschriebenen und gezeigten Verfahrens hergestellt werden. Anstelle von zwei ähnlich großen Halbleiterbauelementen, die einen einzelnen Transistorchip aufweisen, kann ein Halbleiterbauelement 600, das zwei Transistorchips enthält, verwendet werden.
  • 8 zeigt ein Beispiel eines Halbleiterbauelements 700, das eine externe Drain/Source-Verbindung aufweist. Das Halbleiterbauelement 700 weist einen ersten Leiterrahmen 702 mit einem ersten Chip-Pad 704, einen zweiten Leiterrahmen (nicht sichtbar) mit einem dem ersten Chip-Pad 704 gegenüberliegenden zweiten Chip-Pad, Anschlussbeine 711-715 und ein Verkapselungsmaterial 726 auf. Eine Oberfläche 710 des ersten Chip-Pads 704 ist an einer ersten Oberfläche 728 des Verkapselungsmaterials 726 ausgerichtet. Gleichermaßen ist eine Oberfläche des zweiten Chip-Pads an einer der ersten Oberfläche 728 des Verkapselungsmaterials 726 entgegengesetzten zweiten Oberfläche des Verkapselungsmaterials 726 ausgerichtet. Das Verkapselungsmaterial 726 definiert ein Schraubloch 727. Bei anderen Beispielen kann das Schraubloch 727 weggelassen sein.
  • Das Halbleiterbauelement 700 enthält außerdem einen ersten Transistorchip (nicht sichtbar), der an dem ersten Chip-Pad 704 befestigt ist, und einen zweiten Transistorchip (nicht sichtbar), der an dem zweiten Chip-Pad befestigt ist. Das Gate des ersten Transistorchips ist mit dem Anschlussbein 711 elektrisch gekoppelt. Die Source des ersten Transistorchips ist mit dem Anschlussbein 712 elektrisch gekoppelt. Das Drain des zweiten Transistorchips ist mit dem Anschlussbein 713 elektrisch gekoppelt. Das Drain des ersten Transistorchips und die Source des zweiten Transistorchips sind, um eine Halbbrücke zu bilden, mit dem Anschlussbein 714 elektrisch gekoppelt. Das Gate des zweiten Transistorchips ist mit dem Anschlussbein 715 elektrisch gekoppelt. Die Abstände zwischen den Anschlüssen 711-715 können so angepasst werden, dass gewünschte Kriechstrecken vorhanden sind. Das Halbleiterbauelement 700 kann unter Verwendung der vorangehend unter Bezugnahme auf die 3A-3F oder die 5A-5E beschriebenen und gezeigten Verfahrens hergestellt werden. Anstelle von zwei ähnlich großen Halbleiterbauelementen, die einen einzelnen Transistorchip aufweisen, kann ein Halbleiterbauelement 700, das zwei Transistoren enthält, verwendet werden.
  • 9A zeigt einen ersten Teil 800a und 9B zeigt einen zweiten Teil 800b eines Beispiels eines Halbleiterbauelements, das getrennte Chip-Pads aufweist. Der Teil 800a enthält ein erstes getrenntes Chip-Pad 802, und der Teil 800b enthält ein zweites getrenntes Chip-Pad 812. Das erste getrennte Chip-Pad 802 enthält ein erstes Chip-Pad 804a und das zweite getrennte Chip-Pad 812 enthält ein zweites Chip-Pad 814a. Das erste getrennte Chip-Pad 802 enthält auch ein drittes Chip-Pad 804b, und das zweite getrennte Chip-Pad 812 enthält auch ein viertes Chip-Pad 814b. Das erste getrennte Chip-Pad 802 enthält Anschlussbeine 806a, 806b und 832, und das zweite getrennte Chip-Pad 812 enthält Anschlussbeine 824a, 824b und 844. Das Anschlussbein 806a ist mit dem ersten Chip-Pad 804a elektrisch gekoppelt und das Anschlussbein 806b ist mit dem dritten Chip-Pad 804b elektrisch gekoppelt. Das Anschlussbein 842a ist mit dem zweiten Chip-Pad 814a elektrisch gekoppelt und das Anschlussbein 824b ist mit dem vierten Chip-Pad 814b elektrisch gekoppelt.
  • Eine freiliegende Oberfläche des ersten Chip-Pads 804a und eine freiliegende Oberfläche des dritten Chip-Pad 804b sind an einer ersten Oberfläche des Verkapselungsmaterials 826 ausgerichtet. Gleichermaßen sind eine freiliegende Oberfläche des zweiten Chip-Pads 814a und eine freiliegende Oberfläche des vierten Chip-Pads 814b an einer der ersten Oberfläche des Verkapselungsmaterials 826 entgegengesetzten zweiten Oberfläche des Verkapselungsmaterials 826 ausgerichtet. Das Verkapselungsmaterial 826, das erste getrennte Chip-Pad 802 und das zweite getrennte Chip-Pad 812 definieren ein Schraubloch 803. Bei anderen Beispielen kann das Schraubloch 803 weggelassen sein.
  • Der erste Teil 800a enthält außerdem einen ersten Halbleiterchip 822a, der an dem ersten Chip-Pad 804a befestigt ist, und der zweite Teil 800b enthält einen zweiten Halbleiterchip 824a, der an dem zweiten Chip-Pad 814a befestigt ist. Der erste Teil 800a enthält außerdem einen dritten Halbleiterchip 822b, der an dem dritten Chip-Pad 804b befestigt ist, und der zweite Teil 800b enthält einen vierten Halbleiterchip 824b, der an dem vierten Chip-Pad 814b befestigt ist. Der erste Halbleiterchip 822a und der dritte Halbleiterchip 822b sind über Bonddrähte 823a miteinander und über Bonddrähte 823b mit Anschlussbeinen 832 elektrisch gekoppelt. Der zweite Halbleiterchip 824a und der vierte Halbleiterchip 824b sind über Bonddrähte 825a miteinander und über Bonddrähte 825b mit Anschlussbeinen 844 elektrisch gekoppelt. Der zweite Teil 800b ist derart auf den ersten Teil 800a gestapelt, dass der erste Halbleiterchip 822a dem vierten Halbleiterchip 824b zugewandt ist und dass der dritte Halbleiterchip 822b dem zweiten Halbleiterchip 824a zugewandt ist, um ein Halbleiterbauelement, das vier Halbleiterchips mit doppelseitiger Kühlung enthält, zu bilden.
  • 10 zeigt ein Beispiel eines SMT-Halbleiterbauelements 900. Das Halbleiterbauelement 900 enthält einen ersten Leiterrahmen 902 mit einem ersten Chip-Pad 904, einen zweiten Leiterrahmen mit einem dem ersten Chip-Pad 904 gegenüberliegenden zweiten Chip-Pad (nicht sichtbar), Anschlussbeine 911 und ein Verkapselungsmaterial 926. Eine Oberfläche 910 des ersten Chip-Pads 904 ist an einer ersten Oberfläche 928 des Verkapselungsmaterials 926 ausgerichtet. Gleichermaßen ist eine Oberfläche des zweiten Chip-Pads an einer der ersten Oberfläche 928 des Verkapselungsmaterials 926 gegenüberliegenden zweiten Oberfläche des Verkapselungsmaterials 926 ausgerichtet. Das Verkapselungsmaterial 926 definiert ein Schraubloch 927. Bei anderen Beispielen kann das Schraubloch 927 weggelassen sein.
  • Das Halbleiterbauelement 900 enthält außerdem einen ersten Halbleiterchip (nicht sichtbar), der an dem ersten Chip-Pad 904 befestigt ist, und einen zweiten Halbleiterchip (nicht sichtbar), der an dem zweiten Chip-Pad befestigt ist. Der erste Halbleiterchip und der zweite Halbleiterchip können miteinander und/oder mit den Anschlussbeinen 911 elektrisch gekoppelt sein. Das Halbleiterbauelement 900 kann unter Verwendung des vorangehend unter Bezugnahme auf die 4A-4E beschriebenen und gezeigten Verfahrens hergestellt werden. Anstelle von zwei ähnlich großen Halbleiterbauelementen, die einen einzelnen Halbleiterchip aufweisen, kann ein Halbleiterbauelement 900, das zwei Halbleiterchips enthält, verwendet werden.
  • 11 zeigt ein Beispiel eines Systems 950, das Kühlkörper, die mit Halbleiterbauelementen mit doppelseitiger Kühlung gekoppelt sind, aufweist. Das System 950 enthält eine PCB 951, mehrere Durchgangsloch-Halbleiterbauelemente 960 mit doppelseitiger Kühlung, die mit der PCB 951 elektrisch gekoppelt sind, und Kühlkörper 952, 954, 956 und 958, die an der PCB 951 befestigt sind. Bei dem Kühlkörper 952 handelt es sich um einen einzelnen Kühlkörper, der an beiden Seiten des Halbleiterbauelements 960 mit doppelseitiger Kühlung angebracht ist. Die Kühlkörper 954 sind derart gestapelt, dass eine Seite eines Kühlkörpers an einem ersten Halbleiterbauelement 960 angebracht werden kann und die andere Seite des Kühlkörpers an einem zweiten Halbleiterbauelement 960 angebracht werden kann. Die Kühlkörper 956 sind mit Halbleiterbauelementen 960 gestapelt, um eine Kühlung für mehrere Halbleiterbauelemente 960 mit doppelseitiger Kühlung zu bieten. Die Kühlkörper 958 bieten eine Flüssigkeits-(z. B. Wasser)-Kühlung für die Halbleiterbauelemente 960. Kombinationen von Flüssigkeits- und Nicht-Flüssigkeitskühlung können ebenso verwendet werden.

Claims (15)

  1. Halbleiterbauelement, das aufweist: einen ersten Leiterrahmen (102, 202, 302, 402, 502, 602, 702), der ein erstes Chip-Pad (104, 204, 304, 404, 504, 604, 704, 804a, 904), das eine erste Oberfläche (108) und eine der ersten Oberfläche (108) entgegengesetzte zweite Oberfläche (110, 210, 310, 510, 610, 710, 910) aufweist, aufweist; einen zweiten Leiterrahmen (112, 212, 312, 412), der ein zweites Chip-Pad (114, 214, 314, 414, 814a), das eine erste Oberfläche (118) und eine der ersten Oberfläche (118) entgegengesetzte zweite Oberfläche (120, 220, 320) aufweist, aufweist, wobei die erste Oberfläche (118) des zweiten Chip-Pads (114, 214, 314, 414, 814a) der ersten Oberfläche (108) des ersten Chip-Pads (104, 204, 304, 404, 504, 604, 704, 804a, 904) zugewandt ist; einen ersten Halbleiterchip (122, 222, 322, 422, 822a), der an der ersten Oberfläche (108) des ersten Chip-Pads (104, 204, 304, 404, 504, 604, 704, 804a, 904) befestigt ist; einen zweiten Halbleiterchip (124, 224, 424, 824a), der an der ersten Oberfläche (118) des zweiten Chip-Pads (114, 214, 314, 414, 814a) befestigt ist; eine Verbindungsleiterplatte (160) zwischen dem ersten Halbleiterchip (122, 222, 322, 422, 822a) und dem zweiten Halbleiterchip (124, 224, 424, 824a), die den ersten Halbleiterchip (122, 222, 322, 422, 822a) mit dem zweiten Halbleiterchip (124, 224, 424, 824a) elektrisch koppelt; und ein Verkapselungsmaterial (126, 226, 326, 526, 626, 726, 826, 926), das den ersten Halbleiterchip (122, 222, 322, 422, 822a) und Teile des ersten Leiterrahmens (102, 202, 302, 402, 502, 602, 702) und des zweiten Leiterrahmens (112, 212, 312, 412) verkapselt, wobei das Verkapselungsmaterial (126, 226, 326, 526, 626, 726, 826, 926) eine erste Oberfläche (128, 228, 328, 528, 628, 728, 928), die an der zweiten Oberfläche (110, 210, 310, 510, 610, 710, 910) des ersten Chip-Pads (104, 204, 304, 404, 504, 604, 704, 804a, 904) ausgerichtet ist, und eine zweite Oberfläche (130, 230, 330), die an der zweiten Oberfläche (120, 220, 320) des zweiten Chip-Pads (114, 214, 314, 414, 814a) ausgerichtet ist, aufweist.
  2. Halbleiterbauelement gemäß Anspruch 1, bei dem der erste Leiterrahmen (102, 202, 302, 402, 502, 602, 702) mit dem zweiten Leiterrahmen (112, 212, 312, 412) elektrisch gekoppelt ist.
  3. Halbleiterbauelement gemäß einem der vorangehenden Ansprüche, das weiterhin aufweist: Bonddrähte (223, 323, 423, 823b), die den ersten Halbleiterchip (122, 222, 322, 422, 822a) mit Anschlussbeinen (106, 132, 832) des ersten Leiterrahmens (102, 202, 302, 402, 502, 602, 702) elektrisch koppeln.
  4. Halbleiterbauelement gemäß einem der vorangehenden Ansprüche, das weiterhin aufweist: ein Loch (227, 327, 527, 627, 727, 927) durch das Verkapselungsmaterial (126, 226, 326, 526, 626, 726, 826, 926), das sich von der ersten Oberfläche (128, 228, 328, 528, 628, 728, 928) des Verkapselungsmaterials (126, 226, 326, 526, 626, 726, 826, 926)zu der zweiten Oberfläche (130, 230, 330) des Verkapselungsmaterials (126, 226, 326, 526, 626, 726, 826, 926)erstreckt.
  5. Halbleiterbauelement gemäß einem der Ansprüche 1 bis 5, bei dem das Halbleiterbauelement ein Durchgangsloch-Bauelement ist.
  6. Halbleiterbauelement gemäß einem der Ansprüche 1 bis 5, bei dem das Halbleiterbauelement ein Oberflächenmontagebauelement ist.
  7. Halbleiterbauelement, das aufweist: einen ersten Leiterrahmen (102, 202, 302, 402, 502, 602, 702), der ein erstes Chip-Pad (104, 204, 304, 404, 504, 604, 704, 804a, 904) mit einer ersten Oberfläche (108) und einer der ersten Oberfläche (108) entgegengesetzten zweiten Oberfläche (110, 210, 310, 510, 610, 710, 910) aufweist; einen zweiten Leiterrahmen (112, 212, 312, 412), der ein zweites Chip-Pad (114, 214, 314, 414, 814a) mit einer ersten Oberfläche (118) und einer der ersten Oberfläche (118) entgegengesetzten zweiten Oberfläche (120, 220, 320) aufweist, wobei die erste Oberfläche (118) des zweiten Chip-Pads (114, 214, 314, 414, 814a) der ersten Oberfläche (108) des ersten Chip-Pads (104, 204, 304, 404, 504, 604, 704, 804a, 904) zugewandt ist; einen ersten Halbleiterchip (122, 222, 322, 422, 822a), der an der ersten Oberfläche (108) des ersten Chip-Pads (104, 204, 304, 404, 504, 604, 704, 804a, 904) befestigt ist; einen zweiten Halbleiterchip (124, 224, 424, 824a), der an der ersten Oberfläche (118) des zweiten Chip-Pads (114, 214, 314, 414, 814a) befestigt ist; eine Verbindungsleiterplatte (160) zwischen dem ersten Halbleiterchip (122, 222, 322, 422, 822a) und dem zweiten Halbleiterchip (124, 224, 424, 824a), die den ersten Halbleiterchip (122, 222, 322, 422, 822a) mit dem zweiten Halbleiterchip (124, 224, 424, 824a) elektrisch koppelt; und ein Verkapselungsmaterial (126, 226, 326, 526, 626, 726, 826, 926), das den ersten Halbleiterchip (122, 222, 322, 422, 822a) und den zweiten Halbleiterchip (124, 224, 424, 824a) und Teile des ersten Leiterrahmens (102, 202, 302, 402, 502, 602, 702) und des zweiten Leiterrahmens (112, 212, 312, 412) verkapselt, wobei das Verkapselungsmaterial (126, 226, 326, 526, 626, 726, 826, 926) eine an der zweiten Oberfläche (110, 210, 310, 510, 610, 710, 910) des ersten Chip-Pads (104, 204, 304, 404, 504, 604, 704, 804a, 904) ausgerichtete erste Oberfläche (128, 228, 328, 528, 628, 728, 928) und eine an der zweiten Oberfläche (120, 220, 320) des zweiten Chip-Pads (114, 214, 314, 414, 814a) ausgerichtete zweite Oberfläche (130, 230, 330) aufweist.
  8. Halbleiterbauelement gemäß Anspruch 7, das weiterhin aufweist: einen dritten Halbleiterchip (822b); und einen vierten Halbleiterchip (824b); wobei der erste Leiterrahmen (102, 202, 302, 402, 502, 602, 702) ein drittes Chip-Pad (804b), das eine erste Oberfläche und eine der ersten Oberfläche entgegengesetzte zweite Oberfläche aufweist, aufweist; wobei der zweite Leiterrahmen (112, 212, 312, 412) ein viertes Chip-Pad (814b), das eine erste Oberfläche und eine der ersten Oberfläche entgegengesetzte zweite Oberfläche aufweist, aufweist; wobei der dritte Halbleiterchip (822b) an der ersten Oberfläche des dritten Chip-Pads (804b) befestigt ist; wobei der vierte Halbleiterchip (824b) an der ersten Oberfläche des vierten Chip-Pads (84b) befestigt ist; und wobei das Verkapselungsmaterial (826) den dritten Halbleiterchip (822b) und den vierten Halbleiterchip (824b) verkapselt und wobei die erste Oberfläche des Verkapselungsmaterials (826) an der zweiten Oberfläche des dritten Chip-Pads (804b) ausgerichtet ist und die zweite Oberfläche des Verkapselungsmaterials (826) an der zweiten Oberfläche des vierten Chip-Pads (814b) ausgerichtet ist.
  9. Halbleiterbauelement gemäß Anspruch 7 oder 8, bei dem der erste Halbleiterchip (122, 222, 322, 422, 822a) einen Leistungshalbleiterchip aufweist; und bei dem der zweite Halbleiterchip (124, 224, 424, 824a) einen Logikchip aufweist.
  10. Halbleiterbauelement gemäß einem der Ansprüche 7 bis 9, bei dem der erste Halbleiterchip (122, 222, 322, 422, 822a) einen Leistungstransistorchip aufweist; und bei dem der zweite Halbleiterchip (124, 224, 424, 824a) einen Diodenchip aufweist.
  11. Halbleiterbauelement gemäß einem der Ansprüche 7 bis 10, bei dem der erste Halbleiterchip (122, 222, 322, 422, 822a) einen ersten Transistorchip aufweist; und bei dem der zweite Halbleiterchip (124, 224, 424, 824a) einen zweiten Leistungstransistorchip aufweist.
  12. Verfahren, das aufweist: Befestigen eines ersten Halbleiterchips (122, 222, 322, 422, 822a) an einer ersten Oberfläche (108) eines ersten Chip-Pads (104, 204, 304, 404, 504, 604, 704, 804a, 904) eines ersten Leiterrahmens (102, 202, 302, 402, 502, 602, 702), wobei das erste Chip-Pad (104, 204, 304, 404, 504, 604, 704, 804a, 904) eine der ersten Oberfläche (108) des ersten Chip-Pads (104, 204, 304, 404, 504, 604, 704, 804a, 904) entgegengesetzte zweite Oberfläche (110, 210, 310, 510, 610, 710, 910) aufweist; Befestigen eines zweiten Halbleiterchips (124, 224, 424, 824a) an einer ersten Oberfläche (118) eines zweiten Chip-Pads (114, 214, 314, 414, 814a) eines zweiten Leiterrahmens (112, 212, 312, 412), wobei das zweite Chip-Pad (114, 214, 314, 414, 814a) eine der ersten Oberfläche (118) des zweiten Chip-Pads (114, 214, 314, 414, 814a) entgegengesetzte zweite Oberfläche (120, 220, 320) aufweist; Stapeln des zweiten Leiterrahmens (112, 212, 312, 412) auf den ersten Leiterrahmen (102, 202, 302, 402, 502, 602, 702) derart, dass die erste Oberfläche (108) des ersten Chip-Pads (104, 204, 304, 404, 504, 604, 704, 804a, 904) der ersten Oberfläche (118) des zweiten Chip-Pads (114, 214, 314, 414, 814a) zugewandt ist; Anordnen einer Verbindungsleiterplatte (160), die den ersten Halbleiterchip (122, 222, 322, 422, 822a) mit dem zweiten Halbleiterchip (124, 224, 424, 824a) elektrisch koppelt, zwischen dem ersten Halbleiterchip (122, 222, 322, 422, 822a) und dem zweiten Halbleiterchip (124, 224, 424, 824a), und Verkapseln des ersten Halbleiterchips (122, 222, 322, 422, 822a) und des zweiten Halbleiterchips (124, 224, 424, 824a) und Teilen des ersten Leiterrahmens (102, 202, 302, 402, 502, 602, 702) und des zweiten Leiterrahmens (112, 212, 312, 412) mit einem Verkapselungsmaterial (126, 226, 326, 526, 626, 726, 826, 926) derart, dass die zweite Oberfläche (110, 210, 310, 510, 610, 710, 910) des ersten Chip-Pads (104, 204, 304, 404, 504, 604, 704, 804a, 904) an einer ersten Oberfläche (128, 228, 328, 528, 628, 728, 928) des Verkapselungsmaterials (126, 226, 326, 526, 626, 726, 826, 926) ausgerichtet ist, und dass die zweite Oberfläche (120, 220, 320) des zweiten Chip-Pads (114, 214, 314, 414, 814a) an einer zweiten Oberfläche (130, 230, 330) des Verkapselungsmaterials (126, 226, 326, 526, 626, 726, 826, 926) ausgerichtet ist.
  13. Verfahren gemäß Anspruch 12, das weiterhin aufweist: Durchschneiden von Anschlussbeinen des zweiten Leiterrahmens (112, 212, 312, 412) nach dem Stapeln des zweiten Leiterrahmens (112, 212, 312, 412) auf den ersten Leiterrahmen (102, 202, 302, 402, 502, 602, 702).
  14. Verfahren gemäß einem der Ansprüche 12 bis 13, das weiterhin aufweist: Drahtbonden des ersten Halbleiterchips (122, 222, 322, 422, 822a) an Anschlussbeine des ersten Leiterrahmens (102, 202, 302, 402, 502, 602, 702); und Drahtbonden des zweiten Halbleiterchips (124, 224, 424, 824a) an Anschlussbeine des zweiten Leiterrahmens (112, 212, 312, 412).
  15. Verfahren gemäß einem der Ansprüche 12 bis 14, das weiterhin aufweist: Befestigen eines ersten Kühlkörpers an der zweiten Oberfläche (110, 210, 310, 510, 610, 710, 910) des ersten Chip-Pads (104, 204, 304, 404, 504, 604, 704, 804a, 904) und der ersten Oberfläche (128, 228, 328, 528, 628, 728, 928) des Verkapselungsmaterials (126, 226, 326, 526, 626, 726, 826, 926); und Befestigen eines zweiten Kühlkörpers an der zweiten Oberfläche (120, 220, 320) des zweiten Chip-Pads (114, 214, 314, 414, 814a) und der zweiten Oberfläche (130, 230, 330) des Verkapselungsmaterials (126, 226, 326, 526, 626, 726, 826, 926).
DE102017129563.1A 2016-12-12 2017-12-12 Halbleiterbauelemente mit freiliegenden entgegengesetzten chip-pads und herstellungverfahren dafür Active DE102017129563B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/375,812 US10373895B2 (en) 2016-12-12 2016-12-12 Semiconductor device having die pads with exposed surfaces
US15/375,812 2016-12-12

Publications (2)

Publication Number Publication Date
DE102017129563A1 DE102017129563A1 (de) 2018-06-14
DE102017129563B4 true DE102017129563B4 (de) 2022-06-02

Family

ID=62201939

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017129563.1A Active DE102017129563B4 (de) 2016-12-12 2017-12-12 Halbleiterbauelemente mit freiliegenden entgegengesetzten chip-pads und herstellungverfahren dafür

Country Status (3)

Country Link
US (1) US10373895B2 (de)
CN (1) CN108231720B (de)
DE (1) DE102017129563B4 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6768569B2 (ja) * 2017-03-21 2020-10-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
CN110504220A (zh) * 2019-08-26 2019-11-26 珠海格力电器股份有限公司 功率器件封装方法及功率器件封装结构
DE102020131470A1 (de) * 2020-11-27 2022-06-02 Infineon Technologies Ag Package mit Lastanschlüssen, auf welchen eine gekoppelte Leistungskomponente und Logikkomponente montiert sind
DE102022116039A1 (de) 2022-06-28 2023-12-28 Infineon Technologies Ag Elektronische Vorrichtungen mit Entlüftungsöffnungen und zugehörige Verfahren

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070029648A1 (en) 2005-08-02 2007-02-08 Texas Instruments Incorporated Enhanced multi-die package
US20090108467A1 (en) 2007-10-26 2009-04-30 Infineon Technologies Ag Device with a plurality of semiconductor chips
US20130201614A1 (en) 2010-10-07 2013-08-08 Robert Bosch Gmbh Electronic assembly and method for producing same
US20140027891A1 (en) 2011-04-04 2014-01-30 Rohm Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
EP3226293A1 (de) 2014-11-27 2017-10-04 Mitsubishi Electric Corporation Halbleitermodul und halbleiteransteuerungsvorrichtung

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917242A (en) 1996-05-20 1999-06-29 Micron Technology, Inc. Combination of semiconductor interconnect
TW428295B (en) * 1999-02-24 2001-04-01 Matsushita Electronics Corp Resin-sealing semiconductor device, the manufacturing method and the lead frame thereof
US6518659B1 (en) * 2000-05-08 2003-02-11 Amkor Technology, Inc. Stackable package having a cavity and a lid for an electronic device
US6545345B1 (en) * 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
TW523887B (en) * 2001-11-15 2003-03-11 Siliconware Precision Industries Co Ltd Semiconductor packaged device and its manufacturing method
KR100447869B1 (ko) * 2001-12-27 2004-09-08 삼성전자주식회사 다핀 적층 반도체 칩 패키지 및 이에 사용되는 리드 프레임
US6812553B2 (en) 2002-01-16 2004-11-02 Delphi Technologies, Inc. Electrically isolated and thermally conductive double-sided pre-packaged component
JP2005150647A (ja) * 2003-11-20 2005-06-09 Renesas Technology Corp 半導体装置及びその製造方法
US7229855B2 (en) 2005-02-23 2007-06-12 Delphi Technologies, Inc. Process for assembling a double-sided circuit component
US7923827B2 (en) * 2005-07-28 2011-04-12 Infineon Technologies Ag Semiconductor module for a switched-mode power supply and method for its assembly
US7352058B2 (en) * 2005-11-01 2008-04-01 Sandisk Corporation Methods for a multiple die integrated circuit package
US7446401B2 (en) 2005-11-02 2008-11-04 Wen-Ping Huang Structure of power semiconductor with twin metal and ceramic plates
US7629676B2 (en) * 2006-09-07 2009-12-08 Infineon Technologies Ag Semiconductor component having a semiconductor die and a leadframe
US7642638B2 (en) * 2006-12-22 2010-01-05 United Test And Assembly Center Ltd. Inverted lead frame in substrate
JP5036409B2 (ja) * 2007-05-31 2012-09-26 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
US7838978B2 (en) * 2007-09-19 2010-11-23 Infineon Technologies Ag Semiconductor device
KR101418397B1 (ko) * 2007-11-05 2014-07-11 페어차일드코리아반도체 주식회사 반도체 패키지 및 그의 제조방법
KR101561934B1 (ko) * 2007-11-16 2015-10-21 페어차일드코리아반도체 주식회사 반도체 패키지 및 그의 제조방법
JP2009200338A (ja) * 2008-02-22 2009-09-03 Renesas Technology Corp 半導体装置の製造方法
US20100193920A1 (en) * 2009-01-30 2010-08-05 Infineon Technologies Ag Semiconductor device, leadframe and method of encapsulating
JP5646830B2 (ja) 2009-09-02 2014-12-24 ルネサスエレクトロニクス株式会社 半導体装置、半導体装置の製造方法、及びリードフレーム
US8178961B2 (en) * 2010-04-27 2012-05-15 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and package process
JPWO2012011210A1 (ja) * 2010-07-22 2013-09-09 パナソニック株式会社 半導体装置及びその製造方法
JP5876669B2 (ja) * 2010-08-09 2016-03-02 ルネサスエレクトロニクス株式会社 半導体装置
US8318541B2 (en) * 2010-08-10 2012-11-27 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect in FO-WLCSP using leadframe disposed between semiconductor die
US9723766B2 (en) * 2010-09-10 2017-08-01 Intersil Americas LLC Power supply module with electromagnetic-interference (EMI) shielding, cooling, or both shielding and cooling, along two or more sides
US9842797B2 (en) * 2011-03-07 2017-12-12 Texas Instruments Incorporated Stacked die power converter
US20120228696A1 (en) * 2011-03-07 2012-09-13 Texas Instruments Incorporated Stacked die power converter
US8987879B2 (en) * 2011-07-06 2015-03-24 Infineon Technologies Ag Semiconductor device including a contact clip having protrusions and manufacturing thereof
US8980687B2 (en) * 2012-02-08 2015-03-17 Infineon Technologies Ag Semiconductor device and method of manufacturing thereof
US8975117B2 (en) * 2012-02-08 2015-03-10 Infineon Technologies Ag Semiconductor device using diffusion soldering
US8883567B2 (en) * 2012-03-27 2014-11-11 Texas Instruments Incorporated Process of making a stacked semiconductor package having a clip
JP2013219268A (ja) 2012-04-11 2013-10-24 Sumitomo Electric Ind Ltd 半導体デバイス
KR101388737B1 (ko) 2012-04-12 2014-04-25 삼성전기주식회사 반도체 패키지, 반도체 모듈, 및 그 실장 구조
JP5975911B2 (ja) * 2013-03-15 2016-08-23 ルネサスエレクトロニクス株式会社 半導体装置
US9263563B2 (en) 2013-10-31 2016-02-16 Infineon Technologies Austria Ag Semiconductor device package
JP2015142072A (ja) * 2014-01-30 2015-08-03 株式会社東芝 半導体装置
JP2015142077A (ja) * 2014-01-30 2015-08-03 株式会社東芝 半導体装置
US9269699B2 (en) * 2014-05-09 2016-02-23 Alpha And Omega Semiconductor Incorporated Embedded package and method thereof
JP6268059B2 (ja) * 2014-08-08 2018-01-24 株式会社東芝 光結合型絶縁装置および絶縁装置
US9768087B2 (en) 2014-10-08 2017-09-19 Infineon Technologies Americas Corp. Compact high-voltage semiconductor package
KR101706825B1 (ko) * 2014-11-13 2017-02-27 앰코 테크놀로지 코리아 주식회사 반도체 패키지
DE102015108700A1 (de) * 2015-06-02 2016-12-08 Infineon Technologies Austria Ag Halbleiter-Leistungs-Package und Verfahren zu ihrer Herstellung
US9683278B2 (en) * 2015-06-08 2017-06-20 Infineon Technologies Ag Diffusion solder bonding using solder preforms
US9966652B2 (en) * 2015-11-03 2018-05-08 Amkor Technology, Inc. Packaged electronic device having integrated antenna and locking structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070029648A1 (en) 2005-08-02 2007-02-08 Texas Instruments Incorporated Enhanced multi-die package
US20090108467A1 (en) 2007-10-26 2009-04-30 Infineon Technologies Ag Device with a plurality of semiconductor chips
US20130201614A1 (en) 2010-10-07 2013-08-08 Robert Bosch Gmbh Electronic assembly and method for producing same
US20140027891A1 (en) 2011-04-04 2014-01-30 Rohm Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
EP3226293A1 (de) 2014-11-27 2017-10-04 Mitsubishi Electric Corporation Halbleitermodul und halbleiteransteuerungsvorrichtung

Also Published As

Publication number Publication date
US20180166366A1 (en) 2018-06-14
US10373895B2 (en) 2019-08-06
DE102017129563A1 (de) 2018-06-14
CN108231720B (zh) 2022-05-17
CN108231720A (zh) 2018-06-29

Similar Documents

Publication Publication Date Title
DE102017129563B4 (de) Halbleiterbauelemente mit freiliegenden entgegengesetzten chip-pads und herstellungverfahren dafür
DE102008051965B4 (de) Bauelement mit mehreren Halbleiterchips
DE102009005650B4 (de) Elektronikmodul und Verfahren zur Herstellung eines Elektronikmoduls
DE102007006447B4 (de) Elektronisches Modul und Verfahren zur Herstellung des elektronischen Moduls
DE102007049481B4 (de) Verfahren zur Herstellung eines Leistungshalbleiterbauelementes
US8278149B2 (en) Package with multiple dies
DE102014118836B4 (de) Halbleiter-packaging-anordnung und halbleiter-package
DE112006001663T5 (de) Halbleiterchip-Gehäuse und Verfahren zur Herstellung desselben
DE102014116383A1 (de) Halbleitergehäuse umfassend ein transistor-chip-modul und ein treiber-chip-modul sowie verfahren zu dessen herstellung
DE10393437T5 (de) Halbleiterbauelementbaugruppe
DE102014118080B4 (de) Elektronisches Modul mit einem Wärmespreizer und Verfahren zur Herstellung davon
DE102015118633A1 (de) Ein Leistungshalbleitermodul mit einem Direct Copper Bonded Substrat und einem integrierten passiven Bauelement und ein integriertes Leistungsmodul
DE102016000264B4 (de) Halbleiterchipgehäuse, das sich lateral erstreckende Anschlüsse umfasst, und Verfahren zur Herstellung desselben
DE102014102364A1 (de) Mehrchipbaugruppe mit getrennten zwischenverbindungen zwischen chips
DE102014103403A1 (de) Chipbaugruppe und verfahren zum herstellen derselben
DE102015104996B4 (de) Halbleitervorrichtungen mit Steuer- und Lastleitungen von entgegengesetzter Richtung
DE102014104497B4 (de) Halbleitergehäuse mit mehreren ebenen und verfahren zu deren herstellung
DE102018103979B4 (de) Baugruppe mit einer Trägereinrichtung mit einem Chip und einer Komponente, die durch eine Öffnung montiert ist, und Verfahren zur Herstellung und zur Verwendung
DE102017120747B4 (de) SMD-Gehäuse mit Oberseitenkühlung und Verfahren zu seiner Bereitstellung
DE102014112429A1 (de) Halbleiterpackage mit Mehrebenen-Chipblock
US9490199B2 (en) Interposer with programmable matrix for realizing configurable vertical semiconductor package arrangements
DE102021122591A1 (de) Mehrlagiges verbindungsband
DE102011082051B4 (de) Halbleiteranordnung und Verfahren zu deren Herstellung
DE102014112025A1 (de) Eingehauste Halbleitervorrichtung
DE102014102692A1 (de) Elektronisches Bauelement

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0025070000

Ipc: H01L0025160000

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative