DE102015108700A1 - Halbleiter-Leistungs-Package und Verfahren zu ihrer Herstellung - Google Patents

Halbleiter-Leistungs-Package und Verfahren zu ihrer Herstellung Download PDF

Info

Publication number
DE102015108700A1
DE102015108700A1 DE102015108700.6A DE102015108700A DE102015108700A1 DE 102015108700 A1 DE102015108700 A1 DE 102015108700A1 DE 102015108700 A DE102015108700 A DE 102015108700A DE 102015108700 A1 DE102015108700 A1 DE 102015108700A1
Authority
DE
Germany
Prior art keywords
package
power
chip
semiconductor
preformed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102015108700.6A
Other languages
English (en)
Inventor
Thomas Basler
Christian Kasztelan
Edward Fuergut
Ralf Otremba
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Priority to DE102015108700.6A priority Critical patent/DE102015108700A1/de
Priority to US15/170,175 priority patent/US9837288B2/en
Publication of DE102015108700A1 publication Critical patent/DE102015108700A1/de
Priority to US15/829,592 priority patent/US10256119B2/en
Priority to US16/293,246 priority patent/US10734250B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3737—Organic materials with or without a thermoconductive filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/41—Structure, shape, material or disposition of the strap connectors after the connecting process of a plurality of strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/29294—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/292 - H01L2224/29291
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29301—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29309—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29301—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29311—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29317—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29344—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29347—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/3701—Shape
    • H01L2224/37012—Cross-sectional shape
    • H01L2224/37013—Cross-sectional shape being non uniform along the connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/40227—Connecting the strap to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/40247—Connecting the strap to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/41—Structure, shape, material or disposition of the strap connectors after the connecting process of a plurality of strap connectors
    • H01L2224/411—Disposition
    • H01L2224/4111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/41113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging straps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4846—Connecting portions with multiple bonds on the same bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73263—Layer and strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/8348—Molybdenum [Mo] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/8382—Diffusion bonding
    • H01L2224/83825—Solid-liquid interdiffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4093—Snap-on arrangements, e.g. clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Dispersion Chemistry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Ein Halbleiter-Leistungs-Package weist ein vorgeformtes Chip gehäuse und einen elektrisch leitenden Chipträger, der im vorgeformten Chipgehäuse an seinem Ort eingeformt ist, auf. Das Halbleiter-Leistungs-Package weist ferner einen Leistungshalbleiterchip auf, der an den elektrisch leitenden Chipträger gebondet ist. Ein Abdeckmaterial wird bereitgestellt, um den Leistungshalbleiterchip einzubetten, wobei das Abdeckmaterial ein Elastizitätsmodul aufweist, das kleiner ist als das Elastizitätsmodul des Materials des vorgeformten Chipgehäuses, und/oder eine Wärmeleitfähigkeit aufweist, die größer ist als die Wärmeleitfähigkeit des Materials des vorgeformten Chipgehäuses, und/oder eine Temperaturstabilität aufweist, die größer ist als die Temperaturstabilität des vorgeformten Chipgehäuses.

Description

  • TECHNISCHES GEBIET
  • Diese Erfindung betrifft die Technik der Package-Bildung und insbesondere die Technik des Integrierens eines Leistungshalbleiterchips in ein Package.
  • HINTERGRUND
  • Hersteller von Leistungshalbleitervorrichtungen streben ständig an, die Leistungsfähigkeit ihrer Produkte zu erhöhen, während die Herstellungskosten verringert werden sollen. Ein kostenintensives Gebiet bei der Herstellung von Leistungshalbleitervorrichtungen ist die Aufnahme des Leistungshalbleiterchips in ein Package. Die Leistungsfähigkeit einer Leistungshalbleitervorrichtung hängt von der durch das Package bereitgestellten Wärmeabfuhrfähigkeit ab. Kostengünstige Vorrichtungen mit einer hohen thermischen Robustheit, einer verbesserten Wärmeabfuhrfähigkeit und einer erhöhten Zuverlässigkeit und elektrischen Leistungsfähigkeit sind wünschenswert.
  • Aus diesen und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die anliegenden Zeichnungen sind eingeschlossen, um ein weiteres Verständnis von Ausführungsformen bereitzustellen, und sie sind in diese Patentschrift aufgenommen und bilden einen Teil davon. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung dazu, Grundgedanken von Ausführungsformen zu erklären. Andere Ausführungsformen und viele der vorgesehenen Vorteile von Ausführungsformen werden leicht verständlich werden, wenn sie anhand der folgenden detaillierten Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgerecht zueinander. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • Es zeigen:
  • 1 schematisch eine Schnittansicht eines als Beispiel dienenden mit Zuleitungen versehenen Halbleiter-Leistungs-Package mit einem weichen Abdeckmaterial, welches den Leistungshalbleiterchip einbettet,
  • 2 schematisch eine Schnittansicht eines als Beispiel dienenden mit Zuleitungen versehenen Halbleiter-Leistungs-Package mit einem weichen Abdeckmaterial, welches den Leistungshalbleiterchip einbettet,
  • 3 schematisch eine perspektivische Draufsicht eines als Beispiel dienenden mit Zuleitungen versehenen Halbleiter-Leistungs-Package mit einem weichen Abdeckmaterial, welches den Leistungshalbleiterchip einbettet,
  • 4 schematisch eine Schnittansicht eines als Beispiel dienenden zuleitungslosen Halbleiter-Leistungs-Package mit einem weichen Abdeckmaterial, welches den Leistungshalbleiterchip einbettet,
  • 5 schematisch eine Schnittansicht eines als Beispiel dienenden Halbleiter-Leistungs-Package, das dafür ausgelegt ist, mit zwei Wärmesenken gekoppelt zu werden,
  • 6 ein Flussdiagramm eines als Beispiel dienenden Prozesses zur Herstellung eines Halbleiter-Leistungs-Package,
  • 7 schematisch eine Schnittansicht eines Schritts eines Verfahrens zur Herstellung eines als Beispiel dienenden Halbleiter-Leistungs-Package vor dem Formen,
  • 8 schematisch eine Schnittansicht eines Schritts des Verfahrens zur Herstellung eines als Beispiel dienenden Halbleiter-Leistungs-Package während des Formens,
  • 9 schematisch eine Schnittansicht eines Schritts des Verfahrens zur Herstellung eines als Beispiel dienenden Halbleiter-Leistungs-Package nach dem Formen,
  • 10 schematisch eine Schnittansicht eines als Beispiel dienenden Halbleiter-Leistungs-Package, das dafür ausgelegt ist, mit zwei Wärmesenken gekoppelt zu werden,
  • 11 schematisch eine perspektivische Draufsicht eines als Beispiel dienenden Halbleiter-Leistungsmodul-Package, das dafür ausgelegt ist, mehrere Leistungshalbleiterchips zu enthalten, die jeweils in ein weiches Abdeckmaterial einzubetten sind,
  • 12 schematisch eine Schnittansicht eines als Beispiel dienenden Halbleiter-Leistungs-Package, das mit einer Schicht eines weichen Abdeckmaterials beschichtet ist,
  • 13 schematisch eine Schnittansicht eines als Beispiel dienenden Halbleiter-Leistungs-Package mit einer Formmaterialverkapselung, die aus einem weichen Verkapselungsmaterial besteht.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden detaillierten Beschreibung wird auf die anliegende Zeichnung Bezug genommen, die einen Teil davon bildet und worin zur Veranschaulichung spezifische Ausführungsformen dargestellt sind, in denen die Erfindung verwirklicht werden kann. In dieser Hinsicht wird Richtungsterminologie, wie „Oberteil”, „Unterteil”, „vorderer”, „hinterer”, „oberer”, „unterer” usw., mit Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Anzahl verschiedener Orientierungen positioniert werden können, wird die Richtungsterminologie für Erläuterungszwecke verwendet und ist in keiner Weise einschränkend. Es ist zu verstehen, dass andere Ausführungsformen verwendet werden können und dass strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung ist daher nicht in einschränkendem Sinne auszulegen, und der Schutzumfang der vorliegenden Erfindung ist durch die anliegenden Ansprüche definiert.
  • Es sei bemerkt, dass die Merkmale der hier beschriebenen verschiedenen als Beispiel dienenden Ausführungsformen miteinander kombiniert werden können, es sei denn, dass etwas anderes spezifisch erwähnt wird.
  • Ferner sollen die in dieser Patentschrift verwendeten Begriffe „gebondet”, „angebracht”, „verbunden”, „gekoppelt” und/oder „elektrisch verbunden/elektrisch gekoppelt” nicht bedeuten, dass die Elemente oder Schichten direkt miteinander in Kontakt stehen müssen, sondern es können vielmehr Zwischenelemente oder -schichten zwischen den jeweiligen „gebondeten”, „angebrachten”, „verbundenen”, „gekoppelten” und/oder „elektrisch verbundenen/elektrisch gekoppelten” Elementen bereitgestellt sein. Gemäß der Offenbarung können die vorstehend erwähnten Begriffe jedoch optional auch die spezifische Bedeutung aufweisen, dass die Elemente oder Schichten direkt miteinander verbunden sind, d. h. dass zwischen den „gebondeten”, „angebrachten”, „verbundenen”, „gekoppelten” und/oder „elektrisch verbundenen/elektrisch gekoppelten” Elementen keine Zwischenelemente oder -schichten bereitgestellt sind.
  • Ferner können die Wörter „über” oder „oberhalb”, die in Bezug auf ein Teil, ein Element oder eine Materialschicht verwendet werden, welche „über” oder „oberhalb” einer Fläche ausgebildet oder angeordnet ist, hier verwendet werden, um anzugeben, dass sich das Teil, das Element oder die Materialschicht „direkt auf”, beispielsweise in direktem Kontakt mit der betreffenden Fläche befindet (beispielsweise angeordnet, ausgebildet, abgeschieden usw. ist). Die Wörter „über” oder „oberhalb”, die in Bezug auf ein Teil, ein Element oder eine Materialschicht verwendet werden, welche „über” oder „oberhalb” einer Fläche ausgebildet oder angeordnet ist, können hier verwendet werden, um anzugeben, dass sich das Teil, das Element oder die Materialschicht „indirekt auf” der betreffenden Fläche befindet (beispielsweise angeordnet, ausgebildet, abgeschieden usw. ist), wobei ein oder mehrere zusätzliche Teile, Elemente oder Schichten zwischen der betreffenden Fläche und dem Teil, dem Element oder der Materialschicht angeordnet sind. Das Gleiche gilt analog für die Begriffe „unter”, „unterhalb”, „darunter” usw.
  • Die hier beschriebenen Halbleiter-Leistungs-Packages enthalten einen oder mehrere Leistungshalbleiterchips. Dieser oder diese Leistungshalbleiterchips können verschiedenen Typen angehören und durch verschiedene Technologien hergestellt werden. Sie umfassen (monolithische) integrierte Leistungsschaltungen und können ferner beispielsweise integrierte Logikschaltungen, integrierte Analogschaltungen, integrierte Mischsignalschaltungen, Speicherschaltungen oder Sensoren umfassen. Der hier erwähnte Leistungshalbleiterchip (die hier erwähnten Leistungshalbleiterchips) kann (können) aus spezifischen Halbleitermaterialien bestehen, wie beispielsweise Si, SiC, SiGe, GaAs, GaN, AlGaN, InGaAs, InAlAs usw., und er (sie) kann (können) ferner anorganische und/oder organische Materialien enthalten, die keine Halbleiter sind.
  • Der hier erwähnte Leistungshalbleiterchip (die hier erwähnten Leistungshalbleiterchips) kann (können) beispielsweise durch Leistungsschalter, Leistungstransistoren, Leistungsdioden usw. gegeben sein. Sie können zusätzlich Steuerschaltungen, Mikroprozessoren, Speicherschaltungen und/oder Sensoren aufweisen.
  • Der hier erwähnte Leistungshalbleiterchip (die hier erwähnten Leistungshalbleiterchips) kann (können) beispielsweise als Leistungs-MISFET (Metall-Isolator-Halbleiter-Feldeffekttransistoren), Leistungs-MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistoren), IGBT (Bipolartransistoren mit isoliertem Gate), JFET (Sperrschicht-Gate-Feldeffekttransistoren), HEMT (Transistoren mit hoher Elektronenbeweglichkeit), Leistungs-Bipolartransistoren oder Leistungsdioden in der Art beispielsweise einer PIN-Diode oder einer Schottky-Diode ausgelegt sein.
  • Der hier erwähnte Leistungshalbleiterchip (die hier erwähnten Leistungshalbleiterchips) kann (können) beispielsweise eine vertikale Struktur aufweisen, d. h. der Halbleiterchip (die Halbleiterchips) kann (können) so hergestellt sein, dass die elektrischen Ströme in einer Richtung senkrecht zu den Hauptflächen des Halbleiterchips (der Halbleiterchips) fließen können. Ein Leistungshalbleiterchip mit einer vertikalen Struktur weist auf seinen beiden Hauptflächen, d. h. seiner oberen und seiner unteren Seitenfläche, Elektroden auf.
  • Der hier erwähnte Leistungshalbleiterchip (die hier erwähnten Leistungshalbleiterchips) kann (können) eine horizontale Struktur aufweisen. Ein Leistungshalbleiterchip mit einer horizontalen Struktur weist häufig nur auf einer seiner beiden Hauptflächen, beispielsweise auf seiner aktiven Fläche, Chipelektroden auf. Die entgegengesetzte Hauptfläche kann typischerweise die Montagefläche des Leistungshalbleiterchips sein.
  • Das Halbleiter-Leistungs-Package kann ein vorgeformtes Chipgehäuse und einen elektrisch leitenden Chipträger, der im vorgeformten Chipgehäuse an seinem Ort eingeformt ist, umfassen.
  • Das vorgeformte Chipgehäuse kann aus Formmaterial, beispielsweise einem elektrisch isolierenden thermisch aushärtenden Material oder einem thermoplastischen Material, bestehen. Insbesondere kann das Formmaterial zumindest eines von einem gefüllten oder ungefüllten Formmaterial, einem gefüllten oder ungefüllten thermoplastischen Material oder einem gefüllten oder ungefüllten thermisch aushärtenden Material umfassen oder sein. Ein thermisch aushärtendes Material kann beispielsweise auf der Grundlage eines Epoxidharzes oder eines Acrylharzes hergestellt sein. Ein thermoplastisches Material kann beispielsweise ein oder mehrere Materialien umfassen, die aus der Gruppe ausgewählt sind, welche aus Polyetherimid (PEI), Polyethersulfon (PES), Polyphenylensulfid (PPS), Polyamidimid (PAI) und Polyethylenterephthalat (PET) besteht. Thermoplastische Materialien schmelzen durch Ausüben von Druck und Wärme während des Formens und härten beim Kühlen und bei der Fortnahme des Drucks (reversibel). Harztypen des Formmaterials können beispielsweise Cyanatester, BMI (Bismaleimid), Epoxidpolyimid, Epoxidsilikon, Epoxidharz, Silikon (harter Typ) umfassen. Füllmaterialien können beispielsweise SiO2, Al2O3, BrN, AlN usw. umfassen.
  • Verschiedene Techniken, wie beispielsweise Druckformen, Kompressionsformen, Druck- und Kompressionsformen (beides unter Verwendung beispielsweise von Pellets, Granulat, Flüssigkeiten oder Lagen usw.) sowie Spritzgießen, können verwendet werden, um das vorgeformte Chipgehäuse zu bilden, wobei all diese Techniken ein filmunterstütztes Formen (FAM), insbesondere Ober- und/oder Unterseiten-FAM, und/oder Vakuumformen verwenden können. Das Formmaterial kann aufgebracht werden, um einen elektrisch leitenden Chipträger an seinem Ort auszuformen.
  • Der Chipträger kann eine oder mehrere Metallplatten aufweisen, beispielsweise eine oder mehrere Die-Kontaktstellen und/oder Anschlussstellen beispielsweise eines Leiterrahmens. Die Die-Metallplatten können als Chipträger, beispielsweise Chipkontaktstelle(n) (Chippad(s)), dienen. Die Metallplatten können aus einem beliebigen Metall oder einer beliebigen Metalllegierung, beispielsweise Kupfer oder Molybdän oder einer Kupferlegierung oder einer Molybdänlegierung oder Verbundstoffen davon, bestehen. Insbesondere können molybdänbasierte Metallplatten eine hohe Zuverlässigkeit und eine reduzierte CTE-Diskrepanz (Diskrepanz des Wärmeausdehnungskoeffizienten) bereitstellen. Die Metallplatten selbst (beispielsweise ihre unteren Flächen) oder Zuleitungen, die von den Metallplatten vorstehen, können vom vorgeformten Chipgehäuse freigelassen werden und als äußere Anschlüsse des Halbleiter-Leistungs-Package (d. h. als Packageanschlüsse) dienen.
  • Beispielsweise kann ein solcher elektrisch leitender Chipträger ein mit Zuleitungen versehener Chipträger sein, bei dem Zuleitungen aus dem vorgeformten Chipgehäuse vorstehen und äußere Anschlüsse bilden. Beispielsweise können solche mit Zuleitungen versehene Chipträger ein PLCC-(mit Kunststoffzuleitungen versehener Chipträger)- oder ein QFJ-(Quad-Flat-J-Leaded)-Chipträger sein. Zuleitungen können aus dem vorgeformten Chipgehäuse auf nur einer Seite des Gehäuses oder auf mehreren seiner Seiten, beispielsweise auf zwei entgegengesetzten Seiten, vorstehen (beispielsweise kann ein IPM – intelligentes Leistungsmodul – Zuleitungen aufweisen, die aus dem vorgeformten Chipgehäuse auf zwei entgegengesetzten Seiten von diesem vorstehen). Der Chipträger kann auch ein zuleitungsloser Chipträger in der Art beispielsweise eines so genannten TSLP-(dünne kleine zuleitungslose Package)-Trägers sein. Beispiele zuleitungsloser Packages-/Chipträger, die als SMD (oberflächenmontierte Vorrichtungen) ausgelegt sind, sind beispielsweise QFN (Quad-Flat-No-Leads), SO (kleiner Umriss), beispielsweise SO8 (kleiner Umriss, 8 Anschlussstifte), SSO (Stapel-SO), beispielsweise SSO8 (Stapel-SO, 8 Anschlussstifte) und TOLL (TO-zuleitungslos). Das vorgeformte Chipgehäuse kann eine MID (geformte Zwischenverbindungsvorrichtung) umfassen, die optional einen MID-Verbinder aufweist.
  • Gemäß einigen Ausführungsformen kann der Chipträger eine mit einer strukturierten Metallschicht beschichtete Keramikplatte, beispielsweise ein metallgebondetes Keramiksubstrat, umfassen. Beispielsweise kann der Chipträger ein DCB-(direktkupfergebondetes)-Keramiksubstrat sein. Es ist auch möglich, dass der Chipträger eine PCB (gedruckte Leiterplatte) umfassen oder sein kann. Der Chipträger kann beispielsweise ein oder mehrere MIS (geformtes Zwischenverbindungssubstrat) in der Art beispielsweise eines geformten Zwischenverbindungs-Keramikzwischenelements oder eines geformten Zwischenverbindungsleiterrahmens umfassen. Der Chipträger kann beispielsweise ein IMS-(isoliertes Metallsubstrat)umfassen.
  • Die hier beschriebenen Halbleiter-Leistungs-Packages können ferner eine oder mehrere zusätzliche elektronische Komponenten aufweisen. Die eine oder die mehreren elektronischen Komponenten können beispielsweise auch auf dem leitenden Chipträger montiert sein. Die eine oder die mehreren elektronischen Komponenten können als passive oder als aktive Komponenten ausgelegt sein. Eine passive Komponente kann beispielsweise ein Widerstand, ein Kondensator, ein Induktor, ein Taktgeber und/oder eine integrierte passive Vorrichtung (PID) sein. Eine aktive Komponente kann beispielsweise ein Logikhalbleiterchip, ein Speicherhalbleiterchip, ein Treiberhalbleiterchip zum Ansteuern eines oder mehrerer der Leistungshalbleiterchips, ein Pegelschieber und ein Mikrosteuereinrichtungschip oder ein Sensor sein. Im Gegensatz zu dem einen oder den mehreren Leistungshalbleiterchips können die elektronischen Komponenten nicht in das Abdeckmaterial eingebettet sein. Dabei ist es möglich, dass die elektronischen Komponenten in das vorgeformte Chipgehäuse eingeformt (eingegossen) sein können, während der eine oder die mehreren Leistungshalbleiterchips in den einen oder die mehreren Hohlräume des vorgeformten Chipgehäuses aufgenommen sind.
  • Eine Vielzahl verschiedener Typen von Halbleiter-Leistungs-Packages, die diskrete Leistungsmodule bilden, kann gemäß der vorliegenden Offenbarung entworfen werden. Insbesondere kann ein hier beschriebenes Halbleiter-Leistungs-Package ein individuell geformtes Package (mit einem einzigen Hohlraum) oder eine MAP (geformtes Array von Packages) mit einem Array von Hohlräumen sein. Beispielsweise kann das hier offenbarte Halbleiter-Leistungs-Package optional zwei oder mehr Leistungshalbleiterchips, wie beispielsweise MISFET, MOSFET oder HEMT, die in die Leiterplatte eingebettet sind, und beispielsweise eine integrierte Logikschaltung als (optionale) elektronische Komponente, die in die Leiterplatte eingebettet ist, umfassen. Die Leistungshalbleiterchips können beispielsweise in Reihe oder parallel geschaltet sein oder elektrisch voneinander isoliert sein. Beispielsweise kann ein hier offenbartes Halbleiter-Leistungs-Package eine Halbbrückenschaltung umfassen, die einen hochseitigen Transistor, einen niederseitigen Transistor und optional einen integrierten Logikschaltungschip, der beispielsweise als Transistor-Gate-Treiber dient, aufweist. Ferner kann das hier offenbarte Halbleiter-Leistungs-Package eine Vollbrücke umfassen, wie beispielsweise eine B6-Schaltung, die beispielsweise 6 Leistungstransistoren und (optional) einen integrierten Logikschaltungschip aufweist, der beispielsweise als ein Leistungstransistor-Gate-Treiber dient. Ferner kann ein hier beschriebenes Halbleiter-Leistungs-Package einen Sensorchip umfassen und eine Sensorchipstrom- und/oder Temperaturmessung bereitstellen.
  • Solche Halbleiter-Leistungsmodul-Packages, insbesondere Halbbrücken- oder Vollbrückenschaltungen wie hier offenbart, können beispielsweise in einer elektronischen Schaltung implementiert sein, welche eine Leistungsversorgung, einen Spannungswandler, einen Gleichrichter, eine PFC-(Leistungsfaktorkorrektur)-Schaltung usw. bildet. Beispielsweise kann ein Spannungswandler für die Umwandlung von Gleich- oder Wechselspannungen in Gleichspannungen, so genannte Gleichspannungswandler bzw. Gleichspannungs-Wechselspannungs-Wandler, ausgelegt sein. Gleichspannungswandler können verwendet werden, um eine durch eine Batterie oder wiederaufladbare Batterie bereitgestellte Eingangsgleichspannung in eine Ausgangsgleichspannung umzuwandeln, die den Anforderungen nachgeschalteter elektronischer Schaltungen entspricht. Ein hier beschriebener Gleichspannungswandler kann beispielsweise ein Abwärtswandler oder ein Aufwärtswandler sein. Wechselspannungs-Gleichspannungs-Wandler können verwendet werden, um eine Eingangswechselspannung, die beispielsweise durch ein Hochspannungs-Wechselstrom-Leistungsnetz bereitgestellt wird, in eine Ausgangsgleichspannung umzuwandeln, welche den Anforderungen nachgeschalteter elektronischer Schaltungen entspricht.
  • 1 zeigt ein als Beispiel dienendes Halbleiter-Leistungs-Package 100. Das Halbleiter-Leistungs-Package 100 umfasst einen elektrisch leitenden Chipträger 110, ein vorgeformtes Chipgehäuse 120 und einen Leistungshalbleiterchip 130, der über oder auf dem elektrisch leitenden Chipträger 110 gebondet ist.
  • Der elektrisch leitende Chipträger 110 kann ein eingeformter Teil des vorgeformten Chipgehäuses 120 sein. Das heißt, dass der elektrisch leitende Chipträger 110 als ein Einsatz (Einlegeteil) während des Formens des vorgeformten Chipgehäuses 120 verwendet werden kann, was dazu führt, dass der elektrisch leitende Chipträger 110 fest und permanent im vorgeformten Chipgehäuse 120 angeordnet wird. Es ist möglich, nicht nur den elektrisch leitenden Chipträger 110 in das vorgeformte Chipgehäuse 120 an seinem Ort einzuformen, sondern auch Nicht-Leistungskomponenten (nicht dargestellt), wie beispielsweise passive Komponenten oder integrierte Logikschaltungen, in das vorgeformte Chipgehäuse 120 zu integrieren.
  • Das vorgeformte Chipgehäuse 120 kann rahmenartige Seitenwände 121 umfassen. Die rahmenartigen Seitenwände 121 können einen Hohlraum 122 definieren und einschließen (in einer seitlichen Abmessung). Der Boden des Hohlraums 122 kann durch einen Abschnitt einer ersten Fläche 110a des elektrisch leitenden Chipträgers 110 gebildet werden.
  • Der Teil der ersten Fläche 110a des Chipträgers 110 kann vom Material des vorgeformten Chipgehäuses 120 freigelassen sein. Der freistehende Abschnitt der ersten Fläche 110a des Chipträgers 110 kann als eine Chipkontaktstelle oder Montageplattform für die Die-Befestigung, d. h. für das Bonden des Leistungshalbleiterchips 130 auf den elektrisch leitenden Chipträger 110, dienen. Beispielsweise kann die erste Fläche 110a des Chipträgers 110 metallisch sein, und eine Bondschicht 140 beispielsweise aus einem Lötmaterial, einem Sintermaterial usw., beispielsweise aus AuSn, AgSn, CuSn, AgIn, AuIn, AuGe, CuIn, AuSi, Sri, Au oder anderen Materialien, kann verwendet werden, um den Leistungshalbleiterchip 130 an die erste Fläche 110a des Chipträgers 110 zu bonden.
  • Ein Diffusionslötbond, ein Weichlötbond, ein Hartlötbond, ein gesintertes Metallbond und/oder ein elektrisch leitendes Klebstoffbond kann verwendet werden, um die Bondschicht 140 zu bilden. Insbesondere kann die Bondschicht aus einem Material bestehen, welches eine Niedertemperaturverbindbarkeit ermöglicht, welches beispielsweise eine elektrisch leitende Paste ist, die in einem organischen Material verteilte Metallteilchen enthält (so genannte Nanopaste). Diese leitende Paste kann verwendet werden, um eine elektrisch leitende gesinterte Bondschicht oder eine elektrisch leitende Klebstoffbondschicht durch Anwenden von Niedertemperaturprozessen für das Sintern und/oder Härten des Bondmaterials zu erzeugen. Die Bondschicht 140 kann durch das Abdeckmaterial 150 abgedeckt werden, wo sie nicht mit dem Chipträger 110 und/oder dem Leistungshalbleiterchip 130 verbunden wird. Auf diese Weise kann das Abdeckmaterial 150 die Bondverbindung zwischen dem Chipträger 110 und/oder dem Leistungshalbleiterchip 130 vollständig versiegeln.
  • Der Hohlraum 122 ist zumindest teilweise oder vollständig von einem Abdeckmaterial 150 gefüllt. Das Abdeckmaterial 150 bettet den Leistungshalbleiterchip 130 ein. Das heißt, dass eine erste Fläche 130a des Leistungshalbleiterchips 130 vollständig von dem Abdeckmaterial 150 bedeckt und/oder in dieses eingebettet sein kann. Ferner können die Seitenflächen des Leistungshalbleiterchips 130 teilweise oder vollständig vom Abdeckmaterial 150 abgedeckt und/oder darin eingebettet sein. Falls mehrere Leistungshalbleiterchips 130 Seite an Seite im Hohlraum 122 angeordnet sind, kann das Gleiche, was vorstehend für den Leistungshalbleiterchip 130 beschrieben wurde, für alle in den Hohlraum 122 aufgenommenen Halbleiter-Leistungschips gelten.
  • Das Abdeckmaterial 150 kann ein Elastizitätsmodul (E-Modul) aufweisen, welches kleiner ist als das Elastizitätsmodul des Materials des vorgeformten Chipgehäuses 120. Ferner kann das Abdeckmaterial 150 eine Wärmeleitfähigkeit aufweisen, die größer ist als die Wärmeleitfähigkeit des Materials des vorgeformten Chipgehäuses 120. Wie nachstehend in weiteren Einzelheiten erklärt wird, verbessert jede dieser Eigenschaften signifikant die Wärmeabfuhr vom Leistungshalbleiterchip 130. Eine effektive Wärmeabfuhr ist für Halbleiter-Leistungs-Packages 100 wichtig, weil die Funktionsweise und/oder die Verwendbarkeit des Halbleiter-Leistungs-Package 100 stark von der Wirksamkeit der Wärmeabfuhr oder der Wärmeverteilung abhängt, wie sie vom Entwurf des Halbleiter-Leistungs-Package erlaubt oder gefördert wird. Demgemäß kann das Abdeckmaterial 150 einen Pfad kleinen Wärmewiderstands zwischen dem Übergang (j) und der Wärmesenke (hs), d. h. einen kleinen Wert von Rthj-hs, ermöglichen. Ferner verringert ein kleines Elastizitätsmodul Spannungen, welche auf den Leistungshalbleiterchip 130 und auf irgendwelche Verbindungselemente innerhalb des Package einwirken. Ferner kann das Abdeckmaterial eine Temperaturstabilität aufweisen, welche höher ist als die Temperaturstabilität des Materials des vorgeformten Chipgehäuses 120.
  • Das Abdeckmaterial 150 kann beispielsweise aus der Gruppe ausgewählt sein, die aus einem Material auf Silikonbasis, einem Material auf Gummibasis und einem Material auf Epoxidharzbasis mit einer niedrigen TG (Glasübergangstemperatur) besteht. Solche Materialien sind typischerweise weicher und/oder haben eine höhere Wärmeleitfähigkeit und/oder eine höhere Wärmekapazität als Materialien, die herkömmlich für geformte (gegossene) Chip-Packages verwendet werden. Das Abdeckmaterial kann so ausgewählt werden, dass es über die gesamten Betriebsbedingungen des Leistungshalbleiterchips 130 keinen Phasenübergang durchmacht.
  • Das Abdeckmaterial 150 kann ein Füllmaterial umfassen, um seine Wärmeleitfähigkeit und/oder seine Wärmekapazität zu verbessern. Der Massenprozentsatz des Füllmaterialanteils des Abdeckmaterials kann größer oder gleich 85%, 90% oder 92% sein. Das Füllmaterial kann beispielsweise aus keramischen Teilchen, wie beispielsweise Aluminiumoxid, Bornitrid, Aluminiumnitrid usw. bestehen oder diese umfassen.
  • Das Abdeckmaterial 150 kann ein Elastizitätsmodul von kleiner oder gleich 10 GPa, 5 GPa, 2 GPa, 1 GPa oder 500 MPa aufweisen. Andererseits kann das Elastizitätsmodul des Materials des vorgeformten Chipgehäuses 120 größer oder gleich 10 GPa, 15 GPa oder 20 GPa sein.
  • Das Abdeckmaterial 150 kann eine Wärmeleitfähigkeit von größer oder gleich 3 W/mK, 5 W/mK, 8 W/mK, 10 W/mK, 12 W/mK, 14 W/mK, 16 W/mK, 18 W/mK oder 20 W/mK aufweisen. Andererseits kann die Wärmeleitfähigkeit des Materials des vorgeformten Chipgehäuses 120 beispielsweise kleiner oder gleich 12 W/mK, 10 W/mK, 8 W/mK oder 6 W/mK sein.
  • Abdeckmaterialien 150 mit einer oder mehreren der vorstehend beschriebenen Eigenschaften sind kostspieliger als herkömmliche Formmaterialien, aus denen das vorgeformte Chipgehäuse 120 gebildet werden kann. Daher kann als ein Konzept verschiedener hier beschriebener Ausführungsformen erwogen werden, das (kostspieligere) Abdeckmaterial nur auf Abschnitte des Halbleiter-Leistungs-Package 100 aufzubringen, wo eine sehr wirksame Wärmeabfuhr von entscheidender Wichtigkeit ist.
  • Weil dabei bei vielen Leistungshalbleiterchips 130 die Hauptwärmeerzeugung an der ersten Fläche 130a des Leistungshalbleiterchips 130 auftritt, kann das Abdeckmaterial 150 beispielsweise zumindest die vollständige erste Fläche 130a des Leistungshalbleiterchips 130 abdecken. Abdecken kann in diesem Zusammenhang bedeuten, dass sich das Abdeckmaterial vollständig und durchgehend in seitlicher Abmessung über einen Bereich erstreckt, der durch eine vertikale Projektion des Umrisses des Leistungshalbleiterchips 130 gegeben ist. Abdecken kann in diesem Zusammenhang auch bedeuten, dass die erste Fläche 130a des Leistungshalbleiterchips 130, wo keine Bondverbindung zu einem (optionalen) elektrischen Verbindungselement in der Art beispielsweise eines Drahtbonds oder einer Klemme (Clip) oder eines Bands besteht, in direktem Kontakt mit der ersten Fläche 130a des Halbleiterchips 130 steht und/oder das Verbindungselement zumindest teilweise oder vollständig einschließt.
  • Beispielsweise und ohne Verlust der Allgemeinheit kann der Leistungshalbleiterchip 130 beispielsweise als ein Leistungstransistor, beispielsweise ein Leistungs-MOSFET, IGBT, JFET oder Leistungs-Bipolartransistor, oder als eine Leistungsdiode ausgelegt sein. Im Fall eines Leistungs-MOSFETs oder eines JFETs kann eine erste Lastelektrode 131 beispielsweise eine Drain-Elektrode sein, kann eine zweite Lastelektrode 132 beispielsweise eine Source-Elektrode sein und kann eine dritte Elektrode 133 beispielsweise eine Gate-Elektrode sein. Im Fall eines IGBTs kann die erste Lastelektrode 131 eine Kollektorelektrode sein, kann die zweite Lastelektrode 132 eine Emitterelektrode sein und kann die dritte Elektrode 133 eine Gateelektrode sein. Im Fall eines Leistungs-Bipolartransistors kann die erste Lastelektrode 131 eine Kollektorelektrode sein, kann die zweite Lastelektrode 132 beispielsweise eine Emitterelektrode sein und kann die dritte Elektrode 133 beispielsweise eine Basiselektrode sein. Im Fall einer Leistungsdiode sind die erste und die zweite Lastelektrode 131, 132 eine Anode bzw. eine Kathode, und es gibt keine dritte Elektrode. Während des Betriebs können Spannungen von mehr als 5 V, 50 V, 100 V, 500 V oder 1000 V zwischen die erste und die zweite Lastelektrode 131, 132 gelegt werden. Eine an die dritte Elektrode (nicht dargestellt) angelegte Schaltfrequenz kann im Bereich von 100 Hz bis 100 MHz liegen, jedoch auch außerhalb dieses Bereichs liegen.
  • Beispielsweise zeigt 1 eine Chipelektrode (beispielsweise die zweite Lastelektrode 132), die sich an der ersten Fläche 130a des Leistungshalbleiterchips 130 befindet, welche durch Drahtbonds 160 an eine Zuleitung 170 zu bonden ist, welche einen externen Anschluss des Halbleiter-Leistungs-Package 100 bildet. Wie beispielsweise in 1 gezeigt ist, können die Drahtbonds 160 teilweise oder vollständig vom Abdeckmaterial 150 eingeschlossen sein.
  • Das Abdeckmaterial 150 kann demgemäß eine Innenfläche 150b, welche dem Leistungshalbleiterchip 130 gegenübersteht (und diesen optional kontaktiert) und eine erste Außenfläche 150a, welche eine freistehende Fläche des Halbleiter-Leistungs-Package 100 bildet, aufweisen.
  • Die erste Außenfläche 150a kann eine Grenzfläche zum wirksamen Abführen von Wärme von dem Halbleiter-Leistungs-Package 100 bereitstellen. Die Flächengröße der ersten Außenfläche 150a des Abdeckmaterials 150 kann größer oder gleich 30%, 40%, 50%, 60%, 70%, 80%, 90% oder 95% einer Flächengröße der entsprechenden Fläche des Halbleiter-Leistungs-Package 100 (beispielsweise in 1 der nach unten orientierten oberen Fläche des Halbleiter-Leistungs-Package 100) sein. Je größer die Flächengröße der ersten Außenfläche 150a ist, desto wirksamer ist die Wärmeabfuhr über diese Grenzfläche.
  • Die erste Außenfläche 150a kann sich in einer Ebene erstrecken, die um einen bestimmten Abstand D über einen oberen Rand der rahmenartigen Seitenwände 121 des Hohlraums 122 im vorgeformten Chipgehäuse 120 erhöht ist. Der Abstand D garantiert, dass eine Wärmesenke 190, die auf die erste Außenfläche 150a des Abdeckmaterials 150 gedrückt und/oder daran befestigt werden kann, das Abdeckmaterial 150 komprimieren kann, um die Wärmeleitfähigkeit der Grenzfläche zwischen der Wärmesenke 190 und dem Abdeckmaterial 150 zu erhöhen. Ferner wird die Positionsausrichtung zwischen dem vorgeformten Hohlraum und der Wärmesenke 190 durch Bereitstellen eines gewissen Abstands D verbessert. Das Abdeckmaterial 150 kann beispielsweise, wenn es an der Wärmesenke 190 befestigt und/oder daran geklemmt ist, um größer oder gleich 5%, 10%, 15% oder 20% seiner maximalen vertikalen Gesamtabmessung (beispielsweise zwischen der ersten Fläche 110a des Chipträgers 110 und der ersten Außenfläche 150a des Abdeckmaterials 150 gemessen) komprimiert werden (d. h. in seiner vertikalen Abmessung verringert werden).
  • 2 zeigt ein als Beispiel dienendes Halbleiter-Leistungs-Package 200. Das Halbleiter-Leistungs-Package 200 (beispielsweise mit einer angebrachten Wärmesenke 190, wie in 2 dargestellt) kann dem Halbleiter-Leistungs-Package 100 ähneln oder damit identisch sein, abgesehen davon, dass eine Klemme (Clip) 260 an Stelle der Drahtbonds 160, wie in 1 beispielhaft angegeben, als elektrisches Verbindungselement verwendet wird. Alle anderen Merkmale, Eigenschaften und Ergebnisse können mit jenen identisch sein, die in Zusammenhang mit 1 beschrieben wurden, und es sei auf die vorstehende Beschreibung verwiesen, um eine Wiederholung zu vermeiden.
  • Analog zu den Drahtbonds 160 kann die Klemme (Clip) 260 vom Abdeckmaterial 150 vollkommen eingeschlossen und/oder eingehüllt werden. Insbesondere kann das Abdeckmaterial 150 eine erste Außenfläche 150a bilden, welche eine Fläche 260a der Klemme (Clip) 260, welche vom elektrisch leitenden Chipträger 110 fort weist, vollständig und zusammenhängend abdeckt.
  • Wie in 2 dargestellt ist, kann die Klemme (Clip) 260 eine oder zwei seitliche Abmessungen aufweisen, die nahe bei den seitlichen Abmessungen des Hohlraums, d. h. dem Abstand zwischen entgegengesetzten Seitenwänden 121 davon, liegen. Das heißt, dass die Klemme 260 als ein Wärmeverteiler dienen kann, der dafür ausgelegt ist, die vom Leistungshalbleiterchip 130 erzeugte Wärme wirksam über eine größere seitliche Fläche des Hohlraums 122 zu verteilen. Beispielsweise kann die Flächengröße der Fläche 260a der Klemme (Clip) 260, welche vom elektrisch leitenden Chipträger 110 fortgewandt ist, größer oder gleich 50%, 60%, 70%, 80%, 90% oder 95% einer durch die Öffnung des Hohlraums 122 definierten Flächengröße sein.
  • 3 zeigt eine obere perspektivische Ansicht eines Halbleiter-Leistungs-Package 300, beispielsweise des Halbleiter-Leistungs-Package 100 oder des Halbleiter-Leistungs-Package 200. Das (optionale) Verbindungselement (Drahtbond 160, Klemme 260) ist zur Vereinfachung der Darstellung fortgelassen. 3 zeigt beispielhaft, dass die erste Außenfläche 150a eine Flächengröße aufweisen kann, welche fast so groß ist wie die Flächengröße oder die Aufstellfläche des Halbleiter-Leistungs-Package 300.
  • Hier und in allen anderen Beispielen kann das Halbleiter-Leistungs-Package seitliche Abmessungen (Länge L, Breite W) größer oder gleich oder kleiner als 5 mm, 10 mm, 20 mm, 30 mm, 40 mm, 50 mm, 60 mm, 70 mm, 80 mm, 90 mm oder 100 mm aufweisen. Das Halbleiter-Leistungs-Package 300 kann beispielsweise eine Höhe H von 0,5 mm, 1 mm, 3 mm, 5 mm, 7 mm, 9 mm oder 11 mm aufweisen.
  • Die erste Außenfläche 150a des Abdeckmaterials 150 kann sehr eben sein. Je höher die Gleichmäßigkeit oder Ebenheit der ersten Außenfläche 150a ist, desto kleiner ist der Wärmewiderstand, der erreicht werden kann, wenn diese erste Außenfläche 150a mit einer (ebenen) Fläche der Wärmesenke 190 gekoppelt wird. Tatsächlich ist es möglich, die Aufbringung einer zusätzlichen Substanz beispielsweise in der Art von Wärmefett oder Wärmefolien zu vermeiden, die herkömmlicherweise verwendet werden, um eine Packagefläche mit einer Wärmesenke 190 zu koppeln.
  • Mit anderen Worten kann das Halbleiter-Leistungs-Package 300 (und alle anderen Packages, die hier offenbart sind) als ein „plug and play”-Package verwendet werden, welches direkt in eine Vorrichtung oder Anwendung aufgenommen werden kann, ohne dass zusätzliche Vorbereitungen erforderlich wären, um die Wärmeübergangseigenschaften zu verbessern und das elektrische Verbindungselement in der Art beispielsweise des Drahtbonds 160 oder der Klemme 260 elektrisch zu isolieren.
  • 4 zeigt ein als Beispiel dienendes zuleitungsloses Halbleiter-Leistungs-Package 400. Das Halbleiter-Leistungs-Package 400 ist als eine SMD ausgelegt. Wiederum wird ein vorgeformtes Chipgehäuse 120 verwendet, bei dem ein elektrisch leitender Chipträger (Chipkontaktstelle) 110 und weitere Trägerkontaktstellen 410_1, 410_2 an ihrem Ort eingeformt sind. Der elektrisch leitende Chipträger 110 und die weiteren Trägerkontaktstellen 410_1, 410_2 können einen zuleitungslosen Package-Träger bilden, der dafür ausgelegt ist, in zuleitungslosen Halbleiter-Leistungs-Packages, beispielsweise in der Art des Halbleiter-Leistungs-Package 400, verwendet zu werden. Die äußeren Anschlüsse des Halbleiter-Leistungs-Package 400 können alle über die Aufstellfläche des Halbleiter-Leistungs-Package 400 verteilt sein. Beispielsweise können der elektrisch leitende Chipträger 110 und die weiteren Trägerkontaktstellen 410_1, 410_2 unter anderem äußere Anschlüsse des Halbleiter-Leistungs-Package 400 bilden.
  • Das Halbleiter-Leistungs-Package 400 kann auf einer Montageplattform oder einer Aufbringungsplatine in der Art beispielsweise einer PCB (gedruckten Leiterplatte) 480 montiert sein. Wie in 4 dargestellt ist, können Bondschichten 490, beispielsweise Lötbondschichten, verwendet werden, um das Halbleiter-Leistungs-Package 400 auf der PCB 480 zu montieren und dadurch die externen Packageanschlüsse (beispielsweise den leitenden Chipträger 110 und die weiteren Trägerkontaktstellen 410_1, 410_2) mit metallischen Elementen 485 der PCB 480 zu verbinden. Die interne Verdrahtung des Halbleiter-Leistungs-Package kann ein oder mehrere Drahtbonds und/oder Klemmen oder andere elektrisch leitende Elemente umfassen, wie zuvor beschrieben wurde. Ferner können alle anderen Merkmale, Abmessungen, Eigenschaften oder Ergebnisse des Halbleiter-Leistungs-Package 400 ähnlich oder identisch mit den entsprechenden Merkmalen, Abmessungen, Eigenschaften oder Ergebnissen sein, die hier in Bezug auf andere als Beispiel dienende Packages beschrieben wurden, und es wird sei auf die entsprechende Offenbarung verwiesen, um eine Wiederholung zu vermeiden.
  • 5 zeigt ein als Beispiel dienendes Halbleiter-Leistungs-Package 500. Das Halbleiter-Leistungs-Package 500 kann ähnlich oder identisch mit den Halbleiter-Leistungs-Packages 100–400 ausgelegt sein, abgesehen davon, dass das Abdeckmaterial 150 eine zweite Außenfläche 150b aufweist, welche eine (zusätzliche) freiliegende Fläche des Halbleiter-Leistungs-Package 500 bildet. Das Halbleiter-Leistungs-Package 500 ist demgemäß dafür ausgelegt, mit Wärmesenken gekoppelt zu werden, welche sich auf beiden Hauptseiten des Package befinden. Diese Packages werden auf dem Fachgebiet als DSC(doppelseitige Kühlung)-Packages bezeichnet. Insbesondere umfasst das Halbleiter-Leistungs-Package 500 ein vorgeformtes Chipgehäuse 120 mit rahmenartigen Seitenwänden 121 und zwei Haupt-Packageflächen, die beide zumindest teilweise durch Außenflächen 150a, 150b des Abdeckmaterials 150 gebildet sind. Alle Merkmale, wie beispielsweise Abmessungen usw., die in Bezug auf die erste Außenfläche 150a und/oder den Rand der rahmenartigen Seitenwände 121 beispielsweise des Hohlraums 122 beschrieben wurden, können gleichermaßen für die zweite Außenfläche 150b und/oder die entsprechenden Teile des vorgeformten Chipgehäuses 120 gelten.
  • Das Leistungshalbleiter-Package 500 kann mit zwei Wärmesenken 190, 590 gekoppelt sein. Insbesondere können die beiden Wärmesenken 190, 590 so angeordnet sein, dass sie das Chipgehäuse 120 sandwichförmig einschließen. Dadurch kann jede der beiden Wärmesenken 190, 590 eine Montagefläche aufweisen, welche die jeweilige erste und zweite Außenfläche 150a, 150b des Abdeckmaterials 150 direkt berühren kann.
  • Es kann Druck ausgeübt werden, um die Wärmeleitfähigkeit der jeweiligen Wärmesenke-Package-Grenzflächen zu verbessern. Wiederum brauchen, wie vorstehend beschrieben, keine zusätzlichen Substanzen oder Hilfsmittel angewendet werden, um die Wärmeleitfähigkeit dieser Grenzflächen zu verbessern.
  • Die in 5 dargestellte Implementation kann als Presspackvorrichtung bezeichnet werden. Das heißt, dass die erste und die zweite Wärmesenke 190, 590 durch ein Klemmmittel 510 zusammengepresst werden können. Das Klemmmittel 510 kann beispielsweise durch Schraubverbindungen, Federn usw. implementiert sein.
  • Ein Halbleiter-Leistungs-Package 500 mit Abdeckmaterialflächen 150a, 150b an beiden Hauptflächen kann eine optimale Wärmeabfuhrfähigkeit aufweisen. Sowohl die Klemme (Clip) 260 als auch der Chipträger 110 können als Wärmeverteiler dienen und von den entsprechenden Wärmesenken 190, 590 nur durch dünne Schichten des Abdeckmaterials 150 mit einer hohen Wärmeleitfähigkeit und/oder einem kleinen Elastizitätsmodul getrennt sein.
  • Im Fall eines Versagens des Leistungshalbleiterchips 130 kann das in 5 dargestellte Halbleiter-Leistungs-Package 500 die Erzeugung eines Kurzschlusses zwischen den Lastelektroden des Leistungshalbleiterchips 130, beispielsweise zwischen dem Kollektor und dem Emitter eines IGBTs, garantieren. Die Zeitkonstante für das Erzeugen des Kurzschlusses im Fall eines Versagens kann sehr kurz sein, beispielsweise einige Mikrosekunden. Die Erzeugung eines Kurzschlusses im Fall eines Versagens des Leistungshalbleiterchips kann für Halbleiter-Leistungs-Packages 500 vorteilhaft sein, die in seriellen Verbindungsanwendungen eingesetzt werden. In diesem Fall kann das Versagen einer oder einiger Halbleiter-Leistungs-Packages in einer seriellen Schaltungsanordnung häufig toleriert werden, falls das Versagen zuverlässig zu einem sofortigen Kurzschließen des fehlerhaften Package führt.
  • Es ist jedoch zu erwähnen, dass das Abdeckmaterial 150 bei allen hier offenbarten Beispielen ein elektrisch isolierendes Material sein kann. In diesem Fall wird das Abdeckmaterial 150 nicht verwendet, um elektrischen Kontakt zum in das Halbleiter-Leistungs-Package 100–500 aufgenommenen Leistungshalbleiterchip 130 bereitzustellen. Bei anderen Beispielen ist es jedoch auch möglich, dass ein elektrisch leitendes Abdeckmaterial 150 verwendet werden kann. In diesem Fall könnte es möglich sein, mit Lastelektroden des Leistungshalbleiterchips 130 durch Anschlüsse elektrisch zu verbinden, welche durch die erste und/oder die zweite Außenfläche 150a, 150b des Abdeckmaterials 150 bereitgestellt sind.
  • 6 zeigt ein Flussdiagramm eines als Beispiel dienenden Verfahrens zur Herstellung eines Halbleiter-Leistungs-Package, wie hier beschrieben. In dem Verfahren kann bei S1 ein vorgeformtes Chipgehäuse mit einem Hohlraum und einem an seinem Ort im vorgeformten Chipgehäuse eingeformten elektrisch leitenden Chipträger bereitgestellt werden. Dieser Prozess, der beispielsweise auch als „Leiterrahmenformung” bezeichnet werden kann, kann durch Druckformen eines Leiterrahmens, beispielsweise unter Verwendung eines Farmmaterials auf Epoxidbasis, ausgeführt werden. An ihrem Ort in einem vorgeformten Chipgehäuse geformte Leiterrahmen sind auch als so genannte „Epoxidformrahmen” bekannt. Der hier verwendete Begriff „Vorformen” bedeutet das Formen vor der Die-Befestigung.
  • Bei S2 wird ein Leistungshalbleiterchip über oder auf dem elektrisch leitenden Chipträger gebondet, wobei der Leistungshalbleiterchip in einem Hohlraum des vorgeformten Chipgehäuses untergebracht ist. Die Die-Befestigung kann bei niedrigen Temperaturen von kleiner oder gleich 250°C durch Techniken in der Art der vorstehend beispielhaft beschriebenen ausgeführt werden.
  • Abhängig vom Typ des Leistungshalbleiterchips werden Prozesse wie Drahtbonden, Klemmenbonden (Clipbonden) oder andere Verbindungsprozesse, ausgeführt, um die elektrische Zwischenverbindung des Halbleiter-Leistungs-Package fertigzustellen. Es ist auch möglich, dass die elektrische Zwischenverbindung des Halbleiter-Leistungs-Package bereits durch den Einzelchip-Befestigungsprozess bei S2 vervollständigt wurde, d. h. dass keine vorderseitige Verdrahtung erforderlich ist.
  • Dann wird bei S3 ein Abdeckmaterial aufgebracht, um den Leistungshalbleiterchip (und beispielsweise das elektrische Verbindungselement) einzubetten, wobei das Abdeckmaterial ein Elastizitätsmodul aufweist, das kleiner ist als das Elastizitätsmodul des Materials des vorgeformten Chipgehäuses. Dieser Prozess kann durch Kompressionsformen ausgeführt werden, wie nachstehend in weiteren Einzelheiten beispielhaft erklärt wird.
  • Das Verfahren zur Herstellung des Halbleiter-Leistungs-Package kann nachfolgende Herstellungsprozesse, wie beispielsweise Plattieren oder Kügelchenbefestigung, Vereinzelung, Testen, Kapselung usw., umfassen.
  • Die 7 bis 9 zeigen schematisch Schnittansichten von Herstellungsschritten für die Herstellung eines als Beispiel dienenden Halbleiter-Leistungs-Package 900 (siehe 9), welches ein Mehrchip-Package ist. Das durch die 7 bis 9 beispielhaft vorgestellte Verfahren und insbesondere der durch 8 beispielhaft vorgestellte Kompressionsformungsschritt sind auf alle vorstehend beschriebenen Halbleiter-Leistungs-Packages 100–500 anwendbar. Insbesondere ist, weil das Halbleiter-Leistungs-Package 900 ein Leistungs-Package ist, das dafür ausgelegt ist, auf beiden Packageseiten mit Wärmesenken gekoppelt zu werden (d. h. ein DSC-Package ist), der in den 7 bis 9 dargestellte Prozess auf die Herstellung beispielsweise des Halbleiter-Leistungs-Package 500 anwendbar, das auch dafür ausgelegt ist, mit zwei Wärmesenken 190, 590 gekoppelt zu werden.
  • Mit Bezug auf 7 sei bemerkt, dass ein vorgeformtes Chipgehäuse 120 und ein an seinem Ort im vorgeformten Chipgehäuse 120 eingeformter elektrisch leitender Chipträger 110 bereitgestellt werden. Beim in 7 dargestellten Beispiel wird das vorgeformte Chipgehäuse 120 als Rahmen geformt, d. h. es kann dafür ausgelegt werden, nur die rahmenartigen Seitenwände 121 aufzuweisen. Der Hohlraum 122 entspricht in diesem Fall dem von den rahmenartigen Seitenwänden 121 umgebenen Raum.
  • Ein erster Leistungshalbleiterchip 130_1 wird an die erste Fläche 110a des elektrisch leitenden Chipträgers 110 gebondet, und es kann optional ein zweiter Leistungshalbleiterchip 130_2 an die zweite Fläche 110b des elektrisch leitenden Chipträgers 110 gebondet werden. In diesem Fall ist es möglich, dass der erste Leistungshalbleiterchip 130_1 und der zweite Leistungshalbleiterchip 130_2 parallel geschaltet werden. Beispielsweise können sowohl der erste Leistungshalbleiterchip 130_1 als auch der zweite Leistungshalbleiterchip 130_2 Schalter, beispielsweise IGBT, sein. Bei einem anderen Beispiel kann einer vom ersten Leistungshalbleiterchip 130_1 und vom zweiten Leistungshalbleiterchip 130_2 ein Schalter (beispielsweise IGBT) sein und kann der andere vom ersten Leistungshalbleiterchip 130_1 und vom zweiten Leistungshalbleiterchip 130_2 eine Diode (beispielsweise eine Freilaufdiode) sein.
  • Beim in 7 dargestellten Beispiel ist eine zusätzliche (optionale) Package-Zwischenverbindung durch eine erste Klemme (Clip) 260_1, welche mit einer Elektrode, beispielsweise einer Lastelektrode, auf der Oberseite des ersten Leistungshalbleiterchips 130_1 verbindet, und durch eine zweite Klemme (Clip) 260_2, welche mit einer Elektrode, beispielsweise einer Lastelektrode, auf der Oberseite des zweiten Leistungshalbleiterchips 130_2 verbindet, breitgestellt. Wie zuvor erwähnt wurde, können jedoch auch andere Typen von Package-Zwischenverbindungen, wie beispielsweise Drahtbonds 160, möglich sein. Ferner ist es auch möglich, dass keine zusätzliche Package-Zwischenverbindung vorhanden ist, beispielsweise falls horizontale Leistungshalbleiterchips 130_1, 130_2 verwendet werden.
  • Der elektrisch leitende Chipträger 110 kann ein Durchgangsloch 710 aufweisen. Wie in 7 dargestellt ist, wird Abdeckmaterial 150 in flüssiger oder plastischer Form über dem elektrisch leitenden Chipträger 110 und beispielsweise auch über dem (ersten) Leistungshalbleiterchip 130_1 und/oder einem Verbindungselement, welches die weitere Package-Zwischenverbindung, beispielsweise die (erste) Klemme 260_1, bildet, angeordnet.
  • Danach wird, wie in 8 dargestellt ist, die in 7 dargestellte Anordnung in ein Kompressionsformwerkzeug 800 eingebracht. Das Kompressionsformwerkzeug 800 kann eine obere Hohlraumformungshälfte 810, eine untere Hohlraumformungshälfte 820 und federbelastete Chipgehäuseklemmringe 830 aufweisen.
  • Beim Betrieb werden die Chipgehäuseklemmringe 830 geschlossen, um den Formhohlraum 840 zu versiegeln. Dann werden die obere Hohlraumformungshälfte 810 und die untere Hohlraumformungshälfte 820 unter Druck aufeinander zu bewegt (siehe Pfeile). Die Druckanwendung kann mit einer Wärmeanwendung einhergehen. Während des Kompressionsformungsprozesses wird das flüssige Abdeckmaterial 150 über den gesamten Formhohlraum verteilt. Das Durchgangsloch 710 im elektrisch leitenden Chipträger 110 (beispielsweise einem Leiterrahmen) kann als ein Durchgang für das Abdeckmaterial 150 während des Kompressionsformungsprozesses dienen.
  • 9 zeigt das Halbleiter-Leistungs-Package 900, welches beispielsweise durch in den 7 und 8 dargestellte Verfahrensschritte hergestellt wird. Bei diesem Beispiel werden beide Hauptseiten des Halbleiter-Leistungs-Package 900 vollständig durch freiliegende Flächen 150a, 150b des Abdeckmaterials 150 gebildet. Das heißt, dass das Halbleiter-Leistungs-Package 900 eine erste Außenfläche 150a des Abdeckmaterials 150 und eine zweite Außenfläche 150b des Abdeckmaterials 150 aufweist. Wie vorstehend erklärt wurde, können eine oder beide dieser Flächen 150a und/oder 150b um einen Abstand D über den Rand der rahmenartigen Seitenwände 121 des vorgeformten Chipgehäuses 120 angehoben sein. Der Kompressionsformungsprozess ist in der Lage, sehr ebene erste und zweite Außenflächen 150a, 150b des Abdeckmaterials 150 zu erzeugen.
  • 10 zeigt beispielhaft eine Anordnung, bei der ein Halbleiter-Leistungs-Package 1000, das beispielsweise als ein DSC-Package ausgelegt ist, mit zwei Wärmesenken 190, 590 gekoppelt ist. Das Halbleiter-Leistungs-Package 1000 kann beispielsweise so ausgelegt sein, wie in 10 dargestellt ist, oder es kann ähnlich dem Halbleiter-Leistungs-Package 900 ausgelegt sein.
  • Die Wärmesenken 190, 590 können an das Halbleiter-Leistungs-Package 1000 geklemmt oder gepresst werden, ohne dass zusätzliche Substanzen (wie beispielsweise Wärmefett) erforderlich wären, um die Wärmeleitfähigkeit an der Package-Wärmesenke-Grenzfläche zu erhöhen. Dies bietet dem Kunden erhebliche Vorteile, falls der Kunde das Halbleiter-Leistungs-Package 1000 zwischen den Wärmesenken 190, 590 anordnet. Es sei auf die Beschreibung von 5 verwiesen, um eine Wiederholung zu vermeiden.
  • Andererseits ist es auch möglich, dass der Package-Hersteller die Wärmesenken 190, 590 an dem Halbleiter-Leistungs-Package 1000 befestigt, so dass das Halbleiter-Leistungs-Package 1000 bereits die Wärmesenken 190, 590 aufweist, wenn es an den Kunden versandt wird. Dies könnte durch eine Klemmverbindung verwirklicht werden, wie vorstehend beschrieben wurde. Alternativ oder zusätzlich ist es auch möglich, die Wärmesenken 190, 590 direkt innerhalb des Abdeckmaterials 150 zu verankern. In diesem Fall können die Wärmesenken 190, 590 mit spezifischen Verankerungsmitteln (nicht dargestellt) versehen sein, die dafür ausgelegt sind, mit dem Abdeckmaterial 150 einzugreifen. Es ist auch möglich, dass die Wärmesenken 190, 590 als Einsätze beim Kompressionsformungsprozess eingebracht werden, so dass die Wärmesenken 190, 590 während des Formens an ihrem Ort eingeformt werden.
  • 11 zeigt eine perspektivische Ansicht eines als Beispiel dienenden Halbleiter-Leistungs-Package 1100. Das Halbleiter-Leistungs-Package 1100 ähnelt den anderen hier beschriebenen Packages, und es sei auf die hier dargelegte Offenbarung verwiesen, um eine Wiederholung zu vermeiden. Das Halbleiter-Leistungs-Package 1100 ist dafür ausgelegt, mehrere Hohlräume 122_1, 122_2 und 122_3 zu enthalten. In jedem dieser Hohlräume 122_1, 122_2 und 122_3 können ein oder mehrere Leistungshalbleiterchips 130 (nicht dargestellt) angeordnet werden.
  • Die Hohlräume 122_1, 122_2 und 122_3, die im vorgeformten Chipgehäuse 120 gebildet werden, dienen dazu, das Abdeckmaterial 150 zu empfangen. Die Umrisse der Außenflächen des Abdeckmaterials 150, wenn es in den jeweiligen Hohlräumen 122_1, 122_2 und 122_3 enthalten ist, sind mit einem Bezugszeichen 1101 bezeichnet. Wie in 11 beispielhaft dargestellt ist, ist es möglich, dass jeder Abschnitt des in einem Hohlraum 122_1, 122_2, 122_3 enthaltenen Abdeckmaterials 150 von einem anderen Abschnitt des in einem anderen der Hohlräume 122_1, 122_2, 122_3 enthaltenen Abdeckmaterials 150 getrennt ist. Es ist jedoch auch möglich, dass die gesamte obere Fläche des Halbleiter-Leistungs-Package 1100 vollständig mit einer zusammenhängenden Außenfläche des Abdeckmaterials 150 abgedeckt wird. In diesem Fall werden im Gegensatz zur als Beispiel dienenden Darstellung aus 11 keine inselartigen Außenflächenabschnitte des Abdeckmaterials 150 (wie durch ein Bezugszeichen 1101 gezeigt) erzeugt.
  • Die in 11 dargestellte Ausführungsform mit mehreren Hohlräumen 122_1, 122_2 und 122_3 ermöglicht das Aufbringen des (kostspieligen) Abdeckmaterials 150 nur in Gebieten, in denen es am meisten benötigt wird, d. h. in der Nähe der Leistungshalbleiterchips 130. Andere Komponenten, wie beispielsweise integrierte Logikschaltungen oder passive Komponenten, können in das vorgeformte Chipgehäuse 120 eingeformt werden.
  • 12 zeigt schematisch ein als Beispiel dienendes Halbleiter-Leistungs-Package 1200, das beispielsweise als ein DSC-Package ausgelegt ist. Das Halbleiter-Leistungs-Package 1200 umfasst eine Verkapselung 1220, welche einen Leistungshalbleiterchip (nicht dargestellt) einbettet. Die Verkapselung 1220 bildet ein Gehäuse des Halbleiter-Leistungs-Package 1200. Das Halbleiter-Leistungs-Package 1200 kann ein herkömmlich geformtes oder laminiertes Package sein, d. h. das für die Bildung der Verkapselung 1220 verwendete Verkapselungsmaterial kann ein Material sein, das mit dem Material identisch ist, aus dem das Chipgehäuse 120 gebildet wird.
  • Im Gegensatz zu den zuvor beschriebenen Packages braucht das Halbleiter-Leistungs-Package 1200 jedoch nicht durch ein vorgeformtes Chipgehäuse gebildet zu werden, bei dem der elektrisch leitende Chipträger an seinem Ort eingeformt wird, bevor der Leistungshalbleiterchip an den elektrisch leitenden Chipträger gebondet wird. Vielmehr kann das Halbleiter-Leistungs-Package 1200 das herkömmliche Konzept verwenden, bei dem zuerst der Leistungshalbleiterchip am elektrisch leitenden Chipträger (beispielsweise am Leiterrahmen) montiert wird und dann die Verkapselung 1220 durch Formen oder Lamination aufgebracht wird.
  • Ähnlich den Halbleiter-Leistungs-Packages 100 bis 500 und 900 bis 1100 wird eine oder werden beide der Hauptflächen des Halbleiter-Leistungs-Package 1200 durch eine Schicht des Abdeckmaterials 150 gebildet. Das heißt, dass eine erste Außenfläche 150a des Abdeckmaterials 150 und/oder eine zweite Außenfläche 150b des Abdeckmaterials 150 auf dem Halbleiter-Leistungs-Package 1200 bereitgestellt wird oder werden. Die gesamte vorhergehende Offenbarung in Bezug auf das Abdeckmaterial 150 und die Außenflächen 150a, 150b davon, insbesondere einschließlich der Zusammensetzung, der Abmessungsmerkmale, der Eigenschaften usw., ist auch auf das Halbleiter-Leistungs-Package 1200 anwendbar, und es sei auf die hier gegebene Beschreibung verwiesen, um Wiederholungen zu vermeiden.
  • 13 zeigt ein als Beispiel dienendes Halbleiter-Leistungs-Package 1300, das beispielsweise als DSC-Package ausgelegt ist. Das Halbleiter-Leistungs-Package 1300 verwendet eine Formmaterialverkapselung, welche einen Leistungshalbleiterchip (nicht dargestellt) einbettet, wobei die Formmaterialverkapselung durch Abdeckmaterial 150 gebildet wird. Das heißt, dass der Kompressionsformungsprozess, wie beispielsweise in den 7 bis 9 dargestellt ist, verwendet wird, um ein Halbleiter-Leistungs-Package 1300 zu bilden, dessen Verkapselung und dessen Außenflächen vollständig durch Abdeckmaterial gebildet werden können. Anscheinend kann der Formungsprozess zur Bildung der Verkapselung des Package 1300 in der gleichen Weise wie eine herkömmliche Package-Formung ausgeführt werden, mit der Ausnahme, dass das weiche Abdeckmaterial 150 (beispielsweise gefülltes Silikon) an Stelle des harten Gehäusematerials (beispielsweise Epoxidharz), das herkömmlicherweise für die Package-Formung verwendet wird, verwendet wird.
  • Ähnlich dem Halbleiter-Leistungs-Package 1200 braucht das Halbleiter-Leistungs-Package 1300 kein vorgeformtes Chipgehäuse zu verwenden, in dem ein elektrisch leitender Chipträger an seinem Ort eingeformt ist. Vielmehr wird die herkömmliche Epoxidharz-Package-Formung durch eine Package-Formung unter Verwendung des weichen Abdeckmaterials 150 ersetzt.
  • Das Halbleiter-Leistungs-Package 1300, obgleich es vermutlich kostspieliger ist als andere hier beschriebenen Packages, kann optimale Wärmeabfuhrfähigkeiten bereitstellen, da die gesamte Package-Verkapselung vollständig durch Bulk-Abdeckmaterial 150 gebildet werden kann, das eine erhöhte Wärmeleitfähigkeit und/oder Wärmekapazität aufweist und/oder eine erste und eine zweite Außenfläche 150a, 150b bereitstellt, welche eine hochwirksame Wärmeübertragung über diese Grenzflächen ermöglichen.
  • Wenngleich hier spezifische Ausführungsformen erläutert und beschrieben wurden, werden Durchschnittsfachleute verstehen, dass eine Vielzahl alternativer und/oder gleichwertiger Implementationen die dargestellten und beschriebenen spezifischen Ausführungsformen ersetzen können, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Beispielsweise kann an Stelle einer Kontaktklemme (Kontaktclip) auch ein Kontaktband verwendet werden. Diese Anwendung soll jegliche Anpassungen oder Variationen der hier offenbarten spezifischen Ausführungsformen abdecken.

Claims (23)

  1. Halbleiter-Leistungs-Package, welches umfasst: ein vorgeformtes Chipgehäuse, einen elektrisch leitenden Chipträger, der im vorgeformten Chipgehäuse an seinem Ort eingeformt ist, einen ersten Leistungshalbleiterchip, der an den elektrisch leitenden Chipträger gebondet ist, und ein Abdeckmaterial, das den ersten Leistungshalbleiterchip einbettet, wobei das Abdeckmaterial ein Elastizitätsmodul aufweist, das kleiner ist als das Elastizitätsmodul des Materials des vorgeformten Chipgehäuses, und/oder eine Wärmeleitfähigkeit aufweist, die größer ist als die Wärmeleitfähigkeit des Materials des vorgeformten Chipgehäuses, und/oder eine Temperaturstabilität aufweist, die größer ist als die Temperaturstabilität des vorgeformten Chipgehäuses.
  2. Halbleiter-Leistungs-Package nach Anspruch 1, wobei das vorgeformte Chipgehäuse einen Hohlraum aufweist und wobei der erste Leistungshalbleiterchip im Hohlraum untergebracht ist.
  3. Halbleiter-Leistungs-Package nach Anspruch 1 oder 2, wobei das Abdeckmaterial eine Innenfläche, die dem ersten Leistungshalbleiterchip zugewandt ist, und eine der Innenfläche entgegengesetzte erste Außenfläche umfasst, wobei die erste Außenfläche eine freiliegende Fläche des Halbleiter-Leistungs-Package bildet.
  4. Halbleiter-Leistungs-Package nach Anspruch 3, wobei die Flächengröße der ersten Außenfläche des Abdeckmaterials größer oder gleich 30%, 40%, 50%, 60%, 70%, 80%, 90% oder 95% der Flächengröße der entsprechenden Fläche des Halbleiter-Leistungs-Package ist.
  5. Halbleiter-Leistungs-Package nach Anspruch 3 oder 4, wobei sich die erste Außenfläche in einer Ebene erstreckt, die um einen bestimmten Abstand über einen oberen Rand des vorgeformten Chipgehäuses erhöht ist.
  6. Halbleiter-Leistungs-Package nach einem der Ansprüche 3 bis 5, welches ferner umfasst: eine Wärmesenke, die über der ersten Außenfläche des Abdeckmaterials angeordnet ist, wobei die Wärmesenke eine Montagefläche aufweist, wobei die Montagefläche der Wärmesenke direkt in Kontakt mit der ersten Außenfläche des Abdeckmaterials steht.
  7. Halbleiter-Leistungs-Package nach einem der Ansprüche 3 bis 3, wobei die Innenfläche den ersten Leistungshalbleiterchip vollständig überlagert.
  8. Halbleiter-Leistungs-Package nach einem der vorhergehenden Ansprüche, wobei das Abdeckmaterial aus der Gruppe ausgewählt ist, die aus einem Material auf Silikonbasis, einem Material auf Gummibasis und einem Material auf Epoxidbasis mit einem niedrigen TG-Wert besteht.
  9. Halbleiter-Leistungs-Package nach einem der vorhergehenden Ansprüche, wobei das Abdeckmaterial ein Füllmaterial umfasst, wobei der Massenprozentsatz des Füllmaterialgehalts des Abdeckmaterials größer oder gleich 85%, 90% oder 92% ist.
  10. Halbleiter-Leistungs-Package nach einem der vorhergehenden Ansprüche, welches ferner umfasst: mehrere Package-Anschlüsse und ein Verbindungselement, das dafür ausgelegt ist, eine Lastelektrode des ersten Leistungshalbleiterchips mit wenigstens einem von den mehreren Package-Anschlüssen zu verbinden, wobei das Verbindungselement in das Abdeckmaterial eingebettet ist.
  11. Halbleiter-Leistungs-Package nach Anspruch 10, wobei das Verbindungselement einen Drahtbond, einen Clip oder ein Band umfasst.
  12. Halbleiter-Leistungs-Package nach einem der vorhergehenden Ansprüche, welches ferner umfasst: einen zweiten Leistungshalbleiterchip, der an eine Fläche des elektrisch leitenden Chipträgers gebondet ist, welche entgegengesetzt zur Fläche ist, an die der erste Leistungshalbleiterchip gebondet ist, wobei das Abdeckmaterial auch den zweiten Leistungshalbleiterchip einbettet.
  13. Halbleiter-Leistungs-Package nach Anspruch 12, wobei der eine von dem ersten Leistungshalbleiterchip und dem zweiten Leistungshalbleiterchip ein Leistungsschalter ist und der andere von dem ersten Leistungshalbleiterchip und dem zweiten Leistungshalbleiterchip ein Leistungsschalter oder eine Leistungsdiode ist.
  14. Halbleiter-Leistungs-Package nach einem der vorhergehenden Ansprüche, welches ferner umfasst: eine erste Wärmesenke und eine zweite Wärmesenke, wobei die erste Wärmesenke und die zweite Wärmesenke dafür eingerichtet sind, das vorgeformte Chipgehäuse des Halbleiter-Leistungs-Package sandwichförmig einzuschließen, wobei die erste Wärmesenke und die zweite Wärmesenke jeweils Montageflächen aufweisen, welche direkt in Kontakt mit jeweiligen Außenflächen des Abdeckmaterials stehen.
  15. Verfahren zur Herstellung eines Halbleiter-Leistungs-Package, welches umfasst: Bereitstellen eines vorgeformten Chipgehäuses und eines elektrisch leitenden Chipträgers, der im vorgeformten Chipgehäuse an seinem Ort eingeformt wird, Bonden eines Leistungshalbleiterchips auf dem elektrisch leitenden Chipträger und Aufbringen eines Abdeckmaterials, um den Leistungshalbleiterchip einzubetten, wobei das Abdeckmaterial ein Elastizitätsmodul aufweist, welches kleiner ist als das Elastizitätsmodul des Materials des vorgeformten Chipgehäuses, und/oder eine Wärmeleitfähigkeit aufweist, die größer ist als die Wärmeleitfähigkeit des Materials des vorgeformten Chipgehäuses, und/oder eine Temperaturstabilität aufweist, die größer ist als die Temperaturstabilität des vorgeformten Chipgehäuses.
  16. Verfahren nach Anspruch 15, wobei das Aufbringen des Abdeckmaterials ein Kompressionsformen umfasst.
  17. Halbleiter-Leistungs-Package, welches umfasst: ein vorgeformtes Chipgehäuse mit mehreren Hohlräumen, einen elektrisch leitenden Chipträger, der im vorgeformten Chipgehäuse an seinem Ort eingeformt ist, mehrere Leistungshalbleiterchips, die an den elektrisch leitenden Chipträger gebondet sind, wobei jeder der mehreren Hohlräume wenigstens einen von den mehreren Leistungshalbleiterchips aufnimmt, und ein Abdeckmaterial, welches die mehreren Leistungshalbleiterchips einbettet, wobei das Abdeckmaterial ein Elastizitätsmodul aufweist, das kleiner ist als das Elastizitätsmodul des Materials des vorgeformten Chipgehäuses.
  18. Halbleiter-Leistungs-Package nach Anspruch 17, wobei Abdeckmaterial, das auf einen der mehreren Hohlräume aufgebracht ist, von Abdeckmaterial, das auf einen anderen der mehreren Hohlräume aufgebracht ist, getrennt ist.
  19. Halbleiter-Leistungs-Package, welches umfasst: eine Verkapselung, die einen Leistungshalbleiterchip einbettet, wobei die Verkapselung ein Gehäuse des Halbleiter-Leistungs-Package bildet, und eine Schicht aus einem Abdeckmaterial, die sich über zumindest einem Teil einer äußeren Hauptfläche der Verkapselung erstreckt, wobei das Abdeckmaterial ein Elastizitätsmodul aufweist, das kleiner ist als das Elastizitätsmodul des Materials der Verkapselung.
  20. Halbleiter-Leistungs-Package nach Anspruch 19, wobei die Flächengröße der Schicht des Abdeckmaterials größer oder gleich 30%, 40%, 50%, 60%, 70%, 80%, 90% oder 95% der Flächengröße der äußeren Hauptfläche der Verkapselung ist.
  21. Halbleiter-Leistungs-Package, welches umfasst: eine Formmaterialverkapselung, welche einen Leistungshalbleiterchip einbettet, wobei die Formmaterialverkapselung ein Gehäuse des Halbleiter-Leistungs-Package bildet, wobei das Formmaterial der Formmaterialverkapselung aus der Gruppe ausgewählt ist, die aus einem Material auf Silikonbasis, einem Material auf Gummibasis und einem Material auf Epoxidbasis mit einem niedrigen TG-Wert besteht.
  22. Halbleiter-Leistungs-Package nach Anspruch 21, wobei das Formmaterial ein Elastizitätsmodul aufweist, das kleiner oder gleich 10 GPa, 5 GPa, 2 GPa, 1 GPa oder 500 MPa ist.
  23. Halbleiter-Leistungs-Package nach Anspruch 21 oder 22, wobei das Formmaterial eine Wärmeleitfähigkeit aufweist, die größer oder gleich 3 W/mK, 5 W/mK, 8 W/mK, 10 W/mK, 12 W/mK, 14 W/mK, 16 W/mK, 18 W/mK oder 20 W/mK ist.
DE102015108700.6A 2015-06-02 2015-06-02 Halbleiter-Leistungs-Package und Verfahren zu ihrer Herstellung Pending DE102015108700A1 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE102015108700.6A DE102015108700A1 (de) 2015-06-02 2015-06-02 Halbleiter-Leistungs-Package und Verfahren zu ihrer Herstellung
US15/170,175 US9837288B2 (en) 2015-06-02 2016-06-01 Semiconductor power package and method of manufacturing the same
US15/829,592 US10256119B2 (en) 2015-06-02 2017-12-01 Method of manufacturing a semiconductor power package
US16/293,246 US10734250B2 (en) 2015-06-02 2019-03-05 Method of manufacturing a package having a power semiconductor chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102015108700.6A DE102015108700A1 (de) 2015-06-02 2015-06-02 Halbleiter-Leistungs-Package und Verfahren zu ihrer Herstellung

Publications (1)

Publication Number Publication Date
DE102015108700A1 true DE102015108700A1 (de) 2016-12-08

Family

ID=57352356

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015108700.6A Pending DE102015108700A1 (de) 2015-06-02 2015-06-02 Halbleiter-Leistungs-Package und Verfahren zu ihrer Herstellung

Country Status (2)

Country Link
US (3) US9837288B2 (de)
DE (1) DE102015108700A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020131849A1 (de) 2020-12-01 2022-06-02 Infineon Technologies Ag Chip-package, halbleiteranordnung, verfahren zum bilden eines chip-packages, und verfahren zum bilden einer halbleiteranordnung

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10312174B2 (en) * 2016-08-29 2019-06-04 Apple Inc. Thermal management system
US10373895B2 (en) * 2016-12-12 2019-08-06 Infineon Technologies Austria Ag Semiconductor device having die pads with exposed surfaces
US10178813B2 (en) * 2017-01-26 2019-01-08 The United States Of America As Represented By The Secretary Of The Army Stacked power module with integrated thermal management
JP2018174244A (ja) * 2017-03-31 2018-11-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10457001B2 (en) * 2017-04-13 2019-10-29 Infineon Technologies Ag Method for forming a matrix composite layer and workpiece with a matrix composite layer
CN109511278B (zh) 2017-07-14 2022-06-17 新电元工业株式会社 电子模块
JP7024269B2 (ja) * 2017-09-12 2022-02-24 富士電機株式会社 半導体装置、半導体装置の積層体、及び、半導体装置の積層体の搬送方法
US10566269B2 (en) * 2017-12-18 2020-02-18 Texas Instruments Incorporated Low stress integrated circuit package
US10553517B2 (en) * 2018-01-18 2020-02-04 Semiconductor Components Industries, Llc High power module semiconductor package with multiple submodules
US10475786B1 (en) 2018-05-23 2019-11-12 Texas Instruments Incorporated Packaged semiconductor device
JP7100569B2 (ja) * 2018-11-22 2022-07-13 日立Astemo株式会社 半導体モジュール、電力変換装置および半導体モジュールの製造方法
US11418125B2 (en) 2019-10-25 2022-08-16 The Research Foundation For The State University Of New York Three phase bidirectional AC-DC converter with bipolar voltage fed resonant stages
DE102019132314B4 (de) * 2019-11-28 2022-03-03 Infineon Technologies Ag Package mit Einkapselung unter Kompressionsbelastung
US11158582B2 (en) * 2019-12-04 2021-10-26 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
JP7491188B2 (ja) 2020-11-09 2024-05-28 株式会社デンソー 電気機器
US11430777B2 (en) * 2020-11-19 2022-08-30 Semiconductor Components Industries, Llc Power module package for direct cooling multiple power modules
JP2022144247A (ja) * 2021-03-18 2022-10-03 株式会社デンソー 半導体モジュール、および、これを用いた電子装置
JP2023005784A (ja) * 2021-06-29 2023-01-18 株式会社デンソー 半導体装置
CN115632539A (zh) 2021-07-01 2023-01-20 纳维达斯半导体有限公司 具有能量收集栅极驱动器的集成功率器件
US20240304507A1 (en) * 2023-03-06 2024-09-12 Wolfspeed, Inc. Power Semiconductor Package

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010030362A1 (en) * 2000-01-12 2001-10-18 International Rectifier Corporation Low cost power semiconductor module without substrate
EP2804209A1 (de) * 2013-05-17 2014-11-19 ABB Technology AG Geformtes Elektronikmodul
US20150061108A1 (en) * 2013-08-28 2015-03-05 Infineon Technologies Ag Packaged Semiconductor Device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2570383B1 (fr) 1984-09-20 1988-03-18 Nec Corp Composition stable conductrice de la chaleur et bloc de dispositif semi-conducteur dans lequel cette composition est utilisee
EP1441395B9 (de) * 1996-06-26 2012-08-15 OSRAM Opto Semiconductors GmbH Lichtabstrahlendes Halbleiterbauelement mit Lumineszenzkonversionselement
JPH11163419A (ja) * 1997-11-26 1999-06-18 Rohm Co Ltd 発光装置
US6117797A (en) 1998-09-03 2000-09-12 Micron Technology, Inc. Attachment method for heat sinks and devices involving removal of misplaced encapsulant
US6703707B1 (en) * 1999-11-24 2004-03-09 Denso Corporation Semiconductor device having radiation structure
US6559525B2 (en) * 2000-01-13 2003-05-06 Siliconware Precision Industries Co., Ltd. Semiconductor package having heat sink at the outer surface
MY131962A (en) * 2001-01-24 2007-09-28 Nichia Corp Light emitting diode, optical semiconductor device, epoxy resin composition suited for optical semiconductor device, and method for manufacturing the same
JP3707688B2 (ja) * 2002-05-31 2005-10-19 スタンレー電気株式会社 発光装置およびその製造方法
US7482686B2 (en) 2004-06-21 2009-01-27 Braodcom Corporation Multipiece apparatus for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages and method of making the same
US7432586B2 (en) 2004-06-21 2008-10-07 Broadcom Corporation Apparatus and method for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages
JP2006190888A (ja) * 2005-01-07 2006-07-20 Stanley Electric Co Ltd 表面実装型ｌｅｄ
US20060209516A1 (en) 2005-03-17 2006-09-21 Chengalva Suresh K Electronic assembly with integral thermal transient suppression
US7699107B2 (en) * 2005-12-30 2010-04-20 Baker Hughes Incorporated Mechanical and fluid jet drilling method and apparatus
TW200741902A (en) * 2006-04-17 2007-11-01 Siliconware Precision Industries Co Ltd Semiconductor package and, chip carrier thereof and method for fabricating the same
KR20090062612A (ko) 2007-12-13 2009-06-17 페어차일드코리아반도체 주식회사 멀티 칩 패키지
JP5440010B2 (ja) * 2008-09-09 2014-03-12 日亜化学工業株式会社 光半導体装置及びその製造方法
US8409918B2 (en) * 2010-09-03 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming pre-molded substrate to reduce warpage during die mounting
US20120098117A1 (en) 2010-10-22 2012-04-26 Renesas Technology America, Inc. Power and thermal design using a common heat sink on top of high thermal conductive resin package
JP5529208B2 (ja) * 2011-08-25 2014-06-25 トヨタ自動車株式会社 パワーモジュールの構造及び成形方法
US8723310B2 (en) * 2012-06-19 2014-05-13 Stats Chippac Ltd. Integrated circuit packaging system having warpage prevention structures
JP6106405B2 (ja) 2012-10-31 2017-03-29 ナミックス株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010030362A1 (en) * 2000-01-12 2001-10-18 International Rectifier Corporation Low cost power semiconductor module without substrate
EP2804209A1 (de) * 2013-05-17 2014-11-19 ABB Technology AG Geformtes Elektronikmodul
US20150061108A1 (en) * 2013-08-28 2015-03-05 Infineon Technologies Ag Packaged Semiconductor Device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020131849A1 (de) 2020-12-01 2022-06-02 Infineon Technologies Ag Chip-package, halbleiteranordnung, verfahren zum bilden eines chip-packages, und verfahren zum bilden einer halbleiteranordnung
US12068213B2 (en) 2020-12-01 2024-08-20 Infineon Technologies Ag Chip package and semiconductor arrangement having thermally conductive material in contact with a semiconductor chip and methods of forming thereof

Also Published As

Publication number Publication date
US10256119B2 (en) 2019-04-09
US20180102262A1 (en) 2018-04-12
US9837288B2 (en) 2017-12-05
US20160358838A1 (en) 2016-12-08
US20190198355A1 (en) 2019-06-27
US10734250B2 (en) 2020-08-04

Similar Documents

Publication Publication Date Title
DE102015108700A1 (de) Halbleiter-Leistungs-Package und Verfahren zu ihrer Herstellung
DE102014103773B4 (de) Mehrchip-Halbleiter-Leistungsbauelement und Verfahren zu seiner Herstellung
DE102014113238B4 (de) Elektronische Leistungsvorrichtung und Verfahren zur Herstellung einer elektronischen Leistungsvorrichtung
DE102015107445B4 (de) Package für elektronische Vorrichtungen mit Metallblöcken und Verfahren zum Herstellen desselben
DE102014105462B4 (de) Halbleiterleistungsbauelement mit einer wärmesenke und verfahren zum herstellen
DE102015101440B4 (de) Halbleiterbauelement mit unter dem Package angeordnetem Chip und Verfahren zur Montage desselben auf einer Anwendungsplatine
DE102014118080B4 (de) Elektronisches Modul mit einem Wärmespreizer und Verfahren zur Herstellung davon
DE102015101146B4 (de) Halbleitervorrichtung mit mehreren Kontaktclips, Multiclip-Verbindungselement und Verfahren zum Herstellen derselben
DE102016120778A1 (de) Baugruppe mit vertikal beabstandeten, teilweise verkapselten Kontaktstrukturen
DE102013015942A1 (de) Halbleiterbauelement mit einem Clipkontakt
DE102014116383A1 (de) Halbleitergehäuse umfassend ein transistor-chip-modul und ein treiber-chip-modul sowie verfahren zu dessen herstellung
DE102014116382B4 (de) Halbleitergehäuse mit zwei Halbleitermodulen und sich seitlich erstreckenden Verbindern und Verfahren zu dessen Herstellung
DE102018112498A1 (de) Halbleiter-Chip-Baugruppe mit einer Kühlfläche und Verfahren zum Herstellen einer Halbleiter-Baugruppe
DE102017217593B4 (de) Mehrphasenleistungsvorrichtung, Verfahren zum Konstruieren eines Leistungselektronikvorrichtung-Packages und derartige Vorrichtung
DE102014102006A1 (de) Halbleitermodule und Verfahren zu deren Bildung
DE102016000264B4 (de) Halbleiterchipgehäuse, das sich lateral erstreckende Anschlüsse umfasst, und Verfahren zur Herstellung desselben
DE102014112411A1 (de) Eingekapselte Halbleitervorrichtung
DE102014110967A1 (de) Verkapselte elektronische Chipvorrichtung mit Befestigungseinrichtung und von außen zugänglicher elektrischer Verbindungsstruktur
DE102014110845A1 (de) Mehrchipbauelement mit einem Substrat
DE102016101433A1 (de) Multi-Chip-Halbleiterleistungsgehäuse
DE102014114520A1 (de) Ein elektronisches Modul mit mehreren Einkapselungsschichten und ein Verfahren zu dessen Herstellung
DE102015109073A1 (de) Elektronische Vorrichtungen mit erhöhten Kriechstrecken
DE102014117523A1 (de) Elektronische Vorrichtung
DE102018128844A1 (de) Leistungs-Package mit mehreren Gussverbunden
DE102014103215A1 (de) Verpackte Vorrichtung mit nicht ganzzahligen Anschlussrastern und Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication