CN115632539A - 具有能量收集栅极驱动器的集成功率器件 - Google Patents

具有能量收集栅极驱动器的集成功率器件 Download PDF

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Abstract

本公开涉及具有能量收集栅极驱动器的集成功率器件。公开了一种电子电路。所述电子电路包括：晶体管，所述晶体管具有栅极端子、源极端子和漏极端子；和栅极驱动器电路，所述栅极驱动器电路包括：下拉晶体管，所述下拉晶体管耦合到所述栅极端子；和输入端子，所述输入端子被布置为接收输入信号，并且在耦合到所述栅极端子的输出端子处产生对应的输出信号；其中所述栅极驱动器电路被布置为存储从所述输入信号收集的能量，并且使用所存储的能量来改变所述下拉晶体管的导电状态。在一个方面，所述晶体管包含氮化镓(GaN)。在另一方面，所述下拉晶体管包含GaN。

Description

具有能量收集栅极驱动器的集成功率器件
相关申请的交叉引用
本申请要求2021年7月1日提交的名称为“Integrated Power Device withEnergy Harvesting Gate Driver”的美国临时专利申请序列号63/202,973的优先权，所述专利申请出于所有目的通过引用整体并入本文。
技术领域
所描述实施方案一般涉及功率转换器件，更具体而言，本实施方案涉及利用氮化镓(GaN)电路的集成功率转换器件。
背景技术
诸如计算机、服务器和电视的电子器件采用一个或多个功率转换电路将一种形式的电能转换成另一种形式。一些电功率转换电路使用称为半桥转换器的电路拓扑来将高DC电压转换成更低DC电压。由于许多电子器件对功率转换电路的大小和效率敏感，所以新的功率转换器可以为新的电子器件提供相对更高的效率和更小的大小。
发明内容
在一些实施方案中，公开了一种电子电路。所述电子电路包括：晶体管，所述晶体管具有栅极端子、源极端子和漏极端子；和栅极驱动器电路，所述栅极驱动器电路包括：下拉晶体管，所述下拉晶体管耦合到所述栅极端子；和输入端子，所述输入端子被布置为接收输入信号，并且在耦合到所述栅极端子的输出端子处产生对应的输出信号；其中所述栅极驱动器电路被布置为存储从所述输入信号收集的能量，并且使用所存储的能量来改变所述下拉晶体管的导电状态。
在一些实施方案中，所述晶体管包含氮化镓(GaN)。
在一些实施方案中，所述下拉晶体管包含GaN。
在一些实施方案中，所述栅极驱动器电路包含硅。
在一些实施方案中，所述栅极驱动器电路使用所存储的能量将所述下拉晶体管从导通状态转变为关断状态。
在一些实施方案中，所述栅极驱动器电路和所述晶体管设置在一体式电子封装内。
在一些实施方案中，所述一体式电子封装包括功率输入触点、功率输出触点和输入信号触点。
在一些实施方案中，所述输入信号是包括一系列开和关命令的脉宽调制(PWM)信号。
在一些实施方案中，所述栅极驱动器电路被布置为在所述PWM信号的关命令期间，将所述下拉晶体管的所述导电状态从关断状态改变为导通状态。
在一些实施方案中，所述电子电路包括具有第一外部触点、第二外部触点和第三外部触点的一体式电子封装。
在一些实施方案中，所述晶体管和所述栅极驱动器电路设置在TO-247封装内。
在一些实施方案中，所述一体式电子封装是TO无引线(TOLL)封装。
在一些实施方案中，所述栅极驱动器电路包括耦合到所述栅极端子的能量收集电路，其中所述能量收集电路被布置为存储从所述输入信号收集的能量，并且当所述PWM信号处于关命令时，使用所存储的能量来操作所述栅极驱动器电路。
在一些实施方案中，公开了一种电路。所述电路包括具有第一栅极端子、第一源极端子和第一漏极端子的第一晶体管，和电流流动控制电路，所述电流流动控制电路被布置为接收输入信号，并且作为响应，将对应的输出信号传输到所述第一栅极端子；其中所述电流流动控制电路包括第一路径和第二路径，所述第一路径具有与定向为允许电流流向所述第一栅极端子的第一单向电流导体串联耦合的第一阻抗元件，所述第二路径具有与定向为允许电流从所述第一栅极端子流出的第二单向电流导体串联耦合的第二阻抗元件。
在一些实施方案中，所述电路进一步包括具有第二栅极端子、第二源极端子和第二漏极端子的第二晶体管，其中所述第二漏极端子耦合到所述第一栅极端子，其中所述第二晶体管被布置为将所述第一栅极端子处的电压箝位到预设电压值。
在一些实施方案中，所述电路进一步包括具有第三栅极端子、第三源极端子和第三漏极端子的第三晶体管，其中所述第三源极端子耦合到所述第一栅极端子，并且所述第三漏极端子耦合到所述电流流动控制电路。
在一些实施方案中，公开了一种电路。所述电路包括：第一晶体管，所述第一晶体管具有第一栅极端子、第一源极端子和第一漏极端子；第二晶体管，所述第二晶体管具有第二栅极端子、第二源极端子和第二漏极端子，所述第二漏极端子耦合到所述第一栅极端子；第一控制电路，所述第一控制电路耦合到所述第二栅极端子，并且被布置为响应于所述第一栅极端子处的电压低于第一阈值电压而将所述第二晶体管的导电状态从关断状态改变为导通状态；
第三晶体管，所述第三晶体管具有第三栅极端子、第三源极端子和第三漏极端子；和第二控制电路，所述第二控制电路耦合到所述第三栅极端子，并且被布置为响应于所述第一栅极端子处的所述电压高于第二阈值而将所述第三晶体管的导电状态从关断状态改变为导通状态。
在一些实施方案中，所述第二晶体管被布置为将所述第一栅极端子处的所述电压箝位在第一预设值。
在一些实施方案中，所述第三晶体管被布置为将所述第一栅极端子处的所述电压箝位在第二预设值。
在一些实施方案中，所述电路进一步包括电流流动控制电路，所述电流流动控制电路被布置为接收输入信号，并且作为响应将对应的输出信号传输到所述第一栅极端子，其中所述电流流动控制电路包括第一路径和第二路径，所述第一路径具有与定向为允许电流流向所述第一栅极端子的第一单向电流导体串联耦合的第一阻抗元件，所述第二路径具有与定向为允许电流从所述第一栅极端子流出的第二单向电流导体串联耦合的第二阻抗元件。
附图说明
图1说明了根据本公开的实施方案的同一封装中的集成GaN功率器件和硅器件；
图2说明了根据本公开的实施方案的具有能量收集、集成上拉和下拉晶体管以及电压箝位特征的栅极驱动器电路的示意图；
图3示出了图2所示的栅极驱动器电路的输入端子的静态电流的图表和图2所示的GaN功率晶体管的栅极电压的图表；
图4A说明了根据本公开的实施方案的具有饱和电流保护特征的电路的示意图；
图4B说明了示出图4A的电路内的各个节点的电压随时间变化的图表；
图5说明了根据本公开的实施方案的具有饱和电流保护特征的电路的示意图；
图6说明了根据本公开的实施方案的具有饱和电流保护特征的电路的示意图；
图7A说明了根据本公开的实施方案的具有导通dv/dt控制特征的电路的示意图；
图7B说明了示出GaN功率晶体管的导通期间漏源电压随时间变化的变化率的图表；
图7C示出了漏源电压随时间变化的随图7A的电路中的外部电阻器的电阻值变化的变化率；
图8说明了根据本公开的实施方案的具有dV/dt控制电路和栅极箝位特征的栅极驱动器的示意图；
图9说明了根据本公开的实施方案的具有关断dI/dt控制特征的电路的示意图；
图10说明了根据本公开的实施方案的具有滞后的栅极驱动器电路的示意图；
图11说明了图10的栅极电路内的各个节点处的电压；
图12说明了根据本公开的实施方案的电压调节器的示意图；
图13说明了根据本公开的实施方案的TO-247封装中的集成GaN功率器件；并且
图14A说明了根据本公开的实施方案的集成GaN功率器件。图14B说明了根据本公开的实施方案的四端子TO-247封装中的集成GaN功率器件。图14C说明了根据本公开的实施方案的TO无引线(TOLL)封装中的集成GaN功率器件。
具体实施方式
本文所公开的电路和相关技术大体上涉及氮化镓(GaN)功率转换器件。更具体而言，本文所公开的器件、电路和相关技术涉及GaN集成电路，其中栅极驱动器集成电路(IC)可以用于从输入脉宽调制(PWM)信号中收集能量，用于给栅极驱动器IC供电，从而消除了对栅极驱动器IC的电源的需求。在一些实施方案中，栅极驱动器IC可以与GaN功率晶体管一起集成在封装中，以形成集成GaN功率器件，其中集成GaN功率器件可以是分立硅功率MOSFET和其驱动电路的引脚对引脚兼容替代物。在各种实施方案中，栅极驱动器IC可以存储从PWM信号收集的能量，并且即使当PWM信号处于低状态时，也可以继续工作并驱动GaN功率晶体管，如图1中进一步解释的。
在一些实施方案中，栅极驱动器IC可包括各种保护电路，以将GaN功率晶体管保持在其安全工作区域中，如此处概述和下文更详细描述。更具体而言，在一些实施方案中，IC可以包括用于下拉GaN功率晶体管的栅极电压的下拉晶体管。下拉晶体管可以集成到IC中或者集成在与GaN晶体管相同的管芯中。IC可以驱动下拉晶体管的栅极，如图2中进一步解释的。
在各种实施方案中，IC可包括上拉晶体管。上拉晶体管可以启用PWM信号来将GaN功率晶体管的栅极驱动到高状态。在一些实施方案中，IC可以包括箝位电路，所述箝位电路可以保护GaN功率晶体管和IC的内部电路系统。箝位电路可以实现用于PWM的相对高的工作电压，例如10V到30V，同时允许GaN晶体管的栅极保持在其安全工作区内，例如低于6.0V。受益于本公开的本领域普通技术人员可以理解，工作电压可以被设置为任何合适的值。图2中更详细地描述了上拉晶体管和箝位电路的操作。
在一些实施方案中，IC可包括饱和电流保护电路。饱和电流保护电路可以感测GaN功率晶体管的漏极处的电压，并触发保护电路以防止GaN晶体管进入或停留在其饱和区中。如本领域技术人员所理解的，GaN晶体管可以在其线性工作区正常工作，然而，如果GaN晶体管进入其饱和工作区中，漏极电流会随着对应漏极电压增大而增大，这在功率转换应用中是不合需要的。在一些实施方案中，饱和保护电路可以使用耗尽模式(D模式)GaN晶体管来感测GaN晶体管的漏极电压，并且当感测到饱和时关断GaN晶体管。饱和保护电路在图4至图6中详细讨论。
在各种实施方案中，通过利用与PWM信号串联的外部电阻器，IC可包括导通dv/dt控制电路。DV/dt控制电路在图7A至图7C和图8中详细讨论。在各种实施方案中，通过利用封装接合线电感，IC可以包括关断的dI/dt控制电路。通过使用关断的dI/dt控制电路，GaN晶体管的栅极可以保持在其安全工作区域中，其中GaN晶体管的栅极上的应力电压可以保持在相对最小值。图9中更详细地描述了关断的dI/dt控制电路。
在一些实施方案中，IC可包括具有滞后的栅极驱动电压产生电路，以便控制GaN晶体管的栅极电压，从而降低功耗并提高运行速度。具有滞后的栅极驱动电压产生电路在图10至图11中更详细地描述。
受益于本公开内容的本领域普通技术人员应理解，本文所描述特征的任何部分和/或任何组合都可集成在IC内，可集成在GaN晶体管内，或特征可部分集成在IC内并且部分集成在GaN晶体管内。在各种实施方案中，集成GaN功率器件可以在比它所替代的硅功率MOSFET相对更高的频率下工作。此外，IC可以由硅、碳化硅、GaN或任何其他合适的半导体材料形成。在各种实施方案中，集成功率器件可以用于高电流和/或高电压功率转换应用，诸如(但不限于)AC到DC转换器，以及诸如太阳能功率转换、汽车和电池充电应用的应用。
现将参照附图描述几个说明性实施方案，附图构成所述实施方案的一部分。以下描述仅提供实施方案，并且并不希望限制本公开的范围、适用性或配置。相反，接下来对实施方案的描述将为本领域技术人员提供实施一个或多个实施方案的描述。应当理解，在不脱离本公开的精神和范围的情况下，可以对元件的功能和布置进行各种改变。在以下描述中，出于解释的目的，阐述了具体细节，以便提供对某些发明实施方案的透彻理解。然而，显而易见的是，可以在没有这些具体细节的情况下实施各种实施方案。图式及描述并不希望为限制性的。词语“示例”或“示例性”在此用于表示“用作示例、实例或说明”。本文中描述为“示例性”或“示例”的任何实施方案或设计不一定被解释为优于或优于其他实施方案或设计。
集成GaN功率封装
图1说明了根据本公开的实施方案的集成GaN功率器件100。如图1所示，集成GaN功率器件100可以包括半导体封装110中的GaN功率晶体管114和栅极驱动器集成电路(IC)112。通过将GaN功率晶体管114和栅极驱动器IC集成到单个半导体封装110中，可以消除大多数封装寄生元件，从而允许在高电流和高功率应用中使用集成GaN功率器件100。集成GaN功率器件100可以包括顶板118。GaN功率晶体管114的漏极可以通过多个接合线120耦合到顶板118，其中顶板118耦合到多个引脚102以形成集成GaN功率器件100的漏极。集成GaN功率器件100还可以包括管芯焊盘116。
功率晶体管114的源极可通过多个接合线122耦合到管芯焊盘116。管芯焊盘116可以耦合到多个引脚104，以形成集成GaN功率器件100的源极。IC 112的接地端子可以通过接合线126耦合到引脚106，以形成IC的低寄生(开尔文)源极连接。IC的输入端子可以通过接合线124连接到输入引脚108，以形成驱动信号到集成GaN功率器件100中的输入。在一些实施方案中，输入引脚108可以耦合到脉宽调制(PWM)信号以驱动IC 112。IC可以通过接合线128耦合到GaN功率晶体管114。在许多实施方案中，IC可以通过夹子(例如铜夹子)耦合到GaN功率晶体管114。在一些实施方案中，IC可以通过凸块耦合到GaN功率晶体管114。在各种实施方案中，IC 112可以驱动GaN功率晶体管114，并且可以包括用于驱动GaN功率晶体管并将GaN功率晶体管保持在其安全工作区域中的各种特征。在所说明实施方案中，集成GaN功率器件100可以用于在各种应用中替代硅功率MOSFET。本领域技术人员将理解，栅极驱动器IC 112可以用于驱动GaN高电子迁移率晶体管(HEMT)以及其他功率晶体管，诸如(但不限于)隔离栅极双极晶体管(IGBT)和硅MOSFET。
在各种实施方案中，栅极驱动器IC 112可在不需要电源(Vdd)的情况下操作。此特征可消除封装110中对于Vdd的额外引脚的需要，并允许集成GaN功率器件100的引脚对引脚兼容性，因此其可与分立硅功率MOSFET或其他封装半导体器件互换。在一些实施方案中，当PWM信号处于高状态时，用于IC 112的操作的能量可以从输入PWM信号中被汲取，并且IC可以将能量存储在其内部部件上。当PWM信号处于低状态时，通过利用所存储的能量，IC可以继续工作。此外，即使当存储在IC中的能量已经耗散时，IC也可以继续主动下拉GaN功率晶体管114的栅极，以防止dv/dt事件导致无意的导通。
在所说明实施方案中，封装110的输入引脚108可汲取相对较低的电流量，类似于其替代的分立硅功率MOSFET的栅极。类似于硅功率MOSFET的栅极，PWM信号可以有低和高两种逻辑状态。例如，在低状态中，PWM信号可以是零伏，而其高状态值可以是10V到30V。IC112可以以适当的电压值(例如0V到6V之间)驱动GaN功率晶体管114的栅极，即使当PWM信号在0V与10V到30V之间变化时也是如此。这样，即使当PWM信号高于GaN晶体管的安全工作电压时，IC 112也可以将GaN功率晶体管114的栅极保持在其安全工作区域中，并防止对GaN晶体管的栅极的损坏。如受益于本公开的本领域普通技术人员所理解的，工作电压的值可以被设置为适合于特定应用的任何合适的值。
在某些实施方案中，在通电期间，IC 112可开启并执行通电功能，以使GaN功率晶体管114在通电期间保持在其安全工作区域中。IC 112可以驱动GaN功率晶体管114的栅极，同时通过感测GaN晶体管的各种特性(诸如但不限于过电流、过电压特性和过温度)来监测GaN功率晶体管114的状态。为了消除对诸如Vdd引脚的功率引脚的需要，IC 112可以从输入PWM信号中汲取功率，并将能量存储在其内部电容器228中。即使当PWM信号处于低状态并且GaN晶体管114已经关断时，IC 112也可以使用所存储的能量来工作。在PWM低状态期间，IC112可以继续工作，并且可以主动地将GaN功率晶体管114的栅极保持在低状态，以防止栅极由于dv/dt事件而导通，所述导通可能导致对GaN晶体管的损坏。
在一些实施方案中，在待机状态期间，集成GaN功率器件100的输入端子中几乎没有或没有泄漏电流。在各种实施方案中，诸如但不限于双扁平无引线(DFN)或TO-247的半导体封装可用于集成IC 112和GaN功率晶体管114，以便形成分立硅功率MOSFET、碳化硅(SiC)FET或其他功率器件的引脚对引脚替代物，而无需修改印刷电路板(PCB)布局。如本领域技术人员所理解的，在一些应用中，可能难以在晶体管轮廓(TO型)功率封装(诸如三端子或四端子TO-247或TOLL封装)中使用GaN功率晶体管，这是由于封装的相对较高的寄生电感会在高电流应用中导致过度的振铃和振荡。在所说明实施方案中，通过将栅极驱动器IC 112与GaN功率晶体管114一起集成到TO封装中，GaN功率晶体管114可以用于TO型封装中，诸如但不限于三端子TO-247、四端子TO-247和TOLL封装，其中栅极驱动器IC的各种特征，诸如但不限于dv/dt控制和dI/dt控制，可以允许在TO封装中使用GaN功率晶体管。此外，集成GaN功率器件100可以用于分立功率MOSFET、碳化硅(SiC)FET或其他功率器件的引脚对引脚替代物，而不需要修改印刷电路板(PCB)布局。如受益于本公开的本领域普通技术人员所理解的，其他合适的半导体封装可以用于GaN功率晶体管114和栅极驱动器IC 112的集成，如适合于特定应用。
能量收集电路、集成上拉和下拉晶体管电路以及电压箝位电路
图2说明了根据本公开的实施方案的具有能量收集、集成上拉和下拉晶体管以及电压箝位特征的电路200的示意图。在一些实施方案中，电路200可以用于集成GaN功率器件100中。如图2所示，电路200可以包括具有栅极208、漏极204和源极206的GaN功率晶体管202。在一些实施方案中，GaN功率晶体管202类似于GaN功率晶体管114。漏极204可以耦合到引脚277，并且源极206可以耦合到引脚279。在一些实施方案中，漏极204和源极206可以不耦合到引脚，而是可以耦合到与GaN功率晶体管202单片地集成的其他电路节点。电路200还可以包括被配置为接收信号278的输入端子引脚257。在一些实施方案中，信号278可以是脉宽调制(PWM)信号。输入端子引脚257可以连接到具有集电极254、基极216和源极214的上拉晶体管210。在各种实施方案中，上拉晶体管210可以是双极NPN晶体管，而在其他实施方案中，它可以是P-MOSFET。在一些实施方案中，上拉晶体管210可以是N-MOSFET。在各种实施方案中，上拉晶体管210可以形成于化合物半导体衬底或任何其他合适的衬底中。在一些实施方案中，上拉晶体管210可以集成在栅极驱动器IC 112内。在各种实施方案中，上拉晶体管可以是基于GaN的晶体管，并且集成在与GaN功率晶体管202的管芯相同的管芯中。
源极214可连接到GaN功率晶体管202的栅极208。在一些实施方案中，GaN功率晶体管202连同电路200可以被布置为在低侧配置中使用。在各种实施方案中，GaN功率晶体管202连同电路200可以被布置为在半桥配置中使用。在一些实施方案中，GaN功率晶体管202连同电路200可以被布置为在高侧配置中使用。当信号278处于高状态时，上拉晶体管210可以被导通，从而允许电流流入栅极208，从而对栅极208的电容充电。这可以使得GaN功率晶体管202导通。在各种实施方案中，上拉晶体管210可以是双极NPN晶体管，而在其他实施方案中，上拉晶体管210可以是P-MOSFET。在一些实施方案中，晶体管210可以是N-MOSFET。在各种实施方案中，晶体管210可以形成于化合物半导体衬底或任何其他合适的衬底中。上拉晶体管210可以集成在栅极驱动器IC 112内，或者它可以是基于GaN的晶体管并且集成到与GaN功率晶体管202的管芯相同的管芯中。
信号278可通过电阻器252向上拉晶体管210的基极216供电。当信号278变高时，上拉晶体管210可以通过提供电流以为栅极208充电来将GaN功率晶体管202的栅极208上拉。电路200可以包括衬底端子248，所述衬底端子可以连接到IC 112管芯的衬底280。在各种实施方案中，衬底280可以连接到接地。电路200可以包括具有栅极端子236、源极端子234和漏极端子232的下拉晶体管230。下拉晶体管230的漏极端子232可以连接到GaN功率晶体管202的栅极208，下拉晶体管230的源极端子234可以连接到GaN功率晶体管202的源极206和衬底248。下拉晶体管被布置为当PWM信号处于低状态时下拉GaN功率晶体管202的栅极208。下拉晶体管230的栅极端子236可以连接到逻辑电路289，并由逻辑电路289产生的信号Vptg2驱动。当PWM信号变低时，信号Vptg2可以变高，这可以导通下拉晶体管230，使得漏极端子232变低并下拉GaN功率晶体管202的栅极208。下拉晶体管230可以形成于与栅极驱动器电路相同的管芯中，或者可以是基于GaN的，并且形成于与GaN功率晶体管202相同的管芯中，并且集成在与GaN功率晶体管202的管芯相同的管芯中。下拉晶体管230可以是相对较大的晶体管，以便提供GaN功率晶体管202的栅极208的稳定下拉。
在一些实施方案中，电路200可包括箝位电路295。箝位电路295可以箝位GaN功率晶体管202的栅极208，使得栅极保持在其安全工作区域内。箝位电路295可以使PWM信号具有宽范围的工作电压，例如10V到30V，同时将GaN功率晶体管202的栅极208保持在其安全工作区域内，例如低于6.0V。受益于本公开的本领域普通技术人员可以理解，工作电压可以被设置为任何合适的值。箝位电路295可以包括齐纳二极管250和两个二极管连接的NPN晶体管262和272。
晶体管262的源极266可连接到齐纳二极管250。集电极268可以连接到晶体管262的基极和晶体管272的源极264。晶体管272可以具有连接到其基极276的集电极274，其中集电极274也连接到上拉晶体管210的基极216。齐纳二极管250可以在其阴极233处产生电压(Vz)。Vz的值可以是例如5.2V。二极管连接的晶体管262和272可以各自跨它们的集电极到源极端子产生例如0.7V的电压降。因此，晶体管210的基极216处的电压可以是Vz+2Vbe。本领域技术人员将理解，这三个器件的连接顺序可以不同，而产生的电压是Vz+2Vbe。GaN功率晶体管202的栅极208处的电压可以比基极216处的电压低一个Vbe。因此，GaN功率晶体管202的栅极208的电压可以是Vz+Vbe。此电压可以具有例如5.9V的值，从而将栅极208箝位到低于6.0V的电压，以防止栅极208超过其安全工作电压。
电路200可包括箝位电路295。箝位电路295可以箝位GaN功率晶体管202的栅极208，使得栅极208保持在其安全工作区域内。箝位电路295可以使PWM信号具有宽范围的工作电压，例如10V到30V，同时将GaN功率晶体管202的栅极208保持在其安全工作区域内，例如低于6.0V。受益于本公开的本领域普通技术人员可以理解，工作电压可以被设置为任何合适的值。箝位电路295可以包括齐纳二极管250和两个二极管连接的NPN晶体管262和272。晶体管262具有可以连接到齐纳二极管250的源极266，并且具有可以连接到晶体管262的基极和晶体管272的源极264的集电极268。
晶体管272可具有集电极274，所述集电极可连接到上拉晶体管210的基极216。齐纳二极管可以在其阴极233处产生电压Vz，所述电压可以是例如5.2V。二极管连接的晶体管262和272可以各自跨它们的集电极到源极端子产生例如0.7V的电压降。因此，基极216处的电压可以是Vz+2Vbe。GaN功率晶体管202的栅极208处的电压可以比晶体管210的基极216处的电压低一个Vbe。因此，GaN功率晶体管202的栅极208处的电压可以是Vz+Vbe。此电压可以具有例如5.9V的值。因此，箝位电路295可以将栅极208箝位到低于5.9V的电压，并防止栅极208超过其安全工作电压。受益于本公开的本领域普通技术人员可以理解，箝位电路的输出电压可以被设置为任何合适的值。在一些实施方案中，晶体管262可以是二极管连接的NPN双极晶体管。二极管连接的晶体管262可以减轻Vz的温度变化。在各种实施方案中，晶体管272可以减轻晶体管210的特性的制造工艺变化以及温度变化。本领域技术人员将理解，晶体管262和272的连接顺序可以不同，同时减轻温度和制造工艺变化。
电路200可包括能量收集和存储电路299。存储电路299可以包括与能量存储电容器228串联的晶体管218。在一些实施方案中，晶体管218可以被配置为二极管连接的晶体管。在各种实施方案中，可以使用二极管来代替晶体管218。晶体管218可以具有集电极端子220、源极端子222和基极端子226。集电极端子220可以连接到基极端子226。源极端子222可以连接到电容器228。当PWM信号变高时，晶体管210可以导通，使得晶体管218也导通。电容器228可以充电并存储来自PWM信号的能量。因此，可以在晶体管218的源极端子222处产生等于Vz的电压，因为当晶体管210的源极214处的电压是Vz+Vbe时，晶体管218的源极端子222处的电压可以比晶体管210的源极214处的电压低一个Vbe。晶体管218的源极端子222处的电压可以是例如5.2V。即使当PWM信号变低时，此电压也可以用于给IC 112内的电路系统供电。在一些实施方案中，本公开包括用于在GaN功率晶体管202的栅极处产生电压并将调节后的电压存储在诸如电容器228的存储元件中的方法。
电路200可包括晶体管240，所述晶体管可用于在PWM变低时关闭GaN功率晶体管202的栅极208的充电。晶体管240的漏极242可以连接到上拉晶体管210的基极216，晶体管240的源极244可以连接到衬底248。晶体管240的栅极246可以被配置为接收信号Vptg2。当信号278变低时，信号Vptg2 246可以变高并导通晶体管230和240。下拉晶体管230可以下拉GaN功率晶体管202的栅极，晶体管240可以下拉上拉晶体管210的基极216，从而将其关断。通过关断上拉晶体管210，GaN功率晶体管202的栅极208的充电可以停止。
图3示出了图2中的电路200的输入端子引脚257处的静态电流的图表300，以及图2中的电路200的GaN功率晶体管202的栅极电压的图表310。图表308示出静态电流，图表310示出栅极电压已被绘制为随PWM电压306变化。如图3所示，随着PWM电压306增大，GaN功率晶体管的栅极电压随着栅极充电而线性增大。栅极电压增大到大约6.0V，并且被箝位在所述电压，因为箝位电路295箝位GaN功率晶体管202的栅极208。此外，图表308示出了在栅极被箝位之前，没有静态电流流入PWM端子。在箝位电路295被激活之前没有电流。当栅极208被箝位时，静态电流线性增大。在一些实施方案中，此特征可以使集成GaN功率器件100与分立功率应用兼容，因为所述集成GaN功率器件的待机栅极电流为零。
饱和电流保护电路
图4A说明了根据本公开的实施方案的具有饱和电流保护特征的电路400A的示意图。如图4A所示，电路400A可以包括具有栅极412、漏极422和源极428的GaN功率晶体管440。漏极422可以连接到负载。电路400A可用于检测GaN功率晶体管440何时进入其饱和工作区。当晶体管的漏极电流增大而其漏源电压保持相对恒定时，饱和区中的操作可能发生。
如图4A所示，GaN功率晶体管440的源极428可连接到接地节点430。电路400A可以通过使用GaN晶体管442来监测GaN功率晶体管的漏极电压。在一些实施方案中，晶体管442可以是耗尽型GaN晶体管。虽然GaN功率晶体管440可以是具有例如400V工作电压的高压晶体管，但是电路400A可以是用于监测GaN功率晶体管440并防止其在饱和区中工作的低压电路。在所说明实施方案中，可以监测GaN功率晶体管440的漏极422处的电压，并且当所述电压超过阈值(例如8V)时，电路400A可以关断GaN功率晶体管440以保护其免受损坏，从而防止损坏功率转换器。更具体而言，在一些实施方案中，电路400A可以使用耗尽模式(D模式)GaN晶体管442，其中GaN功率晶体管440的漏极422连接到晶体管442的漏极421。晶体管442的栅极426可以连接到接地节点430。晶体管442的源极424可以连接到电阻器分压器419。
电路400A可包括比较器406和逻辑电路408。在一些实施方案中，电阻器分压器419、比较器406和逻辑电路408可以以低压硅技术形成。在各种实施方案中，电阻器分压器419、比较器406和逻辑电路408可以以GaN技术形成，并且集成在与GaN功率晶体管440相同的管芯内。在一些实施方案中，电阻器分压器419可以包括串联连接的两个电阻器402和404。电阻器分压器的输出416可以连接到比较器406的第一输入499，而比较器406的第二输入414可以连接到参考电压(Vref)415。参考电压415可以具有例如2.5V的值。比较器的输出418可以连接到逻辑电路408。GaN功率晶体管440的漏极422处的电压可以例如从0V到400V变化。D模式GaN晶体管442的源极424可以被箝位在其夹断电压(例如15V)下。
模式GaN晶体管442的源极424跟随GaN功率晶体管440的漏极电压，直到达到其夹断电压。此后，D模式GaN晶体管442的源极424被箝位在夹断电压(例如15V)下。在一些实施方案中，D模式GaN晶体管442的源极电压跟随其漏极电压，直到源极电压达到晶体管的夹断电压。此时，源电压被箝位到夹断电压，并在所述电压下保持恒定。以此方式，D模式GaN晶体管442可以使其源极424能够连接到电阻器分压器419，而D模式GaN晶体管442的漏极421可以在例如高达400V的高电压下工作。当D模式GaN晶体管442的源极424处的电压超过预设值(例如8V)时，它可以使得GaN功率晶体管440关断。
电阻器分压器419可提供输出416，所述输出跟踪其在节点423处的输入，但处于较低的电压电平。电阻器分压器419的输出电压可以与参考电压415(例如2.5V)相比较，所述参考电压是比较器406的阈值。当比较器的输入499处的电压超过Vref时，比较器406可以切换，并且其输出418电压可以从低状态变为高状态。比较器406的输出418可以连接到逻辑电路408。当比较器的输出418变为高状态时，逻辑电路408的输出420关断GaN功率晶体管440的栅极，并关断GaN功率晶体管440。本领域技术人员将理解，晶体管442可以是D模式GaN晶体管，所述D模式GaN晶体管可以集成在与GaN功率晶体管440的管芯相同的管芯内。在一些实施方案中，晶体管442可以是增强型GaN晶体管。在各种实施方案中，晶体管442可以是硅晶体管。
图4B说明了示出电路400A内的节点的电压随时间变化的图表400B。图表422a示出了GaN功率晶体管440的漏极电压，其中所述电压可以从0伏到400V。图表424a示出了跟随GaN功率晶体管440的漏极电压(图表422a)的D模式GaN晶体管442的源极电压。如图表424a所示，源极电压从0V变为15V，其中D模式GaN晶体管442的源极被箝位在15V。图表416a示出了电阻器分压器419的输出416电压。图表415a示出2.5V下的Vref值。最后，图表418a示出比较器406的输出电压，其中当416a(电阻器分压器的输出)跨越415a(Vref)时，比较器从低状态切换到高状态。如本领域技术人员所理解的，图表400B中所示的电压仅是示例，其他实施方案可以具有不同的工作特性。
图5说明了根据本公开的实施方案的包括饱和电流保护特征的电路500的示意图。电路500类似于电路400A，不同之处在于晶体管542的栅极526连接到GaN功率晶体管540的栅极512。这使得能够使用低夹断(例如5V)D模式GaN晶体管来感测GaN功率晶体管540的漏极522处的漏极电压。为了使用具有低夹断电压的D模式GaN晶体管542来监测GaN功率晶体管540的漏极电压，可以使用栅极526的动态偏置，以便允许D模式GaN晶体管的正确操作。动态偏置可以增大D模式GaN晶体管542的栅极电压，并使D模式GaN晶体管的栅源电压变化，而不是固定的。
电路500可用于检测GaN功率晶体管440何时进入其饱和工作区。GaN功率晶体管540的源极528可以连接到接地节点530。电路500可以通过使用晶体管542来监测GaN功率晶体管的漏极电压。虽然GaN功率晶体管540可以是具有例如400V工作电压的高压晶体管，但是电路500可以利用低压电路来监测GaN功率晶体管并防止其在饱和区中工作。在一些实施方案中，这可以通过监测GaN功率晶体管540的漏极522处的电压来完成，并且当电压超过阈值(例如8V)时，电路500可以关断GaN功率晶体管以保护其免受损坏。更具体而言，电路500可以使用D模式GaN晶体管542，其中GaN功率晶体管540的漏极522连接到晶体管542的漏极521。电路500可以包括比较器506和逻辑电路508。
在一些实施方案中，电阻器分压器519、比较器506和逻辑电路508可以以低压硅技术形成。在各种实施方案中，电阻器分压器519、比较器506和逻辑电路508可以以GaN技术形成，并且集成在与GaN功率晶体管540相同的管芯内。电阻器分压器519可以包括串联连接的两个电阻器502和504。电阻器分压器的输出516可以连接到比较器506的第一输入，而比较器506的第二输入514可以连接到参考电压(Vref)515。参考电压515可以具有例如2.5V的值。比较器的输出518可以连接到逻辑电路508。GaN功率晶体管540的漏极522处的电压可以例如从0V到400V变化。晶体管542的源极524被箝位在其夹断电压(例如15V)下。晶体管542的源极524跟随GaN功率晶体管540的漏极电压，直到达到其夹断电压。此后，晶体管542的源极524被箝位在夹断电压(例如15V)下。晶体管542具有以下特性：其源极电压跟随其漏极电压，直到源极电压达到晶体管的夹断电压。此时，源电压被箝位到夹断电压，并在所述电压下保持恒定。以此方式，D模式GaN晶体管542可以使其源极524能够连接到低压电阻器分压器519，而D模式GaN晶体管542的漏极521可以在例如高达400V的高电压下工作。当晶体管542的源极524处的电压超过预设值(例如8V)时，它可以使得GaN功率晶体管540关断。
电阻器分压器519可在516处提供输出，所述输出跟踪其在节点523处的输入，但处于较低的电压电平。电阻器分压器519的输出电压可以与参考电压515(例如2.5V)相比较，所述参考电压是比较器506的阈值。当比较器的输入599处的电压超过Vref时，比较器506可以将其在518处的输出电压从低状态切换为高状态。比较器506的输出518可以连接到逻辑电路508。当输出518变为高状态时，逻辑电路508的输出520关断GaN功率晶体管540的栅极，并关断GaN功率晶体管540。本领域技术人员将理解，晶体管542可以是D模式GaN晶体管，所述D模式GaN晶体管可以集成在与GaN功率晶体管540的管芯相同的管芯内。在一些实施方案中，晶体管542可以是增强型GaN晶体管。在各种实施方案中，晶体管542可以是硅晶体管。
图6说明了根据本公开的实施方案的具有饱和电流保护特征的电路600的示意图。电路600类似于电路400A，不同之处在于晶体管642的栅极626连接到逻辑电路608的输出，并且由逻辑电路608独立控制。这使得能够使用低夹断(例如5V)D模式GaN晶体管来感测GaN功率晶体管640的漏极622处的漏极电压。为了使用具有低夹断电压的D模式GaN晶体管642来监测GaN功率晶体管640的漏极电压，可以使用栅极626的独立偏置，以便允许D模式GaN晶体管的正确操作。动态偏置可以增大D模式GaN晶体管642的栅极电压，并使D模式GaN晶体管的栅源电压变化，而不是固定的。
电路600可用于检测GaN功率晶体管640何时进入其饱和工作区。GaN功率晶体管640的源极628可以连接到接地节点630。电路600可以通过使用晶体管642来监测GaN功率晶体管的漏极电压。虽然GaN功率晶体管640可以是具有例如400V工作电压的高压晶体管，但是电路600可以利用低压电路来监测GaN功率晶体管并防止其在饱和区中工作。这可以通过监测GaN功率晶体管640的漏极622处的电压来完成，并且当电压超过阈值(例如8V)时，电路600可以关断GaN功率晶体管以保护其免受损坏。更具体而言，电路600可以使用D模式GaN晶体管642，其中GaN功率晶体管640的漏极622连接到晶体管642的漏极621。
电路600可包括比较器606和逻辑电路608。在一些实施方案中，电阻器分压器619、比较器606和逻辑电路608可以以低压硅技术形成。在各种实施方案中，电阻器分压器619、比较器606和逻辑电路608可以以GaN技术形成，并且集成在与GaN功率晶体管640相同的管芯内。电阻器分压器619可以包括两个串联的电阻器602和604。电阻器分压器的输出616可以连接到比较器606的第一输入，而比较器606的第二输入614可以连接到参考电压(Vref)615。参考电压615可以具有例如2.5V的值。比较器的输出618可以连接到逻辑电路608。
功率晶体管640的漏极622处的电压可例如从0V到400V变化。晶体管642的源极624被箝位在其夹断电压(例如，15V)下。晶体管642的源极624跟随GaN功率晶体管640的漏极电压，直到达到其夹断电压。此后，晶体管642的源极624被箝位在夹断电压(例如15V)下。晶体管642具有以下特性：其源极电压跟随其漏极电压，直到源极电压达到晶体管的夹断电压。此时，源电压被箝位到夹断电压，并在所述电压下保持恒定。以此方式，D模式GaN晶体管642可以使其源极624能够连接到电阻器分压器619，而D模式GaN晶体管642的漏极621可以在例如高达400V的高电压下工作。当晶体管642的源极624处的电压超过预设值(例如8V)时，它可以使得GaN功率晶体管640关断。
电阻器分压器619可在616处提供输出，所述输出跟踪其在节点623处的输入，但处于较低的电压电平。电阻器分压器619的输出电压可以与参考电压615(例如2.5V)相比较，所述参考电压是比较器606的阈值。当比较器的输入699处的电压超过Vref时，比较器606可以将输出618电压从低状态切换为高状态。比较器606的输出618可以连接到逻辑电路608。当输出618变为高状态时，逻辑电路608的输出620关断GaN功率晶体管640的栅极612，并关断GaN功率晶体管640。本领域技术人员将理解，晶体管642可以是D模式GaN晶体管，所述D模式GaN晶体管可以集成在与GaN功率晶体管640的管芯相同的管芯内。在一些实施方案中，晶体管642可以是增强型GaN晶体管。在各种实施方案中，晶体管642可以是硅晶体管。
导通dv/dt控制
图7A说明了根据本公开的实施方案的具有导通dv/dt控制特征的电路700A的示意图。电路700A可用于减轻电子封装的相对较高的寄生电感，所述电子封装诸如但不限于TO-247或TOLL封装。电路700A说明了电路200的变型。电路700A说明了GaN功率晶体管202连同驱动器IC 710和导通dV/dt控制电路。电路700A可以包括阻抗元件704。在一些实施方案中，电路200可以耦合到阻抗元件704。阻抗元件可以在集成GaN功率器件100的外部。在各种实施方案中，阻抗元件704可以包括一个或多个无源部件。在一些实施方案中，阻抗元件704可以是电阻元件，而在其他实施方案中，阻抗元件704可以包括电阻元件和电容元件，其中电容元件并联耦合到电阻元件。在各种实施方案中，阻抗元件704可以包括电阻元件和电容元件的网络。阻抗元件704可以耦合到输入端子引脚257。阻抗元件704可以被配置为接收信号278。阻抗元件704可用于控制GaN功率晶体管202的电压随时间变化的变化率(dV/dt)。如以上在图1中所讨论的，集成GaN功率器件100可以用作分立硅功率MOSFET的引脚对引脚替代物，因此控制GaN功率晶体管202的漏极204处的dV/dt的能力可能是有益的。在没有dV/dt控制电路的情况下，寄生dV/dt可能导致漏极204处的振铃和振荡，所述振铃和振荡可能耦合到栅极208上，并导致GaN功率晶体管202的错误导通。
功率晶体管202导通dV/dt控制可通过利用阻抗元件704实现。阻抗元件704可用于减缓输入端子引脚257处的电压随时间变化的相对快速的变化率。栅极驱动节点730可以连接到GaN功率晶体管202的栅极208。电容器712和718以及电感器716是封装寄生元件。衬底可以在节点706处接地，并连接到GaN功率晶体管202的源极206。在一些实施方案中，阻抗元件704可以集成在栅极驱动器IC中。在各种实施方案中，可以通过限制上拉晶体管210的电流来限制通过输入端子引脚257流向GaN功率晶体管202的栅极的电流，以便控制导通dv/dt。这可以通过减小上拉晶体管210的栅极驱动来实现。
图7B说明了图表700B，其示出了PWM电压740随时间748变化和GaN功率晶体管202的导通处的漏源电压(Vds)742随时间变化的变化率。从图7B中可以看出，随着阻抗元件704的电阻增大，漏极导通下降沿的斜率减小，表明dv/dt减小。电路200可以实现此特征，因为当信号278变高时，对GaN功率晶体管202的栅极208充电的电流穿过与上拉晶体管210串联的阻抗元件704。以此方式，可以控制漏极204处的dv/dt，并且可以降低功率转换器的电磁干扰(EMI)。图7C说明了示出dv/dt 770随电路700A的阻抗元件704的电阻778变化的图表。图表772、774和776分别示出了dv/dt随8V、10V和12V的PWM高值的电阻778而变化。随着电阻值从例如几欧姆增大到几千欧姆，dv/dt值可以从例如100V/ns减小到10V/ns。
图8说明了根据本公开的实施方案的包括dv/dt控制电路和栅极箝位特征的电路800的示意图。电路800示出了耦合到基于GaN的电路889的栅极驱动器和控制电路883。电路800可用于减轻由电子封装的相对较高的寄生电感引起的振铃和振荡，所述电子封装诸如但不限于可以如图1所描述的TO-247或TOLL封装。基于GaN的电路889可以包括具有栅极208、漏极204和源极206的GaN功率晶体管202。基于GaN的电路889可以进一步包括具有漏极824、栅极828和源极826的下拉晶体管822。漏极824可以连接到栅极208，而源极826可以连接到接地节点840。在一些实施方案中，基于GaN的电路889可以用于高侧布置中，其中源极826可以连接到半桥的开关节点(Vsw)。栅极驱动器和控制电路883可以包括具有栅极816、漏极818和源极820的上拉晶体管814。栅极208可以耦合到源极820。上拉晶体管814可以包括体二极管819。漏极818可以耦合到输入端子引脚855。在一些实施方案中，栅极驱动器和控制电路883可以形成于基于硅的管芯上，而基于GaN的电路889形成于GaN基管芯上。在各种实施方案中，栅极驱动器和控制电路883可以单片地形成于与基于GaN的电路889相同的管芯上。在一些实施方案中，虽然栅极驱动器和控制电路883形成于与基于GaN的电路883分开的管芯上，但是上拉晶体管可以形成于与基于GaN的电路889相同的管芯上。在各种实施方案中，输入端子引脚855可以连接到外部部件。
电路800可进一步包括电流流动控制电路。电流流动控制电路可以包括阻抗元件804、单向电流导体806、阻抗元件808和单向电流导体810。阻抗元件可以包括一个或多个无源部件。在一些实施方案中，阻抗元件可以是电阻元件，而在其他实施方案中，阻抗元件可以包括电阻元件和电容元件，其中电容元件并联耦合到电阻元件。在各种实施方案中，阻抗元件可以包括电阻元件和电容元件的网络。单向电流导体可以包括但不限于二极管。阻抗元件804可以耦合到节点802。节点802可以被配置为接收信号278。在一些实施方案中，阻抗元件804、单向电流导体806、阻抗元件808和单向电流导体810可以在图1的集成GaN功率器件100的外部。在各种实施方案中，阻抗元件804、单向电流导体806、阻抗元件808和单向电流导体810可以在集成GaN功率器件100的外部，也可以在内部。源极820可以连接到栅极208。上拉晶体管814可以是双极晶体管或MOSFET。在一些实施方案中，上拉晶体管814可以是N-MOSFET，而在其他实施方案中，上拉晶体管814可以是P-MOSFET。
栅极驱动器和控制电路883可包括耦合到栅极828的逻辑电路和控制电路812。控制和逻辑电路812可以被配置为控制下拉晶体管822的导电性。在一些实施方案中，下拉晶体管822可以是基于GaN的，并且形成于与GaN功率晶体管202相同的管芯上。在各种实施方案中，下拉晶体管822可以形成于单独的管芯上。在一些实施方案中，下拉晶体管822可以形成于硅或其他合适的半导体衬底中。电路800可以进一步包括箝位电路853。在一些实施方案中，电路800可以不包括箝位电路853。电路800还可以包括控制电路869，所述控制电路被布置为控制栅极816的导电性状态。在一些实施方案中，电路800可以不包括控制电路栅极816，而是栅极816可以通过阻抗元件连接到输入端子引脚855。
当信号278变高时，上拉晶体管814可导通。因此，电流可以通过阻抗元件804、单向电流导体806和晶体管上拉电阻814流到栅极208。以此方式，栅极208的电容可以被充电，使得GaN功率晶体管202进入导电状态。通过设置阻抗元件804的值，用户可以控制GaN功率晶体管202的导通dV/dt。以此方式，可以防止振铃和振荡，从而将GaN功率晶体管202保持在其安全操作区域(SOA)中。上拉晶体管814可以作为箝位来保持GaN功率晶体管202在其SOA中。箝位电路853可以设置栅极816处的电压，使得输入信号电压的大部分可以跨漏极818下降到源极820。例如，GaN功率晶体管可能具有7V的额定值。当输入信号278可能在例如10V到20V下时，所公开的导通dV/dt控制可以使GaN功率晶体管保持在其SOA中。如受益于本公开的本领域普通技术人员所理解的，所公开的导通dV/dt控制电路可以针对输入信号处的其他电压值(例如1V到50V)来控制dV/dt。此外，如本领域普通技术人员所理解的，所公开的导通dV/dt控制电路可以利用外部阻抗元件来控制dV/dt。在各种实施方案中，阻抗元件可以包括一个或多个无源部件。在一些实施方案中，阻抗元件可以是电阻元件，而在其他实施方案中，阻抗元件可以包括电阻元件和电容元件，其中电容元件并联耦合到电阻元件。在各种实施方案中，阻抗元件可以包括电阻元件和电容元件的网络。在一些实施方案中，栅极816可以由其他逻辑电路而不是箝位电路853来控制。在各种实施方案中，箝位电路853可以类似于箝位电路295。
当信号278变低时，栅极208上的电荷可通过体二极管819、阻抗元件808和单向电流导体810放电。以此方式，栅极208的电荷可以被放电，因此栅极208处的电压可以变低，使得GaN功率晶体管202进入非导电状态。通过设置阻抗元件808的值，用户可以控制GaN功率晶体管202的关断dV/dt。以此方式，可以防止振铃和振荡，从而保持GaN功率晶体管处于非导电状态。此外，逻辑和控制电路812可以感测栅极208处的电压。当电压下降到低于阈值的值时，逻辑和控制电路812可以在相对小的时间段之后导通下拉晶体管822。以此方式，栅极208保持在低状态，并且防止GaN功率晶体管202由于错误导通而导通。在一些实施方案中，电路800可以用于高侧配置中。在各种实施方案中，电路800可以用于半桥配置中。在一些实施方案中，电路800可以用于低侧配置中。
关断dI/dt控制
图9说明了根据本公开的实施方案的具有关断dI/dt控制特征的电路900的示意图。电路900可用于减轻TO-247或TOLL封装的相对较高的寄生电感。电路900可以包括具有源极928、栅极924和漏极922的GaN功率晶体管926。在一些实施方案中，GaN功率晶体管可以通过在GaN晶体管管芯与其封装之间连接接合线而连接在所述GaN功率晶体管的封装内。接合线可以具有与其相关联的电感。电路900示出了具有电感值L的接合线的电感920。例如，接合线电感可以由GaN功率晶体管926的源极928与封装焊盘之间的下接合产生。元件918表示封装到印刷电路板的电感。920的接合线电感L可用于感测GaN功率晶体管926的源极中的电流随时间变化的变化率(dI/dt)。当GaN功率晶体管关断时，通过GaN功率器件的源极的电流减小。这会引起电感920两端的电压值(由LxdI/dt给出)快速变化。电感920两端的电压由电阻器914和916检测。电阻器914连接到二极管912的阴极919，并且电阻器916连接到二极管912的阳极917。
感应电压被反馈到下拉晶体管904的源极910。晶体管904的漏极902可以连接到GaN功率晶体管926的栅极924。在一些实施方案中，下拉晶体管904可以是硅晶体管，而在其他实施方案中，所述下拉晶体管可以是GaN晶体管，其可以集成在与GaN功率晶体管926的管芯相同的管芯内。当电感920两端的电压增大时，下拉晶体管904的源极910处的电压会增大，因为电感920两端的电压以正极性反馈到源极910中。当下拉晶体管904的源极910处的电压增大时，栅源电压(Vgs)会减小，这会导致下拉晶体管904具有更少的驱动。这又会降低GaN功率晶体管926的关断速度。电感920两端产生的电压越多，下拉晶体管904可以具有的驱动越少，这反过来会减慢GaN功率晶体管926的关断。本领域技术人员将会理解，晶体管904、电阻器914和916以及二极管912可以GaN形成，并且集成在与GaN功率晶体管926的管芯相同的管芯中，或者可以硅形成，或者一些部件可以GaN形成，而其他部件以硅形成。
在一些实施方案中，电感920两端的电压反馈可用于调制下拉晶体管904的栅极906上的电压，以减小下拉驱动并减缓GaN功率晶体管926的关断。晶体管904的源极910可以连接到GaN功率晶体管926的源极928，同时调制下拉晶体管904的栅极906处的电压，以便调整下拉晶体管904的驱动能力。在各种实施方案中，电感920的电感L可以因为制造变化而改变。电路900可以补偿电感L的值的变化。例如，如果电感L的值减小，则电感920两端产生的信号也减小，然而此信号将足以向下拉晶体管904提供反馈，因为GaN功率晶体管的LxdI/dt的值也减小了。
在一些实施方案中，关断dI/dt控制可控制驱动器两端以及功率晶体管926的漏源两端的电压尖峰。关断dI/dt控制可以减轻这些尖峰，而与电感L的值无关。例如，如果电感L的值减小，则关断dI/dt控制系统可以减轻较高的dI/dt。只要LxdI/dt导通包括电阻器916、二极管912和电阻器914的反馈回路，关断dI/dt控制就可以减轻电压尖峰。在各种实施方案中，二极管912可以提供接合线电感920两端的正电压的反馈(即，节点930相对于节点932为正)。以此方式，关断dI/dt控制系统可以防止电压振铃被反馈到系统中，所述反馈会导致高频振荡。本领域技术人员将会理解，当接合线电感920可用时，所描述的关断dI/dt控制系统和电路可以用于包括功率晶体管的任何功率转换电路，所述功率晶体管包括但不限于t、GaN和/或硅功率晶体管。
具有滞后的栅极驱动器电路
图10说明了根据本公开的实施方案的具有滞后的栅极驱动器电路1000的示意图。电路1000可以在电路200内使用，以利用滞后技术提供栅极驱动，所述技术可以用于驱动GaN功率晶体管202。电路1000可以包括具有源极1030、栅极1026和漏极1028的GaN功率晶体管1024。电路1000可以包括被配置为接收PWM信号1011的轨1020。当PWM信号1011为高时，它可以导通晶体管1010，这可以开始对GaN功率晶体管1024的栅极1026充电。晶体管1010的源极1012可以连接到轨1020，所述轨连接到输入PWM信号1011。齐纳二极管1018可以连接到晶体管1010的栅极1014，以箝位晶体管1010的栅极1014处的电压。GaN功率晶体管1024的栅极可以连接到反馈和滞后电路1050。反馈和滞后电路可以包括由电阻器1052、1054和1056以及晶体管1070形成的电阻器分压器。比较器1094可以使其第一输入1096连接到由电阻器1052、1054和1056形成的电阻器分压器的输出1049。比较器1094可以通过电阻器分压器监测GaN功率晶体管1024的栅极电压。当GaN功率晶体管1024的栅极较低时，晶体管1010的漏极1016较低，因此晶体管1010可以导通并对GaN功率晶体管1024的栅极充电。当被充电时，GaN功率晶体管的栅极1026处的电压变高。
比较器1094可通过比较其第一输入端1096处的电压与节点1077处的参考电压Vref来检测GaN功率晶体管1024栅极的高状态。当第一输入1096处的电压变高时，比较器1094切换，并且其输出1098可以变高。输出1098然后可以通过缓冲器1015导通晶体管1005。晶体管1005可以通过电阻器1092连接到PMOS晶体管1004的栅极1006。当晶体管1005导通时，PMOS晶体管1004的栅极1006处的电压变低，从而导通PMOS晶体管1004。PMOS晶体管1004的源极1002可以连接到轨1020，漏极1008可以连接到晶体管1010的栅极1014。齐纳二极管1022可以连接到PMOS晶体管1004的栅极1006，以箝位其栅极电压并防止其栅极受到损坏。当PMOS晶体管1004导通时，它可以关断晶体管1010。因此，GaN功率晶体管的栅极可以保持在高状态。如果GaN功率晶体管的栅极处的电压由于通过寄生元件的泄漏而下降，则比较器1094可以由于滞后而重新导通，并且重新导通晶体管1010并对GaN功率晶体管的栅极充电。
通过利用上拉晶体管1010，电路1000可实现使用具有宽电压变化范围(例如从5V到30V)的PWM信号。当上拉晶体管1010被引入电路1000时，所述上拉晶体管的栅极1014可以通过利用反馈和滞后电路1050来控制。电路1000可以包括缓冲器1019，所述缓冲器可以控制晶体管1086的栅极1080和晶体管1070的栅极1076。当GaN功率晶体管1024的栅极处于高状态时，比较器1094的反相输出1017处于高状态。反相输出1017通过缓冲器1019驱动晶体管1086的栅极1080，并关断晶体管1086，这可以允许连接到电阻器1090的漏极1082处的电压朝轨1020处的电压上升，以使晶体管1010能够关断。同时，晶体管1005可以导通，使得晶体管1004关断。晶体管1032、1060和1042与齐纳二极管1040结合形成GaN功率晶体管1024的栅极1026的箝位电路，以防止栅极电压超过其安全工作区。电路1000能够以相对低的PWM电压驱动GaN功率晶体管1024的栅极，同时也能够以相对高的PWM电压驱动GaN功率晶体管1024的栅极。
图11说明了示出电路1000内的各个节点处的电压的图表1100。图表1102示出了PWM信号变高。图表1104示出了第一输入1096处的比较器输入电压变高。图表1106示出了比较器输出1098电压变高。图表1108示出了GaN功率晶体管1024的栅极处的电压变高。
在各种实施方案中，可在例如比较器1094本身内实施滞后。比较器可以具有滞后，或者比较器可以使用两个不同电平的参考电压。在一些实施方案中，具有滞后的栅极驱动器电路可以以各种方式控制上拉晶体管1010。在一些实施方案中，具有滞后的栅极驱动器可以在不具有包括晶体管1032、1060和1042的栅极箝位电路的情况下工作。具有滞后的栅极驱动器电路可以在有或没有箝位电路的情况下工作。在各种实施方案中，具有滞后的栅极驱动器可以用于许多栅极驱动器应用中。此外，具有滞后电路的栅极驱动器可以用作电压调节器，如图12所示。
图12说明了根据本公开的实施方案的电压调节器1200的示意图。电压调节器1200可以调节电路1000的晶体管1010的栅极电压。漏极1016可以连接到电容器1220和负载1218。电阻器1208和1210可以形成被布置为提供反馈信号的电阻器分压器。反馈信号可以在节点1206处产生，并馈入比较器1204的输入。比较器1204可以具有滞后。比较器1204可以将节点1206处的电压与参考电压Vref进行比较，并将节点1227处的电压提供给控制器电路1202。控制器电路1202可以调节晶体管1010的栅极电压。
图13说明了根据本公开的实施方案的集成GaN功率器件1300。如图13所示，集成GaN功率器件1300可以使用TO-247封装，以便对栅极驱动器IC 112和集成GaN功率晶体管114进行集成。集成GaN功率器件1300可以包括源极端子1302、漏极端子1304和PWM端子1306。集成GaN功率器件1300可以是TO-247封装中的功率MOSFET和其驱动电路的兼容替代物。
图14A说明了根据本公开的实施方案的集成GaN功率器件1400A。如图14A所示，集成GaN功率器件1400A可以使用TO-247或TO无引线(TOLL)封装，以便对栅极驱动器IC 112和GaN功率晶体管114进行集成。在所说明实施方案中，集成GaN功率器件1400A可以包括源极端子1404、漏极端子1402、PWM端子1408和开尔文源1406。在一些实施方案中，集成GaN功率器件1400A可以不包括开尔文源，并且可以使用三端子TO-247封装或三端子TOLL封装。在各种实施方案中，集成GaN功率器件1400A可以是三端子或四端子TO-247封装中的功率MOSFET和其驱动电路的兼容替代物。在许多实施方案中，集成GaN功率器件1400A可以是三端子或四端子TOLL封装和其驱动电路中的功率MOSFET的兼容替代物。图14B说明了根据本公开的实施方案的四端子TO-247封装中的集成GaN功率器件1400B。图14C说明了根据本公开的实施方案的TOLL封装中的集成GaN功率器件1400C。
尽管本文针对GaN集成功率器件的一种特定配置描述和说明了具有能量收集栅极驱动器的集成功率器件，但本发明的实施方案适用于GaN器件和非GaN器件的其他配置。举例来说，任何半导体器件都可以与本公开的实施方案一起使用。在一些情况下，本公开的实施方案特别适用于硅和其他化合物半导体器件。
为简单起见，图中未示出集成GaN功率器件100(见图1)的各种内部部件，诸如衬底、各种引线框和其他部件的细节。
在前述说明书中，已参照众多具体细节对本发明的实施方案进行了描述，具体细节可因实施而异。因此，说明书和附图被认为是说明性的而非限制性的。本公开的范围的唯一并且排他的指示以及申请人旨在作为本公开的范围的内容是从本申请发布的一组权利要求的字面和等同范围，以这样的权利要求发布的具体形式，包括任何随后的校正。在不脱离本公开的实施方案的精神和范围的情况下，可以以任何合适的方式组合特定实施方案的具体细节。
此外，空间相对术语，诸如“底部”或“顶部”等，可用于描述元素和/或特征与另一元素和/或特征的关系，例如，如图所说明。应当理解，除了图中描绘的定向之外，空间相对术语旨在涵盖在使用和/或操作中的器件的不同定向。例如，如果图中的器件被翻转，那么被描述为“底部”表面的元件可以被定向在其它元件或特征的“上方”。器件可以以其他方式定向(例如，旋转90度或处于其他定向)并且相应地解释本文中使用的空间相对描述符。
本文使用的术语“和”、“或”和“一个/或”可包括多种含义，预计至少部分取决于这种术语使用的上下文。通常，“或”如果用于关联例如，A、B或C等列表，那么既定表示A、B和C，此处是在包含性意义上使用，以及A、B或C，此处是在排他性意义上使用。此外，这里使用的术语“一个或多个”可以用来描述单数形式的任何特征、结构或特性，或者可以用来描述特征、结构或特性的某种组合。然而，应当注意，这仅仅是说明性的示例，并且所要求保护的主题不限于此示例。此外，如果术语“中的至少一个”用以关联一列表(例如A、B或C)，则可将其解释为表示A、B和/或C的任何组合，例如A、B、C、AB、AC、BC、AA、AAB、ABC、AABBCCC等。
本说明书通篇提及的“一个示例”、“一示例”、“某些示例”或“示例性实施”是指结合特征和/或实例描述的特定特征、结构或特性可包括在要求保护的主题的至少一个特征和/或示例中。因此，短语“在一个示例中”、“一示例”、“在某些示例中”或“在某些实施中”或其它相似短语在贯穿本说明书的各处的出现未必皆指同一特征、示例和/或限制。此外，特定特征、结构或特性可组合于一个或多个示例和/或特征中。
在前述详细描述中，阐述了许多具体细节，以提供对所要求保护的主题的全面理解。然而，本领域的技术人员将理解，可在没有这些特定细节的情况下实践所要求的主题。在其他情况下，没有详细描述本领域普通技术人员已知的方法和装置，以免模糊所要求保护的主题。因此，希望所要求的主题不限于所公开的特定示例，而是此类所要求的主题还可包含落在所附权利要求书和其等效物的范围内的所有方面。

Claims (20)

1.一种电子电路，所述电子电路包括：
晶体管，所述晶体管包括栅极端子、源极端子和漏极端子；和
栅极驱动器电路，所述栅极驱动器电路包括：
下拉晶体管，所述下拉晶体管耦合到所述栅极端子；和
输入端子，所述输入端子被布置为接收输入信号，并且在耦合到所述栅极端子的输出端子处产生对应的输出信号；
其中所述栅极驱动器电路被布置为存储从所述输入信号收集的能量，并且使用所存储的能量来改变所述下拉晶体管的导电状态。
2.根据权利要求1所述的电子电路，其中所述晶体管包含氮化镓(GaN)。
3.根据权利要求2所述的电子电路，其中所述下拉晶体管包含GaN。
4.根据权利要求1所述的电子电路，其中所述栅极驱动电路包含硅。
5.根据权利要求1所述的电子电路，其中所述栅极驱动器电路使用所存储的能量将所述下拉晶体管从导通状态转变为关断状态。
6.根据权利要求1所述的电子电路，其中所述栅极驱动器电路和所述晶体管设置在一体式电子封装内。
7.根据权利要求6所述的电子电路，其中所述一体式电子封装包括功率输入触点、功率输出触点和输入信号触点。
8.根据权利要求1所述的电子电路，其中所述输入信号是包括一系列开和关命令的脉宽调制(PWM)信号。
9.根据权利要求8所述的电子电路，其中所述栅极驱动器电路被布置为在所述PWM信号的关命令期间，将所述下拉晶体管的所述导电状态从关断状态改变为导通状态。
10.根据权利要求6所述的电子电路，其中所述电子电路包括具有第一外部触点、第二外部触点和第三外部触点的一体式电子封装。
11.根据权利要求1所述的电子电路，其中所述晶体管和所述栅极驱动器电路设置在TO-247封装内。
12.根据权利要求6所述的电子电路，其中所述一体式电子封装是TO无引线(TOLL)封装。
13.根据权利要求8所述的电子电路，其中所述栅极驱动器电路包括耦合到所述栅极端子的能量收集电路，并且其中所述能量收集电路被布置为存储从所述输入信号收集的能量，并且当所述PWM信号处于关命令时，使用所存储的能量来操作所述栅极驱动器电路。
14.一种电路，所述电路包括：
第一晶体管，所述第一晶体管具有第一栅极端子、第一源极端子和第一漏极端子；和
电流流动控制电路，所述电流流动控制电路被布置为接收输入信号，并且作为响应，将对应的输出信号传输到所述第一栅极端子；
其中所述电流流动控制电路包括第一路径和第二路径，所述第一路径具有与定向为允许电流流向所述第一栅极端子的第一单向电流导体串联耦合的第一阻抗元件，所述第二路径具有与定向为允许电流从所述第一栅极端子流出的第二单向电流导体串联耦合的第二阻抗元件。
15.根据权利要求14所述的电路，所述电路进一步包括第二晶体管，所述第二晶体管具有第二栅极端子、第二源极端子和第二漏极端子，其中所述第二漏极端子耦合到所述第一栅极端子，并且其中所述第二晶体管被布置为将所述第一栅极端子处的电压箝位到预设电压值。
16.根据权利要求14所述的电路，所述电路进一步包括第三晶体管，所述第三晶体管具有第三栅极端子、第三源极端子和第三漏极端子，其中所述第三源极端子耦合到所述第一栅极端子，并且所述第三漏极端子耦合到所述电流流动控制电路。
17.一种电路，所述电路包括：
第一晶体管，所述第一晶体管具有第一栅极端子、第一源极端子和第一漏极端子；
第二晶体管，所述第二晶体管具有第二栅极端子、第二源极端子和第二漏极端子，所述第二漏极端子耦合到所述第一栅极端子；
第一控制电路，所述第一控制电路耦合到所述第二栅极端子，并且被布置为响应于所述第一栅极端子处的电压低于第一阈值电压而将所述第二晶体管的导电状态从关断状态改变为导通状态；
第三晶体管，所述第三晶体管具有第三栅极端子、第三源极端子和第三漏极端子；和
第二控制电路，所述第二控制电路耦合到所述第三栅极端子，并且被布置为响应于所述第一栅极端子处的所述电压高于第二阈值而将所述第三晶体管的导电状态从关断状态改变为导通状态。
18.根据权利要求17所述的电路，其中所述第二晶体管被布置为将所述第一栅极端子处的所述电压箝位在第一预设值。
19.根据权利要求17所述的电路，其中所述第三晶体管被布置为将所述第一栅极端子处的所述电压箝位在第二预设值。
20.根据权利要求17所述的电路，所述电路进一步包括电流流动控制电路，所述电流流动控制电路被布置为接收输入信号，并且作为响应将对应的输出信号传输到所述第一栅极端子，其中所述电流流动控制电路包括第一路径和第二路径，所述第一路径具有与定向为允许电流流向所述第一栅极端子的第一单向电流导体串联耦合的第一阻抗元件，所述第二路径具有与定向为允许电流从所述第一栅极端子流出的第二单向电流导体串联耦合的第二阻抗元件。
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