CN116093058B - 一种氮化镓半导体抗干扰封装结构 - Google Patents
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Abstract
本发明提供了一种氮化镓半导体抗干扰封装结构，包括芯片和芯片搭载框架，芯片带有源极引脚和开尔文极引脚，开尔文极引脚与芯片内部的驱动回路连接，源极引脚与芯片内部的功率回路连接，芯片搭载框架包括基岛、源极管脚和开尔文极管脚，源极引脚和开尔文极引脚分别通过引线与源极管脚和开尔文极管脚连接，芯片固设于基岛上，源极管脚与开尔文极管脚之间设有防电墙，连接源极管脚的引线和连接开尔文极管脚的引线分别置于防电墙两侧。本发明采用开尔文极管脚将芯片的驱动回路的电流引向外部电路，防止驱动回路中的高频次变化的电流对芯片的工作回路造成干扰，同时利用防电墙分隔引线，防止引线的位置发生变化导致驱动回路与工作回路通过引线连接。
Description
技术领域
本发明属于集成电路技术领域，尤其是涉及一种氮化镓半导体抗干扰封装结构。
背景技术
芯片框架是集成电路芯片的载体，起到芯片和外部电路之间的桥梁作用，同时兼顾将芯片工作中产生的热量导出的作用，对于氮化镓产品，其输入端电信号变化较快，由于电流磁场等因素影响，信号之间容易产生干扰，在使用中造成了电路信号的误判，影响了电子产品的可靠性和使用安全。在氮化镓产品需要频繁的开关时，高频下的漏V/漏t可能会导致振铃波或者其他形式的干扰，并将不需要的高频注入到它们所驱动的电路中。从而对电路造成信号干扰，误开关或者信号紊乱，影响电子产品的可靠性及安全性；而且高频次的信号变化容易引起工作器件的温度升高，对器件的使用寿命也会造成影响。
发明内容
有鉴于此，本发明旨在提出一种氮化镓半导体抗干扰封装结构，以提高氮化镓半导体器件在使用过程中的抗信号干扰性能。
为达到上述目的，本发明的技术方案是这样实现的：
一种氮化镓半导体抗干扰封装结构，包括芯片和芯片搭载框架，所述芯片带有源极引脚和开尔文极引脚，所述开尔文极引脚与芯片内部的驱动回路连接，所述源极引脚与芯片内部的功率回路连接，所述芯片搭载框架包括基岛、源极管脚和开尔文极管脚，所述源极引脚与源极管脚通过引线连接，开尔文极引脚与开尔文极管脚通过引线连接，所述芯片固设于基岛上，所述源极管脚与开尔文源极管脚之间设有防电墙，连接源极管脚的引线和连接开尔文极管脚的引线分别置于防电墙两侧。
进一步的，所述引线为金线、铜线或合金线。
进一步的，所述引线端部与芯片或芯片搭载框架之间通过导电胶连接。
进一步的，所述防电墙为绝缘材料制成。
进一步的，所述防电墙的一端抵于基岛边沿，通过封装介质使得芯片、芯片搭载框架和防电墙结合成为一整体。
进一步的，所述基岛包括芯片固定部和散热部，所述源极管脚和开尔文源极管脚置于芯片固定部一侧，所述散热部置于芯片固定部另一侧。
进一步的，所述芯片搭载框架还包括漏极管脚，所述芯片还包括漏极引脚，所述漏极引脚与漏极管脚之间通过引线连接。
进一步的，所述漏极管脚置于基岛远离开尔文极管脚一侧。
进一步的，所述基岛与漏极管脚之间留有防水汽空间，封装介质能填充进防水汽空间内。
进一步的，所述基岛上开有防水汽槽，且所述防水汽槽开设于芯片固定部与源极和开尔文极管脚之间。
相对于现有技术，本发明所述的氮化镓半导体抗干扰封装结构具有以下优势：
本发明采用开尔文极管脚将芯片的驱动回路的电流引向外部电路，防止驱动回路中的高频次变化的电流对芯片的工作回路造成干扰，同时利用防电墙分隔引线，防止封装过程中引线的位置发生变化导致驱动回路与工作回路通过引线连接，提高影响封装效果；
采用在基岛一侧设置散热部的方式，增大芯片的散热面积，降低芯片工作温度；
采用防水汽空间和防水汽槽防止外界可能存在的水汽从管脚位置进入产品内部，对芯片造成侵蚀。
附图说明
构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为芯片与外部电路连接结构示意图；
图2为实施例一中芯片封装后结构示意图；
图3为实施例一中芯片搭载框架结构示意图；
图4为实施例二中芯片封装后结构示意图；
图5为实施例二中芯片搭载框架结构示意图。
附图标记说明：
1-芯片；11-源极引脚；12-开尔文极引脚；13-漏极引脚；14-栅极引脚；2-芯片搭载框架；25-基岛；251-芯片固定部；252-散热部；254-连接筋；21-源极管脚；22-开尔文极管脚；23-漏极管脚；24-栅极管脚；26-连接片；27-锁胶孔；28-防水汽空间；253-防水汽槽；3-防电墙。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以通过具体情况理解上述术语在本发明中的具体含义。
下面将参考附图并结合实施例来详细说明本发明。
实施例一
本发明所述的氮化镓半导体抗干扰封装结构，包括芯片1和芯片搭载框架2，所述芯片1带有源极引脚11、开尔文极引脚12、栅极引脚14和漏极引脚13，且所述源极管脚21和芯片1内部的功率回路连接，开尔文极引脚12与芯片1内部的驱动回路连接，使得芯片1可以将高频次变化的驱动回路的电流与功率回路的电流分离，防止电流的高频次变化干扰功率回路的电流，从而使得芯片1的功率回路电流更稳定；所述芯片搭载框架2包括基岛25、源极管脚21、开尔文极管脚22、栅极管脚24和漏极管脚23，所述源极引脚11与源极管脚21通过引线连接，开尔文极引脚12与开尔文极管脚22通过引线连接，所述栅极管脚24和栅极引脚14通过引线连接，所述漏极管脚23和漏极引脚13通过引线连接，在本实施例中，引线为金线，可选的，引线同样可以为合金线或铜线等材料制成，引线通过导电胶与各个管脚或引脚进行连接固定，所述芯片1固设于基岛25上，所述源极管脚21与开尔文极管脚22之间设有绝缘材料制成的防电墙3，连接源极管脚21的引线和连接开尔文极管脚22的引线分别置于防电墙3两侧，防止由于距离过近或者在填充封装介质的过程中两根引线相互接触或导致引线中间的空隙被电流击穿，导致芯片1的抗信号干扰效果下降，影响芯片1效果，甚至导致芯片1失效。为了确保防电墙3的效果，在封装过程中，将防电墙3的一端抵于基岛25边沿，使得防电墙3能最大限度的将连接开尔文管脚的引线和连接源极管脚21的引线分开，所述防电墙3另一端置于开尔文管脚和源极管脚21之间，从而防止引线中部相互靠近甚至贴合，导致流向开尔文极管脚22的高频变化电流干扰到源极管脚21的功率电流，通过封装介质使得芯片1和芯片搭载框架2结合成为一整体，在本申请中，封装介质为环氧树脂。
为了提高产品的散热效果，降低高温对产品工作造成的干扰，所述基岛25包括芯片固定部251和散热部252，所述源极管脚21和开尔文极管脚22和栅极管脚24置于基岛25靠近芯片固定部251的一侧，所述漏极管脚23有多个且置于基岛25靠近散热部的一侧，所述散热部252置于基岛25靠近漏极管脚23一侧，且所述漏极管脚23通过一根连接片26连接成为一整体，从而增加漏极管脚23与引线连接的面积，降低产品的加工难度，同时减少脱线的风险，通过散热部252增加基岛25的散热面积，使得芯片1产生的热量可以更快的传导到外部，从而降低芯片1的工作温度；在散热部252和上开有多个锁胶孔27，使得封装过程中封装介质能穿过锁胶孔27，使得基岛25和连接片26两侧的锁胶介质相互结合成为一整体，提高产品的牢固程度，防止由于基岛25和连接片26面积较大导致封装后的产品内部的金属材料与封装介质松脱分离；且所述漏极管脚23置于基岛25远离开尔文极管脚22一侧。
所述基岛25、连接片26和栅极管脚24分别向芯片搭载框架2两侧延伸出连接筋254，用于在生产过程中与周边基料连接，同时在封装后，连接筋254端部暴露于封装介质的外部，以便于将芯片1工作时产生的热量散出，提高散热效率。
在每个管脚的外端，通过半蚀刻工艺对边角处进行加工，从而提高每个管脚与封装介质的结合强度，避免封装后的产品出现松脱。
实施例二
为了适用于体积较大的产品，需要增大芯片搭载框架2的尺寸，同时芯片搭载框架2中的尺寸同样被放大，为了防止面积较大的管脚在封装后导致管脚与封装介质之间由于材料之间结合性较差导致产品边缘形成缝隙，将芯片搭载框架2的结构进行改进，所述基岛25与漏极管脚23之间留有防水汽空间28，基岛25上开有防水汽槽253，且所述防水汽槽253开设于芯片固定部1与源极和开尔文极管脚22之间，封装介质能填充进防水汽空间和防水汽槽253内，从而阻隔封装外部的水汽通过管脚与封装介质处可能存在的缝隙进入产品内部，侵蚀内部的芯片1，对芯片1工作造成影响。
在该实施例中，漏极管脚23同样经过连接片26连接形成一整体，从而增加漏极管脚23与引线连接的面积，降低产品的加工难度，同时减少脱线的风险，而由于连接片26的尺寸较大，为了提高封装后框架两侧表面的封装介质的连接强度，在连接片26上开有多个锁胶孔27，封装过程中封装介质能穿过锁胶孔27，使得框架两侧的封装介质结合的更紧密，本实施例中，封装介质为环氧树脂。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种氮化镓半导体抗干扰封装结构，其特征在于：包括芯片和芯片搭载框架，所述芯片带有源极引脚和开尔文极引脚，所述开尔文极引脚与芯片内部的驱动回路连接，所述源极引脚与芯片内部的功率回路连接，所述芯片搭载框架包括基岛、源极管脚和开尔文极管脚，所述源极引脚与源极管脚通过引线连接，开尔文极引脚与开尔文极管脚通过引线连接，所述芯片固设于基岛上，所述源极管脚与开尔文源管脚之间设有防电墙，连接源极管脚的引线和连接开尔文极管脚的引线分别置于防电墙两侧；所述防电墙的一端抵于基岛边沿，通过封装介质使得芯片、芯片搭载框架和防电墙结合成为一整体；
所述基岛上开有防水汽槽，且所述防水汽槽开设于芯片固定部与源极和开尔文极管脚之间，封装介质能填充进防水汽槽内。
2.根据权利要求1所述的一种氮化镓半导体抗干扰封装结构，其特征在于：所述引线为金线、铜线或合金线。
3.根据权利要求1所述的一种氮化镓半导体抗干扰封装结构，其特征在于：所述引线端部与芯片或芯片搭载框架之间通过导电胶连接。
4.根据权利要求1所述的一种氮化镓半导体抗干扰封装结构，其特征在于：所述防电墙为绝缘材料制成。
5.根据权利要求1所述的一种氮化镓半导体抗干扰封装结构，其特征在于：所述基岛包括芯片固定部和散热部，所述源极管脚和开尔文源极管脚置于芯片固定部一侧，所述散热部置于芯片固定部另一侧。
6.根据权利要求1所述的一种氮化镓半导体抗干扰封装结构，其特征在于：所述芯片搭载框架还包括漏极管脚，所述芯片还包括漏极引脚，所述漏极引脚与漏极管脚之间通过引线连接。
7.根据权利要求6所述的一种氮化镓半导体抗干扰封装结构，其特征在于：所述漏极管脚置于基岛远离开尔文极管脚一侧。
8.根据权利要求1所述的一种氮化镓半导体抗干扰封装结构，其特征在于：所述基岛与漏极管脚之间留有防水汽空间，封装介质能填充进防水汽空间内。
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