JP2020013955A - 半導体装置、および、抵抗素子 - Google Patents

Abstract

【課題】抵抗素子と電力用半導体素子とを内蔵する半導体装置において、実装面積を小さくすることが可能な技術を提供することにある。【解決手段】半導体装置は、第１電極と第２電極とを有する電力用半導体素子が形成された半導体チップと、抵抗素子と、前記半導体チップと前記抵抗素子とを封止する封止体と、前記第1電極に接続された第１外部端子と、前記第２電極に、前記抵抗素子を介して、接続された第２外部端子と、を含む。前記抵抗素子に流れる電流の方向は、前記半導体チップの裏面に対して垂直な方向である。【選択図】図２

Description

本開示は、半導体装置に関し、特に、抵抗素子を内蔵するパワーデバイス等の半導体装置に適用可能である。

半導体装置の１つとして、モーター駆動やバッテリの充放電を制御するための、電力用の半導体素子(パワーデバイス)がある。電力用の半導体素子としては、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、バイポーラトランジスタ、サイリスタ、トライアックなどがある。電力用の半導体素子を用いる電子装置（以下、電子システムともいう）は、状態の制御や監視、システム保護などの目的で、パワーデバイスに流れる電流値を検出用の抵抗素子でモニタすることが行われる。

たとえば、特開２０１２−２２６４１０号公報（特許文献１）は、バッテリの充電電流及び放電電流を電流検出用素子であるシャント抵抗によって検出する例を開示する。

特開２０１２−２２６４１０号公報

本発明者らは、抵抗素子と電力用半導体素子とを１つのパッケージに内蔵させた半導体装置を検討した。その結果、抵抗素子の実装面積の小型化が必要であることが分かった。また、抵抗素子の低抵抗化や高放熱化が必要であることも分かった。

本開示の課題は、抵抗素子と電力用半導体素子とを内蔵する半導体装置において、実装面積を小さくすることが可能な技術を提供することにある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、半導体装置は、第１電極と第２電極とを有する電力用半導体素子が形成された半導体チップと、抵抗素子と、前記半導体チップと前記抵抗素子とを封止する封止体と、前記第1電極に接続された第１外部端子と、前記第２電極に、前記抵抗素子を介して、接続された第２外部端子と、を含む。前記抵抗素子に流れる電流の方向は、前記半導体チップの裏面に対して垂直な方向である。

上記半導体装置によれば、実装面積を小さくすることができる。

実施例１に係る半導体装置の透視的な平面図である。 図１のＡ−Ａ’線に沿った半導体装置の断面図である。 図１に示すソース板状導電部材を取り除いた状態の半導体装置の平面図である。 図１の半導体装置の回路図である。 抵抗素子の効果を説明する図である。 比較例１に係るパワーＭＯＳＦＥＴを内蔵する半導体装置と抵抗素子とを説明する図である。 比較例２に係る半導体装置を説明する図である。 実施例２に係る半導体装置の透視的な平面図である。 図８のＡ−Ａ’線に沿った半導体装置の断面図である。 実施例３に係る半導体装置の透視的な平面図である。 図１０のＡ−Ａ’線に沿った半導体装置の断面図である。 図１０に示すソース板状導電部材を取り除いた状態の半導体装置の平面図である。 実施例４に係る抵抗素子を説明する斜視図である。 実施例５に係る半導体装置の平面図である。 実施例５に係る半導体装置の斜視図である。 バッテリ制御装置を有する電子システムを示す図である。 モーター制御システムを示す図である。

以下、実施例、比較例および応用例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

なお、以下の説明では、電力用の半導体素子として、パワーＭＯＳＦＥＴを例として説明するが、それに限定されない。電力用の半導体素子は、ＩＧＢＴ、パワーバイポーラトランジスタ、ＳｉＣ（炭化ケイ素）ＭＯＳＦＥＴ、トライアック、サイリスタ、ダイオード等でもよい。

図１は、実施例１に係る半導体装置の透視的な平面図である。図２は、図１のＡ−Ａ’線に沿った半導体装置の断面図である。図３は、図１に示すソース板状導電部材５を取り除いた状態の半導体装置の平面図である。図４は、図１の半導体装置の回路図である。図５は、抵抗素子の効果を説明する図である。以下、図１〜図５を用いて、半導体装置１の構成を説明する。

半導体装置１は、タブ露出型の半導体装置の一例として、矩形の平面形状を成す封止体４の下面において、チップ搭載部（ＴＡＢ）および複数の外部リード（ＴＧ、ＴＳ、ＫＥ１、ＫＥ２）が露出する半導体パッケージに適用した実施形態について説明する。封止体（樹脂体）４は例えば、エポキシ系の熱硬化性樹脂を用いることができる。

半導体装置１は、電流検出用のシャント抵抗としての抵抗素子２と、電力用半導体素子としてのパワーＭＯＳＦＥＴ３、を含む。半導体装置１は、図１に示すように、Ｘ方向の長さＬ１は、たとえば、６．０ｍｍであり、Ｙ方向の長さＬ２は、たとえば、５．０ｍｍである。また、半導体装置１は、図２に示すように、高さＬ３は、たとえば、１．０ｍｍである。

パワーＭＯＳＦＥＴ３は、たとえば、Ｎチャネル型ＭＯＳＦＥＴであり、１つのシリコン単結晶の半導体チップに形成されている。パワーＭＯＳＦＥＴ３が形成された半導体チップにおいて、半導体チップの主面には、パワーＭＯＳＦＥＴ３のソース電極（第２電極）Ｓとゲート電極（第３電極）Ｇとが設けられており（図２、図３参照）、半導体チップの裏面には、パワーＭＯＳＦＥＴ３のドレイン電極（第１電極）Ｄが設けられている(図２参照)。パワーＭＯＳＦＥＴ３のドレイン電極Ｄが形成された半導体チップの裏面は、板状導体部材（第３板状導体部材）により構成され、チップ搭載部であるタブＴＡＢの主面の上に、はんだ等の金属材料（接続部材）７を介して電気的に接続されている。タブＴＡＢの裏面は、封止体４から露出されている。封止体４は、パワーＭＯＳＦＥＴ３が形成された半導体チップを封止している。これにより、タブＴＡＢの裏面はパワーＭＯＳＦＥＴ３のドレイン電極Ｄと接続され、半導体パッケージのドレイン端子（第１外部端子）ＴＤとして機能する(図２参照)。パワーＭＯＳＦＥＴ３のソース電極Ｓは、ソース板状導電部材（以下、ソースクリップという)５の裏面に、はんだ等の金属材料（接続部材）８を介して電気的に接続されている（図２参照）。パワーＭＯＳＦＥＴ３のゲート電極Ｇは、金属ワイヤ９を介して、リードとしてのゲート端子（第４外部端子）ＴＧに電気的に接続されている(図１参照)。

抵抗素子２は、ソース板状導電部材（第２板状導電部材、以下、ソースクリップという)５とリードとしてのソース端子（第２外部端子）ＴＳとの間に電気的に接続されている（図２参照）。ソース端子（ＴＳ）は、板状導電部材（第１板状導電部材）により構成されている。

抵抗素子２は、薄い板状に成形された抵抗材料が抵抗体として用いられ、平面視において、たとえば、矩形の形状にされている。なお、平面視における抵抗素子２の形状は、矩形に限定されるわけではなく、種々の形状とされてよい。抵抗素子２を構成する抵抗体は、ソース端子ＴＳを構成する金属板部材の主面（表面）に、重ねられるように設けられる（図１、図３参照）。抵抗素子２の抵抗値は、平面視における抵抗体の表面積によって制御されている。内蔵される抵抗素子２はソース端子ＴＳ上に位置しており、抵抗素子２の高さ（厚さ）形状はパワーＭＯＳＦＥＴ３の半導体チップの高さのように、薄い形状である。パワーＭＯＳＦＥＴ３の平面視における面積と比較して、抵抗素子２の平面視における面積は小さい（図３参照)。また、抵抗素子２または抵抗素子２を構成する抵抗体は、平面視において、ソース端子ＴＳおよびソースクリップ５と重なるように形成されている。ソース端子ＴＳは、ゲート端子ＴＧよりも平面視において面積が大きく、抵抗素子２または抵抗素子２を構成する抵抗体との接続面積も、ゲート端子ＴＧの面積よりも大きい。抵抗素子２または抵抗素子２を構成する抵抗体は、任意の断面での断面積よりも、平面視における平面積の方が大きくされている。

抵抗素子２を構成する抵抗体は、高精度に電流を検出するためには、抵抗体の抵抗値精度も重要であるが、抵抗体の温度係数が小さいことが重要である。通常の銅の温度係数は、３．９×１０^-３／℃程度であり、温度が１００℃変化すると抵抗値は約３９％増加する。同じ電流に対する検出値も＋３９％になってしまう。抵抗素子２は、その様な温度係数の大きな抵抗材料では無く、温度係数が１００〜２００ｐｐｍ／℃位以下のものをさす。抵抗材料として、たとえば、マンガニン等の低抵抗材料を利用することが可能であり、このとき、抵抗素子２の抵抗値は、たとえば、０．１ｍオーム程度とすることが可能である。

半導体装置１には、さらに、リードとしての２つのケルビン端子ＫＥ１、ＫＥ２が設けられている。ケルビン端子（第３外部端子）ＫＥ１は、図示されないが、ソース板状導電部材（以下、ソースクリップという)５のケルビン端子の接続領域５ＫＥに、はんだ等の金属材料からなる接続部材を介して電気的に接続されている。一方、ケルビン端子ＫＥ２は、ソース端子ＴＳに接続される（図３参照）。これにより、ケルビン端子ＫＥ１、ＫＥ２は、図４に示すように、抵抗素子２の両端に接続される。つまり、ケルビン端子ＫＥ１はパワーＭＯＳＦＥＴ３のソース電極Ｓと抵抗素子２との間に接続される。ケルビン端子ＫＥ２は半導体装置１のソース端子ＴＳと抵抗素子２との間に接続される。したがって、ケルビン端子ＫＥ１とケルビン端子ＫＥ２と間の電位、または、ケルビン端子ＫＥ１とソース端子ＴＳとの間の電位を測定することにより、抵抗素子２に流れる電流を高精度に測定することが可能になる。つまり、ケルビン端子ＫＥ１、ＫＥ２は、測定端子として機能する。

抵抗素子２は、電力用半導体素子の主電流経路に直列に挿入される。電力用半導体素子の主電流経路に流れる電流によって抵抗素子２の両端に発生する電圧を、ケルビン端子ＫＥ１、ＫＥ２を用いて測定することで、電力用半導体素子の主電流経路に流れる電流を検出することができる。抵抗素子２に流れる電流の方向は、パワーＭＯＳＦＥＴ３が形成された半導体チップの表面また裏面に対して垂直な方向である。

電力用半導体素子の主電流経路は、パワーＭＯＳＦＥＴ３では、ソース電極Ｓとドレイン電極Ｄとの間のソース・ドレイン経路である。ＩＧＢＴやパワーバイポーラトランジスタでは、エミッタ電極とコレクタ電極との間の経路が主電流経路に対応する。ダイオードやサイリスタでは、カソード電極とアノード電極との間の経路が主電流経路に対応する。トライアックでは、電流の流れる第１端子と第２端子との間の経路が主電流経路に対応する。

ソースクリップの構成としては、以下が考えられる。
１）第１のソースクリップの構成：
抵抗素子２とソースクリップ５とを一体構造としたソースクリップ。
２）第２のソースクリップの構成：
抵抗素子２、ソースクリップ５およびソース端子ＴＳを一体構造としたソースクリップ。
３）第３のソースクリップの構成：
抵抗素子２、ソースクリップ５、ソース端子ＴＳ、および、ケルビン端子ＫＥ１、ＫＥ２を一体構造としたソースクリップ。

図５を参照し、パワーＭＯＳＦＥＴ３がオン状態になると、抵抗素子２には、矢印で示すような電流Ｉが、断面図の上下方向に流れる。抵抗素子２に流れる電流の方向は、パワーＭＯＳＦＥＴ３が形成された半導体チップの表面または裏面に対して垂直な方向である。または、抵抗素子２に流れる電流の方向は、回路基板１０の表面に対して、垂直な方向である。抵抗素子２がパワーＭＯＳＦＥＴ３の半導体チップのように薄く大きな面積でソース端子ＴＳ上に位置しているので、抵抗素子２での発熱がソース端子ＴＳおよび配線層１０ａを通して回路基板１０に効率良く放熱される。抵抗素子２の発熱は、主に、回路基板１０側へ放熱されるので、回路基板１０にくらべて熱抵抗の大きい横方向への放熱は少なくできるので、パワーＭＯＳＦＥＴ３の半導体チップに影響する放熱は少なく出来る。

抵抗素子２およびソースクリップ５を一体構造としたソースクリップの状態（第１のソースクリップの構成）では、抵抗素子２を低抵抗に作成することが容易である。したがって、抵抗素子２の低抵抗化により、抵抗素子２の発熱を下げられるので、半導体装置１の発熱も下げることができる。抵抗素子２、ソースクリップ５およびソース端子ＴＳを一体構造としたソースクリップ（第２のソースクリップの構成）では、半導体装置１のソース側(ソース端子ＴＳ)の浮遊抵抗を最小に出来る。

次に、比較例について説明する。

（比較例１）
図６は、比較例１に係るパワーＭＯＳＦＥＴを内蔵する半導体装置と抵抗素子とを説明する図である。図６（Ａ）は、パワーＭＯＳＦＥＴを内蔵する半導体装置と抵抗素子との平面図である。図６（Ｂ）は、パワーＭＯＳＦＥＴを内蔵する半導体装置と抵抗素子との断面図である。

パワーＭＯＳＦＥＴを内蔵する半導体装置３０は、シャント抵抗としての抵抗素子２が設けられていないこと以外は実施例１の半導体装置１と同じであり、詳しい説明は省略する。半導体装置３０の外形も、半導体装置１と同じであり、長さＬ１は、たとえば、６．０ｍｍであり、長さＬ２は、たとえば、５．０ｍｍであり、高さＬ３は、たとえば、１．０ｍｍである。なお、ソースクリップ５は、はんだ等の接続部材を介して、ソース端子ＴＳの上面に電気的に接続されている。

抵抗素子２３は、面実装型の抵抗素子であり、シャント抵抗に利用される。抵抗素子２３は、抵抗体２３ａと、抵抗体２３ａを挟むように設けられた２つの抵抗電極２３ｂ、２３ｃとを有する。抵抗電極２３ｃは、図示されないが、半導体装置３０のソース端子ＴＳに、回路基板１０の表面に形成した配線層を介して電気的に接続されている。

抵抗素子２３において、図６（Ａ）に示す長さＬ４ａは、たとえば、６．３５ｍｍであり、図６（Ａ）に示す長さＬ４ｂは、たとえば３．０５ｍｍであり、図６（Ｂ）に示す高さＬ４ｃは、たとえば、１．１５ｍｍである。抵抗素子２３において、抵抗値の制御は、抵抗体２３ａの長さＬ４ｄにより制御される。図６（Ａ）に示すように、抵抗素子２３の実装面積が大きいのがわかる。抵抗素子２３は、その構造に起因して、回路基板１０に対する熱抵抗が大きく、抵抗素子２３の抵抗体２３ａで発熱した熱ＨＥは抵抗電極２３ｂ、２３ｃの裏面から回路基板１０へ放熱される（図６（Ｂ）参照）。つまり、抵抗素子２３の発熱の回路基板１０への放熱が、実施例１の抵抗素子２と比較して、悪い。そのため、抵抗素子２３の消費電力が大きくなる。抵抗素子２３に流れる電流Ｉの方向は、図６（Ｂ）に示すように、実施例１の抵抗素子２と異なり、回路基板１０の上面と平行方向に流れる。

この例では、たとえば、パワーＭＯＳＦＥＴ３のオン抵抗は０．５２ｍオームであり、抵抗素子２３の抵抗値は０．５ｍオームである。パワーＭＯＳＦＥＴ３のオン抵抗と抵抗素子２３の抵抗値とは、ほぼ同等である。また、抵抗素子２３の消費電力は、パワーＭＯＳＦＥＴ３の消費電力とほぼ同等である。

(比較例２)
図７は、比較例２に係る半導体装置を説明する図である。比較例２は、比較例１に示されたような面実装型の抵抗素子２３を、パワーＭＯＳＦＥＴを有する半導体装置３０ａの内部に、比較的単純に内蔵させた構成例である。図７（Ａ）は、半導体装置の透過的な平面図である。図７（Ｂ）は、半導体装置の断面図である。図７（Ａ）および図７（Ｂ）において、パワーＭＯＳＦＥＴ３、ソースクリップ５、およびドレイン端子ＴＤ（タブＴＡＢ）の構成は、実施例１と同じであるので、説明は省略する。以下、実施例１および比較例１と異なる部分を主に説明する。

半導体装置３０ａは、抵抗素子２３の抵抗電極２３ｃと、ソースクリップ５とに接続される端子ＴＲＳを含む。ソースクリップ５は、はんだ等の接続部材２５を介して、端子ＴＲＳの上面に電気的に接続されている。また、抵抗素子２３の抵抗電極２３ｃは、はんだ等の接続部材２６を介して、端子ＴＲＳの上面に電気的に接続されている。抵抗素子２３の抵抗電極２３ｂは、はんだ等の接続部材２７を介して、ソース端子ＴＳの上面に電気的に接続されている。パワーＭＯＳＦＥＴ３のゲート電極Ｇは、金属ワイヤ９を介して、リードとしてのゲート端子ＴＧ１に電気的に接続されるが、抵抗素子２３の内蔵化の影響のため、ゲート端子ＴＧ１の長さは、実施例１のゲート端子ＴＧと比較して、長くなる。このため、長いゲート端子ＴＧ１に寄生する浮遊インダクタンスが増加するので、半導体装置３０ａ内のパワーＭＯＳＦＥＴ３のスイッチング特性に悪影響が生じる。

なお、半導体装置３０ａにおいて、長さＬ１ａは、たとえば、９．９ｍｍであり、長さＬ２は、たとえば、５．０ｍｍであり、高さＬ３ａは、たとえば、１．４ｍｍである。

半導体装置３０ａの高さＬ３ａを、半導体装置１の高さＬ３と同じ、１．０ｍｍと同等にすることを考えた場合、抵抗素子２３の高さ(厚さ)を薄くすればよい。しかし、この方法によると、半導体装置３０ａ内の抵抗素子２３の抵抗値が増加し、これにより半導体装置３０ａ内の抵抗素子２３の発熱が増加し、半導体装置３０ａの発熱も増加する。そのため、半導体装置３０ａに内蔵されたパワーＭＯＳＦＥＴ３の定格を下げて、半導体装置３０ａの発熱を低減させる必要がある。

実施例1によれば、以下の効果を得ることができる。

１）抵抗素子２をパワーＭＯＳＦＥＴ３の半導体チップの様な薄い形状として、抵抗素子２を半導体装置１のソース端子ＴＳの上に形成する。これにより、抵抗素子２とパワーＭＯＳＦＥＴ３とを内蔵する半導体装置１の実装面積を小さくすることができる。

２）抵抗素子２の抵抗値を、抵抗体の断面積ではなく、平面視における表面積によって制御するので、抵抗素子２の低抵抗化を実現できる。

３）抵抗素子２の発熱は、主に、回路基板１０へ放熱されるので、抵抗素子２を内蔵した半導体装置の低消費電力化を行うことが出来る。

４）抵抗素子２は低抵抗化されるので、抵抗素子２の発熱は少なくできる。これにより、抵抗素子２を内蔵した半導体装置１の発熱を減少させることができる。

５）半導体装置１に測定用端子（ＫＥ１，ＫＥ２）を設けるので、抵抗素子２の両端（ソース端子ＴＳとソースクリップ５との間）に発生する電圧を高精度に測定することができる。

図８は、実施例２に係る半導体装置の透視的な平面図である。図９は、図８のＡ−Ａ’線に沿った半導体装置の断面図である。実施例２は、実施例１に対して、抵抗素子２がソースクリップ５と一体構造にされている点が異なる。つまり、図９に示すように、抵抗素子２が、ソースクリップ５と抵抗下部電極２ｂとの間に挟まれるように設けられる。抵抗下部電極２ｂはソース端子ＴＳの上面にはんだ等の接続部材を介して電気的に接続されている。他の構成は、実施例１と同じであるので、説明は省略する。

実施例２において、半導体装置１ａの組立ては、抵抗素子２と抵抗下部電極２ｂとが設けられた一体構造のソースクリップ５（第４のソースクリップの構成）を、パワーＭＯＳＦＥＴ３の半導体チップとリードフレームに、はんだ等の接続部材７、８で電気的に接続する。なお、リートフレームには、ソース端子ＴＳと、ゲート端子ＴＧと、ケルビン端子ＫＥ１、ＫＥ２およびタブＴＡＢとが連結されて設けられている。

実施例２によれば、実施例１と同様な効果を得ることができる。

さらに、抵抗素子２とソースクリップ５とソース端子ＴＳの一体構造の抵抗体内蔵のソースクリップ（第２のソースクリップの構成）と比較して、抵抗素子２と抵抗下部電極２ｂとが設けられた一体構造のソースクリップ５（第４のソースクリップの構成）の製造は容易である。

抵抗素子２とソースクリップ５とソース端子ＴＳの一体構造の抵抗体内蔵のソースクリップと比較して、抵抗素子２と抵抗下部電極２ｂとが設けられた一体構造のソースクリップ５を用いた半導体装置の組立ては容易である。

実施例３の説明前に、発明者らにより検討された事項を説明する。

バッテリ制御基板において、比較例１に示すようなパワーＭＯＳＦＥＴ３を内蔵する半導体装置３０を２ケ並列に接続して使用する場合がある。このとき、電流検出用のシャント抵抗（２３）も２ケ並列に接続して使用する。実施例１または実施例２の半導体装置１、１ａは、シャント抵抗に用いる抵抗素子２の抵抗値は低抵抗化されており、上記のように、シャント抵抗に用いる抵抗素子２を２ケ並列に接続して使用する必要は無い。しかし、パワーＭＯＳＦＥＴ３は、２ケ並列接続させた値のオン抵抗Ｒｏｎが必要である。

したがって、パワーＭＯＳＦＥＴ３の２ｃｈｉｐ分を、１個の内蔵シャント抵抗で接続するのが一番効率的である。しかし、実施例１または実施例２の半導体装置１、１ａだけでは、内蔵する抵抗素子２の表面積がまだ小さく、接続抵抗が増加すると考えられる。実施例３では、上記の課題を解決する。

図１０は、実施例３に係る半導体装置の透視的な平面図である。図１１は、図１０のＡ−Ａ’線に沿った半導体装置の断面図である。図１２は、図１０に示すソース板状導電部材を取り除いた状態の半導体装置の平面図である。以下、実施例１および実施例２と異なる部分を主に説明する。実施例１および実施例２と同一の部分については、説明を省略する。

実施例３の半導体装置１ｂでは、実施例１および実施例２のパワーＭＯＳＦＥＴ３の２ケを並列接続させた値のオン抵抗Ｒｏｎを得るため、パワーＭＯＳＦＥＴ３ｂのＹ方向の長さを長くする。それにより、半導体装置１ｂのＹ方向の長さＬ２ｂは、たとえば、８．８ｍｍのようにされる（図１０参照）。なお、長さＬ１は、６．０ｍｍであり、高さＬ３は、１．０ｍｍであり、実施例１、実施例２と同一である（図１０、図１１参照）。

実施例３では、実施例１、実施例２の半導体装置（１、１ａ）に内蔵する抵抗素子（２）の表面積よりも、半導体装置１ｂに内蔵する抵抗素子（２ａ）の表面積を大きくする。そのため、ソース端子ＴＳｂは、平面視において、実施例１、実施例２の半導体装置（１、１ａ）のソース端子ＴＳと比較して、広い面積にされている（図１２参照）。

また、実施例１、実施例２の抵抗素子２は、低抵抗化が可能なマンガニン等の低抵抗材料を使用するが、実施例３では、抵抗素子２ａの抵抗材料として、クロメル等の高抵抗材料を使用して、抵抗素子２ａを構成する。

これにより、たとえば、バッテリ制御基板において、１つの半導体装置１ｂを用いるだけでよく、半導体装置の実装面積を、実施例１および実施例２の半導体装置（１、１ａ）を２ケ使った場合と比較して、少なくできる。

実施例１〜３では、抵抗素子とパワーＭＯＳＦＥＴとを内蔵する半導体装置（１、１ａ、１ｂ）について説明した。実施例４では、１つの抵抗素子（２ｄ）の構成を説明する。図１３は、実施例４に係る抵抗素子２ｄを説明する斜視図である。

図１３に示すように、抵抗素子２ｄは、上部電極５０と、抵抗体５１と、下部電極５２と、を含む。抵抗体５１の下面は下部電極５２の上面に電気的に接続され、抵抗体５１の上面は上部電極５０の一端５０１側の下面に電気的に接続される。下部電極５２の下面は、たとえば、はんだ等の接続部材６０を介して、回路基板１０に設けられた配線層１０ａに電気的に接続可能にされている。上部電極５０の他端５０２側の下面は、たとえば、はんだ等の接続部材７０を介して、回路基板１０に設けられた配線層１０ｂに電気的に接続可能にされている。上部電極５０の他端５０２側の下面と下部電極５２の下面とは、ほぼ同一の平面上に位置している。

実施例１の図５で説明されたと同様に、抵抗素子２ｄに流れる電流Ｉは、断面図の上下方向に、または、回路基板１０の表面に対して垂直方向に、流れる。

抵抗素子２ｄの高さＬＨは、たとえば、１．１５ｍｍであり、抵抗素子２ｄの幅ＬＷは、たとえば、３．１ｍｍである。抵抗素子２ｄの長さＬＬは、抵抗素子２ｄに要求される抵抗値に基づいて決定することができる。

抵抗体５１で発生した熱は、下部電極５２から回路基板１０側へ放熱させ、また、上部電極５０から回路基板１０側へ放熱させることが可能である。主に、下部電極５２からの放熱が、上部電極５０からの放熱より、良好である。

なお、抵抗素子２ｄをシャント抵抗として利用する場合において、高精度に抵抗素子２ｄにながれた電流をセンスするために上部電極５０もしくは、上部電極５０および下部電極５２の両方にセンス用端子を備えても良い。

実施例４によれば、以下の効果を得ることができる。

１）抵抗素子２ｄの発熱の回路基板１０への放熱を良くすることが出来る。

２）抵抗素子２ｄのサイズを小さくすることが出来る。

３）抵抗素子２ｄの長さＬＬを調整することで、低抵抗の抵抗素子２ｄの製造が容易になる。

実施例５は、実施例４の抵抗素子２ｄを、半導体装置のリードと一体化して設けた構成例である。実施例５では、電力用半導体素子（パワーＭＯＳＦＥＴ）のパッケージとして利用可能なＴＯ２５２型パッケージを例に用いて説明する。ただし、これに限定されるわけではなく、他のパッケージタイプの半導体装置にも適用可能である。

図１４は、実施例５に係る半導体装置の平面図である。図１５は、実施例５に係る半導体装置の斜視図である。図１４に示すように、半導体装置１ｃは、パワーＭＯＳＦＥＴの半導体チップ(不図示)が搭載され、パワーＭＯＳＦＥＴのドレイン電極が電気的に接続されるタブＴＡＢ(ドレイン端子ＴＤ)と、パワーＭＯＳＦＥＴのソース電極が電気的に接続されるソース端子(ソースリード)ＴＳと、パワーＭＯＳＦＥＴのゲート電極が電気的に接続されるゲート端子(ゲートリード)ＴＧと、を含む。ソース端子ＴＳの先端ＴＳａには、ソース端子ＴＳの先端ＴＳａら延在して設けられた、測定用端子としてのケルビン端子ＫＥが設けられている。封止体４は、パワーＭＯＳＦＥＴの半導体チップ、ゲート端子ＴＧの一部、ソース端子ＴＳの一部、タブＴＡＢ(ドレイン端子ＴＤ)の上面を覆うように、設けられる。タブＴＡＢ(ドレイン端子ＴＤ)の裏面は、封止体４から露出している。

図１５に示すように、ソース端子ＴＳの先端ＴＳａの裏面（下面）には、抵抗素子２ｄを構成する抵抗体５１が設けられる。ソース端子ＴＳの先端ＴＳａと抵抗体５１とは電気的に接続されており、ソース端子ＴＳの先端ＴＳａは抵抗素子２ｄの上部電極の機能を有する。抵抗体５１の裏面（下面）には、抵抗素子２ｄの下部電極（下部端子）５２が設けられる。抵抗体５１と下部電極５２とは電気的に接続されている。ソース端子ＴＳの先端ＴＳａには、ケルビン端子ＫＥが設けられている。ケルビン端子ＫＥの裏面、下部電極５２の裏面と、ゲート端子(ゲートリード)ＴＧの先端の裏面とは、同一の平面上に位置するようになっている。

これにより、抵抗体５１に発生する電位は、下部電極５２とケルビン端子ＫＥとの間の電位を計測することで検出することが可能である。

実施例５によれば、以下の効果を得ることができる。

１）シャント抵抗（抵抗素子２ｄ）とパワーＭＯＳＦＥＴを構成する半導体装置１ｃの実装サイズを小さくすることが出来る。

２）抵抗素子２ｄの抵抗体５１に発生した発熱は、下部電極５２を介して、回路基板へ効率よく放熱することができる。

３）抵抗素子２ｄの抵抗体５１に発生した発熱は、主に、回路基板へ効率よく放熱されるので、半導体装置１ｃのパワーＭＯＳＦＥＴが形成された半導体チップ側への熱の放熱は比較的少なくできる。これにより、半導体チップへの熱の影響を最小限にすることができる。

４）半導体装置１ｃの消費電力を小さくすることができる。

５）抵抗素子２ｄと一体化された半導体装置１ｃと回路基板の主電流経路のはんだ接続点は、４点（シャント抵抗の両端の２点と、半導体装置のドレイン端子とソース端子の２点（図６（Ｂ）参照））から２点（半導体装置１ｃのドレイン端子ＴＤと下部電極５２との２点（図２、図５参照））に低減することができる。これにより、回路基板の接続はんだの劣化による故障率が低減できる。

図１６および図１７を用いて、応用例を説明する。

図１６は、バッテリ制御装置を有する電子システムを示す図である。

図１６に示すように、電子システムＳＹＳ１は、電池であるバッテリＢＡＴと、バッテリＢＡＴの充放電を制御するバッテリ制御装置ＢＣＮＴと、バッテリＢＡＴにより駆動される電子装置ＥＤＥＶと、を有する。

バッテリ制御装置ＢＣＮＴは、バッテリＢＡＴの正側端子（＋）と電子装置ＥＤＥＶの電源側端子（ＶＤＤ）との間に設けられた温度フューズＦＵＳと、実施例３の半導体装置１ｂと、半導体装置１ｂに接続された制御回路ＣＮＴＩＣと、を含む。半導体装置１ｂのソース端子ＴＳｂはバッテリＢＡＴの負側端子（−）に接続され、半導体装置１ｂのドレイン端子ＴＤは電子装置ＥＤＥＶの接地側端子（ＶＳＳ）に接続される。制御回路ＣＮＴＩＣは、半導体装置１ｂのゲート端子ＴＧに接続された駆動端子ＤＶＲと、半導体装置１ｂのケルビン端子ＫＥ１に接続された電流検出端子ＩＤＥＴと、半導体装置１ｂのケルビン端子ＫＥ２に接続された接地端子ＧＮＤと、を有する。

制御回路ＣＮＴＩＣは、電流検出端子ＩＤＥＴと接地端子ＧＮＤとの間の電圧を測定することで、シャント抵抗である抵抗素子２ａの電圧を計測し、抵抗素子２ａに流れた電流を計測する。制御回路ＣＮＴＩＣは、計測された電流に基づいて、パワーＭＯＳＦＥＴ３ｂのゲート端子ＴＧを制御する。

実施例３で述べたように、電子システムＳＹＳ１では、抵抗素子２ａとパワーＭＯＳＦＥＴ３ｂとを内蔵する半導体装置１ｂを利用することで、電子システムＳＹＳ１における半導体装置１ｂの実装面積を低減できる。

図１７は、モーター制御システムを示す図である。なお、図１７において、図面の簡素化のため、駆動制御回路ＤＲＶＣと６つの半導体装置１のおのおののゲート端子ＴＧとの間の信号配線の一部が描かれていない。実際には、駆動制御回路ＤＲＶＣと６つの半導体装置１のおのおののゲート端子ＴＧとの間は、すべて信号配線が設けられている。また、実施例１の半導体装置１を適用した構成を例示的に説明するが、実施例２の半導体装置１ａ、実施例５の半導体装置１ｃも適用可能である。

図１７に示すように、モーター制御システムＳＹＳ２は、３相モーターＭと、３相モーターＭを駆動する駆動回路である６つの半導体装置１と、６つの半導体装置１のおのおののゲート端子ＴＧに駆動信号を供給する駆動制御回路ＤＲＶＣと、６つの半導体装置１のおのおののケルビン端子ＫＥ１に接続された電流検出回路ＩＤＥＣと、を有する。電流検出回路ＩＤＥＣは、６つの半導体装置１のおのおののケルビン端子ＫＥ１の電圧を計測して、６つの半導体装置１に内蔵された各ＭＯＳＦＥＴ３に流れる電流を計測する。これにより、６つの半導体装置１の駆動制御による３相モーターの回転制御や６つの半導体装置１の異常検出を行うことができる。この例では、実施例１の抵抗素子２を内蔵する半導体装置１を駆動回路に利用するので、駆動回路の実装面積を低減することが可能である。

次に、実施例１、実施例２で説明したソースクリップの一体構造の製造方法を説明する。

（抵抗体の製造方法）
まず、必要なサイズになる抵抗材料を選択し、選択した抵抗材料を圧延で伸ばして、高精度な厚さの薄板を作成する。

次に、作成した薄板を、必要な抵抗値が得られる表面積サイズとなるように、個辺に切断し、個辺の抵抗体を形成する。個辺への切断において、切断型によって切断を行う場合、切断サイズのバラツキが小さく、コストも安く出来る。ただし、切断後の抵抗バラツキは制御が難しい課題がある。薄板の製造時に、薄板の抵抗率データを取得し、取得した抵抗率データに基づいて、薄板を水流ジェットもしくはレーザーにより個辺へ切断するのが良い。抵抗率データを使用して切断するサイズの微調整をおこなって薄板を個辺化できるので、個辺化された抵抗体の抵抗精度を向上することできる。あるいは、個辺化された抵抗体の完成後に、２電流キャリブレーションを実施すれば、抵抗体の抵抗精度はそれ程問題とならない。

（ソースクリップの製造方法）
抵抗体とソースクリップ５の一体構造のソースクリップの製造方法は、通常の抵抗素子の製造方法と同じく、抵抗体とソースクリップ５とが電気溶接を用いて接続される。この場合、電気溶接用の治具を用い、ソースクリップ５側と抵抗体の下部電極とに、放熱性の良い大きな電極を介して電流を流す。抵抗体の発熱で、抵抗体とソースクリップ５と抵抗体の下部電極とを溶接する。

なお、抵抗素子の抵抗体での微小電圧を精度良く検出するためには、熱起電力差を無くす必要がある。このため、抵抗素子の抵抗体と検出する半導体装置等の端子までの金属層構成を同じにするのが良い。

抵抗体の上のソースクリップ５のケルビン端子用の接続領域５ＫＥをリードフレーム側のケルビン端子ＫＥ１にはんだ等により接続する時は、抵抗体の下部電極のリードフレーム側のケルビン端子ＫＥ１にもはんだ接続する。

ソース端子ＴＳをソースクリップ５と一体構造とする場合、抵抗体の下部電極は抵抗体に直接接続されているので、抵抗体の上部電極であるソースクリップ５のケルビン端子用の接続領域５ＫＥとリードフレーム側のケルビン端子ＫＥ１とを電気溶接で接続する。あるいは、ケルビン端子ＫＥ１を、ソースクリップ５のケルビン端子用の接続領域５ＫＥに先に接続して、ケルビン端子ＫＥ１とソースクリップ５とを一体構造で作成する。

ソース端子ＴＳをソースクリップ５と一体構造とする時も、ソース端子ＴＳに、リードフレーム側のケルビン端子ＫＥ１をはんだ接続するための端子を追加すれば、抵抗体の上下のケルビン端子をリードフレーム側のケルビン端子ＫＥ１にはんだを介して接続できる。これによれば、電圧検出の高精度化が可能であり、一体構造のソースクリップの作成が容易になり、製造コストも下がる。

抵抗体一体型のソースクリップを用いて半導体装置１を組立てる場合、通常のパワーＭＯＳＦＥＴの製造方法と同様に、パワーＭＯＳＦＥＴ３の半導体チップのソース電極Ｓ（ソースエリア）とリードフレームのソース端子ＴＳ上とに、インジェクタもしくは印刷を用いて、はんだを塗布して、ソースクリップ５をソース電極Ｓおよびソース端子ＴＳを覆うように搭載する。その後、リードフレーム、パワーＭＯＳＦＥＴ３の半導体チップおよびソースクリップ５をリフロー炉で加熱して、ソースクリップ５をソース端子ＴＳおよびパワーＭＯＳＦＥＴ３の半導体チップのソース電極Ｓにはんだ付けする。

ソース端子ＴＳまで一体成型したソースクリップを使用して半導体装置を組み立てる時は、少し工夫が必要になる。つまり、リードフレームを通常より少し延長して、ソース端子ＴＳ一体型のソース端子ＴＳ部分とかみ合わせ等を作って位置決め精度を良くする。モールド完成後にその部分を切断することで外部に露出するソース端子ＴＳを規定サイズにすることが可能である。

以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。

１：半導体装置
２：抵抗素子
３：パワーＭＯＳＦＥＴ（電力用半導体素子）
４：封止体（熱硬化性樹脂）
５：ソース板状導電部材（ソースクリップ）
７、８：接続部材（はんだ）
１０：回路基板
ＫＥ１、ＫＥ２：ケルビン端子（測定端子）
ＴＳ：ソース端子
ＴＧ：ゲート端子
ＴＤ：ドレイン端子
ＴＡＢ：タブ(チップ搭載部)
Ｓ：ソース電極
Ｇ：ゲート電極
Ｄ：ドレイン電極

Claims (18)

1. 第１電極と第２電極とを有する電力用半導体素子が形成された半導体チップと、
   抵抗素子と、
   前記半導体チップと前記抵抗素子とを封止する封止体と、
   前記第1電極に接続された第１外部端子と、
   前記第２電極に、前記抵抗素子を介して、接続された第２外部端子と、を含み、
   前記抵抗素子に流れる電流の方向は、前記半導体チップの裏面に対して垂直な方向である、
   半導体装置。
2. 請求項１の半導体装置において、
   前記抵抗素子は、平面視における平面積が、任意の断面での断面積よりも広い、半導体装置。
3. 請求項２の半導体装置において、
   前記抵抗素子の抵抗値は、平面視における前記平面積によって制御される、半導体装置。
4. 請求項２の半導体装置において、
   前記第２電極に電気的に接続された第３外部端子を有する、半導体装置。
5. 請求項４の半導体装置において、
   前記電力用半導体素子は、パワーＭＯＳＦＥＴを含み、
   前記第１電極は、前記パワーＭＯＳＦＥＴのドレイン電極であり、
   前記第２電極は、前記パワーＭＯＳＦＥＴのソース電極であり、
   前記パワーＭＯＳＦＥＴは、さらに、ゲート電極を含み、
   前記半導体装置は、さらに、前記ゲート電極に接続された第４外部端子を含む、半導体装置。
6. 請求項５の半導体装置において、
   前記第２外部端子は、第１板状導電部材を含み、
   前記抵抗素子は、平面視において、前記第１板状導電部材に重なるように配置される、半導体装置。
7. 請求項６の半導体装置において、
   前記抵抗素子と前記ソース電極との間に接続された第２板状導電部材を含み、
   前記抵抗素子は、平面視において、前記第１板状導電部材と前記第２板状導電部材とに重なるように設けられる、半導体装置。
8. 請求項７の半導体装置において、
   前記第３外部端子は、前記第２板状導電部材に接続され、前記第２板状導電部材を介して、前記ソース電極に接続される、半導体装置。
9. 請求項８の半導体装置において、
   前記抵抗素子は、前記第２板状導電部材と一体構造にされている、半導体装置。
10. 請求項９の半導体装置において、
    前記抵抗素子の下部に、前記抵抗素子の下部電極を有する、半導体装置。
11. 請求項８の半導体装置において、
    前記第１板状導電部材と前記抵抗素子とは、前記第２板状導電部材と一体構造にされている、半導体装置。
12. 請求項８の半導体装置において、
    前記第１板状導電部材、前記抵抗素子、および前記第３外部端子は、前記第２板状導電部材と一体構造にされている、半導体装置。
13. 一端と他端とを有する上部電極と、
    下部電極と、
    前記上部電極の前記一端の下面と前記下部電極の上面との間に設けられた抵抗体と、を含み、
    前記下部電極は、基板に接続可能にされた下面を有し、
    前記上部電極の前記他端の下面は、前記基板に接続可能にされている、
    抵抗素子。
14. 請求項１３の抵抗素子において、
    前記下部電極の前記下面と前記上部電極の前記他端の前記下面とは、同一の平面上に位置する、抵抗素子。
15. 請求項１３の抵抗素子において、
    前記抵抗体は、平面視における平面積が、任意の断面での断面積よりも広く、
    前記抵抗体の抵抗値は、平面視における前記平面積によって制御される、抵抗素子。
16. ドレイン電極と、ソース電極と、ゲート電極とを有する電力用半導体素子が形成された半導体チップと、
    前記半導体チップを封止する封止体と、
    前記ドレイン電極に接続されたドレイン端子と、
    前記ソース電極に接続されたソース端子と、
    前記ゲート電極に接続されたゲート端子と、
    前記ソース端子の先端に設けられた測定端子と、
    前記ソース端子の前記先端の裏面に設けられた抵抗体と、
    前記抵抗体の裏面に設けられた下部端子と、を含み、
    前記測定端子の裏面と前記下部端子の裏面とは、同一の平面上に位置する、
    半導体装置。
17. 請求項１６において、
    前記ドレイン端子は、前記封止体から露出している、半導体装置。
18. 請求項１６において、
    前記ゲート端子の先端の裏面は、前記測定端子の前記裏面および前記下部端子の前記裏面と、同一の平面上に位置する、半導体装置。

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