JP6245377B2 - 半導体装置及びバスバー - Google Patents

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Description

本発明は、半導体装置及びバスバーに関する。
ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＦＷＤ（Free Wheeling Diode）等を搭載した複数の半導体モジュールを並列に接続した半導体装置が広く用いられている。
このような半導体装置の半導体モジュールは、電気回路上では並列接続されるものの、構造上では電源からの配線距離が異なる場合がある。この場合、並列接続される半導体モジュール同士は、配線距離の差異のために、インダクタンスに差異が生じる。このため、半導体モジュールでは、ターンオフ時に高いサージ電圧が発生し、また、スイッチング波形の相違によりスイッチング損失にも差異が生じる。そこで、並列接続された一組の半導体モジュール同士をそれらの正側及び負側の端子がそれぞれ互いに向き合うように、平行に配置したバスバーに接続させた半導体装置が提案されている（例えば、特許文献１を参照）。
特開２００４−１３５４４４号公報
しかし、特許文献１の半導体装置では、バスバーに互いに向き合うように並列接続される一組の半導体モジュールを複数組接続する場合には、電源から一組の半導体モジュールまでの距離と、電源から他の一組の半導体モジュールまでの距離とが異なる。このように距離の差に応じてバスバーの抵抗にも差異が生じることから、各組の半導体モジュールにおける電流にも差異が生じてしまう。
本発明は、このような点を鑑みてなされたものであり、半導体モジュールに対する電流の差異が低減された半導体装置を提供することを目的とする。
本発明の一観点によれば、半導体素子と、外部に導出された主端子と、前記半導体素子と前記主端子とを接続する配線部とを有する複数の半導体モジュールと、一つの端子部と、前記主端子に接続される複数の取付部を有し、前記半導体モジュールを並列に接続する一以上のバスバーと、を備え、前記端子部とそれぞれの前記取付部との間の抵抗のうち、最も大きい抵抗が、前記配線部の抵抗の１０％以下であり、前記端子部とそれぞれの前記取付部との間のインダクタンスのうち、最も大きいインダクタンスが、前記配線部のインダクタンスの１０％以下である半導体装置が提供される。
また本発明の別の一観点によれば、一つの端子部と、複数の取付部とを有し、前記取付部で複数の半導体モジュールを並列に接続するバスバーであって、前記端子部とそれぞれの前記取付部との抵抗のうち、最も大きい抵抗と最も小さい抵抗との差が２５ｎΩ以下であり、前記半導体モジュールを並列に接続する他のバスバーが間隔１ｍｍ以下で並列に配置されている場合の前記端子部とそれぞれの前記取付部とのインダクタンスのうち、最も大きいインダクタンスと最も小さいインダクタンスとの差が２ｎＨ以下であるバスバーが提供される。
開示の技術によれば、半導体モジュールに印加される電流の差異が低減されて、半導体装置の特性の低下が抑制されるようになる。
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
第１の実施の形態の半導体装置を示す図である。 第１の実施の形態の半導体素子−ケース間の温度差及びパワーサイクル寿命を示すグラフである。 第２の実施の形態の半導体モジュールを示す図である。 第２の実施の形態の半導体装置を示す斜視図である。 第２の実施の形態のバスバーを示す図である。 第２の実施の形態において、半導体モジュールを並列に接続するバスバーを説明するための図である。 第２の実施の形態の半導体装置で構成される回路を示す図である。
以下、図面を参照して実施の形態について説明する。
［第１の実施の形態］
図１は、第１の実施の形態の半導体装置を示す図である。
半導体装置１０は、複数の半導体モジュール１，２と、複数の半導体モジュール１，２を電気的に並列に接続するバスバー３，４とを有する。なお、半導体装置１０では、２個以上の半導体モジュールをバスバー３，４により電気的に接続することが可能である。第１の実施の形態では、２個の半導体モジュール１，２を用いた場合について説明する。
半導体モジュール１は、半導体素子１ａと、外部に導出された主端子１ｂ，１ｄと、配線部１ｃ，１ｅとを有する。同様に、半導体モジュール２は、半導体素子２ａと、外部に導出された主端子２ｂ，２ｄと、配線部２ｃ，２ｅとを有する。
半導体素子１ａ，２ａは、例えば、パワー半導体である。具体的には、ＩＧＢＴ、ＦＷＤ、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等のいずれか１つ、または、複数により構成される。
主端子１ｂ，１ｄと、半導体素子１ａの主電極（図示を省略）とは、配線部１ｃ，１ｅにより電気的に接続されている。同様に、主端子２ｂ，２ｄと、半導体素子２ａの主電極（図示を省略）とも配線部２ｃ，２ｅにより電気的に接続されている。また、配線部１ｃ，１ｅ，２ｃ，２ｅは、それぞれ、抵抗Ｒｉ及びインダクタンスＬｉを有する。なお、配線部１ｃ，１ｅ，２ｃ，２ｅの抵抗Ｒｉは、半導体モジュール１，２の内部抵抗と呼称する場合があり、配線部１ｃ，１ｅ，２ｃ，２ｅのインダクタンスＬｉは、半導体モジュール１，２の内部インダクタンスと呼称する場合がある。
バスバー３は、取付部３ｂ１において、半導体モジュール１の主端子１ｂと接続し、取付部３ｂ２において、半導体モジュール２の主端子２ｂと接続する。バスバー４は取付部４ｂ１において、半導体モジュール１の主端子１ｄと接続し、取付部４ｂ２において、半導体モジュール２の主端子２ｄと接続する。そして、バスバー３の端子部３ａ及びバスバー４の端子部４ａが、図示しない外部電源に接続される。
ここで、バスバー３の端子部３ａと取付部３ｂ１との間は、流れる電流に対して抵抗Ｒｍ１及びインダクタンスＬｍ１が内在する。一方、バスバー３の端子部３ａと取付部３ｂ２との間の抵抗及びインダクタンスは、無視できるほど小さいものとする。すなわち、端子部３ａと、各取付部３ｂ１，３ｂ２との間の抵抗のうち、最も大きい抵抗は抵抗Ｒｍ１である。そして、端子部３ａと、各取付部３ｂ１、３ｂ２との間のインダクタンスのうち、最も大きいインダクタンスはインダクタンスＬｍ１である。
また、バスバー４の端子部４ａと取付部４ｂ１との間は、抵抗Ｒｍ２及びインダクタンスＬｍ２が内在する。そして、バスバー３と同様に、端子部４ａと、各取付部４ｂ１，４ｂ２との間の抵抗のうち、最も大きい抵抗は抵抗Ｒｍ２である。そして、端子部４ａと、各取付部４ｂ１、４ｂ２との間のインダクタンスのうち、最も大きいインダクタンスはインダクタンスＬｍ２である。
そして、第１の実施の形態においては、バスバー３，４の端子部３ａ，４ａと取付部３ｂ１，３ｂ２，４ｂ１，４ｂ２との間の抵抗のうち、最も大きい抵抗Ｒｍ１，Ｒｍ２は、半導体モジュール１，２の配線部１ｃ，１ｅ，２ｃ，２ｅの抵抗Ｒｉの１０％以下である。また、バスバー３，４の端子部３ａ，４ａと取付部３ｂ１，３ｂ２，４ｂ１，４ｂ２との間のインダクタンスのうち、最も大きいインダクタンスＬｍ１，Ｌｍ２は、半導体モジュール１，２の配線部１ｃ，１ｅ，２ｃ，２ｅのインダクタンスＬｉの１０％以下である。
次に、バスバー３，４の端子部３ａ，４ａに接続した外部電源から、半導体装置１０に電流を流した場合について説明する。
この際、半導体モジュール１の半導体素子１ａは、配線部１ｃ，１ｅの２つの抵抗Ｒｉと、バスバー３，４の抵抗Ｒｍ１，Ｒｍ２とを合わせた抵抗が接続されることになる。同様に、半導体素子１ａには、配線部１ｃ，１ｅの２つのインダクタンスＬｉと、バスバー３，４のインダクタンスＬｍ１，Ｌｍ２とを合わせたインダクタンスが接続されることになる。
他方、半導体モジュール２の半導体素子２ａは、配線部２ｃ，２ｅの２つの抵抗Ｒｉを合わせた抵抗が接続されることになる。そして、半導体素子２ａには、配線部２ｃ，２ｅの２つのインダクタンスＬｉを合わせたインダクタンスが接続されることになる。
すなわち、半導体装置１０にバスバー３，４の端子部３ａ，４ａから電流を印加すると、半導体モジュール１の抵抗は、半導体モジュール２よりも、抵抗Ｒｍ１と抵抗Ｒｍ２とを合わせた分が増加する。同様に、半導体モジュール１のインダクタンスは、半導体モジュール２よりも、インダクタンスＬｍ１とインダクタンスＬｍ２とを合わせた分が増加する。
特に、半導体モジュール１，２の抵抗ＲｉとインダクタンスＬｉとを低減させることができた場合には、バスバー３，４の抵抗Ｒｍ１，Ｒｍ２とインダクタンスＬｍ１，Ｌｍ２とによる影響が顕著になる。すなわち、半導体モジュール１では、上記の抵抗Ｒｍ１，Ｒｍ２及びインダクタンスＬｍ１，Ｌｍ２の増加分に応じて、流れる電流が半導体モジュール２の電流より小さくなる。ここで、仮に、半導体モジュール１，２を接続するバスバー３，４を並行に配置して、バスバー３，４のインダクタンスＬｍ１，Ｌｍ２による影響を低減できても、バスバー３，４の抵抗Ｒｍ１，Ｒｍ２の影響を低減することは困難である。このため、半導体モジュール１は、特にバスバー３，４の抵抗Ｒｍ１，Ｒｍ２の影響により、流れる電流が半導体モジュール２の電流より小さくなる。
そこで、第１の実施の形態の半導体装置１０では、抵抗Ｒｍ１，Ｒｍ２を抵抗Ｒｉの１０％以下とし、また、インダクタンスＬｍ１，Ｌｍ２をインダクタンスＬｉの１０％以下としている。このため、半導体装置１０では、バスバー３，４の抵抗Ｒｍ１，Ｒｍ２とインダクタンスＬｍ１，Ｌｍ２とによる影響が低減される。
次に、抵抗Ｒｍ１，Ｒｍ２（並びにインダクタンスＬｍ１，Ｌｍ２）の、抵抗Ｒｉ（並びにインダクタンスＬｉ）に対する比率に応じた、半導体素子−ケース間の温度差及びパワーサイクル寿命について説明する。
図２は、第１の実施の形態の半導体素子−ケース間の温度差及びパワーサイクル寿命を示すグラフである。
なお、図２（Ａ）において、横軸は半導体素子１ａと半導体素子２ａとの間の電流の差（％）を、縦軸は温度がより高くなる半導体モジュール２における半導体素子２ａとケースとの間の温度差△Ｔｊの相対値を示している。なお、縦軸は、半導体素子１ａと半導体素子２ａとの電流の差が０％（すなわち半導体素子１ａと半導体素子２ａとの電流の差がない）の場合の△Ｔｊを基準（１００％）としている。
また、図２（Ｂ）は、横軸は前述の△Ｔｊの相対値を、縦軸は半導体素子１ａに対する半導体素子２ａのパワーサイクル寿命（サイクル）の相対値を、それぞれ対数で示している。なお、縦軸は、半導体素子１ａと半導体素子２ａとの電流の差が０％の場合のパワーサイクル寿命を基準（１００％）としている。
また、図２（Ａ）の評価は以下のようにして行われる。
評価対象の半導体素子１ａ，２ａに対して電流を流し、この電流値を変化させることで、半導体素子１ａと半導体素子２ａとの間の電流の差とする。なお、半導体素子１ａ，２ａは定格電圧が１２００Ｖ、定格電流が１００Ａである。半導体素子１ａ，２ａに接続される電源は、電圧を６００Ｖ、周波数を１５ｋＨｚ、力率を０．９である。
次に、半導体素子１ａと半導体素子２ａとの間の電流の差の比率を、０％、５％、１０％、１５％、２０％として、半導体素子２ａに流れる電流を基準値（０％）から、５％、１０％、１５％、２０％増加させた場合の半導体素子２ａのケースとの間の温度差△Ｔｊを計測する。
図２（Ａ）のグラフによれば、半導体素子１ａと半導体素子２ａとの間の電流の差が増加するに従い、温度差△Ｔｊが増加していることが認められる。すなわち、半導体素子１ａと比較して、半導体素子２ａの温度が上昇することを示している。
なお、既述の通り、半導体装置１０において、バスバー３，４の抵抗Ｒｍ１，Ｒｍ２及びインダクタンスＬｍ１，Ｌｍ２を低減させると、半導体モジュール１と半導体モジュール２との間の電流の差を低減させることができる。すなわち、抵抗Ｒｍ１，Ｒｍ２（インダクタンスＬｍ１，Ｌｍ２）の、抵抗Ｒｉ（インダクタンスＬｉ）に対する比率が増加するにつれて、半導体素子１ａと半導体素子２ａとの間の電流の差が大きくなると言える。したがって、図２（Ａ）から、抵抗Ｒｍ１，Ｒｍ２（インダクタンスＬｍ１，Ｌｍ２）が増加するに連れて、温度差△Ｔｊが増加すると考えられる。
また、図２（Ａ）に示す各温度差△Ｔｊにおける半導体素子１ａのパワーサイクル寿命（サイクル）の評価を行った。
この評価結果を示す図２（Ｂ）のグラフによれば、温度差△Ｔｊが増加するに従い、半導体素子２ａのパワーサイクル寿命が低下することが認められる。なお、各温度差△Ｔｊは、図２（Ａ）に記載の半導体素子１ａと半導体素子２ａとの間の電流の差に対応するものである。すなわち、この評価結果は、半導体素子１ａと半導体素子２ａとの間の電流の差が増加するに従い、半導体素子２ａのパワーサイクル寿命が低下することを示している。
特に、半導体素子１ａと半導体素子２ａとの電流の差が１０％の場合では、この電流の差が０％の場合に対して、パワーサイクル寿命が約１／４（２３．９％）に低下している。また、この電流の差が１５％の場合では、電流差０％の場合に対して、パワーサイクル寿命が約１／８（１２．６％）に低下している。ここで、半導体素子２ａのパワーサイクル寿命については、半導体素子１ａの１／５程度までの低下が許容される。このため、半導体素子１ａと半導体素子２ａとの間の電流の差の比率を１０％以下にすればよい。
ここで、端子部３ａと端子部４ａとの間に電圧を印加し、半導体素子１ａに流れる電流をＩ１、半導体素子２ａに流れる電流をＩ２とした場合、以下の式（１）が成り立つ。
Ｉ２＝（（Ｒｍ１＋Ｒｍ２）／２Ｒｉ）＊Ｉ１・・・（１）
すなわち、半導体素子１ａと半導体素子２ａとの間の電流の差は、半導体モジュール１，２の配線部１ｃ，１ｅ，２ｃ，２ｅの抵抗の合計値２Ｒｉに対する、バスバー３とバスバー４との抵抗の合計値Ｒｍ１＋Ｒｍ２の比率と等しい。そのため、半導体素子１ａと半導体素子２ａとの電流の差を１０％以下にするためには、半導体モジュール１，２の配線部１ｃ，１ｅ，２ｃ，２ｅの抵抗（２Ｒｉ）に対して、バスバー３，４の抵抗（Ｒｍ１＋Ｒｍ２）を１０％以下にすればよい。
なお、式（１）に関しては、インダクタンスについても同様である。そのため、半導体素子１ａと半導体素子２ａとの電流の差を１０％以下にするためには、半導体モジュールの配線部のインダクタンス（２Ｌｉ）に対して、バスバー３，４のインダクタンス（Ｌｍ１＋Ｌｍ２）を１０％以下にすればよい。
また、半導体モジュール１，２の配線部１ｃ，１ｅ，２ｃ，２ｅの抵抗及びインダクタンスに対して、バスバー３とバスバー４との抵抗及びインダクタンスの差を５％以下にすれば、半導体素子２ａのパワーサイクル寿命を半導体素子１ａの約１／２にすることができるため、より好ましい。
上記のように本実施形態により、半導体装置１０の寿命の低下を抑制し、半導体装置の信頼性を改善することができる。
［第２の実施の形態］
第２の実施の形態では、第１の実施の形態の半導体装置についてより具体的に説明する。
図３は、第２の実施の形態の半導体モジュールの一例を示す図である。
なお、図３（Ａ）は、半導体モジュール５０に含まれる構成の側面図を、図３（Ｂ）は、半導体モジュール５０の斜視図を、図３（Ｃ）は、半導体モジュール５０の回路図をそれぞれ示している。
半導体モジュール５０は、図３（Ａ）に示されるように、半導体チップ５３ａ，５３ｂと、絶縁基板５２ａ，５２ｂと、導電ポスト５４と、プリント基板５５と、端子５６〜５９とを備えている。半導体チップ５３ａ，５３ｂは、ＩＧＢＴやパワーＭＯＳＦＥＴ、ＦＷＤ等のパワー半導体である。なお、図３（Ａ）では、絶縁基板５２ａ，５２ｂのそれぞれの上に一つの半導体チップ５３ａ，５３ｂのみを表示している。実際は、絶縁基板５２ａ，５２ｂのそれぞれのおもて面側の回路板上に、ＩＧＢＴ等のスイッチングデバイスとＦＷＤとを配置して、図３（Ｃ）に示される等価回路が構成されている。
絶縁基板５２ａ，５２ｂは、伝熱性の良いアルミナ等のセラミック板と、その表裏面に配置された銅等の導電性材料で構成される回路板と金属板とで構成されている。おもて面側の回路板には、所定の回路パターンが形成されている。絶縁基板５２ａ，５２ｂは、例えばＤＣＢ（Direct Copper Bonding）基板やＡＭＢ（Active Metal Blazing）基板等である。なお、図３（Ａ）に示す通り、絶縁基板５２ａ，５２ｂと半導体チップ５３ａ，５３ｂの間に、放熱性を高める銅板５１ａ，５１ｂを配置しても良い。
プリント基板５５は、絶縁基板５２ａ，５２ｂの回路板に対向して配置されている。プリント基板５５は配線用の金属層を有する。
筒形状の導電ポスト５４は、一方がプリント基板５５の金属層に接続され、他方が半導体チップ５３ａ，５３ｂや、絶縁基板５２ａ，５２ｂの回路板に接続されている。
このように、半導体モジュール５０の配線部には、絶縁基板５１ａ，５１ｂ、プリント基板５５及び導電ポスト５４が用いられている。
従来の半導体モジュールにおいて、配線部にはボンディングワイヤがよく用いられている。しかしながら、細線であるボンディングワイヤによる接続では、配線部の抵抗やインダクタンスを低減することは困難である。
一方、第２の実施の形態に示すように、配線部に導電ポストやプリント基板を用いると、ボンディングワイヤに比べ配線の断面積を太くすることができ、配線部の抵抗やインダクタンスを低減することができる。また、プリント基板の両面に逆並列で金属層を配置することにより、さらに配線部のインダクタンスを低減することができる。
図３（Ｃ）の回路図に示されるように、半導体モジュール５０には、スイッチングデバイス（以下、単にトランジスタという）Ｑ１とＦＷＤ（以下、ダイオードという）Ｄ１の逆並列回路と、トランジスタＱ２とダイオードＤ２との逆並列回路とが、直列に接続されている。さらに、上記回路の配線は、内部抵抗Ｒ１，Ｒ２及び内部インダクタンスＬ１，Ｌ２をそれぞれ有する。
ここで、絶縁基板５２ａ，５２ｂ上に配置される半導体チップ５３ａ，５３ｂは、図３（Ｃ）に示すトランジスタＱ１，Ｑ２とダイオードＤ１，Ｄ２の逆並列回路を等価的に構成すればよい。このため、トランジスタＱ１，Ｑ２とダイオードＤ１，Ｄ２とは、どちらかあるいは双方が同定格の複数個の半導体チップを搭載するようにしてもよい。
半導体チップ５３ａの下面にはトランジスタＱ１のコレクタ電極が配置され、回路板を介して半導体モジュール５０のコレクタ端子Ｃ１である端子５６が接続されている。他方の半導体チップ５３ｂの裏面に配置されたトランジスタＱ２のコレクタ電極も、回路板を介してコレクタ／エミッタ端子Ｃ２／Ｅ１である端子５８が接続されている。また、半導体チップ５３ａ，５３ｂのおもて面には、トランジスタＱ１，Ｑ２のエミッタ電極及びゲート電極が配置され、それぞれ導電ポスト５４を介してプリント基板５５に接続される。このうちトランジスタＱ１のエミッタ電極は、導電ポスト５４やプリント基板５５を介して端子５８と接続され、トランジスタＱ２のエミッタ電極は導電ポストやプリント基板５５を介してエミッタ端子Ｅ２である端子５７に接続されている。
端子５６〜５８は、図３（Ｂ）に示すように半導体モジュール５０に２本ずつ対向して配置されている。また、半導体モジュール５０は端子５６〜５８以外に、先端が突起している４本の端子５９をさらに有している。これらの端子５９のうちの２本はハーフブリッジ回路のトランジスタＱ１，Ｑ２のゲート電極にゲート制御信号を供給するゲート端子Ｇ１，Ｇ２であり、プリント基板５５に接続されている。また、残りの２本は制御（補助）端子であって、トランジスタＱ１，Ｑ２のコレクタ−エミッタ間に流れる電流をセンシングするセンス信号を出力する検査端子（図３（Ｃ）では図示を省略）を構成している。すなわち、端子５６〜５８は半導体モジュール５０の主電流を流す主端子であり、端子５９は半導体モジュール５０を制御するための制御端子である。
半導体モジュール５０の各構成要素は、例えばエポキシ樹脂などの熱硬化性樹脂によってモールドされ、保護される。半導体モジュール５０は、全体として図３（Ｂ）に示すような直方体である。そして１０本の端子５６〜５９の端部が、半導体モジュール５０の上面から突出している。半導体モジュール５０の底面には、絶縁基板５２，５３の底面側の金属板に対応して、銅板５１ｃ，５１ｄがそれぞれ面一となるように配置されている。
次に、このような半導体モジュール５０により構成される半導体装置について、図４を用いて説明する。
図４は、第２の実施の形態の半導体装置を示す斜視図である。
なお、図４で示す半導体モジュール５０ａ〜５０ｅは半導体モジュール５０と同一の構成をなす。なお、半導体モジュール５０は、半導体モジュール５０ａ〜５０ｅの総称である。
半導体装置１００は、同じ向きに配置した５つの半導体モジュール５０ａ〜５０ｅを含む。
また、半導体装置１００は、各半導体モジュール５０ａ〜５０ｅの主端子である端子５６同士を電気的に接続するバスバー６０と、各半導体モジュール５０ａ〜５０ｅの主端子である端子５７同士を電気的に接続するバスバー７０と、各半導体モジュール５０ａ〜５０ｅの主端子である端子５８同士を電気的に接続するバスバー８０と、を有する。
バスバー６０，７０，８０は、丸孔６４，７４，８４が設けられた端子部６３（Ｐ端子）、端子部７３（Ｎ端子）、端子部８３（ＡＣ端子）をそれぞれ備える。端子部６３，７３，８３に、外部から電源が接続される。
図５は、第２の実施の形態のバスバーを示す図である。
なお、図５は、バスバー６０を例示しており、図５（Ａ）は、正面図を、図５（Ｂ）は、図５（Ａ）の反対側の裏面図を、図５（Ｃ）は、側面図を、図５（Ｄ）は、上面図をそれぞれ示している。
バスバー６０は、凸部６２を備える板部６１と、凸部６２の先端に設けられた端子部６３と、板部６１の下端側に設けられた複数の取付部６５とを有する。端子部６３には丸穴６４が設けられ、取付部６５には丸孔６６が設けられている。また、端子部６３と取付部６５は、板部６１に対して略直角に配置されている。
また、バスバー７０，８０も、凸部及び端子部の位置が図４に示したようにそれぞれ異なっているだけで、他の構成はバスバー６０と同様である。
そして、５つ並べられた半導体モジュール５０ａ〜５０ｅの端子５６を、バスバー６０の取付部６５の対応する丸孔６６にそれぞれ挿し通して突出させる。そして、丸孔６６から突出した端子５６が取付部６５にはんだ付けされ、バスバー６０と半導体モジュール５０ａ〜５０ｅが電気的に接続される。バスバー７０，８０も同様に半導体モジュール５０ａ〜５０ｅの端子５７，５８に接続され、半導体装置１００が構成される。
図６は、第２の実施の形態において、半導体モジュールを並列に接続するバスバーを説明するための図である。
バスバー６０の各半導体モジュール５０ａ〜５０ｅの間には、抵抗Ｒ１１，Ｒ１３，Ｒ１５，Ｒ１７及びインダクタンスＬ１１，Ｌ１３，Ｌ１５，Ｌ１７がそれぞれ内在している。また、バスバー６０の端子部６３は抵抗Ｒ１３と抵抗Ｒ１５との間に接続されており、端子部６３と半導体モジュール５０ｃとの取付部との間の抵抗及びインダクタンスは無視できるほど小さい。
また、バスバー７０にも、図示を省略するものの、同様に、各半導体モジュール５０の間には、抵抗及びインダクタンスがそれぞれ内在している。
なお、バスバー６０，７０は、例えば、銅合金等の導電性の材料が用いられる。また、バスバー６０，７０は、これらの抵抗及びインダクタンスができる限り小さくなるようなサイズ（長さ、高さ、厚さ）が選択される。
また、バスバー６０及びバスバー７０を、図４に示すように並行に配置することで、バスバー６０及びバスバー７０に内在するインダクタンスを低減することができる。
図７は、第２の実施の形態の半導体装置で構成される回路を示す図である。
半導体装置１００には、半導体モジュール５０ａ〜５０ｅが並列に接続されている。
半導体モジュール５０ａ〜５０ｅの各コレクタ端子Ｃ１がバスバー６０によりそれぞれ接続されている。半導体モジュール５０ａ〜５０ｅの各エミッタ端子Ｅ２がバスバー７０によりそれぞれ接続されている。さらに、各コレクタ／エミッタ端子Ｃ２／Ｅ１がバスバー８０によりそれぞれ接続されている。
バスバー６０には、既述の通り、半導体モジュール５０ａ〜５０ｅの各コレクタ端子Ｃ１間に抵抗Ｒ１１，Ｒ１３，Ｒ１５，Ｒ１７及びインダクタンスＬ１１，Ｌ１３，Ｌ１５，Ｌ１７がそれぞれ内在している。また、バスバー７０も、同様に、半導体モジュール５０ａ〜５０ｅのエミッタ端子Ｅ２間に抵抗Ｒ１２，Ｒ１４，Ｒ１６，Ｒ１８及びインダクタンスＬ１２，Ｌ１４，Ｌ１６，Ｌ１８がそれぞれ内在している。
上記回路構成において、各半導体モジュール５０ａ〜５０ｅに接続されるバスバー６０及びバスバー７０の、端子部（Ｎ端子、Ｐ端子）から各取付部までの抵抗及びインダクタンスについて、以下に述べる。
半導体モジュール５０ａに接続されるバスバーの抵抗はＲ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４であり、インダクタンスはＬ１１＋Ｌ１２＋Ｌ１３＋Ｌ１４である。
半導体モジュール５０ｂに接続されるバスバーの抵抗はＲ１３＋Ｒ１４であり、インダクタンスはＬ１３＋Ｌ１４である。
半導体モジュール５０ｃに接続されるバスバーの抵抗およびインダクタンスは無視できるほど小さい。
半導体モジュール５０ｄに接続されるバスバーの抵抗はＲ１５＋Ｒ１６であり、インダクタンスはＬ１５＋Ｌ１６である。
半導体モジュール５０ｅに接続されるバスバーの抵抗はＲ１５＋Ｒ１６＋Ｒ１７＋Ｒ１８であり、インダクタンスはＬ１５＋Ｌ１６＋Ｌ１７＋Ｌ１８である。
すなわち、各半導体モジュール５０ａ〜５０ｅの端子部とそれぞれの取付部との間の抵抗のうち、最も大きい抵抗は、Ｒ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４（半導体モジュール５０ａ）もしくはＲ１５＋Ｒ１６＋Ｒ１７＋Ｒ１８（半導体モジュール５０ｅ）のいずれかである。ここで、上記の最も大きい抵抗を、半導体モジュール５０の配線部の抵抗Ｒ１＋Ｒ２の１０％以下にする。これにより、各半導体モジュール５０ａ〜５０ｅに接続されるバスバーの端子部から取付部までのすべての抵抗が、半導体モジュール５０の配線部の抵抗の１０％以下になる。
また、各半導体モジュール５０ａ〜５０ｅの端子部とそれぞれの取付部との間のインダクタンスのうち、最も大きいインダクタンスは、Ｌ１１＋Ｌ１２＋Ｌ１３＋Ｌ１４（半導体モジュール５０ａ）もしくはＬ１５＋Ｌ１６＋Ｌ１７＋Ｌ１８（半導体モジュール５０ｅ）のいずれかである。そして、上記最も大きいインダクタンスを、半導体モジュール５０の配線部のインダクタンスＬ１＋Ｌ２の１０％以下にする。これにより、各半導体モジュール５０ａ〜５０ｅに接続されるバスバーの端子部から取付部までのすべてのインダクタンスが、半導体モジュール５０の配線部の抵抗の１０％以下になる。
これにより、第１の実施の形態と同様、各半導体モジュール５０ａ〜５０ｅに流れる電流の差を１０％以下にすることができる。このため、半導体装置１００の寿命の低下を抑制し、信頼性を改善することができる。
具体例として、配線部の抵抗が０．６ｍΩ、インダクタンスが１５ｎＨである半導体モジュール５０を、並列接続で用いる場合について示す。
この場合、バスバー６０の、端子部から最も抵抗及びインダクタンスの大きい取付部までの幅を４４ｍｍ、高さを３０ｍｍ、厚さを１ｍｍにし、並行に配置するバスバー７０との距離を１ｍｍにする。すると、バスバー６０の端子部から取付部までの抵抗は４８Ω、インダクタンスは２ｎＨとなる。
このようにすれば、端子部とそれぞれの取付部との抵抗のうち、最も大きい抵抗と最も小さい抵抗との差は２５ｎΩ以下となる。また、最も大きいインダクタンスと最も小さいインダクタンスとの差は２ｎＨ以下となる。
これにより、バスバーの抵抗およびインダクタンスを、配線部の抵抗およびインダクタンスの１０％以下にすることができ、各半導体モジュールに流れる電流の差を１０％以下にすることができる。
さらに、上記バスバーの高さを６０ｍｍにすれば、バスバーの端子部から取付部までの抵抗は０．５９Ω、インダクタンスは１ｎＨとなる。
これにより、バスバーの抵抗およびインダクタンスを、配線部の抵抗およびインダクタンスの５％以下にすることができ、各半導体モジュールに流れる電流の差を５％以下にすることができるので、より好ましい。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
１，２ 半導体モジュール
１ａ，２ａ 半導体素子
１ｂ，１ｄ，２ｂ，２ｄ 主端子
１ｃ，１ｅ，２ｃ，２ｅ 配線部
３，４ バスバー
３ａ，４ａ 端子部
３ｂ１，３ｂ２，４ｂ１，４ｂ２ 取付部
１０ 半導体装置

Claims (8)

  1. 半導体素子と、外部に導出された主端子と、前記半導体素子と前記主端子とを接続する配線部とを有する複数の半導体モジュールと、
    一つの端子部と、前記主端子に接続される複数の取付部を有し、前記半導体モジュールを並列に接続する一以上のバスバーと、
    を備え、
    前記端子部とそれぞれの前記取付部との間の抵抗のうち、最も大きい抵抗が、前記配線部の抵抗の１０％以下であり、
    前記端子部とそれぞれの前記取付部との間のインダクタンスのうち、最も大きいインダクタンスが、前記配線部のインダクタンスの１０％以下である半導体装置。
  2. 前記端子部とそれぞれの前記取付部との間の抵抗のうち、最も大きい抵抗が、前記配線部の抵抗の５％以下であり、
    前記端子部とそれぞれの前記取付部との間のインダクタンスのうち、最も大きいインダクタンスが、前記配線部のインダクタンスの５％以下である、
    請求項１に記載の半導体装置。
  3. 前記配線部は、絶縁基板と、前記絶縁基板に対向するプリント基板と、前記プリント基板に接続された導電ポストとを有する、
    請求項１に記載の半導体装置。
  4. 前記主端子は、前記絶縁基板もしくは前記プリント基板に接続されている、
    請求項３に記載の半導体装置。
  5. 前記主端子は、第１主端子と第２主端子とを含み、
    前記バスバーは、前記第１主端子に接続される第１バスバーと、前記第２主端子に接続される第２バスバーを含み、
    前記第１バスバーと前記第２バスバーとが並行に配置されている、
    請求項１に記載の半導体装置。
  6. 前記第１バスバーと前記第２バスバーとの間隔が１ｍｍ以下である、
    請求項５に記載の半導体装置。
  7. 一つの端子部と、複数の取付部とを有し、前記取付部で複数の半導体モジュールを並列に接続するバスバーであって、
    前記端子部とそれぞれの前記取付部との抵抗のうち、最も大きい抵抗と最も小さい抵抗との差が２５ｎΩ以下であり、
    前記半導体モジュールを並列に接続する他のバスバーが間隔１ｍｍ以下で並列に配置されている場合の前記端子部とそれぞれの前記取付部とのインダクタンスのうち、最も大きいインダクタンスと最も小さいインダクタンスとの差が２ｎＨ以下であるバスバー。
  8. 前記半導体モジュールを並列に接続する他のバスバーが間隔１ｍｍ以下で並列に配置されている場合の前記端子部とそれぞれの前記取付部とのインダクタンスのうち、最も大きいインダクタンスと最も小さいインダクタンスとの差が１ｎＨ以下である、
    請求項７に記載のバスバー。
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