JP5880663B1 - 半導体装置 - Google Patents

Abstract

【課題】複数の半導体スイッチング素子が搭載されるフレームの平面サイズの増大を抑制し、且つ、良好な電気的特性を得ることが可能な半導体装置を提供する。【解決手段】第１及び第２のフレーム主面を有するフレームと、第１及び第２の基板主面を有し、第２の基板主面が第１のフレーム主面と対向するようにフレームと離間して配置された支持基板と、第１及び第２の半導体スイッチング素子が積層された構造をそれぞれ有し、第１の半導体スイッチング素子の側が第１のフレーム主面に対向し第２の半導体スイッチング素子の側が第２の基板主面と対向するように、第１のフレーム主面の異なるコーナー部にそれぞれ搭載された複数の半導体素子ユニットと、第１の基板主面に搭載された、第１の半導体スイッチング素子及び第２の半導体スイッチング素子の動作を制御する制御素子とを備える。【選択図】図１

Description

本発明は、複数の半導体スイッチング素子によって構成される半導体装置に関する。

半導体装置を構成する半導体スイッチング素子を積層することによって、複数の半導体スイッチング素子を搭載するフレームの平面サイズを抑制する方法が検討されている。例えば、４個の半導体スイッチング素子から構成されるＨ型ブリッジ回路について、半導体スイッチング素子を積層しつつ良好な放熱特性を得る方法が提案されている（例えば、特許文献１参照。）。

特許第４０６１５５１号公報

しかしながら、半導体スイッチング素子が搭載されるフレームの平面サイズの増大を抑制しつつ良好な電気的特性を得る方法についての検討は十分ではない。例えば、半導体装置を構成する半導体スイッチング素子の個数が４個を超える場合などに、特許文献１に記載の方法には良好な電気的特性を得るための最適なレイアウトが示されていない。

上記問題点に鑑み、本発明は、 複数の半導体スイッチング素子が搭載されるフレームの平面サイズの増大を抑制し、且つ、良好な電気的特性を得ることが可能な半導体装置を提供することを目的とする。

本発明の一態様によれば、（ア）互いに対向する第１のフレーム主面と第２のフレーム主面を有するフレームと、（イ）互いに対向する第１の基板主面と第２の基板主面を有し、第２の基板主面が第１のフレーム主面と対向するようにフレームと離間して配置された支持基板と、（ウ）第１の半導体スイッチング素子と第２の半導体スイッチング素子が積層された構造をそれぞれ有し、第１の半導体スイッチング素子の側が第１のフレーム主面に対向し第２の半導体スイッチング素子の側が第２の基板主面と対向するように、第１のフレーム主面の異なるコーナー部にそれぞれ搭載された複数の半導体素子ユニットと、（エ）第１の基板主面に搭載された、第１の半導体スイッチング素子及び第２の半導体スイッチング素子の動作を制御する制御素子とを備える半導体装置が提供される。

本発明によれば、複数の半導体スイッチング素子が搭載されるフレームの平面サイズの増大を抑制し、且つ、良好な電気的特性を得ることが可能な半導体装置を提供することができる。

本発明の実施形態に係る半導体装置の構造を示す模式的な側面図である。 本発明の実施形態に係る半導体装置の放熱板の例を示す模式図である。 本発明の実施形態に係る半導体装置の構造を示す模式的な平面図である。 比較例の半導体装置のレイアウトを示す模式図である。 本発明の実施形態に係る半導体装置の構造を示す模式的な側面図である。 本発明の実施形態に係る半導体装置の使用例を示す模式図である。 本発明の実施形態の変形例に係る半導体装置におけるスイッチング素子と外部端子との接続を示す模式図であり、図７（ａ）は側面図、図７（ｂ）は平面図である。

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。

本発明の実施形態に係る半導体装置１は、図１に示すように、互いに対向する第１のフレーム主面１１と第２のフレーム主面１２を有するフレーム１０と、互いに対向する第１の基板主面２１と第２の基板主面２２を有する支持基板２０とを備える。第２の基板主面２２が第１のフレーム主面１１と対向するようにして、支持基板２０がフレーム１０と離間して配置されている。フレーム１０と支持基板２０との間に、複数の半導体素子ユニット３０が第１のフレーム主面１１に搭載されている。

半導体素子ユニット３０は、第１の半導体スイッチング素子３１１と第２の半導体スイッチング素子３１２が積層された構造を有する。図１に示すように、半導体素子ユニット３０の第１の半導体スイッチング素子３１１の側が第１のフレーム主面１１に対向し、第２の半導体スイッチング素子３１２の側が第２の基板主面２２と対向している。そして、支持基板２０の第２の基板主面２２に形成された凸形状の支持部２２１によって、半導体素子ユニット３０が支持基板２０に支持されている。

半導体装置１は、支持基板２０の第１の基板主面２１に搭載された制御素子４０を更に備える。制御素子４０は、第１の半導体スイッチング素子３１１と第２の半導体スイッチング素子３１２の動作をそれぞれ制御する。

以下において、第１の半導体スイッチング素子３１１と第２の半導体スイッチング素子３１２を総称して「半導体スイッチング素子３１」という。半導体スイッチング素子３１は、外部からの制御信号によってオン・オフ状態が切り替わる自己消弧素子である。例えば、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラ（ＩＧＢＴ）、バイポーラトランジスタなどのトランジスタやサイリスタなどである。

以下では、半導体スイッチング素子３１が、ＭＯＳＦＥＴである場合を例示的に説明する。図１において、半導体スイッチング素子３１の第１の主電極（ドレイン電極）を符号Ｄ、第２の主電極（ソース電極）を符号Ｓ、制御端子（ゲート電極）を符号Ｇで示している（以下において同様。）。半導体スイッチング素子３１の一方の主面にドレイン電極Ｄが形成され、他方の主面にソース電極Ｓが形成されている。そして、ソース電極Ｓが形成された領域の残余の領域において、半導体スイッチング素子３１の主面にゲート電極Ｇが形成されている。

第１の半導体スイッチング素子３１１のドレイン電極Ｄは、第１のフレーム主面１１と電気的に接続している。例えば、導電性接着剤などによって、第１の半導体スイッチング素子３１１のドレイン電極Ｄが形成された主面を、第１のフレーム主面１１に接着する。フレーム１０の材料は、導電性を有する材料、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）などの金属材である。

第１の半導体スイッチング素子３１１のソース電極Ｓと、第２の半導体スイッチング素子３１２のドレイン電極Ｄとは、電気的に接続されている。例えば、図示を省略する導電性接着剤などによって、第１の半導体スイッチング素子３１１のソース電極Ｓが形成された主面と、第２の半導体スイッチング素子３１２のドレイン電極Ｄが形成された主面とを接着する。

なお、図２に示すように、第１の半導体スイッチング素子３１１と第２の半導体スイッチング素子３１２とを、導電性を有する放熱板３２を介して積層してもよい。これにより、放熱特性を向上することができると共に、第１の半導体スイッチング素子３１１上に第２の半導体スイッチング素子３１２を安定して固着することができる。放熱板３２は、例えば導電性接着剤によって第１の半導体スイッチング素子３１１と第２の半導体スイッチング素子３１２との間に固定される。これにより、第１の半導体スイッチング素子３１１のソース電極Ｓと第２の半導体スイッチング素子３１２のドレイン電極Ｄとが電気的に接続される。

半導体スイッチング素子３１のゲート電極Ｇは、第２の半導体スイッチング素子３１２に対向する主面に形成されている。このため、第１の半導体スイッチング素子３１１のゲート電極Ｇを露出させるために、第２の半導体スイッチング素子３１２の主面の面積が、第１の半導体スイッチング素子３１１の主面の面積よりも小さく設定されている。そして、第２の半導体スイッチング素子３１２と接する領域の残余の領域において、第１の半導体スイッチング素子３１１のゲート電極Ｇが配置されている。また、支持部２２１が接触している領域の残余の領域において、第２の基板主面２２に対向する主面に第２の半導体スイッチング素子３１２のゲート電極Ｇが配置されている。

半導体スイッチング素子３１のゲート電極Ｇと制御素子４０の信号出力端子Ｃとは、例えば図１に示すようにボンディングワイヤ４００によって、電気的に接続されている。これにより、制御素子４０から出力される制御信号によって、第１の半導体スイッチング素子３１１と第２の半導体スイッチング素子３１２の動作が制御される。例えば、第１の半導体スイッチング素子３１１と第２の半導体スイッチング素子３１２を交互にオン・オフ動作するように、第１の半導体スイッチング素子３１１と第２の半導体スイッチング素子３１２が制御素子４０によって制御される。

制御素子４０が搭載される支持基板２０の材料は、導電性材料であっても絶縁性材料であってもよい。良好な放熱特性を得るために、例えばＣｕやＡｌなどの金属材を支持基板２０に使用することが好ましい。ただし、支持基板２０に導電性材料を採用し、且つ制御素子４０と支持基板２０との間を電気的に絶縁する必要がある場合には、例えば絶縁性接着剤によって制御素子４０を支持基板２０に接着する。

支持部２２１は、例えば、支持基板２０の本体と一体成型される。なお、支持基板２０が導電性材料からなり、且つ支持基板２０と半導体素子ユニット３０とを電気的に接続したくない場合には、支持部２２１と半導体素子ユニット３０とを絶縁性接着剤によって接続する。或いは、支持部２２１と半導体素子ユニット３０との間に絶縁材を挟んでもよい。一方、支持基板２０と半導体素子ユニット３０とを電気的に接続する場合には、導電性接着剤によって支持部２２１と半導体素子ユニット３０とを接続する。これにより、例えば半導体素子ユニット３０と支持基板２０のＧＮＤを共通にできる。

半導体装置１では、第１のフレーム主面１１の外縁に沿って複数の外部端子５０が配置されている。半導体スイッチング素子３１や制御素子４０の電源端子や入出力端子が外部端子５０に電気的に接続されて、半導体装置１の外部からの電力供給や信号の入出力は外部端子５０を介して行われる。例えば、半導体スイッチング素子３１の出力端子と外部端子５０とが、リード線によって電気的に接続される。即ち、図１に示すように、第１の半導体スイッチング素子３１１のソース電極Ｓがリード線５０１を介して外部端子５０に電気的に接続され、第２の半導体スイッチング素子３１２のソース電極Ｓがリード線５０２を介して外部端子５０に電気的に接続される。

ところで、図１に示した半導体装置１は、制御素子４０の端子と外部端子５０とを電気的に接続する変換基板６０を更に備える。変換基板６０は、半導体素子ユニット３０の配置された領域の残余の領域において、第１のフレーム主面１１に搭載されている。変換基板６０の上面には内部リード６１が形成されており、制御素子４０の端子Ｔと内部リード６１がボンディングワイヤ４０１によって接続され、内部リード６１と外部端子５０がボンディングワイヤ４０２によって接続されている。変換基板６０をフレーム１０に搭載することにより、制御素子４０と外部端子５０とを接続するボンディングワイヤの長さを短くすることができる。これにより、例えばボンディングワイヤ同士が絡まったり、ボンディングワイヤに起因する短絡故障が生じたりする不具合を防止できる。

半導体装置１では、支持基板２０、半導体素子ユニット３０及び制御素子４０が、例えばエポキシ樹脂などの封止体７０によってモールド封止される。なお、フレーム１０の第２のフレーム主面１２を封止体７０の外部に露出させることが好ましい。これにより、放熱特性を向上させることができる。また、外部端子５０の一部は封止体７０の外部に露出されて、外部リードとして使用される。

図３に平面図を示した半導体装置１は、３つの半導体素子ユニット３０を備える。図３に示すように第１のフレーム主面１１は平面視で矩形状であり、第１のフレーム主面１１の３つのコーナー部に、第１の半導体素子ユニット３０１、第２の半導体素子ユニット３０２、及び第３の半導体素子ユニット３０３がそれぞれ搭載されている。なお、図３では、各素子の電極や端子、ボンディングワイヤなどの図示を省略している。

図３に示すように、第１のフレーム主面１１の外縁の四辺に沿って、複数の外部端子５０が配列されている。そして、第１のフレーム主面１１のコーナー部で隣接する２辺の一方の辺に配置された外部端子５０に第１の半導体スイッチング素子３１１の端子が電気的に接続され、他方の辺に配置された外部端子５０に第２の半導体スイッチング素子３１２の端子が電気的に接続されている。このように、第１の半導体スイッチング素子３１１からの出力と第２の半導体スイッチング素子３１２からの出力が、コーナー部の隣接する２辺に配置された外部端子５０に振り分けられている。このとき、コーナー部に近接して配置された外部端子５０に、半導体スイッチング素子３１の端子が電気的に接続される。これにより、半導体スイッチング素子３１から外部端子５０までの電気経路の距離を短くできる。このため、良好な電気的特性を得ることができる。なお、図３ではリード線５０１、５０２を１本だけ図示しているが、複数のリード線５０１、５０２をそれぞれ並列に接続してもよい。

上記のように第１のフレーム主面１１のコーナー部に半導体素子ユニット３０を配置することによって、半導体装置１では、第１の半導体スイッチング素子３１１と外部端子５０とを接続するリード線５０１の長さと、第２の半導体スイッチング素子３１２と外部端子５０を接続するリード線５０２の長さを、均等で且つ可能な限り短くできる。その結果、リード線に大電流を安定して流したり、信号遅延のばらつきが抑制されたりするなどの効果を奏する。

これに対し、例えば図４に示すように、３つ以上の半導体素子ユニット３０を第１のフレーム主面１１の外辺に沿って配列した場合には、コーナー部に配置されなかった半導体素子ユニット３０Ｂでは、第１の半導体スイッチング素子３１１から外部端子５０までの電気経路Ｒ１と第２の半導体スイッチング素子３１２から外部端子５０までの電気経路Ｒ２とで長さの違いが大きい。この場合、電気経路Ｒ１と電気経路Ｒ２の長さを同等にするために、電気経路の長さを長い方の電気経路に合わせる必要がある。更に、半導体素子ユニット３０Ｂにおいて電気経路の長さを長い方の電気経路に合わせた場合には、コーナー部に配置された半導体素子ユニット３０Ａ及び半導体素子ユニット３０Ｃと、半導体素子ユニット３０Ｂとで電気経路の長さに差が生じる。したがって、図４に示した半導体素子ユニット３０の配置では、電気的特性が低下する。

一方、半導体装置１によれば、半導体素子ユニット３０のそれぞれを第１のフレーム主面１１の異なるコーナー部に搭載し、且つ、コーナー部に隣接した外部端子５０に半導体素子ユニット３０を接続することによって、良好な電気的特性を得ることができる。

更に、半導体装置１では、半導体素子ユニット３０の動作を制御する制御素子４０が、支持基板２０を介して半導体素子ユニット３０の上方に配置されている。このため、それぞれの半導体素子ユニット３０と制御素子４０との距離を均等且つ短くできる。これにより、半導体装置１の電気的特性をより良好にすることができる。

なお、図３に示したレイアウト例では、第１のフレーム主面１１のコーナー部のうちの半導体素子ユニット３０の配置されていないコーナー部において、変換基板６０が第１のフレーム主面１１に搭載されている。即ち、半導体装置１では、矩形状のフレーム１０の四隅のうち３箇所に、半導体素子ユニット３０が配置されており、他の１箇所に変換基板６０が配置されている。

また、図１、図３に示した例では、変換基板６０の上方に位置する支持基板２０のコーナー部を斜めにカットして切欠きを設けている。そして、切欠きした部分からフレーム１０方向に延伸する支持部２２２の端部を変換基板６０の上面に接触させている。このように、支持基板２０のコーナー部の一部を下方に折り曲げるようにし、その先端を変換基板６０の上面に固着させることによって、支持基板２０が安定する。

ただし、第１のフレーム主面１１の４つのコーナー部のすべてに半導体素子ユニット３０を配置してもよい。矩形状の第１のフレーム主面１１を有する半導体装置１に含まれる半導体素子ユニット３０の個数は、半導体装置１の機能によって２個乃至４個が選択される。

図３に示した半導体装置１では、第１のフレーム主面１１の外縁の四辺に沿って、複数の外部端子５０が配列されている。したがって、半導体装置１のパッケージには、矩形状のフレーム１０の対向する辺から外部端子５０が外側に伸びる構造のパッケージなどを採用するが好ましい。これにより、半導体装置１を最適に小型化できる。例えば、半導体装置１に、ＱＦＰ（Quad Flat Package）タイプのパッケージなどを好適に使用できる。

なお、図１は、図３のＸ方向から見た側面図に相当する。半導体装置１の構造をより明確にするために、図３のＹ方向から見た側面図に相当する図面を図５に示す。

以上に説明したように、本発明の実施形態に係る半導体装置１では、半導体スイッチング素子３１を積層した半導体素子ユニット３０がフレーム１０のコーナー部に配置される。そして、コーナー部に近接して配置された外部端子５０に半導体素子ユニット３０を接続する。これにより、第１の半導体スイッチング素子３１１と外部端子５０までの電気経路の距離と、第２の半導体スイッチング素子３１２と外部端子５０までの電気経路の距離とを均等に、且つ短くできる。更に、半導体素子ユニット３０間での電気経路の長さのばらつきが低減される。その結果、半導体装置１によれば、半導体スイッチング素子３１が搭載されるフレーム１０の平面サイズの増大が抑制され、且つ、良好な電気的特性を得ることができる。半導体装置１では半導体素子ユニット３０と外部端子５０とを接続するリード線の長さを短くできるため、半導体素子ユニット３０から大電流を供給する場合などに、半導体装置１は特に好適に使用される。

半導体装置１は、例えば図６に示すように、三相モータ１００の制御装置として使用される。即ち、半導体装置１が半導体素子ユニット３０を３個有し、半導体素子ユニット３０のそれぞれが三相モータ１００の各相出力を制御する。

具体的には、第１の半導体スイッチング素子３１１と第２の半導体スイッチング素子３１２との接続点を半導体素子ユニット３０の出力端子として、この出力端子を三相モータ１００の各相に接続する。即ち、第１の半導体素子ユニット３０１の出力端子を三相モータ１００の第１の相回路１０１に接続し、第２の半導体素子ユニット３０２の出力端子を第２の相回路１０２に接続し、第３の半導体素子ユニット３０３の出力端子を第３の相回路１０３に接続する。そして、制御素子４０によって第１の半導体素子ユニット３０１、第２の半導体素子ユニット３０２及び第３の半導体素子ユニット３０３を制御することによって、三相モータ１００の動作を制御する。このとき、制御素子４０の制御によって、第１の半導体スイッチング素子３１１と第２の半導体スイッチング素子３１２は交互にオン・オフ動作する。

なお、半導体素子ユニット３０を４つ有する半導体装置１によって三相モータ１００の動作を制御してもよい。例えば、相回路にそれぞれ接続される３つの半導体素子ユニット３０とは別に、外部の電源電圧を所定の電源電圧に変換する半導体素子ユニット３０をフレーム１０に搭載する。このとき、４つの半導体素子ユニット３０を第１のフレーム主面１１のコーナー部にそれぞれ配置する。

＜変形例＞
上記に説明した半導体装置１では、半導体スイッチング素子３１の出力端子と外部端子５０とがリード線によって接続されている。これに対し、図７（ａ）、図７（ｂ）に示すように、半導体スイッチング素子３１の出力端子と外部端子５０とをクリップリードによって接続してもよい。「クリップリード」は板状の導電性材料からなり、屈曲させることができる。クリップリードの材料には、例えばＣｕやＡｌなどの金属材料が使用される。

図７（ａ）、図７（ｂ）は、第１の半導体スイッチング素子３１１のソース電極Ｓ（図示略）と外部端子５０とをクリップリード５１１を介して電気的に接続し、第２の半導体スイッチング素子３１２のソース電極Ｓ（図示略）と外部端子５０とをクリップリード５１２を介して電気的に接続した例である。

クリップリードはリード線よりも低抵抗である。このため、クリップリードを電気的接続に使用することによって、リード線を使用する場合に比べて、大電流を安定して流すことができる。また、電気経路のインピーダンス及びインダクタンスを低減することができる。

また、第１の半導体スイッチング素子３１１と第２の半導体スイッチング素子３１２との間にクリップリードの一方の端部を配置することにより、クリップリードを放熱板としても使用することができる。

上記では第１の半導体スイッチング素子３１１と外部端子５０との接続と、第２の半導体スイッチング素子３１２と外部端子５０との接続に、共にクリップリードを用いる例を示した。しかし、これらの接続の一方のみをクリップリードによって行い、他方の接続をリード線によって行ってもよい。

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

既に述べた実施形態の説明においては、半導体スイッチング素子３１がＭＯＳＦＥＴである例を示した。これに対し、半導体スイッチング素子３１が他のタイプのＦＥＴやＩＧＢＴ、バイポーラトランジスタなどであってもよい。或いは、半導体素子ユニット３０を上記のトランジスタを混在させて構成してもよい。

また、第１のフレーム主面１１が矩形状ではなく、他の形状の多角形であってもよい。この場合においても、コーナー部に半導体素子ユニット３０を配置することによって、良好な電気的特性を得ることができる。

このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１…半導体装置
１０…フレーム
２０…支持基板
３０…半導体素子ユニット
３２…放熱板
４０…制御素子
５０…外部端子
６０…変換基板
７０…封止体
２２１…支持部
３１１…第１の半導体スイッチング素子
３１２…第２の半導体スイッチング素子
５０１、５０２…リード線
５１１、５１２…クリップリード

Claims (11)

1. 互いに対向する第１のフレーム主面と第２のフレーム主面を有するフレームと、
   互いに対向する第１の基板主面と第２の基板主面を有し、前記第２の基板主面が前記第１のフレーム主面と対向するように前記フレームと離間して配置された支持基板と、
   第１の半導体スイッチング素子と第２の半導体スイッチング素子が積層された構造をそれぞれ有し、前記第１の半導体スイッチング素子の側が前記第１のフレーム主面に対向し前記第２の半導体スイッチング素子の側が前記第２の基板主面と対向するように、前記第１のフレーム主面の異なるコーナー部にそれぞれ搭載された複数の半導体素子ユニットと、
   前記第１の基板主面に搭載された、前記第１の半導体スイッチング素子及び前記第２の半導体スイッチング素子の動作を制御する制御素子と
   を備えることを特徴とする半導体装置。
2. 前記第１のフレーム主面の外縁に沿って複数の外部端子が配列され、前記コーナー部で隣接する２辺の一方の辺において前記コーナー部に近接して配置された前記外部端子に前記第１の半導体スイッチング素子の端子が電気的に接続され、他方の辺において前記コーナー部に近接して配置された前記外部端子に前記第２の半導体スイッチング素子の端子が電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第１のフレーム主面が平面視で矩形状であり、前記第１のフレーム主面の外縁の四辺に沿って前記外部端子が配列されていることを特徴とする請求項２に記載の半導体装置。
4. 前記第１の半導体スイッチング素子と前記第２の半導体スイッチング素子の少なくともいずれかが、リード線を介して前記外部端子と電気的に接続されていることを特徴とする請求項２又は３に記載の半導体装置。
5. 前記第１の半導体スイッチング素子と前記第２の半導体スイッチング素子の少なくともいずれかが、導電性を有する板状のクリップリードを介して前記外部端子と電気的に接続されていることを特徴とする請求項２又は３に記載の半導体装置。
6. 前記支持基板の前記第２の基板主面に形成された凸形状の支持部によって、前記半導体素子ユニットが前記支持基板に支持されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
7. 前記第１のフレーム主面のコーナー部のうちの前記半導体素子ユニットの配置されていないコーナー部に搭載された、前記制御素子の端子と前記外部端子との間を電気的に接続する内部リードが形成された変換基板を更に備えることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
8. 前記第１の半導体スイッチング素子と前記第２の半導体スイッチング素子とが、導電性を有する放熱板を介して積層されていることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
9. 前記支持基板、前記半導体素子ユニット及び前記制御素子が封止体によってモールド封止され、前記フレームの前記第２のフレーム主面が前記封止体の外部に露出していることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
10. 前記制御素子が、前記第１の半導体スイッチング素子と前記第２の半導体スイッチング素子を交互にオン・オフ動作するように制御することを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
11. 前記半導体素子ユニットを３個有し、前記半導体素子ユニットのそれぞれが三相モータの各相出力を制御することを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。

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