JP2010225952A - 半導体モジュール - Google Patents

半導体モジュール Download PDF

Info

Publication number
JP2010225952A
JP2010225952A JP2009073074A JP2009073074A JP2010225952A JP 2010225952 A JP2010225952 A JP 2010225952A JP 2009073074 A JP2009073074 A JP 2009073074A JP 2009073074 A JP2009073074 A JP 2009073074A JP 2010225952 A JP2010225952 A JP 2010225952A
Authority
JP
Japan
Prior art keywords
layer chip
semiconductor module
stacked
semiconductor
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009073074A
Other languages
English (en)
Inventor
Takashi Inoue
隆 井上
Masaki Kanazawa
正喜 金澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanken Electric Co Ltd
Original Assignee
Sanken Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanken Electric Co Ltd filed Critical Sanken Electric Co Ltd
Priority to JP2009073074A priority Critical patent/JP2010225952A/ja
Publication of JP2010225952A publication Critical patent/JP2010225952A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】複数の半導体チップを搭載し、小型化且つ高密度の半導体モジュールを提供する。

【解決手段】放熱性を有し、高熱伝導率をもつ銅、銅合金等で構成されるリードフレーム２上に、下層チップ１１と中間層チップ１２と上層チップ１３が積層された積層構造が一つまたは、複数搭載されている。 前記下層チップと前記中間層チップをパワー半導体素子により構成し、前記上層チップを制御回路素子または、センサ回路により構成している。

【選択図】図１

Description

本発明は、複数の半導体チップを搭載して構成される小型化の半導体モジュールに関する。
図６は従来のチップオンチップ方式の半導体装置を示す平面図である。支持板２１上に第１の半導体素子積層体２２と第２の半導体素子積層体２３と制御回路素子２４を構成している。第１の半導体素子積層体２２は第１のパワー半導体素子２５と第２のパワー半導体素子２６が順次積層固着されている。また、第２の半導体素子積層体２３は第３のパワー半導体素子２７と第４のパワー半導体素子２８が順次積層固着されている。これにより、例えば、冷陰極蛍光放電管、自動車のランプ等を駆動するために、Ｈ型ブリッジ回路を構成している。このような半導体装置が従来技術として知られている。
図６を構成する各部品（素子等）が支持板２１として、銅製のリードフレーム上に搭載され、パッケージ内に樹脂封止されて半導体モジュールが構成される。この半導体モジュールを小型化するためには、各部品を高密度に実装することが必要である。このために。例えば、特許文献１においては、リードフレーム上で部品（素子）を積層することにより高密度化をした半導体モジュールが記載されている。
再表２００５／０１８００１号公報
しかしながら、従来技術は、特許文献１に記載の構造において、パワー半導体素子は積層構造になっているが、制御回路素子は支持板の平面上に配置されているため、平面における小型化が配慮されていないという課題がある。
従って、平面上に適切に半導体素子を配置し小型化ができる高密度の半導体モジュールを得ることは困難であった。
上記の課題を解決するために、本発明は、以下に掲げる構成とした。本発明の半導体モジュールは、半導体素子が形成された下層チップ上に、半導体素子が形成された中間層チップが積層され、中間層チップ上に半導体素子が形成された上層チップが積層された積層構造が基板上に設置された構成を具備する半導体モジュールであって、前記下層チップと前記中間層チップをパワー半導体素子により構成し、前記上層チップを制御回路素子により構成したことを特徴とする。また、上層チップをセンサ回路素子により構成したことを特徴とする。また、１つ以上の前記積層構造が前記基板上に設置されたことを特徴とする。また、基板が放熱性を有することを特徴とする。
本発明は、以上のように構成されているので、ハーフブリッジ回路等の制御を行うことのできる小型化で高密度の半導体モジュールを得る効果を奏する。
本発明の実施例１に係る半導体モジュールを示す平面図である。 本発明の実施例１に係る半導体モジュールを示す断面図である。 本発明の実施例１に係る半導体モジュールの回路図である。 本発明の実施例２に係る半導体モジュールを示す平面図である。 本発明の実施例３に係る半導体モジュールを示す平面図である。 従来の半導体モジュールを示す平面図である。
以下、本発明の実施の形態について、詳細に説明する。この半導体モジュールにおいては、パワー半導体素子が積層され、これらの積層構造の上に制御回路素子が積層され配置される。
図１は、本発明の実施例１に係わる半導体モジュール１の構成の平面図であり、図２は、そのＩ−Ｉ方向における断面図である。実際にはこの構造の半導体モジュール１は、パッケージ内で樹脂封止されているが、図２では樹脂封止体４の記載は省略されている。
また、図３は本発明の実施例１に係わる半導体モジュール１の回路図である。すなわち、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）３１、３２、制御回路３３が含まれ、ＩＧＢＴ３１、３２を用いたハーフブリッジ回路が構成されている。ここでは、高熱伝導率をもつ銅、銅合金等の素材で構成されるリードフレーム（基板）２上に、ハイサイド（高電位側）のＩＧＢＴ３１を内蔵する下層チップ１１とローサイド（低電位側）のＩＧＢＴ３２を内蔵する中間層チップ１２が積層された積層構造が搭載されている。更に、この積層構造の上に、制御回路３３を内蔵する上層チップ１３が積層搭載される。なお、リードフレーム（基板）２と下層チップ１１との間、及び下層チップ１１と中間層チップ１２との間は互いにはんだ８によって接合されている。また、中間層チップ１２と上層チップ１３とは絶縁性接着材９によって接合されている。（図２参照）
リードフレーム２上に搭載されたこれらの各チップ間における電気的接続は、各チップの上面に形成された複数のパッド７間に接続されたボンディングワイヤ３（例えば３８μｍφの金線）によってなされ、上記の回路が構成される。ただし、図３における接続点Ａ（ＩＧＢＴ３１のエミッタとＩＧＢＴ３２のコレクタの接続点）におけるこれらの接続は、それぞれ下層チップ１１と中間層チップ１２間のはんだ８によって行われる。図３におけるＯＵＴ端子に接続されるパッドは、図１に示すリードフレーム２の一方の側面の外部リード６に接続され、ＩＧＢＴ３１のコレクタ（接続点Ｂ）はリードフレーム２の他方の側面の外部リード６に接続される。
また、この半導体モジュールの入出力は、チップ上のパッド７と、パッケージの外側に形成された複数の外部リード６とがボンディングワイヤ３で接続されることによって外部と接続される構成となっている。また、パッケージは図１における上下の両側に複数のリードが取り出され、図２におけるリードフレーム２の下面が露出した構成のＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）となっている。なお、リードフレーム２の四隅には、外部リード５が放熱のために放熱端子として直接接合されている。
このように
半導体モジュール１においては、下層チップ１１と中間層チップ１２の上面に更に上層チップ１３が搭載され、一つの積層体を構成している。
更に、パワー半導体素子は発熱が大きいため、この熱は、はんだ８を介して、高い熱伝導率をもつリードフレーム２の下面から放熱され、更に、リードフレーム１５の４隅の外部リード５を介して効率的に放熱される。また、モールド材を介してパッケージからも放熱される。
これに対し、特許文献１に記載の構造においては、パワー半導体素子のみが積層され、制御回路素子はその上に積層されていない。平面上での配置が考慮されていない。
従って、この半導体モジュール１においては、縦方向にチップを積層したために、平面上の配置（寸法）を小さくすることができる。また、この半導体モジュール１を高密度とすることもできる。
また、例えば、ＩＧＢＴを４個用いる構成として、例えば、フルブリッジ回路１個の構成を用いた場合には、図４にその平面図を示すように、ハイサイド側のＩＧＢＴを内蔵する下層チップ１１、１４上にそれぞれローサイド側のＩＧＢＴを内蔵する中間層チップ１２、１５が積層され、更に、制御回路素子として上層チップ１３、１６が積層された積層構造が横１列にリードフレーム２上に搭載配列される。樹脂封止体４の記載は省略している。
また、例えば、ＩＧＢＴを６個用いる構成として、例えば、ハーフブリッッジ回路３個とした場合や、フルブリッジ回路１個とハーフブリッジ１個の構成を用いた場合には、図５にその平面図を示すように、ハイサイド側のＩＧＢＴを内蔵する下層チップ１１、１４、１７上にそれぞれローサイド側のＩＧＢＴを内蔵する中間層チップ１２、１５、１８が積層され、更に、制御回路素子として、上層チップ１３、１６、１９が積層された積層構造が横１列にリードフレーム２上に搭載配列される。樹脂封止体４の記載は省略している。
また、三相モータ駆動回路としても利用することができる。
図４、図５の構成においても、制御回路素子が積層上端に接合されており、積層体数が可変するが、平面上に置かれる制御回路素子の面積分が小型化することができるという上記の点は同様である。
また、上記の例では、基板として銅製のリードフレームを用いた場合につき記載したが、これに限られるものではなく、例えば絶縁性のセラミック基板等を用いることも可能である。
また、上記の例では、上層チップとして制御回路素子を用いた場合につき記載したが、これに限られるものではなく、例えばセンサＩＣ、ホールＩＣ、熱検知素子等を用いることも可能である。
なお、上記の例では、ＩＧＢＴが形成されたチップを下層チップ及び中間層チップとした積層構造を用いた例につき記載したが、これに限られるものではない。例えば、パワーＭＯＳＦＥＴ、パワーダイオード等、他の半導体素子であって、特に大電流で駆動する素子が形成されたチップを同様に積層して用いることができることは明らかである。この場合、図３に示す回路構成以外の回路においても同様の構成とすることができる。
１、 半導体モジュール
２、 リードフレーム（基板）
３、 ボンディングワイヤ
４、 樹脂封止体
５、 外部リード（放熱端子）
６、 外部リード
７、 パッド
８、 はんだ
９、 絶縁接着材
１１、１４、１７、 下層チップ
１２、１５、１８、 中間層チップ
１３、１６、１９、 上層チップ
２１、 支持板
２２、 第１の半導体素子積層体
２３、 第２の半導体素子積層体
２４、 制御回路素子
２５、 第１のパワー半導体素子
２６、 第２のパワー半導体素子
２７、 第３のパワー半導体素子
２８、 第４のパワー半導体素子
３１、３２、 ＩＧＢＴ
３３、 制御回路（ＩＣ）

Claims (4)

  1. 半導体素子が形成された下層チップ上に、半導体素子が形成された中間層チップが積層され、中間層チップ上に半導体素子が形成された上層チップが積層された積層構造が基板上に設置された構成を具備する半導体モジュールであって、前記下層チップと前記中間層チップをパワー半導体素子により構成し、前記上層チップを制御回路素子により構成したことを特徴とする半導体モジュール。
  2. 前記上層チップをセンサ回路素子により構成したことを特徴とする請求項１に記載の半導体モジュール。
  3. １つ以上の前記積層構造が前記基板上に設置されたことを特徴とする請求項１または請求項２に記載の半導体モジュール。
  4. 前記基板が放熱性を有することを特徴とする請求項１乃至請求項３に記載の半導体モジュール。
JP2009073074A 2009-03-25 2009-03-25 半導体モジュール Pending JP2010225952A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009073074A JP2010225952A (ja) 2009-03-25 2009-03-25 半導体モジュール

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009073074A JP2010225952A (ja) 2009-03-25 2009-03-25 半導体モジュール

Publications (1)

Publication Number Publication Date
JP2010225952A true JP2010225952A (ja) 2010-10-07

Family

ID=43042805

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009073074A Pending JP2010225952A (ja) 2009-03-25 2009-03-25 半導体モジュール

Country Status (1)

Country Link
JP (1) JP2010225952A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5880664B1 (ja) * 2014-10-31 2016-03-09 サンケン電気株式会社 半導体装置
JP5880663B1 (ja) * 2014-10-31 2016-03-09 サンケン電気株式会社 半導体装置
JP2016100502A (ja) * 2014-11-25 2016-05-30 株式会社日立製作所 半導体装置
JP2020174151A (ja) * 2019-04-12 2020-10-22 三菱電機株式会社 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5880664B1 (ja) * 2014-10-31 2016-03-09 サンケン電気株式会社 半導体装置
JP5880663B1 (ja) * 2014-10-31 2016-03-09 サンケン電気株式会社 半導体装置
JP2016100502A (ja) * 2014-11-25 2016-05-30 株式会社日立製作所 半導体装置
JP2020174151A (ja) * 2019-04-12 2020-10-22 三菱電機株式会社 半導体装置
US10855274B2 (en) 2019-04-12 2020-12-01 Mitsubishi Electric Corporation Semiconductor device
JP7076398B2 (ja) 2019-04-12 2022-05-27 三菱電機株式会社 半導体装置

Similar Documents

Publication Publication Date Title
US7759778B2 (en) Leaded semiconductor power module with direct bonding and double sided cooling
JP4192396B2 (ja) 半導体スイッチングモジュ−ル及びそれを用いた半導体装置
KR101208332B1 (ko) 반도체 패키지용 클립 구조 및 이를 이용한 반도체 패키지
US8796831B2 (en) Complex semiconductor packages and methods of fabricating the same
WO2013172291A1 (ja) パワーモジュール半導体装置
US7095099B2 (en) Low profile package having multiple die
US9468087B1 (en) Power module with improved cooling and method for making
JP7159620B2 (ja) 半導体装置、冷却モジュール、電力変換装置及び電動車両
US9054040B2 (en) Multi-die package with separate inter-die interconnects
CN108735692B (zh) 半导体装置
US20120235293A1 (en) Semiconductor device including a base plate
US20240194566A1 (en) An electronic module including a semiconductor package disposed on an interposer layer
JP2005197435A (ja) 電力半導体装置
JP4061551B2 (ja) 半導体装置
JP2010225952A (ja) 半導体モジュール
JP2020065017A (ja) 半導体サブアセンブリー及び半導体パワーモジュール
JP2004221381A (ja) 半導体装置
WO2010084550A1 (ja) 半導体モジュール及びその制御方法
JP2013254810A (ja) 貫通端子付き金属基板およびそれを用いた表面実装デバイス
JP2016115727A (ja) 半導体装置
WO2020241239A1 (ja) 半導体装置
JP6371122B2 (ja) パワー半導体装置および樹脂封止型モータ
JP2022053401A (ja) 半導体モジュール
JP2004048084A (ja) 半導体パワーモジュール
JP6383265B2 (ja) 半導体装置