WO2013172291A1 - パワーモジュール半導体装置 - Google Patents
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Abstract
【課題】薄型で作ったSiCパワーモジュールの小型、軽量化可能なパワーモジュール半導体装置を提供する。 【解決手段】セラミック基板10と、セラミック基板10の表面上に配置された第1銅プレート層10aの第1パターンD(K4)と、第1パターンD(K4)上に配置された第1半導体デバイスQ4と、第1パターンD(K4)上に配置された第1柱状接続電極18oと、第1柱状接続電極18oに接続された出力端子Oとを備えるパワーモジュール半導体装置。
Description
本発明は、パワーモジュール半導体装置に関し、特に、小型、軽量化可能なパワーモジュール半導体装置に関する。
現在多くの研究機関において、シリコンカーバイド(SiC:Silicon Carbide)デバイスの研究開発が行われている。SiCパワーデバイスの特徴として、従来のSiパワーデバイスよりも優れた低オン抵抗、高速スイッチングおよび高温動作などを挙げることができる。
絶縁ゲートバイポーラトランジスタ(IGBT:Insulated Gate Bipolar
Transistor)などの従来のSiパワーデバイスでは、動作可能な温度範囲が150℃程度までである。
Transistor)などの従来のSiパワーデバイスでは、動作可能な温度範囲が150℃程度までである。
しかしながら、SiCパワーデバイスでは、理論的に、約600℃まで動作可能である。
従来のSiパワーモジュールでは、Siパワーデバイスのロスが相対的に大きく、発熱の問題から大きなパワーを出力することができない。大きなパワーを出力することができない分、パワーモジュールの熱抵抗は大きくても許容できるため、反りの影響を考慮してパワーモジュールを厚く形成しているが、そのためにパワーモジュールの小型化に限界があった。
SiCパワーモジュールでは、SiCデバイスのロスが相対的に小さいため、大電流を導通可能であり、かつ高温動作が容易となったが、それを許容するための薄型パワーモジュールの設計は必須である。
これらのSiCパワーデバイスのパッケージには、ケース型が採用されている。
一方、トランスファモールドによって樹脂封止された半導体装置についても開示されている(例えば、特許文献1参照。)。
また、ソース電極に対してワイヤボンディング技術を適用するSiCパワーデバイスの構造も開示されている(例えば、特許文献2参照。)。
従来のSiパワーモジュールでは、Siデバイスの規格化オン抵抗が大きいため、抵抗低減のためにチップサイズを大きくしなくてはならず、モジュール全体の面積も大きかった。そのため、モジュールの反りが起こりやすく、この反りを抑えるために、内蔵する基板が厚くなり、モジュール全体の厚さも設計上厚くなっていた。また、高温時にSiデバイスが熱暴走する性質から、高温動作は不可能であった。
SiCパワーモジュールでは、小型化の点で薄型パワーモジュールが求められている。SiCパワーモジュールでは、SiCデバイスのチップ面積が小さくなるために、熱抵抗が下がりにくく、また、高温動作も求められるため、薄型パワーモジュールの部材の反りが問題となる。
また、従来の半導体モジュールでは、内蔵する部材が多く、サイズ縮小が不十分であった。また、システムに実装するときに端子の配置が最適化されていないため、省スペース化できなかった。また、ボンディングワイヤと内蔵する部材間のショートを回避するために、上面板電極と基板間の厚みを大きくする必要があり、サイズ縮小が不十分であった。
本発明の目的は、薄型SiCパワーモジュールの小型、軽量化可能なパワーモジュール半導体装置を提供することにある。
上記目的を達成するための本発明の一態様によれば、セラミック基板と、前記セラミック基板の表面上に配置された第1銅プレート層の第1パターンと、前記第1パターン上に配置された第1半導体デバイスと、前記第1パターン上に配置された第1柱状接続電極と、前記第1柱状接続電極に接続された出力端子とを備えるパワーモジュール半導体装置が提供される。
本発明によれば、薄型SiCパワーモジュールの小型、軽量化可能なパワーモジュール半導体装置を提供することができる。
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[第1の実施の形態]
(半導体装置の構成)
第1の実施の形態に係るパワーモジュール半導体装置1であって、ツーインワンモジュール(2 in 1
Module)の模式的鳥瞰構成は、図1に示すように表される。
(半導体装置の構成)
第1の実施の形態に係るパワーモジュール半導体装置1であって、ツーインワンモジュール(2 in 1
Module)の模式的鳥瞰構成は、図1に示すように表される。
また、樹脂層12を形成前の模式的鳥瞰構成は、図2に示すように表される。
第1の実施の形態に係るパワーモジュール半導体装置1は、図1および図2に示すように、樹脂層12に被覆されたセラミック基板10の第1の辺に配置された正側電源入力端子Pおよび負側電源入力端子Nと、第1の辺に隣接する第2の辺に配置された信号端子群S1・G1・T1と、第1の辺に対向する第3の辺に配置された出力端子Oおよびサーミスタ接続端子B1・B2と、第2の辺に対向する第4の辺に配置された信号端子群S2・G2・T2とを備える。ここで、信号端子群S1・G1・T1は、図12に示す半導体デバイスQ1のソースセンス端子・ゲート信号端子・電流センス端子に対応し、信号端子群S2・G2・T2は、図12に示す半導体デバイスQ4のソースセンス端子・ゲート信号端子・電流センス端子に対応する。また、負側電源入力端子Nは、第1電源入力端子に対応し、正側電源入力端子Pは、第2電源入力端子に対応する。
また、第1の実施の形態に係るパワーモジュール半導体装置1に適用する上面板電極221・224の模式的平面パターン構成は、図3に示すように表される。
さらに、上面板電極221・224を形成前の模式的鳥瞰構成は、図4に示すように表される。
また、第1の実施の形態に係るパワーモジュール半導体装置1であって、ツーインワンモジュールの模式的平面パターン構成は、図5に示すように表され、図5のI-I線に沿う模式的断面構造は、図6に示すように表される。
また、第1の実施の形態に係るパワーモジュール半導体装置1であって、ツーインワンモジュールの模式的回路表現は、図12に示すように表される。
第1の実施の形態に係るパワーモジュール半導体装置1は、ツーインワンモジュールの構成を備える。すなわち、2個のMOSFETQ1・Q4が1つのモジュールに内蔵されている。
ツーインワンモジュールの片側には、一例として4チップ(MOSトランジスタ×3、ダイオード×1)搭載可能であり、それぞれのMOSFETQ1・Q4は、3個まで並列接続可能である。ここで、MOSFETQ1・Q4は例えば、約5mm×約5mmのサイズを有する。
第1の実施の形態に係るパワーモジュール半導体装置1は、図1~図6に示すように、SiC TPM(Transfer
mold Power Module)において、上面板電極221・224とセラミック基板10上の電極パターン(EP・D(K4))とを電気的に接続する柱状接続電極18o・18nの役割を兼用する負側電源入力端子N・出力端子Oを備える。負側電源入力端子N・出力端子Oはパワー端子として作用する。柱状接続電極18oには、図2に示すように、柱状延長電極25が接続されていても良い。
mold Power Module)において、上面板電極221・224とセラミック基板10上の電極パターン(EP・D(K4))とを電気的に接続する柱状接続電極18o・18nの役割を兼用する負側電源入力端子N・出力端子Oを備える。負側電源入力端子N・出力端子Oはパワー端子として作用する。柱状接続電極18oには、図2に示すように、柱状延長電極25が接続されていても良い。
第1の実施の形態に係るパワーモジュール半導体装置1は、図1~図6に示すように、信号端子群(G1・S1・T1)・(G4・S4・T4)若しくは正側電源入力端子P・負側電源入力端子N・出力端子Oのいずれかがパッケージモジュールの4辺の全辺(全側面)から出ている構造において、対向する辺の信号端子群(G1・S1・T1)・(G4・S4・T4)が互い違いに配置される。
また、第1の実施の形態に係るパワーモジュール半導体装置1において、上面板電極221・224は、図5に示すように、半導体デバイスのチップ上から延伸したボンディングワイヤの直上には覆い被さらないように配置される。
第1の実施の形態に係るパワーモジュール半導体装置1においては、上面板電極221・224とセラミック基板10上の電極パターン(EP・D(K4))とを電気的に接続する柱状接続電極18o・18nの役割を兼用する負側電源入力端子N・出力端子Oを備えることにより、部材点数を削減することができ、パワーモジュールサイズの縮小化し、パワーモジュールのパワー密度の向上化を図ることができる。その結果、製造コストの削減を図ることができる。
また、第1の実施の形態に係るパワーモジュール半導体装置1においては、対向する辺の信号端子群(G1・S1・T1)・(G4・S4・T4)が互い違いに配置されることにより、3相インバータを組む場合など、パワーモジュールを並列に並べた際、信号端子群(G1・S1・T1)・(G4・S4・T4)同士が当たらないため、パワーモジュールサイズの省スペース化を図ることができる。
また、第1の実施の形態に係るパワーモジュール半導体装置1においては、上面板電極221・224は、半導体デバイスのチップ上から延伸したボンディングワイヤの直上には覆い被さらないように配置されることにより、柱状接続電極18o・18n、柱状延長電極25、柱状電極201・204の設計がボンディングワイヤの存在に制限されなくなるため、上面板電極221・224が、半導体デバイスQ1・Q4のチップ上から延伸したボンディングワイヤの直上に配置される構造に比べ、柱状接続電極18o・18n、柱状延長電極25、柱状電極201・204の高さを相対的に薄く設定可能である。この結果、パワーモジュールを構成する部材の低コスト化を図ることができる。
第1の実施の形態に係るパワーモジュール半導体装置1においては、構成部材の数が低減化され、その結果としてチップ数を増加することができる。
各部材の接合構造の形成には、半田接合、金属粒子接合、固相拡散接合、液相拡散(TLP:Transient
Liquid Phase)接合などの技術を適用可能である。
Liquid Phase)接合などの技術を適用可能である。
例えば、金属粒子接合は、導電性粒子を含むペースト材料を焼成して形成される。ペースト材料の焼成温度は、例えば、約200~400℃である。導電性粒子は、金属微粒子であり、例えば、銀粒子、金粒子またはニッケルや銅粒子などである。例えば、金属微粒子として銀粒子を適用する場合、銀粒子の濃度は、例えば、約80質量%~約95質量%である。また、銀ナノ粒子の場合の平均粒径は、約10nm~約100nm程度である。
出力端子Oは、MOSFETQ1を介して正側電源入力端子Pに接続され、MOSFETQ4を介して負側電源入力端子Nに接続される。ここで、出力端子Oは、柱状接続電極18o・柱状延長電極25を兼用しており、負側電源入力端子Nは、柱状接続電極18nを兼用している。
正側電源入力端子Pは、柱状電極構造を備えず、直接第3パターンD(K1)に接続されている。ここで、正側電源入力端子Pも負側電源入力端子Nと同様に、柱状電極構造を兼用していても良い。
第1の実施の形態に係るパワーモジュール半導体装置1は、図1~図6に示すように、セラミック基板10と、セラミック基板10の表面上に配置された第1銅プレート層10aの第1パターンD(K4)と、第1パターンD(K4)上に配置された半導体デバイスQ4と、第1パターンD(K4)上に配置された第1柱状接続電極18oと、第1柱状接
続電極18oに接続された出力端子Oとを備える。
続電極18oに接続された出力端子Oとを備える。
また、第1銅プレート層10aの第2パターンEPと、第2パターンEP上に配置された第2柱状接続電極18nと、第2柱状接続電極18nに接続された負側電源入力端子Nとを備えていても良い。
また、第1柱状接続電極18oは、第1パターンD(K4)上に配置された柱状延長電極25を備えていても良い。特に、第1柱状接続電極18oが配置される第1パターンD(K4)部分は、幅が狭く形成されるため、抵抗値が上昇しやすい。この抵抗値は、半導体デバイスQ4のドレインと出力端子Oとの間に配置されるため、半導体デバイスQ4のドレインに接続される寄生直列抵抗および寄生直列インダクタンスとなる。第1パターンD(K4)上に柱状延長電極25を配置することにより、このような寄生直列抵抗および寄生直列インダクタンスを低減化することができる。
また、半導体デバイスQ4上に配置された第1柱状電極204を備えていても良い。
また、第1パターンD(K4)上に半導体デバイスQ4に隣接して配置された第1ダイオードD4を備えていても良い。
また、第1柱状電極204上に配置され、かつ第1ダイオードD4のアノード電極A4に接続された第1上面板電極221を備えていても良い。
また、第1銅プレート層10aの第3パターンD(K1)上に配置された半導体デバイスQ1を備えていても良い。
また、第3パターンD(K1)上に半導体デバイスQ1に隣接して配置された第2ダイオードD1を備えていても良い。
また、半導体デバイスQ1上に配置された第2柱状電極201を備えていても良い。
また、第2柱状電極201上に配置され、かつ第2ダイオードD1のアノード電極A1に接続された第2上面板電極224を備えていても良い。
第1上面板電極221および第2上面板電極224は、図2および図3に示すように、平面視で内側の角部に湾曲凹状のL字構造を有することが望ましい。ボンディングワイヤとの接触を回避しつつ、かつ電気的な抵抗を低減するためである。特に、図3に示すように、L字構造の角部と湾曲部との最小距離は、W1に設定されている。
また、第1の実施の形態に係るパワーモジュール半導体装置1は、第3パターンD(K1)に接続された正側電源入力端子Pを備えていても良い。
また、第1の実施の形態に係るパワーモジュール半導体装置1は、図5に示すように、セラミック基板10の第4辺に配置され、半導体デバイスQ4に第1ボンディングワイヤ群を介して接続された第1信号端子群(S4・G4・T4)と、セラミック基板10の第4辺に対向する第2辺に配置され、半導体デバイスQ1に第2ボンディングワイヤ群を介して接続された第2信号端子群(S1・G1・T1)とを備える。ここで、第1信号端子群(S4・G4・T4)と第2信号端子群(S1・G1・T1)は、互い違いに配置される。
また、第1信号端子群(S4・G4・T4)および第2信号端子群(S1・G1・T1)は、図2、図5および図6に示すように、L字構造を備えていても良い。
さらに、図2、図4および図5に示すように、セラミック基板10の厚み方向から見た平面視で、第1上面板電極221は、半導体デバイスQ4から延伸した第1ボンディングワイヤ群の直上には覆い被さらないように配置され、第2上面板電極224は、半導体デバイスQ1から延伸した第2ボンディングワイヤ群の直上には覆い被さらないように配置されている。
信号端子群(G1・S1・T1)・(G4・S4・T4)をL字に形成することによって、3チップのMOSトランジスタからのボンディングワイヤの配線を短距離でかつクロス配置無しで配置することが可能となり、さらに、上面板電極221・224は、半導体デバイスQ1・Q4のチップ上から延伸したボンディングワイヤの直上には覆い被さらないように配置可能となる。
また、図2、図5および図6に示すように、半導体デバイスQ4、第1ダイオードD4、第1上面板電極224および第1信号端子群(S4・G4・T4)と、半導体デバイスQ1、第2ダイオードD1、第2上面板電極224および第2信号端子群(S1・G1・T1)は、セラミック基板10の厚み方向から見た平面視で、セラミック基板10の中心に対して点対称に配置されていても良い。
また、図6に示すように、出力端子O、負側電源入力端子N、第1上面板電極221および第2上面板電極224は、面一に配置可能である。
第1の実施の形態に係るパワーモジュール半導体装置1であって、ツーインワンモジュールの模式的裏面外観構成は、図7に示すように表される。セラミック基板10の裏面上に配置される第2銅プレート層10bは、ヒートスプレッダとして機能する。
また、図5のII-II線に沿う模式的断面構造は、図8に示すように表される。
また、図5のII-II線に沿う変形例1に係る模式的断面構造は、図9に示すように表され、図5のII-II線に沿う変形例2に係る模式的断面構造は、図10に示すように表され、図5のII-II線に沿う変形例3に係る模式的断面構造は、図11に示すように表される。尚、図8~図11において、第2柱状接続電極18nは、例えば、半田層3a・3bを介して、第1上面板電極221・第1銅プレート層10a(第2パターンEP)に接続されている。
第1の実施の形態に係るパワーモジュール半導体装置1においては、負側電源入力端子N、出力端子O、正側電源入力端子Pの内、少なくともいずれか1つは折り曲げた構造を備えていても良い。ここで、図9~図11の例では、負側電源入力端子Nが折り曲げた構造を備えている。また、図8の例では、第2銅プレート層10bから図った負側電源入力端子Nの高さは、H1であるが、図9の例では、折り曲げた構造を採用することによって、第2銅プレート層10bから図った負側電源入力端子Nの高さは、H2>H1となされている。さらに、図10の例では、垂直方向に折り曲げた構造を備え、また、図11の例では、第1上面板電極221上に折り曲げた構造を備えることで、負側電源入力端子Nの省スペース化を図ることができる。
第1の実施の形態に係るパワーモジュール半導体装置1においては、上記の構成および図8~図11の端子構造により、各端子を浮かせて、放熱板からの沿面距離、空間距離を確保することができる。
第1銅プレート層10aの第1パターンD(K4)は、セラミック基板10の表面上に配置されている。半導体デバイスQ4は、第1パターンD(K4)上に配置されている。第2銅プレート層10bは、セラミック基板10の裏面上に配置されている。第1柱状電極204は、半導体デバイスQ4上に配置されている。樹脂層12は、セラミック基板10の表面上に、第1銅プレート層10a、半導体デバイスQ1・Q4、ダイオードD1・D4、上面板電極221・224、柱状電極201・204、柱状接続電極18o・18n、柱状延長電極25などを被覆し、セラミック基板10の裏面上に、第2銅プレート層10bを被覆して配置されている。
第1の実施の形態に係るパワーモジュール半導体装置1において、半導体デバイスQ1・Q4は、例えば、SiC MOSFETで形成され、ダイオードD1・4は、例えば、SiCショットキーバリアダイオード(SBD:Schottky Barrier
Diode)で形成されている。また、セラミック基板10上のサーミスタ接続端子B1・B2間には、サーミスタが接続され、第1の実施の形態に係るパワーモジュール半導体装置1の温度検出に利用される。
Diode)で形成されている。また、セラミック基板10上のサーミスタ接続端子B1・B2間には、サーミスタが接続され、第1の実施の形態に係るパワーモジュール半導体装置1の温度検出に利用される。
例えば、セラミック基板10は、Al2O3、AlN、SiN、AlSiC、若しくは少なくとも表面が絶縁性のSiCなどで形成されていても良い。
また、樹脂層12は、トランスファモールド樹脂で形成されていても良い。樹脂層12は、エポキシ系樹脂若しくはシリコーン系樹脂で形成されていても良い。
半導体デバイスQ1・Q4の複数のチップは、セラミック基板10の表面上に、セラミック基板10の厚み方向から見た平面視で離間した位置に配置され、樹脂層12により樹脂モールドされている。
また、柱状接続電極18o・18nは、CTEの値が相対的に小さい電極材料、例えば、CuMo、Cuなどで形成されていても良い。
上面板電極221・224部分は、CTEの値が相対的に小さい電極材料、例えば、CuMo、Cuなどで形成されていても良い。
ソース柱状電極201・204部分は、CTEの値が相対的に小さい電極材料、例えば、CuMo、Cuなどで形成されていても良い。
線熱膨張係数(CTE:Coefficient of Thermal Expansion)の値が同等である同じ大きさの材料を比較すると、発生応力は、ヤング率の値が大きい材料の方が大きくなる。このため、ヤング率×CTEの数値が、より小さい材料を選定することによって、発生応力の値の小さな部材を達成することができる。
CuMoは、このような利点を有している。また、CuMoは、Cuには劣るが、電気抵抗率も相対的に低い。
ここで、上面板電極221・224間の表面に沿った離隔距離は、沿面距離と呼ばれる。沿面距離の値は、例えば、約6mmである。
パワーモジュール半導体装置1の小型・軽量化のための第1の手段として、SiC MOSFETを使用して、チップを小型化することができる。SiC MOSFETでは、規格化オン抵抗がSi MOSFETの約1/10である。このため、同じオン抵抗を有するデバイスを比較すると、SiC MOSFETのチップ面積は、Si MOSFETの約1/10となる。
パワーモジュール半導体装置1の小型・軽量化のための第2の手段として、セラミック基板の薄型化を図ることができる。一般に使用されているセラミック基板としてAlNでは、曲げ強度が小さく、薄くすると割れてしまう。したがって、セラミック基板としてSiNを使用することが望ましい。SiNのメリットとして、曲げ強度が大きく、薄くしても割れにくいという特徴がある。一方、ディメリットとして、SiNは熱伝導率がAlNよりも悪く、CTEがAlNよりも大きい。ここで、具体的な数値例をあげると、AlNの曲げ強度は、約400GPaであるのに対して、SiNの曲げ強度は、約850GPaである。一方、SiNの熱伝導率は、約35W/mKであるのに対して、AlNの熱伝導率は、約170W/mKである。また、SiNのCTEは、約850ppm/℃であるのに対して、AlNのCTEは、約5.7ppm/℃である。
(半導体デバイスの構成例)
第1の実施の形態に係るパワーモジュール半導体装置1に適用する半導体デバイス100(Q1・Q4)の例として、SiC MOSFETの模式的断面構造は、図13に示すように、n-高抵抗層からなる半導体基板26と、半導体基板26の表面側に形成されたpベース領域28と、pベース領域28の表面に形成されたソース領域30と、pベース領域28間の半導体基板26の表面上に配置されたゲート絶縁膜32と、ゲート絶縁膜32上に配置されたゲート電極38と、ソース領域30およびpベース領域28に接続されたソース電極34と、半導体基板26の表面と反対側の裏面に配置されたn+ドレイン領域24と、n+ドレイン領域24に接続されたドレインパッド電極36とを備える。
第1の実施の形態に係るパワーモジュール半導体装置1に適用する半導体デバイス100(Q1・Q4)の例として、SiC MOSFETの模式的断面構造は、図13に示すように、n-高抵抗層からなる半導体基板26と、半導体基板26の表面側に形成されたpベース領域28と、pベース領域28の表面に形成されたソース領域30と、pベース領域28間の半導体基板26の表面上に配置されたゲート絶縁膜32と、ゲート絶縁膜32上に配置されたゲート電極38と、ソース領域30およびpベース領域28に接続されたソース電極34と、半導体基板26の表面と反対側の裏面に配置されたn+ドレイン領域24と、n+ドレイン領域24に接続されたドレインパッド電極36とを備える。
図13では、半導体デバイス100は、プレーナゲート型nチャネル縦型SiC MOSFETで構成されているが、トレンチゲート型nチャネル縦型SiC MOSFETなどで構成されていても良い。
また、第1の実施の形態に係るパワーモジュール半導体装置1に適用する半導体デバイス100(Q1・Q4)には、SiC MOSFETの代わりに、GaN系FETなどを適用することもできる。
第1の実施の形態に係るパワーモジュール半導体装置1に適用する半導体デバイス100には、SiC系、GaN系、若しくはAlN系のいずれかのパワーデバイスを適用可能である。
更には、第1の実施の形態に係るパワーモジュール半導体装置1に適用する半導体デバイス100には、バンドギャップエネルギーが、例えば、1.1eV~8eVの半導体を用いることができる。
第1の実施の形態に係るパワーモジュール半導体装置1に適用する半導体デバイス100の例であって、ソースパッド電極SP、ゲートパッド電極GPを含むSiC MOSFETの模式的断面構造は、図14に示すように表される。ゲートパッド電極GPは、ゲート絶縁膜32上に配置されたゲート電極38に接続され、ソースパッド電極SPは、ソース領域30およびpベース領域28に接続されたソース電極34に接続される。
また、ゲートパッド電極GPおよびソースパッド電極SPは、図14に示すように、半導体デバイス100の表面を覆うパッシベーション用の層間絶縁膜44上に配置される。尚、ゲートパッド電極GPおよびソースパッド電極SPの下方の半導体基板26内には、図12の構成例では、図示を省略しているが、図13或いは、図14の中央部と同様に、微細構造のトランジスタ構造が形成されていても良い。
さらに、図14に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜44上にソースパッド電極SPが延在して配置されていても良い。
(半導体装置を適用した応用例)
次に、図15を参照して、第1の実施の形態に係るパワーモジュール半導体装置1を用いて構成した3相交流インバータについて説明する。
次に、図15を参照して、第1の実施の形態に係るパワーモジュール半導体装置1を用いて構成した3相交流インバータについて説明する。
図15に示すように、3相交流インバータは、ゲートドライブ部50と、ゲートドライブ部50に接続されたパワーモジュール部52と、3相交流モータ部54とを備える。パワーモジュール部52は、3相交流モータ部54のU相、V相、W相に対応して、U相、V相、W相のインバータが接続されている。ここで、ゲートドライブ部50は、図15では、SiC MOSFETQ1・Q4に接続されているが、図示は省略するが、同様に、SiC MOSFETQ2・Q5、およびQ3・Q6にも接続されている。
パワーモジュール部52は、蓄電池(E)46の接続されたコンバータ48が接続されたプラス端子(+)とマイナス端子(-)間に、インバータ構成のSiC MOSFETQ1・Q4、Q2・Q5、およびQ3・Q6が接続されている。さらに、SiC MOSFETQ1~Q6のソース・ドレイン間には、ダイオードD1~D6がそれぞれ逆並列に接続されている。
第1の実施の形態に係るパワーモジュール半導体装置1では、図15のU相部分に対応する単相インバータの構造について説明されていたが、V相、W相に対応しても同様に形成して、3相パワーモジュール部52を形成することもできる。
第1の実施の形態に係るパワーモジュール半導体装置1では、第1信号端子群(G4・S4・T4)および第2信号端子群(G1・S1・T1)は、セラミック基板10の厚み方向に折り曲げた構成を備えていても良い。
また、第1の実施の形態に係るパワーモジュール半導体装置1では、パワーモジュール半導体装置は、複数個並列に配置されていても良い。
3相交流インバータを駆動するために第1の実施の形態に係るパワーモジュール半導体装置1を3個並列に配置した模式的平面構成は、図16に示すように表される。
また、第1の実施の形態に係るパワーモジュール半導体装置1において、信号端子を折り曲げた模式的鳥瞰構成は、図17に示すように表される。また、第1の実施の形態に係るパワーモジュール半導体装置1を3個並列に配置し、3相交流インバータを駆動する模式的回路構成は、図18に示すように表される。
第1の実施の形態に係るパワーモジュール半導体装置1においては、信号端子(G1・S1・T1)・(G4・S4・T4)若しくは正側電源入力端子P・負側電源入力端子N・出力端子Oのいずれかがパッケージモジュールの4辺の全辺(全側面)から出ている構造において、対向する辺の信号端子(G1・S1・T1)・(G4・S4・T4)が互い違いに配置されているため、図16に示すように、パワーモジュール半導体装置1を並列配置した場合の占有面積を縮小化可能となる。さらに、図17に示すように、信号端子(G1・S1・T1)・(G4・S4・T4)を折り曲げることによって、図16および図18に示すように、パワーモジュール半導体装置1を並列配置した場の占有面積を縮小化可能となる。このため、装置全体の省スペース化、小型化を図ることができる。
第1の実施の形態によれば、ツーインワン薄型SiCパワーモジュールの小型、軽量化可能なパワーモジュール半導体装置を提供することができる。
[第2の実施の形態]
第2の実施の形態に係るパワーモジュール半導体装置2であって、ワンインワンモジュール(1 in 1
Module)の模式的回路表現は、図19に示すように表される。また、第2の実施の形態に係るパワーモジュール半導体装置2であって、ワンインワンモジュールの詳細回路表現は、図20に示すように表される。
第2の実施の形態に係るパワーモジュール半導体装置2であって、ワンインワンモジュール(1 in 1
Module)の模式的回路表現は、図19に示すように表される。また、第2の実施の形態に係るパワーモジュール半導体装置2であって、ワンインワンモジュールの詳細回路表現は、図20に示すように表される。
第2の実施の形態に係るパワーモジュール半導体装置2は、ワンインワンモジュールの構成を備える。すなわち、1個のMOSFETQが1つのモジュールに内蔵されている。一例として6チップ(MOSトランジスタ×6)搭載可能であり、それぞれのMOSFETQは、6個まで並列接続可能である。尚、6チップの内、一部をダイオードDI用として搭載することも可能である。
図19には、MOSFETQに逆並列接続されるダイオードDIが示されている。MOSFETQの主電極は、ドレイン端子DTおよびソース端子STで表される。
さらに詳細には、図20に示すように、MOSFETQに並列にセンス用MOSFETQsが接続される。センス用MOSFETQsは、MOSFETQと同一チップ内に、微細トランジスタとして形成されている。なお、第1の実施の形態においても半導体デバイスQ1・Q4には、センス用MOSFETQsが同一チップ内に、微細トランジスタとして形成されている。
第2の実施の形態に係るパワーモジュール半導体装置2は、図21に示すように、樹脂層12に被覆されたセラミック基板10の第1の辺に配置されたドレイン端子DTおよびソース端子STと、第1の辺に対向の辺に配置された信号端子群SS・G・CS・B1・B2とを備える。ここで、信号端子群SS・G・CSは、の半導体デバイスQのソースセンス端子・ゲート信号端子・電流センス端子に対応し、信号端子群B1・B2は、サーミスタ接続端子に対応する。ここで、ソース端子STは、第1電源入力端子に対応し、ドレイン端子DTは、第2電源入力端子に対応する。
また、樹脂層12を形成前の模式的鳥瞰構成は、図22に示すように表される。
さらに、上面板電極22を形成前の模式的鳥瞰構成は、図23に示すように表される。
また、第2の実施の形態に係るパワーモジュール半導体装置2であって、ワンインワンモジュールの模式的平面パターン構成は、図24に示すように表され、図24のIII-III線に沿う模式的断面構造は、図26に示すように表される。
また、第2の実施の形態に係るパワーモジュール半導体装置2であって、ワンインワンモジュールの模式的裏面外観構成は、図25に示すように表される。セラミック基板10の裏面上に配置される第2銅プレート層10bは、ヒートスプレッダとして機能する。
第2の実施の形態に係るパワーモジュール半導体装置2は、図21~図26に示すように、SiC TPMにおいて、上面板電極22とセラミック基板10上の電極パターンEPとを電気的に接続する柱状接続電極18nの役割を兼用する負側電源入力端子Nを備える。また、ドレイン端子DTとセラミック基板10上の電極パターンDとを電気的に接続する柱状接続電極18pの役割を兼用するドレイン端子DTを備える。ソース端子ST・ドレイン端子DTはパワー端子として作用する。
第2の実施の形態に係るパワーモジュール半導体装置2においては、上面板電極22とセラミック基板10上の電極パターンEPとを電気的に接続する柱状接続電極18nの役割を兼用するソース端子STと、ドレイン端子DTとセラミック基板10上の電極パターンDとを電気的に接続する柱状接続電極18pの役割を兼用するドレイン端子DTとを備えることにより、部材点数を削減することができ、パワーモジュールサイズの縮小化し、パワーモジュールのパワー密度の向上化を図ることができる。その結果、製造コストの削減を図ることができる。
第2の実施の形態に係るパワーモジュール半導体装置2においては、構成部材が低減化され、その結果としてチップ数を増加することができる。
各部材の接合構造の形成には、半田接合、金属粒子接合、固相拡散接合、液相拡散接合などの技術を適用可能である。
第2の実施の形態に係るパワーモジュール半導体装置2は、図21~図26に示すように、セラミック基板10と、セラミック基板10の表面上に配置された第1銅プレート層10aの第1パターンDと、第1パターンD上に配置された半導体デバイスQと、第1パターンD上に配置された第1柱状接続電極18pと、第1柱状接続電極18pに接続されたドレイン端子DTとを備える。
また、第1銅プレート層10aの第2パターンEPと、第2パターンEP上に配置された第2柱状接続電極18nと、第2柱状接続電極18nに接続されたソース端子STとを備えていても良い。
また、半導体デバイスQ上に配置された柱状電極20を備えていても良い。
また、ここで、図示は省略されているが、第1パターンD上に半導体デバイスQに隣接して配置された第1ダイオードDIを備えていても良い。さらに、場合によっては、第1パターンD上には、すべてのチップにダイオードDIが配置されていても良い。
また、柱状電極20上に配置された上面板電極22を備えていても良い。
また、図示は省略されているが、柱状電極20上に配置され、かつダイオードDIのアノード電極Aに接続された上面板電極22を備えていても良い。
上面板電極22は、図22に示すように、平面視で内側の角部に湾曲凹状のL字構造を有することが望ましい。電気的な抵抗を低減するためである。
第2の実施の形態に係るパワーモジュール半導体装置2においても、半導体デバイスQは、例えば、SiC MOSFETで形成され、ダイオードDIは、例えば、SiCショットキーバリアダイオード(SBD)で形成される。また、セラミック基板10上のサーミスタ接続端子B1・B2間には、サーミスタが接続され、第2の実施の形態に係るパワーモジュール半導体装置2の温度検出に利用される。
その他の構成は、第1の実施の形態に係るパワーモジュール半導体装置1と同様であるため、重複説明は省略する。
第2の実施の形態に係るパワーモジュール半導体装置2に適用する半導体デバイス100(Q)の例として、SiC MOSFETの模式的断面構造は、図13と同様に表される。図13では、半導体デバイス100は、プレーナゲート型nチャネル縦型SiC MOSFETで構成されているが、トレンチゲート型nチャネル縦型SiC MOSFETなどで構成されていても良い。
また、第2の実施の形態に係るパワーモジュール半導体装置2に適用する半導体デバイス100(Q)には、SiC MOSFETの代わりに、GaN系FETなどを適用することもできる。
第2の実施の形態に係るパワーモジュール半導体装置2に適用する半導体デバイス100には、SiC系、GaN系、若しくはAlN系のいずれかのパワーデバイスを適用可能である。
第2の実施の形態に係るパワーモジュール半導体装置2に適用する半導体デバイス100の例であって、ソースパッド電極SP、ゲートパッド電極GPを含むSiC MOSFETの模式的断面構造は、図14と同様に表される。
第2の実施の形態によれば、ワンインワン薄型SiCパワーモジュールの小型、軽量化可能なパワーモジュール半導体装置を提供することができる。
以上説明したように、本発明によれば、薄型SiCパワーモジュールの反り量を低減化したパワーモジュール半導体装置を提供することができる。
[その他の実施の形態]
上記のように、第1~第4の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
上記のように、第1~第4の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、本発明はここでは記載していない様々な実施の形態などを含む。
本発明のパワーモジュール半導体装置は、SiCパワー半導体モジュール、インテリジェントパワーモジュールなどパワーデバイス全般に利用可能であり、特に、小型・軽量化が求められている分野、車載・太陽電池・産業機器・民生機器向けのインバータ、コンバータなど幅広い応用分野に適用可能である。
1、2…パワーモジュール半導体装置
3a、3b…半田層
10…セラミック基板
10a、10b…銅プレート層
12…樹脂層
18o、18n、18p、18n…柱状接続電極
20、201、204…柱状電極
22、221、224…上面板電極
24…n+ドレイン領域
25…柱状延長電極
26…半導体基板
28…pベース領域
30…ソース領域
32…ゲート絶縁膜
34…ソース電極
36…ドレイン電極
38…ゲート電極
44…層間絶縁膜
46…蓄電池(E)
48…コンバータ
50…ゲートドライブ部
52…パワーモジュール部
54…三相モータ部
100、Q、Q1~Q6…半導体デバイス(SiC MOSFET、半導体チップ)
D1~D6、DI…ダイオード
GP…ゲートパッド電極
SP…ソースパッド電極
P…正側電源入力端子(第2電源入力端子)
N…負側電源入力端子(第1電源入力端子)
DT…ドレイン端子(第2電源入力端子)
ST…ソース端子(第1電源入力端子)
O、U、V、W…出力端子
G、G1、G4…ゲート信号端子
S1、S4、SS…ソースセンス端子
CS、T1、T4…電流センス端子
B1、B2…サーミスタ接続端子
A1、A4…アノード電極
K1、K4…カソード電極
D、D(K1)、D(K4)…ドレイン電極パターン
EP…接地パターン
3a、3b…半田層
10…セラミック基板
10a、10b…銅プレート層
12…樹脂層
18o、18n、18p、18n…柱状接続電極
20、201、204…柱状電極
22、221、224…上面板電極
24…n+ドレイン領域
25…柱状延長電極
26…半導体基板
28…pベース領域
30…ソース領域
32…ゲート絶縁膜
34…ソース電極
36…ドレイン電極
38…ゲート電極
44…層間絶縁膜
46…蓄電池(E)
48…コンバータ
50…ゲートドライブ部
52…パワーモジュール部
54…三相モータ部
100、Q、Q1~Q6…半導体デバイス(SiC MOSFET、半導体チップ)
D1~D6、DI…ダイオード
GP…ゲートパッド電極
SP…ソースパッド電極
P…正側電源入力端子(第2電源入力端子)
N…負側電源入力端子(第1電源入力端子)
DT…ドレイン端子(第2電源入力端子)
ST…ソース端子(第1電源入力端子)
O、U、V、W…出力端子
G、G1、G4…ゲート信号端子
S1、S4、SS…ソースセンス端子
CS、T1、T4…電流センス端子
B1、B2…サーミスタ接続端子
A1、A4…アノード電極
K1、K4…カソード電極
D、D(K1)、D(K4)…ドレイン電極パターン
EP…接地パターン
Claims (25)
- セラミック基板と、
前記セラミック基板の表面上に配置された第1銅プレート層の第1パターンと、
前記第1パターン上に配置された第1半導体デバイスと、
前記第1パターン上に配置された第1柱状接続電極と、
前記第1柱状接続電極に接続された出力端子と
を備えることを特徴とするパワーモジュール半導体装置。 - 前記第1銅プレート層の第2パターンと、
前記第2パターン上に配置された第2柱状接続電極と、
前記第2柱状接続電極に接続された第1電源入力端子と
を備えることを特徴とする請求項1に記載のパワーモジュール半導体装置。 - 前記第1柱状接続電極は、前記第1パターン上に配置された柱状延長電極を備えることを特徴とする請求項1に記載のパワーモジュール半導体装置。
- 前記第1半導体デバイス上に配置された第1柱状電極を備えることを特徴とする請求項1に記載のパワーモジュール半導体装置。
- 前記第1パターン上に前記第1半導体デバイスに隣接して配置された第1ダイオードを備えることを特徴とする請求項1に記載のパワーモジュール半導体装置。
- 前記第1柱状電極上に配置され、かつ前記第1ダイオードのアノード電極に接続された第1上面板電極を備えることを特徴とする請求項5に記載のパワーモジュール半導体装置。
- 前記第1銅プレート層の第3パターン上に配置された第2半導体デバイスを備えることを特徴とする請求項1に記載のパワーモジュール半導体装置。
- 前記第1パターン上に前記第2半導体デバイスに隣接して配置された第2ダイオードを備えることを特徴とする請求項7に記載のパワーモジュール半導体装置。
- 前記第2半導体デバイス上に配置された第2柱状電極を備えることを特徴とする請求項7または8に記載のパワーモジュール半導体装置。
- 前記第2柱状電極上に配置され、かつ前記第2ダイオードのアノード電極に接続された第2上面板電極を備えることを特徴とする請求項9に記載のパワーモジュール半導体装置。
- 前記第1上面板電極および前記第2上面板電極は、平面視で内側の角部に湾曲凹状のL字構造を有することを特徴とする請求項6または10に記載のパワーモジュール半導体装置。
- 前記第3パターンに接続された第2電源入力端子を備えることを特徴とする請求項11に記載のパワーモジュール半導体装置。
- 前記セラミック基板の第1辺に配置され、前記第1半導体デバイスに第1ボンディングワイヤ群を介して接続された第1信号端子群と、
前記セラミック基板の第1辺に対向する第2辺に配置され、前記第2半導体デバイスに第2ボンディングワイヤ群を介して接続された第2信号端子群と
を備え、前記第1信号端子群と前記第2信号端子群は、互い違いに配置されることを特徴とする請求項11に記載のパワーモジュール半導体装置。 - 前記第1信号端子群および前記第2信号端子群は、L字構造を備えることを特徴とする請求項13に記載のパワーモジュール半導体装置。
- 前記セラミック基板の厚み方向から見た平面視で、前記第1上面板電極は、前記第1半導体デバイスから延伸した前記第1ボンディングワイヤ群の直上には覆い被さらないように配置され、前記第2上面板電極は、前記第2半導体デバイスから延伸した前記第2ボンディングワイヤ群の直上には覆い被さらないように配置されることを特徴とする請求項13または14に記載のパワーモジュール半導体装置。
- 前記第1半導体デバイス、前記第1ダイオード、前記第1上面板電極および前記第1信号端子群と、前記第2半導体デバイス、前記第2ダイオード、前記第2上面板電極および前記第2信号端子群は、前記セラミック基板の厚み方向から見た平面視で、前記セラミック基板の中心に対して点対称に配置することを特徴とする請求項15に記載のパワーモジュール半導体装置。
- 前記出力端子、前記負側電源入力端子、前記第1上面板電極および前記第2上面板電極は、面一に配置されることを特徴とする請求項10に記載のパワーモジュール半導体装置。
- 前記負側電源入力端子、前記出力端子、前記正側電源入力端子の内、少なくともいずれか1つは折り曲げたことを特徴とする請求項12に記載のパワーモジュール半導体装置。
- 前記第1信号端子群および前記第2信号端子群は、前記セラミック基板の厚み方向に折り曲げたことを特徴とする請求項13に記載のパワーモジュール半導体装置。
- 前記パワーモジュール半導体装置は、複数個並列に配置されたことを特徴とする請求項19に記載のパワーモジュール半導体装置。
- 前記セラミック基板は、Al2O3、AlN、SiN、AlSiC、若しくは少なくとも表面が絶縁性のSiCあることを特徴とする請求項1~20のいずれか1項に記載のパワーモジュール半導体装置。
- 前記第1柱状電極および前記第2柱状電極は、CuMo若しくはCuであることを特徴とする請求項1~21のいずれか1項に記載のパワーモジュール半導体装置。
- 前記第1上面板電極および前記第2上面板電極は、CuMo若しくはCuであることを特徴とする請求項1~22のいずれか1項に記載のパワーモジュール半導体装置。
- 前記パワーモジュール半導体装置は、トランスファモールド樹脂により被覆されることを特徴とする請求項1~23のいずれか1項に記載のパワーモジュール半導体装置。
- 前記半導体デバイスは、SiC系、GaN系、若しくはAlN系のいずれかのパワーデバイスであることを特徴とする請求項1~24のいずれか1項に記載のパワーモジュール半導体装置。
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