JP2017152722A - パワーモジュール半導体装置 - Google Patents

パワーモジュール半導体装置 Download PDF

Info

Publication number
JP2017152722A
JP2017152722A JP2017076563A JP2017076563A JP2017152722A JP 2017152722 A JP2017152722 A JP 2017152722A JP 2017076563 A JP2017076563 A JP 2017076563A JP 2017076563 A JP2017076563 A JP 2017076563A JP 2017152722 A JP2017152722 A JP 2017152722A
Authority
JP
Japan
Prior art keywords
semiconductor device
power module
electrode
module semiconductor
surface plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017076563A
Other languages
English (en)
Other versions
JP6280265B2 (ja
Inventor
浩隆 大嶽
Hirotaka Otake
浩隆 大嶽
俊雄 花田
Toshio Hanada
俊雄 花田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of JP2017152722A publication Critical patent/JP2017152722A/ja
Application granted granted Critical
Publication of JP6280265B2 publication Critical patent/JP6280265B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H01L21/566—Release layers for moulds, e.g. release layers, layers against residue during moulding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H01L23/4924—Bases or plates or solder therefor characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0027—Measuring means of, e.g. currents through or voltages across the switch

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Inverter Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】薄型ＳｉＣパワーモジュールを搭載した小型、軽量化可能なパワーモジュール半導体装置を提供する。【解決手段】パワーモジュール半導体装置１は、セラミック基板１０と、セラミック基板１０の表面上に配置された第１銅プレート層１０ａの第１パターンＤ（Ｋ４）と、第１パターンＤ（Ｋ４）上に配置された第１半導体デバイスＱ４と、第１パターンＤ（Ｋ４）上に配置された第１柱状接続電極１８oと、第１柱状接続電極１８oに接続された出力端子Ｏとを備える。【選択図】図２

Description

本発明は、パワーモジュール半導体装置に関し、特に、小型、軽量化可能なパワーモジュール半導体装置に関する。
現在多くの研究機関において、シリコンカーバイド（ＳｉＣ：Silicon Carbide）デバイスの研究開発が行われている。ＳｉＣパワーデバイスの特徴として、従来のＳｉパワーデバイスよりも優れた低オン抵抗、高速スイッチングおよび高温動作などを挙げることができる。
絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ:Insulated Gate Bipolar Transistor）などの従来のＳｉパワーデバイスでは、動作可能な温度範囲が１５０℃程度までである。
しかしながら、ＳｉＣパワーデバイスでは、理論的に、約６００℃まで動作可能である。
従来のＳｉパワーモジュールでは、Ｓｉパワーデバイスのロスが相対的に大きく、発熱の問題から大きなパワーを出力することができない。大きなパワーを出力することができない分、パワーモジュールの熱抵抗は大きくても許容できるため、反りの影響を考慮してパワーモジュールを厚く形成しているが、そのためにパワーモジュールの小型化に限界があった。
ＳｉＣパワーモジュールでは、ＳｉＣデバイスのロスが相対的に小さいため、大電流を導通可能であり、かつ高温動作が容易となったが、それを許容するための薄型パワーモジュールの設計は必須である。
これらのＳｉＣパワーデバイスのパッケージには、ケース型が採用されている。
一方、トランスファモールドによって樹脂封止された半導体装置についても開示されている（例えば、特許文献１参照。）。
また、ソース電極に対してワイヤボンディング技術を適用するＳｉＣパワーデバイスの構造も開示されている（例えば、特許文献２参照。）。
特開２００５−１８３４６３号公報 特開２００７−３０５９６２号公報
従来のＳｉパワーモジュールでは、Ｓｉデバイスの規格化オン抵抗が大きいため、抵抗低減のためにチップサイズを大きくしなくてはならず、モジュール全体の面積も大きかった。そのため、モジュールの反りが起こりやすく、この反りを抑えるために、内蔵する基板が厚くなり、モジュール全体の厚さも設計上厚くなっていた。また、高温時にＳｉデバイスが熱暴走する性質から、高温動作は不可能であった。
ＳｉＣパワーモジュールでは、小型化の点で薄型パワーモジュールが求められている。ＳｉＣパワーモジュールでは、ＳｉＣデバイスのチップ面積が小さくなるために、熱抵抗が下がりにくく、また、高温動作も求められるため、薄型パワーモジュールの部材の反りが問題となる。
また、従来の半導体モジュールでは、内蔵する部材が多く、サイズ縮小が不十分であった。また、システムに実装するときに端子の配置が最適化されていないため、省スペース化できなかった。また、ボンディングワイヤと内蔵する部材間のショートを回避するために、上面板電極と基板間の厚みを大きくする必要があり、サイズ縮小が不十分であった。
本発明の目的は、薄型ＳｉＣパワーモジュールの小型、軽量化可能なパワーモジュール半導体装置を提供することにある。
上記目的を達成するための本発明の一態様によれば、セラミック基板と、前記セラミック基板の表面上に配置された第１銅プレート層の第１パターンと、前記第１パターン上に配置された第１半導体デバイスと、前記第１パターン上に配置された第１柱状接続電極と、前記第１柱状接続電極に接続された出力端子と、前記第１半導体デバイス上に配置された第１柱状電極と、前記第１パターン上に前記第１半導体デバイスに隣接して配置された第１ダイオードと、前記第１ダイオード上に配置された第３柱状電極と、前記第１柱状電極上および前記第３柱状電極上に配置された第１上面板電極とを備え、前記出力端子の厚みは、前記第１半導体デバイスと、前記第１柱状電極と、前記第１上面板電極と、前記第１柱状電極を前記第１上面板電極に接合する半田層との厚みの和と略同じであるパワーモジュール半導体装置が提供される。
本発明によれば、薄型ＳｉＣパワーモジュールの小型、軽量化可能なパワーモジュール半導体装置を提供することができる。
第１の実施の形態に係るパワーモジュール半導体装置であって、ツーインワンモジュールの模式的鳥瞰構成図。 第１の実施の形態に係るパワーモジュール半導体装置であって、ツーインワンモジュールにおいて、樹脂層を形成前の模式的鳥瞰構成図。 第１の実施の形態に係るパワーモジュール半導体装置に適用する上面板電極の模式的平面パターン構成図。 第１の実施の形態に係るパワーモジュール半導体装置であって、ツーインワンモジュールにおいて、上面板電極を形成前の模式的鳥瞰構成図。 第１の実施の形態に係るパワーモジュール半導体装置であって、ツーインワンモジュールの模式的平面パターン構成図。 図５のＩ−Ｉ線に沿う模式的断面構造図。 第１の実施の形態に係るパワーモジュール半導体装置であって、ツーインワンモジュールの模式的裏面外観構成図。 （ａ）図５のＩＩ−ＩＩ線に沿う模式的断面構造図、（ｂ）図５のＩＩ−ＩＩ線に沿う別の模式的断面構造図。 （ａ）図５のＩＩ−ＩＩ線に沿う模式的断面構造図（変形例１）、（ｂ）図５のＩＩ−ＩＩ線に沿う別の模式的断面構造図（変形例１）。 （ａ）図５のＩＩ−ＩＩ線に沿う模式的断面構造図（変形例２）、（ｂ）図５のＩＩ−ＩＩ線に沿う別の模式的断面構造図（変形例２）。 （ａ）図５のＩＩ−ＩＩ線に沿う模式的断面構造図（変形例３）、（ｂ）図５のＩＩ−ＩＩ線に沿う別の模式的断面構造図（変形例３）。 第１の実施の形態に係るパワーモジュール半導体装置であって、ツーインワンモジュールの模式的回路表現図。 第１の実施の形態に係るパワーモジュール半導体装置に適用する半導体デバイスの例であって、ＳｉＣ ＭＯＳＦＥＴの模式的断面構造図。 第１の実施の形態に係るパワーモジュール半導体装置に適用する半導体デバイスの例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ ＭＯＳＦＥＴの模式的断面構造図。 第１の実施の形態に係るパワーモジュール半導体装置を用いて構成した３相交流インバータの模式的回路構成図。 ３相交流インバータを駆動するために第１の実施の形態に係るパワーモジュール半導体装置を３個並列に配置した模式的平面構成図。 第１の実施の形態に係るパワーモジュール半導体装置において、信号端子を折り曲げた模式的鳥瞰構成図。 第１の実施の形態に係るパワーモジュール半導体装置を３個並列に配置し、３相交流インバータを駆動する模式的平面構成図。 第２の実施の形態に係るパワーモジュール半導体装置であって、ワンインワンモジュールの模式的回路表現図。 第２の実施の形態に係るパワーモジュール半導体装置であって、ワンインワンモジュールの詳細回路表現図。 第２の実施の形態に係るパワーモジュール半導体装置であって、ワンインワンモジュールの模式的鳥瞰構成図。 第２の実施の形態に係るパワーモジュール半導体装置であって、ワンインワンモジュールにおいて、樹脂層を形成前の模式的鳥瞰構成図。 第２の実施の形態に係るパワーモジュール半導体装置であって、ワンインワンモジュールにおいて、上面板電極を形成前の模式的鳥瞰構成図。 第２の実施の形態に係るパワーモジュール半導体装置であって、ワンインワンモジュールの模式的平面パターン構成図。 第２の実施の形態に係るパワーモジュール半導体装置であって、ワンインワンモジュールの模式的裏面外観構成図。 図２４のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。 （ａ）第３の実施の形態に係るパワーモジュール半導体装置の模式的断面構造図、（ｂ）図２７（ａ）の上面板電極部分の模式的鳥瞰構成図。 第３の実施の形態に係るパワーモジュール半導体装置に適用可能な上面板電極の模式的鳥瞰構成図。 第３の実施の形態に係るパワーモジュール半導体装置の模式的鳥瞰構成図。 上面板電極であって、（ａ）比較例の上面板電極の平面パターン構成図、（ｂ）第３の実施の形態に係るパワーモジュール半導体装置に適用可能な上面板電極の構成例、（ｃ）第３の実施の形態に係るパワーモジュール半導体装置に適用可能な上面板電極の別の構成例。 第３の実施の形態に係るパワーモジュール半導体装置において、トランスファモールド樹脂を注入するため治具内にデバイスを配置し、樹脂封入する工程を説明する側面構成図。 比較例に係る上面板電極を使用した場合において、トランスファモールド樹脂を注入するため治具内にデバイスを配置し、樹脂封入する工程を説明する側断面構成図。 第３の実施の形態に係るパワーモジュール半導体装置において、トランスファモールド樹脂を注入するため治具内にデバイスを配置し、樹脂封入する工程を説明する正断面構成図。 第３の実施の形態の変形例１に係るパワーモジュール半導体装置において、トランスファモールド樹脂を注入するため治具内にデバイスを配置し、樹脂封入する工程を説明する正断面構成図。 第３の実施の形態の変形例２に係るパワーモジュール半導体装置において、トランスファモールド樹脂を注入するため治具内にデバイスを配置し、樹脂封入する工程を説明する正断面構成図。 第３の実施の形態の変形例３に係るパワーモジュール半導体装置において、トランスファモールド樹脂で樹脂封止した側断面構成図。 第３の実施の形態の変形例４に係るパワーモジュール半導体装置において、トランスファモールド樹脂で樹脂封止した側断面構成図。 第４の実施の形態に係るパワーモジュール半導体装置であって、ツーインワンモジュールにおいて、樹脂層を形成前の模式的鳥瞰構成図。 第４の実施の形態に係るパワーモジュール半導体装置において、トランスファモールド樹脂を注入するため治具内にデバイスを配置した平面構成図。 第４の実施の形態に係るパワーモジュール半導体装置において、上面板電極の模式的平面パターン構成図。 第４の実施の形態に係るパワーモジュール半導体装置において、別の上面板電極の模式的平面パターン構成図。 第５の実施の形態に係るパワーモジュール半導体装置であって、ワンインワンモジュールにおいて、樹脂層を形成前の模式的鳥瞰構成図。 第５の実施の形態に係るパワーモジュール半導体装置において、トランスファモールド樹脂を注入するため治具内にデバイスを配置した平面構成図。 第５の実施の形態に係るパワーモジュール半導体装置において、上面板電極の模式的平面パターン構成図。 第５の実施の形態に係るパワーモジュール半導体装置において、別の上面板電極の模式的平面パターン構成図。 第６の実施の形態に係るパワーモジュール半導体装置であって、別のワンインワンモジュールのパワーモジュール半導体装置にトランスファモールド樹脂を注入するため治具内にデバイスを配置した平面構成図。 第６の実施の形態に係るパワーモジュール半導体装置において、上面板電極の模式的平面パターン構成図。 第６の実施の形態に係るパワーモジュール半導体装置において、別の上面板電極の模式的平面パターン構成図。
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
（半導体装置の構成）
第１の実施の形態に係るパワーモジュール半導体装置１であって、ツーインワンモジュール（2 in 1 Module）の模式的鳥瞰構成は、図１に示すように表される。
また、樹脂層１２を形成前の模式的鳥瞰構成は、図２に示すように表される。
第１の実施の形態に係るパワーモジュール半導体装置１は、図１および図２に示すように、樹脂層１２に被覆されたセラミック基板１０の第１の辺に配置された正側電源入力端子Ｐおよび負側電源入力端子Ｎと、第１の辺に隣接する第２の辺に配置された信号端子群Ｓ１・Ｇ１・Ｔ１と、第１の辺に対向する第３の辺に配置された出力端子Ｏおよびサーミスタ接続端子Ｂ１・Ｂ２と、第２の辺に対向する第４の辺に配置された信号端子群Ｓ２・Ｇ２・Ｔ２とを備える。ここで、信号端子群Ｓ１・Ｇ１・Ｔ１は、図１２に示す半導体デバイスＱ１のソースセンス端子・ゲート信号端子・電流センス端子に対応し、信号端子群Ｓ２・Ｇ２・Ｔ２は、図１２に示す半導体デバイスＱ４のソースセンス端子・ゲート信号端子・電流センス端子に対応する。また、負側電源入力端子Ｎは、第１電源入力端子に対応し、正側電源入力端子Ｐは、第２電源入力端子に対応する。
また、第１の実施の形態に係るパワーモジュール半導体装置１に適用する上面板電極２２1・２２4の模式的平面パターン構成は、図３に示すように表される。
さらに、上面板電極２２1・２２4を形成前の模式的鳥瞰構成は、図４に示すように表される。
また、第１の実施の形態に係るパワーモジュール半導体装置１であって、ツーインワンモジュールの模式的平面パターン構成は、図５に示すように表され、図５のＩ−Ｉ線に沿う模式的断面構造は、図６に示すように表される。
また、第１の実施の形態に係るパワーモジュール半導体装置1であって、ツーインワンモジュールの模式的回路表現は、図１２に示すように表される。
第１の実施の形態に係るパワーモジュール半導体装置１は、ツーインワンモジュールの構成を備える。すなわち、２個のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）Ｑ１・Ｑ４が１つのモジュールに内蔵されている。
ツーインワンモジュールの片側には、一例として４チップ（ＭＯＳトランジスタ×３、ダイオード×１）搭載可能であり、それぞれのＭＯＳＦＥＴＱ１・Ｑ４は、３個まで並列接続可能である。ここで、ＭＯＳＦＥＴＱ１・Ｑ４は例えば、約５ｍｍ×約５ｍｍのサイズを有する。
第１の実施の形態に係るパワーモジュール半導体装置１は、図１〜図６に示すように、ＳｉＣ ＴＰＭ（Transfer mold Power Module）において、上面板電極２２1・２２4とセラミック基板１０上の電極パターン（ＥＰ・Ｄ（Ｋ４））とを電気的に接続する柱状接続電極１８o・１８nの役割を兼用する負側電源入力端子Ｎ・出力端子Ｏを備える。負側電源入力端子Ｎ・出力端子Ｏはパワー端子として作用する。柱状接続電極１８oには、図２に示すように、柱状延長電極２５が接続されていても良い。
第１の実施の形態に係るパワーモジュール半導体装置１は、図１〜図６に示すように、信号端子群（Ｇ１・Ｓ１・Ｔ１）・（Ｇ４・Ｓ４・Ｔ４）若しくは正側電源入力端子Ｐ・負側電源入力端子Ｎ・出力端子Ｏのいずれかがパッケージモジュールの４辺の全辺（全側面）から出ている構造において、対向する辺の信号端子群（Ｇ１・Ｓ１・Ｔ１）・（Ｇ４・Ｓ４・Ｔ４）が互い違いに配置される。
また、第１の実施の形態に係るパワーモジュール半導体装置１において、上面板電極２２1・２２4は、図５に示すように、半導体デバイスのチップ上から延伸したボンディングワイヤの直上には覆い被さらないように配置される。
第１の実施の形態に係るパワーモジュール半導体装置１においては、上面板電極２２1・２２4とセラミック基板１０上の電極パターン（ＥＰ・Ｄ（Ｋ４））とを電気的に接続する柱状接続電極１８o・１８nの役割を兼用する負側電源入力端子Ｎ・出力端子Ｏを備えることにより、部材点数を削減することができ、パワーモジュールサイズの縮小化し、パワーモジュールのパワー密度の向上化を図ることができる。その結果、製造コストの削減を図ることができる。
また、第１の実施の形態に係るパワーモジュール半導体装置１においては、対向する辺の信号端子群（Ｇ１・Ｓ１・Ｔ１）・（Ｇ４・Ｓ４・Ｔ４）が互い違いに配置されることにより、３相インバータを組む場合など、パワーモジュールを並列に並べた際、信号端子群（Ｇ１・Ｓ１・Ｔ１）・（Ｇ４・Ｓ４・Ｔ４）同士が当たらないため、パワーモジュールサイズの省スペース化を図ることができる。
また、第１の実施の形態に係るパワーモジュール半導体装置１においては、上面板電極２２1・２２4は、半導体デバイスのチップ上から延伸したボンディングワイヤの直上には覆い被さらないように配置されることにより、柱状接続電極１８o・１８n、柱状延長電極２５、柱状電極２０1・２０4の設計がボンディングワイヤの存在に制限されなくなるため、上面板電極２２1・２２4が、半導体デバイスＱ１・Ｑ４のチップ上から延伸したボンディングワイヤの直上に配置される構造に比べ、柱状接続電極１８o・１８n、柱状延長電極２５、柱状電極２０1・２０4の高さを相対的に薄く設定可能である。この結果、パワーモジュールを構成する部材の低コスト化を図ることができる。
第１の実施の形態に係るパワーモジュール半導体装置１においては、構成部材の数が低減化され、その結果としてチップ数を増加することができる。
各部材の接合構造の形成には、半田接合、金属粒子接合、固相拡散接合、液相拡散（ＴＬＰ：Transient Liquid Phase）接合などの技術を適用可能である。
例えば、金属粒子接合は、導電性粒子を含むペースト材料を焼成して形成される。ペースト材料の焼成温度は、例えば、約２００〜４００℃である。導電性粒子は、金属微粒子であり、例えば、銀粒子、金粒子またはニッケルや銅粒子などである。例えば、金属微粒子として銀粒子を適用する場合、銀粒子の濃度は、例えば、約８０質量％〜約９５質量％である。また、銀ナノ粒子の場合の平均粒径は、約１０ｎｍ〜約１００ｎｍ程度である。
出力端子Ｏは、ＭＯＳＦＥＴＱ１を介して正側電源入力端子Ｐに接続され、ＭＯＳＦＥＴＱ４を介して負側電源入力端子Ｎに接続される。ここで、出力端子Ｏは、柱状接続電極１８o・柱状延長電極２５を兼用しており、負側電源入力端子Ｎは、柱状接続電極１８nを兼用している。
正側電源入力端子Ｐは、柱状電極構造を備えず、直接第３パターンＤ（Ｋ１）に接続されている。ここで、正側電源入力端子Ｐも負側電源入力端子Ｎと同様に、柱状電極構造を兼用していても良い。
第１の実施の形態に係るパワーモジュール半導体装置１は、図１〜図６に示すように、セラミック基板１０と、セラミック基板１０の表面上に配置された第１銅プレート層１０ａの第１パターンＤ（Ｋ４）と、第１パターンＤ（Ｋ４）上に配置された半導体デバイスＱ４と、第１パターンＤ（Ｋ４）上に配置された第１柱状接続電極１８oと、第１柱状接続電極１８oに接続された出力端子Ｏとを備える。
また、第１銅プレート層１０ａの第２パターンＥＰと、第２パターンＥＰ上に配置された第２柱状接続電極１８nと、第２柱状接続電極１８nに接続された負側電源入力端子Ｎとを備えていても良い。
また、第１柱状接続電極１８oは、第１パターンＤ（Ｋ４）上に配置された柱状延長電極２５を備えていても良い。特に、第１柱状接続電極１８oが配置される第１パターンＤ（Ｋ４）部分は、幅が狭く形成されるため、抵抗値が上昇しやすい。この抵抗値は、半導体デバイスＱ４のドレインと出力端子Ｏとの間に配置されるため、半導体デバイスＱ４のドレインに接続される寄生直列抵抗および寄生直列インダクタンスとなる。第１パターンＤ（Ｋ４）上に柱状延長電極２５を配置することにより、このような寄生直列抵抗および寄生直列インダクタンスを低減化することができる。
また、半導体デバイスＱ４上に配置された第１柱状電極２０4を備えていても良い。
また、第１パターンＤ（Ｋ４）上に半導体デバイスＱ４に隣接して配置された第１ダイオードＤ４を備えていても良い。
また、第１柱状電極２０4上に配置され、かつ第１ダイオードＤ４のアノード電極Ａ４に接続された第１上面板電極２２1を備えていても良い。
また、第１銅プレート層１０ａの第３パターンＤ（Ｋ１）上に配置された半導体デバイスＱ１を備えていても良い。
また、第３パターンＤ（Ｋ１）上に半導体デバイスＱ１に隣接して配置された第２ダイオードＤ１を備えていても良い。
また、半導体デバイスＱ１上に配置された第２柱状電極２０1を備えていても良い。
また、第２柱状電極２０1上に配置され、かつ第２ダイオードＤ１のアノード電極Ａ１に接続された第２上面板電極２２4を備えていても良い。
第１上面板電極２２1および第２上面板電極２２4は、図２および図３に示すように、平面視で内側の角部に湾曲凹状のＬ字構造を有することが望ましい。ボンディングワイヤとの接触を回避しつつ、かつ電気的な抵抗を低減するためである。特に、図３に示すように、Ｌ字構造の角部と湾曲部との最小距離は、Ｗ１に設定されている。
また、第１の実施の形態に係るパワーモジュール半導体装置１は、第３パターンＤ（Ｋ１）に接続された正側電源入力端子Ｐを備えていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１は、図５に示すように、セラミック基板１０の第４辺に配置され、半導体デバイスＱ４に第１ボンディングワイヤ群を介して接続された第１信号端子群（Ｓ４・Ｇ４・Ｔ４）と、セラミック基板１０の第４辺に対向する第２辺に配置され、半導体デバイスＱ１に第２ボンディングワイヤ群を介して接続された第２信号端子群（Ｓ１・Ｇ１・Ｔ１）とを備える。ここで、第１信号端子群（Ｓ４・Ｇ４・Ｔ４）と第２信号端子群（Ｓ１・Ｇ１・Ｔ１）は、互い違いに配置される。
また、第１信号端子群（Ｓ４・Ｇ４・Ｔ４）および第２信号端子群（Ｓ１・Ｇ１・Ｔ１）は、図２、図５および図６に示すように、Ｌ字構造を備えていても良い。
さらに、図２、図４および図５に示すように、セラミック基板１０の厚み方向から見た平面視で、第１上面板電極２２1は、半導体デバイスＱ４から延伸した第１ボンディングワイヤ群の直上には覆い被さらないように配置され、第２上面板電極２２4は、半導体デバイスＱ１から延伸した第２ボンディングワイヤ群の直上には覆い被さらないように配置されている。
信号端子群（Ｇ１・Ｓ１・Ｔ１）・（Ｇ４・Ｓ４・Ｔ４）をＬ字に形成することによって、３チップのＭＯＳトランジスタからのボンディングワイヤの配線を短距離でかつクロス配置無しで配置することが可能となり、さらに、上面板電極２２1・２２4は、半導体デバイスＱ１・Ｑ４のチップ上から延伸したボンディングワイヤの直上には覆い被さらないように配置可能となる。
また、上面板電極２２1・２２4がＬ字構造になることで、寄生インダクタンスが増加するが、この背反事項への対策として、上面板電極２２1・２２4の断面積を広げるための延長部を別途設けても良い。ここで、延長部は、上面板電極２２1・２２4の幅若しくは厚みを増すための構成を備える。
また、図２、図５および図６に示すように、半導体デバイスＱ４、第１ダイオードＤ４、第１上面板電極２２4および第１信号端子群（Ｓ４・Ｇ４・Ｔ４）と、半導体デバイスＱ１、第２ダイオードＤ１、第２上面板電極２２4および第２信号端子群（Ｓ１・Ｇ１・Ｔ１）は、セラミック基板１０の厚み方向から見た平面視で、セラミック基板１０の中心に対して点対称に配置されていても良い。
また、図６に示すように、出力端子Ｏ、負側電源入力端子Ｎ、第１上面板電極２２1および第２上面板電極２２4は、面一に配置可能である。
第１の実施の形態に係るパワーモジュール半導体装置１であって、ツーインワンモジュールの模式的裏面外観構成は、図７に示すように表される。セラミック基板１０の裏面上に配置される第２銅プレート層１０ｂは、ヒートスプレッダとして機能する。
また、図５のＩＩ−ＩＩ線に沿う模式的断面構造は、図８（ａ）に示すように表され、図５のＩＩ−ＩＩ線に沿う別の模式的断面構造は、図８（ｂ）に示すように表される。
また、図５のＩＩ−ＩＩ線に沿う変形例１に係る模式的断面構造は、図９（ａ）に示すように表され、図５のＩＩ−ＩＩ線に沿う変形例１に係る別の模式的断面構造は、図９（ｂ）に示すように表される。
また、図５のＩＩ−ＩＩ線に沿う変形例２に係る模式的断面構造は、図１０（ａ）に示すように表され、図５のＩＩ−ＩＩ線に沿う変形例２に係る別の模式的断面構造は、図１０（ｂ）に示すように表される。
また、図５のＩＩ−ＩＩ線に沿う変形例３に係る模式的断面構造は、図１１（ａ）に示すように表され、図５のＩＩ−ＩＩ線に沿う変形例３に係る別の模式的断面構造は、図１１（ｂ）に示すように表される。
尚、図８〜図１１において、第２柱状接続電極１８nは、例えば、半田層３ａ・３ｂを介して、第１上面板電極２２1・第１銅プレート層１０ａ（第２パターンＥＰ）に接続されている。
また、図８（ａ）〜図１１（ａ）においては、セラミック基板１０の銅プレート層１０ｂは、第２柱状接続電極１８nの下側には配置されていない例が示されているが、図８（ｂ）〜図１１（ｂ）に示すように、セラミック基板１０の銅プレート層１０ｂは、第２柱状接続電極１８nの下側まで延在して配置されていても良い。このような構成とすることによって、半導体チップ上を伝導させて熱をセラミック基板１０の銅プレート層１０ｂに逃がすことができるため、有利である。
第１の実施の形態に係るパワーモジュール半導体装置１においては、負側電源入力端子Ｎ、出力端子Ｏ、正側電源入力端子Ｐの内、少なくともいずれか１つは折り曲げた構造を備えていても良い。ここで、図９〜図１１の例では、負側電源入力端子Ｎが折り曲げた構造を備えている。また、図８の例では、第２銅プレート層１０ｂから図った負側電源入力端子Ｎの高さは、Ｈ１であるが、図９の例では、折り曲げた構造を採用することによって、第２銅プレート層１０ｂから図った負側電源入力端子Ｎの高さは、Ｈ２＞Ｈ１となされている。さらに、図１０の例では、垂直方向に折り曲げた構造を備え、また、図１１の例では、第１上面板電極２２1上に折り曲げた構造を備えることで、負側電源入力端子Ｎの省スペース化を図ることができる。
第１の実施の形態に係るパワーモジュール半導体装置１においては、上記の構成および図８〜図１１の端子構造により、各端子を浮かせて、放熱板からの沿面距離、空間距離を確保することができる。
第１銅プレート層１０ａの第１パターンＤ（Ｋ４）は、セラミック基板１０の表面上に配置されている。半導体デバイスＱ４は、第１パターンＤ（Ｋ４）上に配置されている。第２銅プレート層１０ｂは、セラミック基板１０の裏面上に配置されている。第１柱状電極２０4は、半導体デバイスＱ４上に配置されている。樹脂層１２は、セラミック基板１０の表面上に、第１銅プレート層１０ａ、半導体デバイスＱ１・Ｑ４、ダイオードＤ１・Ｄ４、上面板電極２２1・２２4、柱状電極２０1・２０4、柱状接続電極１８o・１８n、柱状延長電極２５などを被覆し、セラミック基板１０の裏面上に、第２銅プレート層１０ｂを被覆して配置されている。
第１の実施の形態に係るパワーモジュール半導体装置１において、半導体デバイスＱ１・Ｑ４は、例えば、ＳｉＣ ＭＯＳＦＥＴで形成され、ダイオードＤ１・４は、例えば、ＳｉＣショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）で形成されている。また、セラミック基板１０上のサーミスタ接続端子Ｂ１・Ｂ２間には、サーミスタが接続され、第１の実施の形態に係るパワーモジュール半導体装置１の温度検出に利用される。
例えば、セラミック基板１０は、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＮ、ＡｌＳｉＣ、若しくは少なくとも表面が絶縁性のＳｉＣなどで形成されていても良い。
尚、半導体デバイスＱ１・Ｑ４同士、半導体デバイスＤ１・Ｄ４同士は、必ずしも隣接している必要はなく、熱抵抗を加味して、適宜配置替えをしても良い。
また、樹脂層１２は、トランスファモールド樹脂で形成されていても良い。樹脂層１２は、エポキシ系樹脂若しくはシリコーン系樹脂で形成されていても良い。
半導体デバイスＱ１・Ｑ４の複数のチップは、セラミック基板１０の表面上に、セラミック基板１０の厚み方向から見た平面視で離間した位置に配置され、樹脂層１２により樹脂モールドされている。
また、柱状接続電極１８o・１８nは、ＣＴＥの値が相対的に小さい電極材料、例えば、ＣｕＭｏ、Ｃｕなどで形成されていても良い。
上面板電極２２１・２２4部分は、ＣＴＥの値が相対的に小さい電極材料、例えば、ＣｕＭｏ、Ｃｕなどで形成されていても良い。
ソース柱状電極２０１・２０4部分は、ＣＴＥの値が相対的に小さい電極材料、例えば、ＣｕＭｏ、Ｃｕなどで形成されていても良い。
線熱膨張係数（ＣＴＥ：Coefficient of Thermal Expansion）の値が同等である同じ大きさの材料を比較すると、発生応力は、ヤング率の値が大きい材料の方が大きくなる。このため、ヤング率×ＣＴＥの数値が、より小さい材料を選定することによって、発生応力の値の小さな部材を達成することができる。
ＣｕＭｏは、このような利点を有している。また、ＣｕＭｏは、Ｃｕには劣るが、電気抵抗率も相対的に低い。
ここで、上面板電極２２１・２２4間の表面に沿った離隔距離は、沿面距離と呼ばれる。沿面距離の値は、例えば、約６ｍｍである。
パワーモジュール半導体装置１の小型・軽量化のための第１の手段として、ＳｉＣ ＭＯＳＦＥＴを使用して、チップを小型化することができる。ＳｉＣ ＭＯＳＦＥＴでは、規格化オン抵抗がＳｉ ＭＯＳＦＥＴの約１／１０である。このため、同じオン抵抗を有するデバイスを比較すると、ＳｉＣ ＭＯＳＦＥＴのチップ面積は、Ｓｉ ＭＯＳＦＥＴの約１／１０となる。
パワーモジュール半導体装置１の小型・軽量化のための第２の手段として、セラミック基板の薄型化を図ることができる。一般に使用されているセラミック基板としてＡｌＮでは、曲げ強度が小さく、薄くすると割れてしまう。また、熱抵抗や電気抵抗改善の目的で接着する銅箔の厚さを厚くすると、熱サイクル試験で剥れてしまうため、信頼性を確保することが難しい。したがって、セラミック基板としてＳｉＮを使用することが望ましい。ＳｉＮのメリットとして、曲げ強度が大きく、薄くしても割れにくいという特徴がある。一方、ディメリットとして、ＳｉＮは熱伝導率がＡｌＮよりも悪く、ＣＴＥがＡｌＮよりも大きい。ここで、具体的な数値例をあげると、ＡｌＮの曲げ強度は、約４００ＧＰａであるのに対して、ＳｉＮの曲げ強度は、約８５０ＧＰａである。一方、ＳｉＮの熱伝導率は、約３５Ｗ／ｍＫであるのに対して、ＡｌＮの熱伝導率は、約１７０Ｗ／ｍＫである。また、ＳｉＮのＣＴＥは、約８５０ｐｐｍ／℃であるのに対して、ＡｌＮのＣＴＥは、約５．７ｐｐｍ／℃である。
（半導体デバイスの構成例）
第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００（Ｑ１・Ｑ４）の例として、ＳｉＣ ＭＯＳＦＥＴの模式的断面構造は、図１３に示すように、ｎ-高抵抗層からなる半導体基板２６と、半導体基板２６の表面側に形成されたｐベース領域２８と、ｐベース領域２８の表面に形成されたソース領域３０と、ｐベース領域２８間の半導体基板２６の表面上に配置されたゲート絶縁膜３２と、ゲート絶縁膜３２上に配置されたゲート電極３８と、ソース領域３０およびｐベース領域２８に接続されたソース電極３４と、半導体基板２６の表面と反対側の裏面に配置されたｎ+ドレイン領域２４と、ｎ+ドレイン領域２４に接続されたドレインパッド電極３６とを備える。
図１３では、半導体デバイス１００は、プレーナゲート型ｎチャネル縦型ＳｉＣ ＭＯＳＦＥＴで構成されているが、トレンチゲート型ｎチャネル縦型ＳｉＣ ＭＯＳＦＥＴなどで構成されていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００（Ｑ１・Ｑ４）には、ＳｉＣ ＭＯＳＦＥＴの代わりに、ＧａＮ系ＦＥＴなどを適用することもできる。
第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００には、ＳｉＣ系、ＧａＮ系、若しくはＡｌＮ系のいずれかのパワーデバイスを適用可能である。
更には、第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００には、バンドギャップエネルギーが、例えば、１．１ｅＶ〜８ｅＶの半導体を用いることができる。
第１の実施の形態に係るパワーモジュール半導体装置１に適用する半導体デバイス１００の例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ ＭＯＳＦＥＴの模式的断面構造は、図１４に示すように表される。ゲートパッド電極ＧＰは、ゲート絶縁膜３２上に配置されたゲート電極３８に接続され、ソースパッド電極ＳＰは、ソース領域３０およびｐベース領域２８に接続されたソース電極３４に接続される。
また、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰは、図１４に示すように、半導体デバイス１００の表面を覆うパッシベーション用の層間絶縁膜４４上に配置される。尚、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰの下方の半導体基板２６内には、図１２の構成例では、図示を省略しているが、図１３或いは、図１４の中央部と同様に、微細構造のトランジスタ構造が形成されていても良い。
さらに、図１４に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜４４上にソースパッド電極ＳＰが延在して配置されていても良い。
（半導体装置を適用した応用例）
次に、図１５を参照して、第１の実施の形態に係るパワーモジュール半導体装置１を用いて構成した３相交流インバータについて説明する。
図１５に示すように、３相交流インバータは、ゲートドライブ部５０と、ゲートドライブ部５０に接続されたパワーモジュール部５２と、３相交流モータ部５４とを備える。パワーモジュール部５２は、３相交流モータ部５４のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。ここで、ゲートドライブ部５０は、図１５では、ＳｉＣ ＭＯＳＦＥＴＱ１・Ｑ４に接続されているが、図示は省略するが、同様に、ＳｉＣ ＭＯＳＦＥＴＱ２・Ｑ５、およびＱ３・Ｑ６にも接続されている。
パワーモジュール部５２は、蓄電池（Ｅ）４６の接続されたコンバータ４８が接続されたプラス端子（＋）とマイナス端子（−）間に、インバータ構成のＳｉＣ ＭＯＳＦＥＴＱ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６が接続されている。さらに、ＳｉＣ ＭＯＳＦＥＴＱ１〜Ｑ６のソース・ドレイン間には、ダイオードＤ１〜Ｄ６がそれぞれ逆並列に接続されている。
第１の実施の形態に係るパワーモジュール半導体装置１では、図１５のＵ相部分に対応する単相インバータの構造について説明されていたが、Ｖ相、Ｗ相に対応しても同様に形成して、３相パワーモジュール部５２を形成することもできる。
第１の実施の形態に係るパワーモジュール半導体装置１では、第１信号端子群（Ｇ４・Ｓ４・Ｔ４）および第２信号端子群（Ｇ１・Ｓ１・Ｔ１）は、セラミック基板１０の厚み方向に折り曲げた構成を備えていても良い。
また、第１の実施の形態に係るパワーモジュール半導体装置１では、パワーモジュール半導体装置は、複数個並列に配置されていても良い。
３相交流インバータを駆動するために第１の実施の形態に係るパワーモジュール半導体装置１を３個並列に配置した模式的平面構成は、図１６に示すように表される。
また、第１の実施の形態に係るパワーモジュール半導体装置１において、信号端子を折り曲げた模式的鳥瞰構成は、図１７に示すように表される。また、第１の実施の形態に係るパワーモジュール半導体装置１を３個並列に配置し、３相交流インバータを駆動する模式的回路構成は、図１８に示すように表される。
第１の実施の形態に係るパワーモジュール半導体装置１においては、信号端子（Ｇ１・Ｓ１・Ｔ１）・（Ｇ４・Ｓ４・Ｔ４）若しくは正側電源入力端子Ｐ・負側電源入力端子Ｎ・出力端子Ｏのいずれかがパッケージモジュールの４辺の全辺（全側面）から出ている構造において、対向する辺の信号端子（Ｇ１・Ｓ１・Ｔ１）・（Ｇ４・Ｓ４・Ｔ４）が互い違いに配置されているため、図１６に示すように、パワーモジュール半導体装置１を並列配置した場合の占有面積を縮小化可能となる。さらに、図１７に示すように、信号端子（Ｇ１・Ｓ１・Ｔ１）・（Ｇ４・Ｓ４・Ｔ４）を折り曲げることによって、図１６および図１８に示すように、パワーモジュール半導体装置１を並列配置した場の占有面積を縮小化可能となる。このため、装置全体の省スペース化、小型化を図ることができる。
第１の実施の形態によれば、ツーインワン薄型ＳｉＣパワーモジュールの小型、軽量化可能なパワーモジュール半導体装置を提供することができる。
[第２の実施の形態]
第２の実施の形態に係るパワーモジュール半導体装置２であって、ワンインワンモジュール（1 in 1 Module）の模式的回路表現は、図１９に示すように表される。また、第２の実施の形態に係るパワーモジュール半導体装置２であって、ワンインワンモジュールの詳細回路表現は、図２０に示すように表される。
第２の実施の形態に係るパワーモジュール半導体装置２は、ワンインワンモジュールの構成を備える。すなわち、１個のＭＯＳＦＥＴＱが１つのモジュールに内蔵されている。一例として６チップ（ＭＯＳトランジスタ×６）搭載可能であり、それぞれのＭＯＳＦＥＴＱは、６個まで並列接続可能である。尚、６チップの内、一部をダイオードＤＩ用として搭載することも可能である。
図１９には、ＭＯＳＦＥＴＱに逆並列接続されるダイオードＤＩが示されている。ＭＯＳＦＥＴＱの主電極は、ドレイン端子ＤＴおよびソース端子ＳＴで表される。
さらに詳細には、図２０に示すように、ＭＯＳＦＥＴＱに並列にセンス用ＭＯＳＦＥＴＱｓが接続される。センス用ＭＯＳＦＥＴＱｓは、ＭＯＳＦＥＴＱと同一チップ内に、微細トランジスタとして形成されている。なお、第１の実施の形態においても半導体デバイスＱ１・Ｑ４には、センス用ＭＯＳＦＥＴＱｓが同一チップ内に、微細トランジスタとして形成されている。
第２の実施の形態に係るパワーモジュール半導体装置２は、図２１に示すように、樹脂層１２に被覆されたセラミック基板１０の第１の辺に配置されたドレイン端子ＤＴおよびソース端子ＳＴと、第１の辺に対向の辺に配置された信号端子群ＳＳ・Ｇ・ＣＳ・Ｂ１・Ｂ２とを備える。ここで、信号端子群ＳＳ・Ｇ・ＣＳは、の半導体デバイスＱのソースセンス端子・ゲート信号端子・電流センス端子に対応し、信号端子群Ｂ１・Ｂ２は、サーミスタ接続端子に対応する。ここで、ソース端子ＳＴは、第１電源入力端子に対応し、ドレイン端子ＤＴは、第２電源入力端子に対応する。
また、樹脂層１２を形成前の模式的鳥瞰構成は、図２２に示すように表される。
さらに、上面板電極２２を形成前の模式的鳥瞰構成は、図２３に示すように表される。
また、第２の実施の形態に係るパワーモジュール半導体装置２であって、ワンインワンモジュールの模式的平面パターン構成は、図２４に示すように表され、図２４のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図２６に示すように表される。
また、第２の実施の形態に係るパワーモジュール半導体装置２であって、ワンインワンモジュールの模式的裏面外観構成は、図２５に示すように表される。セラミック基板１０の裏面上に配置される第２銅プレート層１０ｂは、ヒートスプレッダとして機能する。
第２の実施の形態に係るパワーモジュール半導体装置２は、図２１〜図２６に示すように、ＳｉＣ ＴＰＭにおいて、上面板電極２２とセラミック基板１０上の電極パターンＥＰとを電気的に接続する柱状接続電極１８nの役割を兼用する負側電源入力端子Ｎを備える。また、ドレイン端子ＤＴとセラミック基板１０上の電極パターンＤとを電気的に接続する柱状接続電極１８pの役割を兼用するドレイン端子ＤＴを備える。ソース端子ＳＴ・ドレイン端子ＤＴはパワー端子として作用する。
第２の実施の形態に係るパワーモジュール半導体装置２においては、上面板電極２２とセラミック基板１０上の電極パターンＥＰとを電気的に接続する柱状接続電極１８nの役割を兼用するソース端子ＳＴと、ドレイン端子ＤＴとセラミック基板１０上の電極パターンＤとを電気的に接続する柱状接続電極１８pの役割を兼用するドレイン端子ＤＴとを備えることにより、部材点数を削減することができ、パワーモジュールサイズの縮小化し、パワーモジュールのパワー密度の向上化を図ることができる。その結果、製造コストの削減を図ることができる。
第２の実施の形態に係るパワーモジュール半導体装置２においては、構成部材が低減化され、その結果としてチップ数を増加することができる。
各部材の接合構造の形成には、半田接合、金属粒子接合、固相拡散接合、液相拡散接合などの技術を適用可能である。
第２の実施の形態に係るパワーモジュール半導体装置２は、図２１〜図２６に示すように、セラミック基板１０と、セラミック基板１０の表面上に配置された第１銅プレート層１０ａの第１パターンＤと、第１パターンＤ上に配置された半導体デバイスＱと、第１パターンＤ上に配置された第１柱状接続電極１８pと、第１柱状接続電極１８pに接続されたドレイン端子ＤＴとを備える。
また、第１銅プレート層１０ａの第２パターンＥＰと、第２パターンＥＰ上に配置された第２柱状接続電極１８nと、第２柱状接続電極１８nに接続されたソース端子ＳＴとを備えていても良い。
また、半導体デバイスＱ上に配置された柱状電極２０を備えていても良い。
また、ここで、図示は省略されているが、第１パターンＤ上に半導体デバイスＱに隣接して配置された第１ダイオードＤＩを備えていても良い。さらに、場合によっては、第１パターンＤ上には、すべてのチップにダイオードＤＩが配置されていても良い。
また、柱状電極２０上に配置された上面板電極２２を備えていても良い。
また、図示は省略されているが、柱状電極２０上に配置され、かつダイオードＤＩのアノード電極Ａに接続された上面板電極２２を備えていても良い。
上面板電極２２は、図２２に示すように、平面視で内側の角部に湾曲凹状のＬ字構造を有することが望ましい。電気的な抵抗を低減するためである。
第２の実施の形態に係るパワーモジュール半導体装置２においても、半導体デバイスＱは、例えば、ＳｉＣ ＭＯＳＦＥＴで形成され、ダイオードＤＩは、例えば、ＳｉＣショットキーバリアダイオード（ＳＢＤ）で形成される。また、セラミック基板１０上のサーミスタ接続端子Ｂ１・Ｂ２間には、サーミスタが接続され、第２の実施の形態に係るパワーモジュール半導体装置２の温度検出に利用される。
その他の構成は、第１の実施の形態に係るパワーモジュール半導体装置１と同様であるため、重複説明は省略する。
第２の実施の形態に係るパワーモジュール半導体装置２に適用する半導体デバイス１００（Ｑ）の例として、ＳｉＣ ＭＯＳＦＥＴの模式的断面構造は、図１３と同様に表される。図１３では、半導体デバイス１００は、プレーナゲート型ｎチャネル縦型ＳｉＣ ＭＯＳＦＥＴで構成されているが、トレンチゲート型ｎチャネル縦型ＳｉＣ ＭＯＳＦＥＴなどで構成されていても良い。
また、第２の実施の形態に係るパワーモジュール半導体装置２に適用する半導体デバイス１００（Ｑ）には、ＳｉＣ ＭＯＳＦＥＴの代わりに、ＧａＮ系ＦＥＴなどを適用することもできる。
第２の実施の形態に係るパワーモジュール半導体装置２に適用する半導体デバイス１００には、ＳｉＣ系、ＧａＮ系、若しくはＡｌＮ系のいずれかのパワーデバイスを適用可能である。
第２の実施の形態に係るパワーモジュール半導体装置２に適用する半導体デバイス１００の例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ ＭＯＳＦＥＴの模式的断面構造は、図１４と同様に表される。
第２の実施の形態によれば、ワンインワン薄型ＳｉＣパワーモジュールの小型、軽量化可能なパワーモジュール半導体装置を提供することができる。
[第３の実施の形態]
第３の実施の形態に係るパワーモジュール半導体装置の模式的断面構造は、図２７（ａ）に示すように表され、図２７（ａ）の上面板電極部分の模式的鳥瞰構成は、図２７（ｂ）に示すように表される。
また、第３の実施の形態に係るパワーモジュール半導体装置に適用可能な上面板電極の模式的鳥瞰構成は、図２８に示すように表される。
第３の実施の形態に係るパワーモジュール半導体装置は、第１上面板電極２２1および第２上面板電極２２4の少なくとも一方の表面には、複数の溝２２Ｔが形成されている。
なお、この溝２２Ｔは、装置全体をトランスファモールド樹脂により被覆する際に、装置の外形を覆うようにセットされる治具４００との隙間の断面積の割合を内部と比較して相対的に大きく設定し、その部分に注入されるトランスファモールド樹脂を案内する案内溝として用いることができる。
また、この案内溝２２Ｔは、トランスファモールド樹脂の注入方向Ｂに沿って形成されるストライプ状の溝とすることができる。
また、案内溝２２Ｔは、ストライプ状の溝と交差し、注入されたトランスファモールド樹脂を多方向に拡散させる拡散用の溝を備えるようにしても良い。
さらに、これらの溝２２Ｔは、装置を稼働させた際のヒートシンクを兼ねることも可能である。
具体的には、例えば図２７（ａ）、（ｂ）および図２８に示すように、樹脂層１２を形成するトランスファモールド樹脂を注入する際に樹脂の流れを案内する案内溝２２Ｔが複数形成されている。
なお、トランスファモールド樹脂としては、エポキシ系樹脂若しくはシリコーン系樹脂などを用いることができる。
また、図２７（ｂ）および図２８に示すように、各案内溝２２Ｔは、トランスファモールド樹脂の注入方向Ｂに沿って形成されるストライプ状の溝とされている。
図２８に示すようなストライプ状の溝として形成される案内溝２２Ｔのサイズは、特には限定されないが、例えば、幅ＰＴ１は約１ｍｍ〜約２ｍｍ程度、溝の深さＴＨ１は約１ｍｍ〜約１．５ｍｍ程度、上面板電極２２の厚さＴＨ２は約２ｍｍ程度とすることができる。
尚、上面板電極２２の厚さＴＨ２や案内溝２２Ｔの深さＴＨ１は、パワーモジュールの反り量調整のために、上記範囲を越えて設定しても良い。
また、図２７（ａ）において、第１の実施の形態および第２の実施の形態に係るパワーモジュール半導体装置と同様の構成については、同一符号を付して詳細な説明は省略する。
なお、図２７（ａ）において、符号４００は、装置全体をトランスファモールド樹脂により被覆して樹脂層１２を形成する際に、パワーモジュール半導体装置の外形を覆うようにセットされる治具である。詳細については、後述する。
第３の実施の形態に係るパワーモジュール半導体装置の模式的鳥瞰構成は、図２９に示すように表される。図２９において、矢印Ｂは樹脂封入方向を示す。
図２９では、トランスファモールド樹脂による被覆を行う前の状態を示す。この状態において、半導体デバイスＱ（Ｄ）の上に形成される柱状電極２０の上面に、複数の案内溝２２Ｔが表面側に形成された上面板電極２２が設けられている。なお、各案内溝２２Ｔは、樹脂封入方向Ｂに沿ったストライプ状の溝とされている。
（上面板電極）
比較例の上面板電極２２の平面パターン構成は、図３０（ａ）に示すように表され、第３の実施の形態に係るパワーモジュール半導体装置に適用可能な上面板電極の構成例および別の構成例は、図３０（ｂ）および図３０（ｃ）に示すように表される。
図３０（ａ）に示すように、比較例に係る上面板電極２２は面一の平板であり、溝等は形成されていない。
そのため、装置全体をトランスファモールド樹脂により被覆する際に、装置の外形を覆うようにセットされる治具４００と上面板電極２２との隙間の断面積が比較的小さく、樹脂注入時の抵抗が大きい。これにより、樹脂注入時において、上面板電極２２の下側（即ち、柱状電極２０等が存在する側）の樹脂の流速に比して、上面板電極２２の上側（即ち、上面板電極２２と治具４００との隙間）の樹脂の流速が抵抗により遅くなり、結果的に樹脂の未充填部分を生じる。
一方、第３の実施の形態に係る構成例では、図３０（ｂ）に示すように、樹脂封入方向Ｂに沿ったストライプ状の溝で構成される複数（図３０（ｂ）では３本）の案内溝２２Ｔが設けられている。この案内溝２２Ｔにより、治具４００と上面板電極２２との隙間の断面積が図３０（ａ）の場合に比して大きくなるため、樹脂注入時の抵抗を低減することができる。したがって、案内溝２２Ｔのサイズを適宜調整することにより、樹脂注入時において、上面板電極２２の下側の樹脂の流速と、上面板電極２２の上側の樹脂の流速とを略同じくすることができ、樹脂の未充填部分の発生を防止することができる。
また、第３の実施の形態に係る構成例では、図３０（ｃ）に示すように、樹脂封入方向Ｂに沿ったストライプ状の溝で構成される複数の案内溝２２Ｔと、この案内溝２２Ｔと交差する拡散用の溝２２Ｔａとが設けられている。この案内溝２２Ｔと拡散用の溝２２Ｔａとにより、治具４００と上面板電極２２との隙間の断面積が図３０（ａ）の場合に比して大きくなるため、樹脂注入時の抵抗を低減することができる。したがって、案内溝２２Ｔおよび拡散用の溝２２Ｔａのサイズを適宜調整することにより、樹脂注入時において、上面板電極２２の下側の樹脂の流速と、上面板電極２２の上側の樹脂の流速とを略同じくすることができ、樹脂の未充填部分の発生をより有効に防止することができる。
また、図３０（ｂ）および図３０（ｃ）の構成例において、上面板電極２２の案内溝２２Ｔおよび拡散用の溝２２Ｔａは、パワーモジュール半導体装置を稼働させた際のヒートシンクを兼ねることも可能である。即ち、案内溝２２Ｔおよび拡散用の溝２２Ｔａによって、上面板電極２２の表面積が広くなるため、放熱効果の向上を期待することができる。
また、案内溝２２Ｔおよび拡散用の溝２２Ｔａによって、上面板電極２２の表面積が広くなるため、樹脂層１２との接触面積も増加し、アンカー効果により樹脂層１２との密着性の向上も図ることができる。
（樹脂封入工程）
第３の実施の形態に係るパワーモジュール半導体装置において、トランスファモールド樹脂を注入するため治具４００内にデバイスを配置し、樹脂封入する工程を説明する側面構成は、図３１に示すように表される。
図３０（ｂ）または図３０（ｃ）に示す構成例に係る上面板電極２２を備えた第３の実施の形態に係るパワーモジュール半導体装置について、デバイス全体を治具４００内に配置した後、エポキシ系樹脂若しくはシリコーン系樹脂などで構成されるトランスファモールド樹脂１２を図上、右側から左側に向かうＢ１、Ｂ２方向に注入する。なお、治具４００の左側端部には、治具４００内の空気を抜くための排気孔４３０が形成されている。
また、上面板電極２２と治具４００の内壁との距離ＴＨ３は、例えば約０．３ｍｍ〜約０．５ｍｍ程度とされる。上述したように、図３０（ｂ）または図３０（ｃ）に示す構成例に係る上面板電極２２は、案内溝２２Ｔおよび拡散用の溝２２Ｔａが形成され、樹脂が流入する側の隙間の断面積が比較的大きくなっているので、樹脂の注入に対する抵抗が低減される。
これにより、上面板電極２２の下側の流入方向ＢＬに沿った樹脂の流速と、上面板電極２２の上側の流入方向ＢＵに沿った樹脂の流速とを略同じくすることができ、樹脂の未充填部分の発生が防止され、デバイス全体を樹脂層１２で完全に覆うことができる。
そして、エポキシ系樹脂若しくはシリコーン系樹脂などで構成されるトランスファモールド樹脂１２が固化した後、治具４００を取り外すことにより、デバイス全体が樹脂層１２によって完全に被覆されたパワーモジュール半導体装置を得ることができる。
図３２は、比較例に係る上面板電極２２を使用した場合において、トランスファモールド樹脂を注入するため治具４００内にデバイスを配置し、樹脂封入する工程を説明する側断面構成図である。
比較例に係る上面板電極２２は、上述のように、治具４００の内壁と上面板電極２２との隙間の断面積が比較的小さく、樹脂注入時の抵抗が大きい。これにより、樹脂注入時において、上面板電極２２の下側の流入方向ＢＬの樹脂の流速に比して、上面板電極２２の上側の流入方向ＢＵの樹脂の流速が抵抗により遅くなり、結果的に樹脂の未充填部分１２０を生じてしまう。したがって、トランスファモールド樹脂１２が固化した後、治具４００を取り外した場合に、未充填部分１２０の存在により、樹脂層１２の表面に孔や凹み等の欠陥が発生し、封止が不完全な状態となってしまう。
図３３は、第３の実施の形態に係るパワーモジュール半導体装置において、トランスファモールド樹脂１２を注入するため治具４００内にデバイスを配置し、樹脂封入する工程を説明する正断面構成図である。
図３３に示すように、上面板電極２２は、案内溝２２Ｔが形成されているので、図３０（ａ）に示した案内溝を形成しない比較例に係る上面板電極に比して、樹脂が流入する側の隙間の断面積が大きくなっている。これにより、樹脂の注入に対する抵抗が低減され、未充填部が発生する事態が防止される。
（変形例１）
図３４は、第３の実施の形態の変形例１に係るパワーモジュール半導体装置において、トランスファモールド樹脂を注入するため治具４００内にデバイスを配置し、樹脂封入する工程を説明する正断面構成図である。
図３４に示す変形例１では、上面板電極２２の表面側に案内溝２２Ｔ１が形成され、また裏面側には下方に所定長さ延設される突出部２２Ｄが形成されている。即ち、上面板電極２２から離間する方向に延設される突出部２２Ｄが形成されている。
これにより、上面板電極２２の上側の隙間の断面積を比較的大きくできると共に、上面板電極２２の下側の空間の断面積を減らすことができる。したがって、案内溝２２Ｔ１のサイズや、突出部２２Ｄのサイズを適宜調整することにより、案内溝２２Ｔ１や突出部２２Ｄを設けない場合と樹脂の絶対量を等しくすることができ、完成したパワーモジュール半導体装置に反りが生じる事態を回避することができる。
また、突出部２２Ｄは、ゲートセンス用、ソースセンス用などのボンディングワイヤを避けるように配置されていることが望ましい。すなわち、柱状電極の高さを低くすると、上面板電極２２の下側の断面積を減らすことが可能であるが、ゲートセンス用、ソースセンス用などのボンディングワイヤの存在で、柱状電極２０の高さを低くすることが難しい。このため、場所を狙って、部分的に凹凸構造を形成することが望ましい。
また、上面板電極２２の上側の隙間の断面積を比較的大きくすると共に、上面板電極２２の下側の空間の断面積を減らすことで、上面板電極２２の抵抗はそのままで、上面板電極２２上下の断面積比を低減することができる。
また、上面板電極２２の上側の隙間の断面積を比較的大きくすると共に、上面板電極２２の下側の空間の断面積を減らすことで、樹脂１２の絶対量を増やさない構造を実現可能であるため、反りを抑制することも可能である。
また、図３４に示す変形例１では、上面板電極２２の全体の厚みを確保することができるので、上面板電極２２自体の電気抵抗が高くなることを回避することができる。
（変形例２）
図３５は、第３の実施の形態の変形例２に係るパワーモジュール半導体装置において、トランスファモールド樹脂を注入するため治具４００内にデバイスを配置し、樹脂封入する工程を説明する正断面構成図である。
図３５に示す変形例２では、図３３等に示す断面形状が矩形状の案内溝２２Ｔに代えて、断面が山形状と谷形状を連ねた形状とされている。これにより、案内溝２２Ｔは谷形状を呈する。この変形例２に示す谷形状の案内溝２２Ｔによっても、図３０（ａ）に示した案内溝を形成しない比較例に係る上面板電極に比して、樹脂が流入する側の隙間の断面積が大きくすることができる。これにより、樹脂の注入に対する抵抗が低減され、未充填部が発生する事態が防止される。
また、上面板電極２２の表面積が広くなるため、放熱効果の向上を期待することができる。さらに、谷形状の案内溝２２Ｔによって、上面板電極２２の表面積が広くなるため、樹脂層１２との接触面積も増加し、アンカー効果により樹脂層１２との密着性の向上も図ることができる。
（変形例３）
図３６は、第３の実施の形態の変形例３に係るパワーモジュール半導体装置において、トランスファモールド樹脂で樹脂封止した側断面構成図である。
変形例３において、案内溝２２Ｔは、パワーモジュール半導体装置を稼働させた際のヒートシンクを兼ねている。
即ち、案内溝２２Ｔに隣接して起立する壁部２２Ｆの少なくとも一部は、樹脂層１２から外部に露出されている。
これにより、パワーモジュール半導体装置を稼働させた際に発生する熱を壁部２２Ｆを介して外部に効率的に逃がすことができる。
（変形例４）
図３７は、第３の実施の形態の変形例４に係るパワーモジュール半導体装置において、トランスファモールド樹脂で樹脂封止した側断面構成図である。
変形例４は、前出の図３３に示す構成において、治具４００と上面板電極２２との隙間の距離をより小さくした場合に得られる構造である。
変形例４の構造によれば、山形状と谷形状（溝２２Ｔ）を連ねた表面形状を有する比較的表面積の大きい上面板電極２２が、樹脂層１２の表面近くに位置するため、パワーモジュール半導体装置を稼働させた際に発生する熱を外部に効率的に逃がすことができる。
[第４の実施の形態]
第４の実施の形態に係るパワーモジュール半導体装置は、図３８および図３９に示すように表される。
ここで、図３８は、第４の実施の形態に係るパワーモジュール半導体装置であって、ツーインワンモジュール１において樹脂層１２を形成前の模式的鳥瞰構成図、図３９は、トランスファモールド樹脂を注入するため治具４００内にデバイスを配置した平面構成図である。
図３８に示すように、第４の実施の形態に係るパワーモジュール半導体装置１において、デバイスの上には、ストライプ状の案内溝２２Ｔを備える上面板電極２２1・２２4が設けられている。なお、案内溝２２Ｔは、上述のように、トランスファモールド樹脂の注入方向Ｂに沿うように設置される。
図３９に示すように、トランスファモールド樹脂１２を注入するための治具４００は、トランスファモールド樹脂１２の導通孔４２０と、導通孔４２０に連結され、トランスファモールド樹脂１２が注入されるキャビティ５００とを備える。治具４００は、上下に分割可能な金属ブロックによって形成される。図３９には、下側の金属ブロックの平面構成が示されている。上側の金属ブロックは、図示を省略しているが、導通孔４２０とキャビティ５００のみが空洞部となるように下側の金属ブロックと組み合わされる。
なお、図３９において、符号４３０は、トランスファモールド樹脂１２が注入される際にキャビティ５００内の空気を抜くための排気孔である。
第４の実施の形態に係るパワーモジュール半導体装置１によれば、上面板電極２２1・２２4に案内溝２２Ｔが形成されているので、案内溝を形成しない場合に比して、トランスファモールド樹脂１２が流入する側の治具４００との隙間の断面積が大きくなる。これにより、トランスファモールド樹脂１２の注入に対する抵抗が低減され、未充填部が発生する事態が防止される。
図４０は、第４の実施の形態に係るパワーモジュール半導体装置１において、上面板電極２２1・２２4の模式的平面パターン構成図である。
図４０に示すように、上面板電極２２1・２２4の表面には複数のストライプ状の案内溝２２Ｔが形成されている。各案内溝２２Ｔは、トランスファモールド樹脂の注入方向Ｂに沿うように設けられている。案内溝２２Ｔのサイズは、特には限定されないが、例えば、幅約１ｍｍ〜約２ｍｍ程度、溝の深さ約１ｍｍ〜約１．５ｍｍ程度とすることができる。
図４１は、第４の実施の形態に係るパワーモジュール半導体装置１において、別の上面板電極２２1・２２4の模式的平面パターン構成図である。
図４１に示すように、上面板電極２２1・２２4の表面には複数のストライプ状の案内溝２２Ｔと、案内溝２２Ｔと交差する拡散用の溝２２Ｔａとが形成されている。なお、案内溝２２Ｔはトランスファモールド樹脂の注入方向Ｂに沿うように設けられている。
[第５の実施の形態]
第５の実施の形態に係るパワーモジュール半導体装置は、図４２〜図４５に示すように表される。
図４２は、第５の実施の形態に係るパワーモジュール半導体装置２であって、ワンインワンモジュールにおいて、樹脂層を形成前の模式的鳥瞰構成図、図４３は、第５の実施の形態に係るパワーモジュール半導体装置２において、トランスファモールド樹脂１２を注入するため治具４００内にデバイスを配置した平面構成図である。
図４２に示すように、第５の実施の形態に係るパワーモジュール半導体装置２において、デバイスの上には、ストライプ状の案内溝２２Ｔを備える１枚の上面板電極２２が設けられている。なお、案内溝２２Ｔは、上述のように、トランスファモールド樹脂の注入方向Ｂに沿うように設置される。
図４３に示すように、トランスファモールド樹脂１２を注入するための治具４００は、トランスファモールド樹脂１２の導通孔４２０と、導通孔４２０に連結され、トランスファモールド樹脂１２が注入されるキャビティ５００とを備える。治具４００は、上下に分割可能な金属ブロックによって形成される。図４３には、下側の金属ブロックの平面構成が示されている。上側の金属ブロックは、図示を省略しているが、導通孔４２０とキャビティ５００のみが空洞部となるように下側の金属ブロックと組み合わされる。
なお、図４３において、符号４３０は、トランスファモールド樹脂１２が注入される際にキャビティ５００内の空気を抜くための排気孔である。
第５の実施の形態に係るパワーモジュール半導体装置２によれば、上面板電極２２に案内溝２２Ｔが形成されているので、案内溝を形成しない場合に比して、トランスファモールド樹脂１２が流入する側の治具４００との隙間の断面積が大きくなる。これにより、トランスファモールド樹脂１２の注入に対する抵抗が低減され、未充填部が発生する事態が防止される。
図４４は、第５の実施の形態に係るパワーモジュール半導体装置２において、上面板電極２２の模式的平面パターン構成図である。
図４４に示すように、上面板電極２２の表面には複数のストライプ状の案内溝２２Ｔが形成されている。各案内溝２２Ｔは、トランスファモールド樹脂の注入方向Ｂに沿うように設けられている。案内溝２２Ｔのサイズは、特には限定されないが、例えば、幅約１ｍｍ〜約２ｍｍ程度、溝の深さ約１ｍｍ〜約１．５ｍｍ程度とすることができる。
図４５は、第５の実施の形態に係るパワーモジュール半導体装置２において、別の上面板電極２２の模式的平面パターン構成図である。
図４５に示すように、上面板電極２２の表面には複数のストライプ状の案内溝２２Ｔと、案内溝２２Ｔと交差する拡散用の溝２２Ｔａとが形成されている。なお、案内溝２２Ｔはトランスファモールド樹脂の注入方向Ｂに沿うように設けられている。
[第６の実施の形態]
第６の実施の形態に係るパワーモジュール半導体装置は、図４６〜図４８に示すように表される。
図４６は、第６の実施の形態に係るパワーモジュール半導体装置であって、別のワンインワンモジュールのパワーモジュール半導体装置にトランスファモールド樹脂１２を注入するため治具４００内にデバイスを配置した平面構成図である。
また、第６の実施の形態に係るパワーモジュール半導体装置は、図４６に示すように、半導体デバイスＱが、セラミック基板１０の中央部に２列に３チップずつ配置される。また、セラミック基板１０の周辺部には、２系統の信号端子群（ＧＳＰ・ＣＳＰ・ＳＳＰ）が、Ｌ字構造に配置される。２系統の信号端子群（ＧＳＰ・ＣＳＰ・ＳＳＰ）は、図４６に示すように、互いに共通に接続されて、半導体デバイスＱのソースセンス端子・ゲート信号端子・電流センス端子に接続される。
各チップのＧＰ端子・ＳＰ端子・ＣＳ端子は、周辺部に配置されたＬ字構造の信号端子群（ＧＳＰ・ＣＳＰ・ＳＳＰ）に向けて、ボンディングワイヤによって接続される。
さらに、図４６に示すように、セラミック基板１０の厚み方向から見た平面視で、上面板電極２２・２２Ｓは、半導体デバイスＱから延伸したボンディングワイヤ群の直上には覆い被さらないように配置されている。
信号端子群（ＧＳＰ・ＣＳＰ・ＳＳＰ）をＬ字に形成することによって、３チップのＭＯＳトランジスタからのボンディングワイヤの配線を短距離でかつクロス配置無しで配置することが可能となり、さらに、上面板電極２２・２２Ｓは、半導体デバイスＱのチップ上から延伸したボンディングワイヤの直上には覆い被さらないように配置可能となる。
図４６に示すように、第６の実施の形態に係るパワーモジュール半導体装置において、デバイスの上には、ストライプ状の案内溝２２Ｔと案内溝２２Ｔに隣接して起立する凸状部２２Ｓを備える１枚の上面板電極２２が設けられている。なお、案内溝２２Ｔおよび凸状部２２Ｓは、トランスファモールド樹脂の注入方向Ｂに沿うように設置される。
また、図４６に示すように、トランスファモールド樹脂１２を注入するための治具４００は、トランスファモールド樹脂１２の導通孔４２０と、導通孔４２０に連結され、トランスファモールド樹脂１２が注入されるキャビティ５００とを備える。治具４００は、上下に分割可能な金属ブロックによって形成される。図４６には、下側の金属ブロックの平面構成が示されている。上側の金属ブロックは、図示を省略しているが、導通孔４２０とキャビティ５００のみが空洞部となるように下側の金属ブロックと組み合わされる。
なお、図４３において、符号４３０は、トランスファモールド樹脂１２が注入される際にキャビティ５００内の空気を抜くための排気孔である。
第６の実施の形態に係るパワーモジュール半導体装置によれば、上面板電極２２に案内溝２２Ｔが形成されているので、案内溝を形成しない場合に比して、トランスファモールド樹脂１２が流入する側の治具４００との隙間の断面積が大きくなる。これにより、トランスファモールド樹脂１２の注入に対する抵抗が低減され、未充填部が発生する事態が防止される。
また、凸状部２２Ｓは、パワーモジュール半導体装置を稼働させた際のヒートシンクとして機能するので、パワーモジュール半導体装置を稼働させた際に発生する熱を凸状部２２Ｓを介して外部に効率的に逃がすことができる。
図４７は、第６の実施の形態に係るパワーモジュール半導体装置において、上面板電極２２の模式的平面パターン構成図である。
図４７に示すように、上面板電極２２の表面には複数のストライプ状の案内溝２２Ｔおよびストライプ状の凸状部２２Ｓが形成されている。各案内溝２２Ｔおよび各凸状部２２Ｓは、トランスファモールド樹脂の注入方向Ｂに沿うように設けられている。案内溝２２Ｔのサイズは、特には限定されないが、例えば、幅約１ｍｍ〜約２ｍｍ程度、溝の深さ約１ｍｍ〜約１．５ｍｍ程度とすることができる。
図４８は、第６の実施の形態に係るパワーモジュール半導体装置において、別の上面板電極２２の模式的平面パターン構成図である。
図４８に示すように、上面板電極２２の表面には複数のストライプ状の案内溝２２Ｔおよび複数の四角形状あるいは矩形状の凸状部２２Ｓが形成されている。
以上説明したように、本発明によれば、薄型ＳｉＣパワーモジュールの反り量を低減化したパワーモジュール半導体装置を提供することができる。
[その他の実施の形態]
上記のように、第１〜第６の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、本発明はここでは記載していない様々な実施の形態などを含む。
本発明のパワーモジュール半導体装置は、ＳｉＣパワー半導体モジュール、インテリジェントパワーモジュールなどパワーデバイス全般に利用可能であり、特に、小型・軽量化が求められている分野、車載・太陽電池・産業機器・民生機器向けのインバータ、コンバータなど幅広い応用分野に適用可能である。
１、２…パワーモジュール半導体装置
３ａ、３ｂ…半田層
１０…セラミック基板
１０ａ、１０ｂ…銅プレート層
１２…樹脂層
１８o、１８n、１８p、１８n…柱状接続電極
２０、２０1、２０4…柱状電極
２２、２２1、２２4…上面板電極
２２Ｔ…案内溝
２２Ｔａ…拡散用の溝
２２Ｓ…凸状部
２４…ｎ+ドレイン領域
２５…柱状延長電極
２６…半導体基板
２８…ｐベース領域
３０…ソース領域
３２…ゲート絶縁膜
３４…ソース電極
３６…ドレイン電極
３８…ゲート電極
４４…層間絶縁膜
４６…蓄電池（Ｅ）
４８…コンバータ
５０…ゲートドライブ部
５２…パワーモジュール部
５４…三相モータ部
１００、Ｑ、Ｑ１〜Ｑ６…半導体デバイス（ＳｉＣ ＭＯＳＦＥＴ、半導体チップ）
Ｄ１〜Ｄ６、ＤＩ…ダイオード
４００…治具
４２０…導入孔
４３０…排気孔
５００…キャビティ
ＧＰ…ゲートパッド電極
ＳＰ…ソースパッド電極
Ｐ…正側電源入力端子（第２電源入力端子）
Ｎ…負側電源入力端子（第１電源入力端子）
ＤＴ…ドレイン端子（第２電源入力端子）
ＳＴ…ソース端子（第１電源入力端子）
Ｏ、Ｕ、Ｖ、Ｗ…出力端子
Ｇ、Ｇ１、Ｇ４…ゲート信号端子
Ｓ１、Ｓ４、ＳＳ…ソースセンス端子
ＣＳ、Ｔ１、Ｔ４…電流センス端子
Ｂ１、Ｂ２…サーミスタ接続端子
Ａ１、Ａ４…アノード電極
Ｋ１、Ｋ４…カソード電極
Ｄ、Ｄ（Ｋ１）、Ｄ（Ｋ４）…ドレイン電極パターン
ＥＰ…接地パターン

Claims (26)

  1. セラミック基板と、
    前記セラミック基板の表面上に配置された第１銅プレート層の第１パターンと、
    前記第１パターン上に配置された第１半導体デバイスと、
    前記第１パターン上に配置された第１柱状接続電極と、
    前記第１柱状接続電極に接続された出力端子と、
    前記第１半導体デバイス上に配置された第１柱状電極と、
    前記第１パターン上に前記第１半導体デバイスに隣接して配置された第１ダイオードと、
    前記第１ダイオード上に配置された第３柱状電極と、
    前記第１柱状電極上および前記第３柱状電極上に配置された第１上面板電極と
    を備え、
    前記出力端子の厚みは、前記第１半導体デバイスと、前記第１柱状電極と、前記第１上面板電極と、前記第１柱状電極を前記第１上面板電極に接合する半田層との厚みの和と略同じであることを特徴とするパワーモジュール半導体装置。
  2. 前記第１銅プレート層の第２パターンと、
    前記第２パターン上に配置された第２柱状接続電極と、
    前記第２柱状接続電極に接続された第１電源入力端子と
    を備え、前記第２柱状接続電極上に前記第１上面板電極が接続されていることを特徴とする請求項１に記載のパワーモジュール半導体装置。
  3. 前記第１柱状接続電極は、前記第１パターン上に配置された柱状延長電極を備えることを特徴とする請求項１に記載のパワーモジュール半導体装置。
  4. 前記第１銅プレート層の第３パターン上に配置された第２半導体デバイスを備えることを特徴とする請求項２に記載のパワーモジュール半導体装置。
  5. 前記第１パターン上に前記第２半導体デバイスに隣接して配置された第２ダイオードを備えることを特徴とする請求項２に記載のパワーモジュール半導体装置。
  6. 前記第２半導体デバイス上に配置された第２柱状電極を備えることを特徴とする請求項４または５に記載のパワーモジュール半導体装置。
  7. 前記第２柱状電極上に配置され、かつ前記第２ダイオード上に配置された第４柱状電極上に配置され、前記第２柱状電極および前記第４柱状電極に接続された第２上面板電極を備えることを特徴とする請求項６に記載のパワーモジュール半導体装置。
  8. 前記第１上面板電極および前記第２上面板電極は、平面視で内側の角部に湾曲凹状のＬ字構造を有することを特徴とする請求項７に記載のパワーモジュール半導体装置。
  9. 前記第３パターンに接続された第２電源入力端子を備えることを特徴とする請求項８に記載のパワーモジュール半導体装置。
  10. 前記セラミック基板の第１辺に配置され、前記第１半導体デバイスに第１ボンディングワイヤ群を介して接続された第１信号端子群と、
    前記セラミック基板の第１辺に対向する第２辺に配置され、前記第２半導体デバイスに第２ボンディングワイヤ群を介して接続された第２信号端子群と
    を備え、前記第１信号端子群と前記第２信号端子群は、互い違いに配置されることを特徴とする請求項８に記載のパワーモジュール半導体装置。
  11. 前記第１信号端子群および前記第２信号端子群は、Ｌ字状の形状を有するとともに、前記第１電源入力端子および前記第２電源入力端子が延出する方向とは異なる方向に延出することを特徴とする請求項１０に記載のパワーモジュール半導体装置。
  12. 前記セラミック基板の厚み方向から見た平面視で、前記第１上面板電極は、前記第１半導体デバイスから延伸した前記第１ボンディングワイヤ群の直上には覆い被さらないように配置され、前記第２上面板電極は、前記第２半導体デバイスから延伸した前記第２ボンディングワイヤ群の直上には覆い被さらないように配置されることを特徴とする請求項１０または１１に記載のパワーモジュール半導体装置。
  13. 前記第１半導体デバイス、前記第１ダイオード、前記第１上面板電極および前記第１信号端子群と、前記第２半導体デバイス、前記第２ダイオード、前記第２上面板電極および前記第２信号端子群は、前記セラミック基板の厚み方向から見た平面視で、前記セラミック基板の中心に対して点対称に配置することを特徴とする請求項１２に記載のパワーモジュール半導体装置。
  14. 前記出力端子、前記第１電源入力端子、前記第１上面板電極および前記第２上面板電極は、面一に配置されることを特徴とする請求項７に記載のパワーモジュール半導体装置。
  15. 前記第１電源入力端子、前記出力端子、前記第２電源入力端子の内、少なくともいずれか１つは折り曲げたことを特徴とする請求項９に記載のパワーモジュール半導体装置。
  16. 前記第１信号端子群および前記第２信号端子群は、前記セラミック基板の厚み方向に折り曲げたことを特徴とする請求項１０に記載のパワーモジュール半導体装置。
  17. 前記パワーモジュール半導体装置は、複数個並列に配置されたことを特徴とする請求項１６に記載のパワーモジュール半導体装置。
  18. 前記セラミック基板は、Ａｌ2Ｏ3、ＡｌＮ、ＳｉＮ、ＡｌＳｉＣ、若しくは少なくとも表面が絶縁性のＳｉＣあることを特徴とする請求項１〜１７のいずれか１項に記載のパワーモジュール半導体装置。
  19. 前記第１柱状電極および前記第２柱状電極は、ＣｕＭｏ若しくはＣｕであることを特徴とする請求項７に記載のパワーモジュール半導体装置。
  20. 前記第１上面板電極および前記第２上面板電極は、ＣｕＭｏ若しくはＣｕであることを特徴とする請求項７に記載のパワーモジュール半導体装置。
  21. 前記パワーモジュール半導体装置は、樹脂層により被覆されることを特徴とする請求項１〜２０のいずれか１項に記載のパワーモジュール半導体装置。
  22. 前記第１半導体デバイスは、ＳｉＣ系、ＧａＮ系、若しくはＡｌＮ系のいずれかのパワーデバイスであることを特徴とする請求項１〜２１のいずれか１項に記載のパワーモジュール半導体装置。
  23. 前記第１上面板電極および前記第２上面板電極の少なくとも一方の表面には、複数の溝が形成されていることを特徴とする請求項７に記載のパワーモジュール半導体装置。
  24. 前記第１上面板電極および前記第２上面板電極の他方の面には、前記第１上面板電極および前記第２上面板電極から離間する方向に延設され前記樹脂層から突出する突出部が形成されていることを特徴とする請求項２１に記載のパワーモジュール半導体装置。
  25. 前記第１柱状接続電極の厚みは、前記第１半導体デバイスと前記第１柱状電極との厚みの和と略同じであることを特徴とする請求項１に記載のパワーモジュール半導体装置。
  26. 前記第１ダイオードに隣接する前記第１半導体デバイスは、前記第１ダイオードから略等しく離れた位置に配置されていることを特徴とする請求項１に記載のパワーモジュール半導体装置。
JP2017076563A 2012-05-15 2017-04-07 パワーモジュール半導体装置 Active JP6280265B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012111274 2012-05-15
JP2012111274 2012-05-15

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2012165858A Division JP2013258387A (ja) 2012-05-15 2012-07-26 パワーモジュール半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2018006105A Division JP6503097B2 (ja) 2012-05-15 2018-01-18 パワーモジュール半導体装置

Publications (2)

Publication Number Publication Date
JP2017152722A true JP2017152722A (ja) 2017-08-31
JP6280265B2 JP6280265B2 (ja) 2018-02-14

Family

ID=49583696

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2012165858A Pending JP2013258387A (ja) 2012-05-15 2012-07-26 パワーモジュール半導体装置
JP2017076563A Active JP6280265B2 (ja) 2012-05-15 2017-04-07 パワーモジュール半導体装置
JP2018006105A Active JP6503097B2 (ja) 2012-05-15 2018-01-18 パワーモジュール半導体装置
JP2019054547A Active JP6765469B2 (ja) 2012-05-15 2019-03-22 パワーモジュール半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2012165858A Pending JP2013258387A (ja) 2012-05-15 2012-07-26 パワーモジュール半導体装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2018006105A Active JP6503097B2 (ja) 2012-05-15 2018-01-18 パワーモジュール半導体装置
JP2019054547A Active JP6765469B2 (ja) 2012-05-15 2019-03-22 パワーモジュール半導体装置

Country Status (3)

Country Link
US (2) US9147622B2 (ja)
JP (4) JP2013258387A (ja)
WO (1) WO2013172291A1 (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013258387A (ja) * 2012-05-15 2013-12-26 Rohm Co Ltd パワーモジュール半導体装置
EP4293714A3 (en) 2012-09-20 2024-02-28 Rohm Co., Ltd. Power semiconductor device module
CN104685621B (zh) * 2012-09-26 2017-05-10 丰田自动车株式会社 电气部件
JP6004579B2 (ja) * 2013-03-12 2016-10-12 新電元工業株式会社 半導体装置
JP2015023211A (ja) * 2013-07-22 2015-02-02 ローム株式会社 パワーモジュールおよびその製造方法
JP6510310B2 (ja) 2014-05-12 2019-05-08 ローム株式会社 半導体装置
JP6338937B2 (ja) * 2014-06-13 2018-06-06 ローム株式会社 パワーモジュールおよびその製造方法
JP6333693B2 (ja) * 2014-09-30 2018-05-30 ルネサスエレクトロニクス株式会社 半導体装置
JP6346542B2 (ja) * 2014-10-21 2018-06-20 公立大学法人 滋賀県立大学 可搬型太陽光発電給電システム
WO2016067835A1 (ja) * 2014-10-30 2016-05-06 ローム株式会社 パワーモジュールおよびパワー回路
US9373590B1 (en) * 2014-12-30 2016-06-21 International Business Machines Corporation Integrated circuit bonding with interposer die
US10855178B2 (en) 2015-05-29 2020-12-01 Infineon Technologies Austria Ag Discrete power stage transistor dies of a DC-DC converter under an inductor
JP6707328B2 (ja) * 2015-09-01 2020-06-10 ローム株式会社 パワーモジュール、パワーモジュールの放熱構造、およびパワーモジュールの接合方法
JP2017168596A (ja) * 2016-03-15 2017-09-21 株式会社東芝 半導体装置
JP6764112B2 (ja) * 2016-08-12 2020-09-30 ミツミ電機株式会社 電池保護装置
JP7162001B2 (ja) 2016-11-23 2022-10-27 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト 電力用半導体モジュールの製造
JP6786416B2 (ja) * 2017-02-20 2020-11-18 株式会社東芝 半導体装置
WO2018186353A1 (ja) * 2017-04-05 2018-10-11 ローム株式会社 パワーモジュール
JP7025948B2 (ja) * 2018-02-13 2022-02-25 ローム株式会社 半導体装置および半導体装置の製造方法
JP6630762B2 (ja) * 2018-03-07 2020-01-15 ローム株式会社 パワーモジュール
CN110323142B (zh) * 2018-03-29 2021-08-31 台达电子工业股份有限公司 功率模块及其制造方法
JP6971931B2 (ja) * 2018-07-27 2021-11-24 日立Astemo株式会社 パワー半導体装置
JP6691984B2 (ja) * 2019-02-04 2020-05-13 ローム株式会社 パワーモジュール
JP7137516B2 (ja) * 2019-04-12 2022-09-14 株式会社日立製作所 半導体装置および電力変換装置
JP6736132B1 (ja) * 2019-04-18 2020-08-05 大分デバイステクノロジー株式会社 パワー半導体モジュール
US11069640B2 (en) 2019-06-14 2021-07-20 Cree Fayetteville, Inc. Package for power electronics
US11967899B2 (en) 2020-05-22 2024-04-23 Marel Power Solutions Fluid cooled inverter
JP7354464B2 (ja) * 2020-10-14 2023-10-02 ローム株式会社 半導体モジュール
CN116936485A (zh) 2020-10-14 2023-10-24 罗姆股份有限公司 半导体模块
WO2022080055A1 (ja) * 2020-10-14 2022-04-21 ローム株式会社 半導体モジュール
JP7130092B1 (ja) * 2021-05-17 2022-09-02 三菱電機株式会社 半導体モジュール
WO2023181023A1 (en) * 2022-03-21 2023-09-28 Visic Technologies Ltd. Semiconductor interconnect architecture
WO2023249976A1 (en) * 2022-06-22 2023-12-28 American Axle & Manufacturing, Inc. Array of heat-sinked power semiconductors
DE102022210145A1 (de) 2022-06-22 2023-12-28 Robert Bosch Gesellschaft mit beschränkter Haftung Leistungsmodul und Verfahren zur Herstellung eines Leistungsmoduls
CN115395260B (zh) * 2022-10-25 2023-01-31 广东芯聚能半导体有限公司 连接结构及功率模块

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004296663A (ja) * 2003-03-26 2004-10-21 Denso Corp 半導体装置
JP2006049542A (ja) * 2004-08-04 2006-02-16 Toyota Motor Corp パワーモジュール
JP2010034347A (ja) * 2008-07-30 2010-02-12 Sanyo Electric Co Ltd 回路装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2525555Y2 (ja) * 1990-11-19 1997-02-12 サンケン電気株式会社 樹脂封止型半導体装置用リードフレーム組立体
JPH05299542A (ja) * 1992-04-22 1993-11-12 Matsushita Electric Works Ltd 放熱型半導体チップキャリア及び半導体装置
JP3220366B2 (ja) * 1995-10-09 2001-10-22 株式会社日立製作所 半導体装置
JPH09155457A (ja) * 1995-12-01 1997-06-17 Nkk Corp 船体外板の自動加熱曲げ加工装置用冷却水噴射ノズル付き定盤
JPH10290000A (ja) * 1997-04-14 1998-10-27 Hitachi Ltd 圧接型半導体装置
JPH113995A (ja) * 1997-06-12 1999-01-06 Toshiba Corp 半導体装置
JP3630070B2 (ja) * 2000-03-30 2005-03-16 株式会社デンソー 半導体チップおよび半導体装置
US6566164B1 (en) * 2000-12-07 2003-05-20 Amkor Technology, Inc. Exposed copper strap in a semiconductor package
JP3960230B2 (ja) * 2003-01-24 2007-08-15 富士電機ホールディングス株式会社 半導体モジュールおよびその製造方法並びにスイッチング電源装置
JP4004460B2 (ja) 2003-12-16 2007-11-07 三菱電機株式会社 半導体装置
JP4586508B2 (ja) * 2004-10-06 2010-11-24 富士電機システムズ株式会社 半導体装置およびその製造方法
JP2007305962A (ja) 2006-05-12 2007-11-22 Honda Motor Co Ltd パワー半導体モジュール
JPWO2008114381A1 (ja) * 2007-03-19 2010-07-01 富士通株式会社 ヒートシンク及び電子装置及び電子装置の製造方法
JP5034800B2 (ja) * 2007-09-10 2012-09-26 三菱電機株式会社 半導体装置およびそれを備えたインバータシステム
JP4576448B2 (ja) * 2008-07-18 2010-11-10 三菱電機株式会社 電力用半導体装置
JP2010062490A (ja) * 2008-09-08 2010-03-18 Denso Corp 半導体装置
JP5213884B2 (ja) * 2010-01-27 2013-06-19 三菱電機株式会社 半導体装置モジュール
JP5378293B2 (ja) * 2010-04-21 2013-12-25 日立オートモティブシステムズ株式会社 パワーモジュール及びそれを用いた電力変換装置
JP5445344B2 (ja) * 2010-06-15 2014-03-19 三菱電機株式会社 電力用半導体装置
JP5206743B2 (ja) * 2010-07-05 2013-06-12 株式会社デンソー 半導体モジュールおよびその製造方法
JP5437943B2 (ja) * 2010-07-26 2014-03-12 日立オートモティブシステムズ株式会社 パワー半導体ユニット、パワーモジュールおよびそれらの製造方法
JP5383621B2 (ja) * 2010-10-20 2014-01-08 三菱電機株式会社 パワー半導体装置
JP2013258387A (ja) * 2012-05-15 2013-12-26 Rohm Co Ltd パワーモジュール半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004296663A (ja) * 2003-03-26 2004-10-21 Denso Corp 半導体装置
JP2006049542A (ja) * 2004-08-04 2006-02-16 Toyota Motor Corp パワーモジュール
JP2010034347A (ja) * 2008-07-30 2010-02-12 Sanyo Electric Co Ltd 回路装置

Also Published As

Publication number Publication date
JP2013258387A (ja) 2013-12-26
US20140159054A1 (en) 2014-06-12
JP6280265B2 (ja) 2018-02-14
US9691673B2 (en) 2017-06-27
WO2013172291A1 (ja) 2013-11-21
JP2019117944A (ja) 2019-07-18
JP6765469B2 (ja) 2020-10-07
US9147622B2 (en) 2015-09-29
JP6503097B2 (ja) 2019-04-17
US20150364393A1 (en) 2015-12-17
JP2018061066A (ja) 2018-04-12

Similar Documents

Publication Publication Date Title
JP6280265B2 (ja) パワーモジュール半導体装置
JP6707583B2 (ja) 半導体装置
KR101208332B1 (ko) 반도체 패키지용 클립 구조 및 이를 이용한 반도체 패키지
JP6077773B2 (ja) パワーモジュール半導体装置
US20190035771A1 (en) Power module
EP3026701B1 (en) Power module and manufacturing method thereof
JP7025181B2 (ja) パワーモジュールおよびその製造方法、グラファイトプレート、および電源装置
JP2016004796A (ja) パワーモジュールおよびその製造方法
JP6371610B2 (ja) パワーモジュールおよびその製造方法
EP3026700B1 (en) Power module and manufacturing method thereof
JP6148830B2 (ja) パワーモジュール半導体装置
WO2017138402A1 (ja) 半導体装置、パワーモジュール、およびその製造方法
CN113903728A (zh) 功率半导体模块
Majumdar et al. Review of integration trends in power electronics systems and devices
JP6305778B2 (ja) パワーモジュールおよびその製造方法
WO2018047485A1 (ja) パワーモジュールおよびインバータ装置
JP2017011028A (ja) 半導体装置
JP2007288044A (ja) 半導体装置
JP6697941B2 (ja) パワーモジュールおよびその製造方法
JP6630762B2 (ja) パワーモジュール
JP2019140398A (ja) パワーモジュールおよびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171206

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171220

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180118

R150 Certificate of patent or registration of utility model

Ref document number: 6280265

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250