JP6691984B2 - パワーモジュール - Google Patents

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Description

本発明は、パワーモジュールに関し、特にリードフレーム配線構造のパワーモジュールに関する。
現在多くの研究機関において、シリコンカーバイド（ＳｉＣ：Silicon Carbide）デバイスの研究開発が行われている。ＳｉＣパワーデバイスは、Ｓｉパワーデバイスよりも優れた低オン抵抗、高速スイッチングおよび高温動作特性を有する。
ＳｉＣパワーモジュールでは、ＳｉＣデバイスのロスが相対的に小さいため、大電流を導通可能であり、かつ高温動作が容易となったが、それを許容するためのパワーモジュールの設計は必須である。
ＳｉＣパワーデバイスのパッケージには、ケース型が採用されている。
一方、トランスファーモールドによって樹脂封止された半導体装置についても開示されている（例えば、特許文献１参照。）。
従来のパワーモジュールにおいて、ヒートスプレッダと金属板との接続構造や電極配線の接続構造において、応力緩衝層／リードフレーム間の接合に接合材を使用せずにレーザ溶接技術を適用する例も開示されている（例えば、特許文献２および特許文献３参照。）。
特開２００５−１８３４６３号公報 特開２００７−１６５６９０号公報 特開２００８−９８５８６号公報
パワーモジュールの小型化・大電流化のニーズに対しては、従来のアルミ二ウムワイヤによる配線では限界が来ている。この課題に対して、例えばφ４００μｍのアルミ二ウムワイヤをφ５００μｍなどのアルミ二ウムワイヤにする太線化、銅ワイヤにする低抵抗・高電導化、例えば約幅１２ｍｍ×厚さ０．５ｍｍ程度のアルミ二ウムリボンを用いる低抵抗・高電導化などの手段が講じられてきているが、電気自動車やハイブリッド自動車などではさらなる高電流密度化が要求されている。さらに、冷却装置の小型化・簡略化や冷却装置の削除による実装体積の縮小化のニーズも出てきている。
これらに対しては、ワイヤ太線化、銅ワイヤ化、アルミ二ウムリボン化では不充分である。アルミ二ウムワイヤを具体例に挙げると、長さ１５ｍｍのφ４００μｍのアルミ二ウムワイヤに導通可能な電流は、概ね２０Ａ程度である。これ以上の電流量を定常的に導通させた場合、配線の溶断が生じてしまう。ワイヤ太線化、銅ワイヤ化、アルミ二ウムリボン化を実施した場合であっても、例えば、約１．５倍程度、すなわち３０Ａ程度しか導通させることは難しい。
本発明の目的は、リードフレーム構造により小型化・大電流容量化、低コスト化可能で、かつ半導体デバイスを損傷することなく溶接のバラツキを抑制し歩留まりを向上したパワーモジュールを提供することにある。
本発明の一態様によれば、パワーモジュールであって、第１の金属パターンと、前記パワーモジュールの一辺に沿って前記第１の金属パターン上に配置された複数の第１のワイドバンドギャップ半導体デバイスと、前記第１の金属パターンに対して垂直に設けられるとともに前記半導体デバイスに電気的に接続されたリードフレームと、前記複数の半導体デバイスの上面上にそれぞれ配置されるとともに前記リードフレームの側面にそれぞれ溶接され、前記半導体デバイスと前記リードフレームとの間の熱膨張率差を緩衝可能である複数の応力緩衝層とを備え、前記リードフレームは、前記応力緩衝層を介して前記複数の半導体デバイスの各々に接続されるとともに、前記複数の応力緩衝層の熱膨張係数が前記リードフレームの熱膨張係数以下である、パワーモジュールが提供される。
本発明によれば、リードフレーム構造により小型化・大電流容量化、低コスト化可能で、かつ半導体デバイスを損傷することなく溶接のバラツキを抑制し歩留まりを向上したパワーモジュールを提供することができる。
比較例に係るパワーモジュールにおいて、レーザ光照射の模式的説明図。 比較例に係るパワーモジュールにおいて、ＣｕＭｏにレーザ光を照射した場合の模式的説明図。 比較例に係るパワーモジュールにおいて、Ｃｕ／ＣｕＭｏクラッドにレーザ光を照射した場合の模式的説明図。 比較例１に係るパワーモジュールの模式的断面構造図。 比較例２に係るパワーモジュールの模式的断面構造図。 比較例３に係るパワーモジュールの模式的断面構造図。 金属材料に照射したレーザ光の反射率Ｒとレーザ波長λの関係図。 第１の実施の形態に係るパワーモジュールにおいて、レーザ光照射の原理説明図。 第１の実施の形態に係るパワーモジュールの模式的平面パターン構成図。 図９において、ＩＡ−ＩＡ方向から観測した側面図。 図９において、ＩＡ−ＩＡ方向から観測した別の側面図。 （ａ）図９において、Ｉ−Ｉ線に沿う模式的断面構造図。（ｂ）図９において、ＩＩ−ＩＩ線に沿う模式的断面構造図。 （ａ）第１の実施の形態の変形例１に係るパワーモジュールにおいて、セラミックス基板／第１金属回路パターン／チップ下接合層／半導体デバイス／チップ上接合層／Ｌ字型応力緩衝層の積層構造の模式的断面構造図、（ｂ）第１の実施の形態の変形例１に係るパワーモジュールにおいて、上記の積層構造の厚さの異なる部分の模式的断面構造図。 （ａ）第１の実施の形態の変形例２に係るパワーモジュールにおいて、セラミックス基板／第１金属回路パターン／チップ下接合層／半導体デバイス／チップ上接合層／Ｌ字型応力緩衝層の積層構造の模式的断面構造図、（ｂ）第１の実施の形態の変形例２に係るパワーモジュールにおいて、上記の積層構造の厚さの異なる部分の模式的断面構造図。 （ａ）第２の実施の形態に係るパワーモジュールにおいて、セラミックス基板／第１金属回路パターン／チップ下接合層／半導体デバイス／チップ上接合層／Ｕ字型応力緩衝層の積層構造の模式的断面構造図、（ｂ）第２の実施の形態に係るパワーモジュールにおいて、上記の積層構造の厚さの異なる部分の模式的断面構造図。 第３の実施の形態に係るパワーモジュールであって、ツーインワンモジュール（2 in 1 Module）（ハーフブリッジ内蔵モジュール）において、モールド樹脂層を形成前の模式的平面パターン構成図。 第３の実施の形態に係るパワーモジュールであって、半導体デバイスとしてＳｉＣ 絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）を適用したツーインワンモジュール（ハーフブリッジ内蔵モジュール）の回路構成図。 図１６において、ＩＩＡ−ＩＩＡ方向から観測した側面図。 第３の実施の形態の変形例に係るパワーモジュールであって、図１６において、ＩＩＡ−ＩＩＡ方向から観測した側面図。 図１９のＡ部分の拡大図。 第３の実施の形態に係るパワーモジュールであって、ハーフブリッジ内蔵モジュールにおいて、モールド樹脂層を形成後の模式的鳥瞰構成図。 第４の実施の形態に係るパワーモジュールであって、ツーインワンモジュール（ハーフブリッジ内蔵モジュール）において、モールド樹脂層を形成前の模式的鳥瞰構成図。 第４の実施の形態の変形例に係るパワーモジュールであって、ツーインワンモジュール（ハーフブリッジ内蔵モジュール）において、モールド樹脂層を形成前の模式的鳥瞰構成図。 第５の実施の形態に係るパワーモジュールであって、ツーインワンモジュール（ハーフブリッジ内蔵モジュール）において、モールド樹脂層を形成前の模式的平面パターン構成図。 （ａ）図２４において、ＩＩＩＡ−ＩＩＩＡ方向から観測した側面図、（ｂ）図２５（ａ）のＢ部分の拡大図。 実施の形態に係るパワーモジュールであって、（ａ）ワンインワンモジュール（1 in 1 Module）のＳｉＣ ＭＩＳＦＥＴの模式的回路表現図、（ｂ）ワンインワンモジュールのＩＧＢＴの模式的回路表現図。 実施の形態に係るパワーモジュールであって、ワンインワンモジュールのＳｉＣ ＭＩＳＦＥＴの詳細回路表現図。 実施の形態に係るパワーモジュールであって、（ａ）ツーインワンモジュールのＳｉＣ ＭＩＳＦＥＴの模式的回路表現図、（ｂ）ツーインワンモジュールの絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）の模式的回路表現図。 実施の形態に係るパワーモジュールに適用する半導体デバイスの例であって、（ａ）ＳｉＣ ＭＩＳＦＥＴの模式的断面構造図、（ｂ）ＩＧＢＴの模式的断面構造図。 実施の形態に係るパワーモジュールに適用する半導体デバイスの例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ ＭＩＳＦＥＴの模式的断面構造図。 実施の形態に係るパワーモジュールに適用する半導体デバイスの例であって、エミッタパッド電極ＥＰ、ゲートパッド電極ＧＰを含むＩＧＢＴの模式的断面構造図。 実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ ＤＩ（Double Implanted）ＭＩＳＦＥＴの模式的断面構造図。 実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ トレンチ（Ｔ：Ｔrench）ＭＩＳＦＥＴの模式的断面構造図。 実施の形態に係るパワーモジュールを用いて構成した３相交流インバータの模式的回路構成において、（ａ）半導体デバイスとしてＳｉＣ ＭＩＳＦＥＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサを接続した回路構成例、（ｂ）半導体デバイスとしてＩＧＢＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサを接続した回路構成例。 半導体デバイスとしてＳｉＣ ＭＩＳＦＥＴを適用した実施の形態に係るパワーモジュールを用いて構成した３相交流インバータの模式的回路構成図。 半導体デバイスとしてＩＧＢＴを適用した実施の形態に係るパワーモジュールを用いて構成した３相交流インバータの模式的回路構成図。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[比較例]
比較例に係るパワーモジュールにおいて、半導体デバイス１上に配置された応力緩衝層（ＣｕＭｏ電極）２５４とリードフレーム（Ｃｕ）２５０とを接続する電極接続構造において、レーザ光ｈνを照射して、レーザ溶接部１６０を形成する様子を説明する模式的断面構造は、図１に示すように表される。
応力緩衝層としては、Ｃｕ／ＣｕＭｏクラッドやＣｕ／ＣｕＷクラッドが適用可能である。ＣｕＭｏやＣｕＷは、ＣｕとＭｏやＣｕとＷの焼結体であり高価である。これらの材料の少なくとも片側にＣｕを付けたクラッド層構造にする必要があり、さらに高価な材料になる。
比較例に係るパワーモジュールにおいて、応力緩衝層（ＣｕＭｏ電極）２５４にレーザ光ｈνを照射した様子は、図２に示すように表される。
応力緩衝層２５４として、ＣｕＭｏやＣｕＷは有効であるが、これらを例えばＹＡＧレーザを用いて、リードフレーム（Ｃｕ）２５０に溶接しようとすると、Ｃｕのスパッタという不都合が生じる。すなわち、応力緩衝層（ＣｕＭｏ電極）２５４にレーザ光ｈνを照射した場合、図２に模式的に示すように、Ｃｕの融点は１０８３℃であるが、Ｍｏの融点は２６２０℃であるため、ＣｕＭｏをＹＡＧレーザ光で溶融させようとすると、少なくとも２６２０℃まで加熱しなければならない。しかしながら、Ｃｕの沸点が２５７０℃であるため、ＣｕＭｏのＭｏまで溶かせた時点でＣｕの沸点を超えることになり、結果としてレーザ光によって溶けた部分がスパッタとなって飛散してしまう。ＣｕＷの場合は、Ｗの融点が３４００℃であるので同様の結果となる。
これを回避するため、ＣｕＭｏ材の上面にＣｕを積層したＣｕ／ＣｕＭｏクラッドを使用することが可能である。ＣｕＷの場合は、Ｃｕ／ＣｕＷクラッドとする。
比較例に係るパワーモジュールにおいて、Ｃｕクラッド層２５２／ＣｕＭｏ応力緩衝層２５４上にリードフレーム２５０を配置した構造において、リードフレーム２５０を介してレーザ光ｈνを照射し、リードフレーム２５０とＣｕクラッド層２５２とをレーザ溶接させた様子は、図３に示すように表される。図３に示すように、レーザ光ｈνは溶接部１６０内で散乱されつつ溶接部１６０の溶融が進行する。溶接部１６０の溶融がＣｕクラッド層２５２の底部まで進行し、ＣｕＭｏ応力緩衝層２５４の表面２５４Ｓまで到達すると、ＣｕＭｏ応力緩衝層２５４には容易に空洞部２５４Ａが形成されてしまう。また、これらのクラッド構造を応力緩衝層２５４として使用したとして、半導体デバイス１の直上にリードフレーム２５０を積層してこの上からＹＡＧレーザ光ｈνを照射し、溶接せしめる場合には、溶接バラツキにより半導体デバイス１面までレーザ光が到達する可能性がある。
比較例１に係るパワーモジュール２０Ａの模式的断面構造は、図４に示すように表され、比較例２に係るパワーモジュール２０Ａの模式的断面構造は、図５に示すように表され、比較例３に係るパワーモジュール２０Ａの模式的断面構造は、図６に示すように表される。
比較例１に係るパワーモジュール２０Ａは、図４に示すように、ワイヤ配線による配線構造を有する。また、比較例２および３に係るパワーモジュールは、図５および図６に示すように、リードフレーム配線による配線構造を有する。
比較例１に係るパワーモジュール２０Ａは、図４に示すように、絶縁回路基板８上にチップ下接合層２を介して配置された半導体デバイス１と、半導体デバイス１間を接続するボンディングワイヤ５1と、半導体デバイス１と表面銅箔６とを接続するボンディングワイヤ５2とを備える。絶縁回路基板８は、セラミックス基板４と、セラミックス基板４の表面に配置された表面銅箔３・６と、セラミックス基板４の裏面に配置された裏面銅箔７とを備える。
比較例２・３に係るパワーモジュール２０Ａは、図５・６に示すように、絶縁回路基板８上にチップ下接合層２を介して配置された半導体デバイス１と、半導体デバイス１上に配置されたチップ上接合層９と、チップ上接合層９上に配置された応力緩衝層１０と、応力緩衝層１０上に配置された応力緩衝層上接合層１１と、応力緩衝層上接合層１１上に配置されたリードフレーム１２とを備える。また、リードフレーム１２は、セラミックス基板４の表面に配置された表面銅箔６とリードフレーム下接合層１３を介して接続されている。
銅やアルミ二ウムのリードフレーム１２を半導体デバイス１上面に接合する場合、熱膨張係数の差異により冷熱繰り返し環境に晒されると、接合面に応力が発生し、接合材や半導体チップにクラックが発生してしまう。これを回避するために半導体デバイス１上面に直接銅やアルミ二ウムのリードフレーム１２の接合をせず、図５および図６に示すように、半導体デバイス１上面とリードフレーム１２との間に、半導体デバイス（ＳｉやＳｉＣ）１の熱膨張係数に近い材料を挟むことが可能である。すなわち、ＳｉやＳｉＣの熱膨張係数の値は約３×１０-6／Ｋであり、リードフレームの熱膨張係数の値は銅の場合で約１７×１０-6／Ｋ、アルミ二ウムの場合で約２４×１０-6／Ｋである。このため、図５および図６に示すように、半導体デバイス（ＳｉやＳｉＣ）１上面とリードフレーム１２との間にモリブデン板やタングステン板、ＣｕＭｏ焼結体、ＣｕＷ焼結体などの低熱膨張係数材料（応力緩衝層１０）を挟み込む。ここで、ＣｕＭｏの熱膨張係数は、例えば、約８ｐｐｍ／Ｋ〜約１０ｐｐｍ／Ｋである。
半導体デバイス１／チップ上接合層９／応力緩衝層１０／応力緩衝層上接合層１１／リードフレーム１２の積層構造において、半導体デバイス１がワンチップの場合であれば、高さのバラツキは問題とはならないが、実際には半導体デバイス１を複数チップ並列に並べて電流容量を確保するため、図６に示すように、厚みのバラツキが生じ、リードフレーム１２を用いた配線が難しい。
[第１の実施の形態]
第１の実施の形態に係るパワーモジュールの製造技術として適用可能なレーザは、例えば、ＹＡＧレーザまたはＹＡＧレーザの第２高調波、ＹＬＦ（YLiF4：Yuttrium Lithium Fluoride）レーザ、ＹＶＯ4(YVO4：Yuttrium Vanadium Qxide)レーザ、ＫｒＦレーザ、ＣＯ2レーザ、ＣＯレーザのいずれかである。
金属材料（Ａｇ、Ｃｕ、Ａｌ、Ｎｉ、Ｆｅ）に対するレーザ光の反射率Ｒ（％）とレーザ波長λ（μｍ）の関係は、図７に示すように表される。
第１の実施の形態に係るパワーモジュール２０において、レーザ光照射の原理説明は、図８に示すように表される。
第１の実施の形態に係るパワーモジュール２０は、図８に示すように、基板表面に半導体デバイス１を実装し、半導体デバイス１の上面にリードフレーム１５を接合してなるパワーモジュールにおいて、半導体デバイス１とリードフレーム１５間の熱膨張係数差の応力緩衝層１４として、半導体デバイス１とリードフレーム１５間に熱膨張係数の低い材料を挟み込む構造を備える。ここで、応力緩衝層１４の熱膨張係数がリードフレーム１５の熱膨張係数以下であり、かつ応力緩衝層１４の形状がＬ字型である。
応力緩衝層１４とリードフレーム１５は、図８に示すように、半導体デバイス１の上面に垂直な方向の応力緩衝層１４のＬ字側面において、レーザ溶接技術によって接続される。レーザ光ｈνは、図８において破線で示されるように、応力緩衝層１４の表面にフォーカス状態で照射されるのではなく、実線で示されるように、応力緩衝層１４の表面にデフォーカス状態で照射されることが、レーザ溶接部１６０の面積を拡張できるため望ましい。
第１の実施の形態に係るパワーモジュール２０の模式的平面パターン構成は、図９に示すように表され、ＩＡ−ＩＡ方向から観測した側面図は、図１０に示すように表される。また、ＩＡ−ＩＡ方向から観測した別の側面図は、図１１に示すように表される。さらに、Ｉ−Ｉ線に沿う模式的断面構造は、図１２（ａ）に示すように表され、ＩＩ−ＩＩ線に沿う模式的断面構造は、図１２（ｂ）に示すように表される。
第１の実施の形態に係るパワーモジュール２０は、図９〜図１２に示すように、第１金属回路パターン３と、第１金属回路パターン３上に配置された半導体デバイス１と、半導体デバイス１と電気的に接続されるリードフレーム１５と、半導体デバイス１の上面に配置され、半導体デバイス１とリードフレーム１５との間の熱膨張係数差を緩衝可能である応力緩衝層１４とを備える。ここで、リードフレーム１５は、応力緩衝層１４を介して半導体デバイス１と接続されると共に、応力緩衝層１４の熱膨張係数がリードフレーム１５の熱膨張係数以下であり、かつ応力緩衝層１４の断面形状がＬ字型を有する。
ここで、第１金属回路パターン３は、セラミックス基板４上に配置された表面銅箔で形成される。また、セラミックス基板４の裏面には、裏面銅箔７が形成されている。表面銅箔３・６／セラミックス基板４／裏面銅箔７によって、ＤＢＣ（Direct Bonding Copper）基板によって形成された絶縁回路基板８が構成されている。また、絶縁回路基板８としては、ＤＢＡ（Direct Brazed Aluminum）基板若しくはＡＭＢ（Active Metal Brazed, Active Metal Bond）基板なども適用可能である。
また、リードフレーム１５と応力緩衝層１４は、図１２に示すように、半導体デバイス１の上面に垂直な方向の応力緩衝層１４のＬ字側面において接続される。
また、応力緩衝層１４とリードフレーム１５は、図９〜図１２に示すように、溶接部１６において、レーザ溶接により接合される。また、スポット溶接により接合されていても良い。
半導体デバイス１は、第１金属回路パターン３上に配置されたチップ下接合層２を介して、第１金属回路パターン３と接続される。チップ下接合層２は、例えば、チップ下半田層であっても良い。また、第１金属回路パターン３の表面と半導体デバイス１との電気的接合は、焼成銀を用いて実施されていても良い。すなわち、予め半導体デバイス１の裏面電極上に形成されたＡｇ粒子層、Ａｇナノ粒子層などの焼成銀をそのままチップ下接合層２として適用しても良い。
また、半導体デバイス１は、チップ上接合層９を介して応力緩衝層１４と接続される。チップ上接合層９は、例えば、チップ上半田層であっても良い。また、半導体デバイス１と応力緩衝層１４との電気的接合は、焼成銀を用いて実施されていても良い。すなわち、予め半導体デバイス１の表面電極上に形成されたＡｇ粒子層、Ａｇナノ粒子層などの焼成銀をそのままチップ上接合層９として適用しても良い。
また、応力緩衝層１４は、コバール若しくはインバーで形成されていても良い。
また、応力緩衝層１４は、Ｆｅ―Ｎｉ系合金若しくはＮｉ−Ｍｏ−Ｆｅ系合金で形成されていても良い。すなわち、第１の実施の形態に係るパワーモジュール２０においては、応力緩衝層１４としては、Ｃｕ／ＣｕＭｏクラッドやＣｕ／ＣｕＷクラッドのような高価な材料を使用せず、熱膨張係数は相対的に低く、融点が相対的に低く、これらクラッド材よりは、安価な材料として、例えばコバール（熱膨張係数は５×１０-6／Ｋ、融点は１４５０℃）、インバー（熱膨張係数は０．５×１０-6／Ｋ〜２×１０-6／Ｋ、融点は１４２５℃）などのＦｅ−Ｎｉ系合金、ハステロイＢ２（熱膨張係数は１０．８×１０-6／Ｋ、融点は１３０２℃〜１３６８℃）などのＮｉ−Ｍｏ−Ｆｅ系合金を用いても良い。
また、第１の実施の形態に係るパワーモジュール２０は、図９〜図１０に示すように、リードフレーム１５と接続される第２金属回路パターン６を備えていても良い。
ここで、リードフレーム１５と第２金属回路パターン６は、図９〜図１０に示すように、溶接部１７において、レーザ溶接により接合される。また、スポット溶接により接合されていても良い。
第１の実施の形態に係るパワーモジュールの製造技術として適用可能なレーザは、例えば、ＹＡＧレーザまたはＹＡＧレーザの第２高調波、ＹＬＦレーザ、ＹＶＯ4レーザ、ＫｒＦレーザ、ＣＯ2レーザ、ＣＯレーザのいずれかである。ＹＡＧレーザの波長（１０６４ｎｍ）では、Ｃｕ表面の溶接に直接適用した場合、反射率Ｒは約９０％と高いため、第１の実施の形態に係るパワーモジュールの製造技術としてＹＡＧレーザ（波長λ＝１０６４ｎｍ）を用いる場合には、Ｃｕ表面に例えば、Ｎｉメッキを実施する。また、Ｃｕ表面を酸化しても良い。
第１の実施の形態に係るパワーモジュール２０は、図９〜図１０に示すように、セラミックス基板４を備え、第１金属回路パターン３は、セラミックス基板４上に配置されていても良い。すなわち、第１金属回路パターン３は、セラミックス基板４上に配置された表面銅箔で形成され、セラミックス基板４の裏面には、裏面銅箔９が形成される。表面銅箔３／セラミックス基板４／裏面銅箔７によって、ＤＢＣ基板による絶縁回路基板８が構成される。また、第２金属回路パターン６は、第１金属回路パターン３と同様に、セラミックス基板４上に配置されている。
また、第１の実施の形態に係るパワーモジュール２０は、図９および図１１に示すように、絶縁層基板４０を備え、第１金属回路パターン３は、絶縁層基板４０上に配置されていても良い。また、第２金属回路パターン６は、第１金属回路パターン３と同様に、絶縁層基板４０上に配置されていても良い。ここで、絶縁層基板４０は、例えば、有機絶縁樹脂層で形成されていても良い。
第１の実施の形態に係るパワーモジュール２０の製造技術として適用可能なレーザは、レーザ照射用窓（３４：例えば、図１８・１９参照）を介して、溶接部１６照射される。レーザ照射用窓３４は、レーザ光ｈνが溶接部１６照射可能な空間的なスペースであれば良い。レーザ光ｈνの照射方向は、例えば、図１２（ａ）および図１２（ｂ）では、Ｌ字構造の応力緩衝層１４の側面に配置されるリードフレーム１５の表面に垂直な方向である。
図１２（ａ）および図１２（ｂ）に示すように、Ｌ字構造の応力緩衝層１４の立ち上り高さは内側部分でＤ１で表され、これに対して応力緩衝層１４の側面に配置されるリードフレーム１５の幅（高さ方向の長さ）はＴ３で表される。図１２（ａ）の構造例では、リードフレーム１５の幅Ｔ３は、応力緩衝層１４の立ち上り高さＤ１の範囲に含まれている。一方、図１２（ｂ）の構造例では、リードフレーム１５の幅Ｔ３は、応力緩衝層１４の立ち上り高さＤ１の範囲に一部分しか含まれていない。しかしながら、リードフレーム１５と応力緩衝層１４の立ち上り部分は、図１２（ｂ）の例で、Ｄ１−Ｔ２の部分が重なっているため、この重なり部分に図１２（ｂ）に示すようにレーザ光ｈνを照射すれば、リードフレーム１５・応力緩衝層１４のレーザ溶接を実施可能である。
このように、第１の実施の形態に係るパワーモジュール２０においては、半導体デバイス１を複数チップ並列に並べた場合において、第１金属回路パターン３／チップ下接合層２／半導体デバイス１／チップ上接合層９／Ｌ字構造の応力緩衝層１４の積層構造に厚みのバラツキが生じたとしても、図１２（ａ）および図１２（ｂ）に示すように、上記の積層部分の厚みのバラツキを応力緩衝層１４のＬ字構造の側面とリードフレーム１５との重なり部分において、吸収することができる。
また、第１の実施の形態に係るパワーモジュール２０においては、図１２（ａ）および図１２（ｂ）に示すように、応力緩衝層１４とリードフレーム１５との接合箇所を半導体デバイス１の直上に設けず、例えば、Ｌ字金具を用いてを半導体デバイス１の側面方向に出し、ここにリードフレーム１５をレーザ溶接する。これにより、レーザ溶接のバラツキ（溶け込み量のバラツキ）があっても、半導体デバイス１を損傷することが無く、歩留まりの向上を図ることができる。
第１の実施の形態に係るパワーモジュール２０において、比較例に係るパワーモジュール２０Ａとの違いは、半導体デバイス１上に応力緩衝層１４を接合するのは同じであるが、その形状が平板ではなく、Ｌ字形状を有していることである。さらに、このＬ字形状の応力緩衝層１４にＣｕまたはＣｕ合金またはアルミ二ウムまたはアルミ二ウム合金からなるリードフレーム１５が溶接されている。溶接部１６が半導体デバイス１直上に配置されていないため、レーザ溶接による接合形成における溶接バラツキによるチップ損傷を回避することができる。また、レーザ溶接の代わりにスポット溶接も適用可能である。
さらに、第１の実施の形態に係るパワーモジュールによれば、主配線にボンディングワイヤを用いないため、接合材としてＡｇ焼結材を用いることができ、例えばＳｉＣ半導体デバイスを３００℃前後で高温動作させることが可能となる。
（製造方法）
第１の実施の形態に係るパワーモジュール２０の製造方法は、第１金属回路パターン３を形成する工程と、第１金属回路パターン３上に半導体デバイス１を形成する工程と、半導体デバイス１の上面に断面形状がＬ字型である応力緩衝層１４を形成する工程と、半導体デバイス１の上面に垂直な方向の応力緩衝層１４のＬ字側面において、リードフレーム１５と応力緩衝層１４を接続する工程とを有する。ここで、応力緩衝層１４の熱膨張係数がリードフレーム１５の熱膨張係数以下であり、応力緩衝層１４は、半導体デバイス１とリードフレーム１５との間の熱膨張係数差を緩衝可能である。
また、リードフレーム１５と応力緩衝層１４を接続する工程は、レーザ溶接により実施される。また、スポット溶接により実施されていても良い。
さらに、第２金属回路パターン６を形成する工程と、第２金属回路パターン６とリードフレーム１５を接続する工程とを有していても良い。
ここで、第２金属回路パターン６とリードフレーム１５を接続する工程は、レーザ溶接により実施される。また、スポット溶接により実施されていても良い。
また、第１の実施の形態に係るパワーモジュール２０の製造方法は、基板を準備する工程と、第１金属回路パターン３を基板上に配置する工程とを有していても良い。さらに、第２金属回路パターン６を基板上に配置する工程を有していても良い。
また、第１の実施の形態に係るパワーモジュール２０の製造方法は、絶縁層基板４０を準備する工程と、第１金属回路パターン３を絶縁層基板４０上に配置する工程とを有していても良い。さらに、第２金属回路パターン６を絶縁層基板４０上に配置する工程を有していても良い。
（変形例１）
第１の実施の形態の変形例１に係るパワーモジュール２０において、セラミックス基板４／第１金属回路パターン３／チップ下接合層２／半導体デバイス１／チップ上接合層９／Ｌ字構造の応力緩衝層１４の積層構造の模式的断面構造は、図１３（ａ）に示すように表され、上記の積層構造の厚さの異なる部分の模式的断面構造は、図１３（ｂ）に示すように表される。ここで、図１３（ａ）は、図９において、Ｉ−Ｉ線に沿う模式的断面構造を表す図１２（ａ）に沿う模式的断面構造に対応し、図１３（ｂ）は、図９において、ＩＩ−ＩＩ線に沿う模式的断面構造を表す図１２（ｂ）に沿う模式的断面構造に対応している。
第１の実施の形態の変形例１に係るパワーモジュール２０においては、図１３（ａ）および図１３（ｂ）に示すように、リードフレーム１５は、応力緩衝層１４のＬ字構造の内側の立ち上り側面に配置され、溶接部１６においてレーザ溶接により接合される。
すなわち、第１の実施の形態においては、Ｌ字構造の応力緩衝層１４を用いて溶接部１６を半導体デバイス１の側面方向に出し、ここにリードフレーム１５をレーザ溶接している。これに対して、第１の実施の形態の変形例１に係るパワーモジュール２０においては、応力緩衝層１４のＬ字構造の内側の立ち上り側面にリードフレーム１５をレーザ溶接している。
第１の実施の形態の変形例１に係るパワーモジュール２０の製造技術として適用可能なレーザ光は、レーザ照射用窓を介して、溶接部１６照射される。レーザ照射用窓は、レーザ光ｈνが溶接部１６照射可能な空間的なスペースであれば良い。レーザ光ｈνの照射方向は、例えば、図１３（ａ）および図１３（ｂ）では、Ｌ字構造の応力緩衝層１４の内側の立ち上り側面に配置されるリードフレーム１５の表面に垂直な方向である。
（変形例２）
第１の実施の形態の変形例２に係るパワーモジュール２０において、セラミックス基板４／第１金属回路パターン３／チップ下接合層２／半導体デバイス１／チップ上接合層９／Ｌ字構造の応力緩衝層１４の積層構造の模式的断面構造は、図１４（ａ）に示すように表され、上記の積層構造の厚さの異なる部分の模式的断面構造は、図１４（ｂ）に示すように表される。ここで、図１４（ａ）は、図９において、Ｉ−Ｉ線に沿う模式的断面構造を表す図１２（ａ）に沿う模式的断面構造に対応し、図１４（ｂ）は、図９において、ＩＩ−ＩＩ線に沿う模式的断面構造を表す図１２（ｂ）に沿う模式的断面構造に対応している。
第１の実施の形態の変形例２に係るパワーモジュール２０においては、図１４（ａ）および図１４（ｂ）に示すように、リードフレーム１５は、応力緩衝層１４のＬ字構造の内側の立ち上り側面に配置され、溶接部１６においてレーザ溶接により接合される。
第１の実施の形態の変形例１に係るパワーモジュール２０においては、応力緩衝層１４のＬ字構造の内側の立ち上り側面にリードフレーム１５をレーザ溶接している。第１の実施の形態の変形例２においては、Ｌ字構造の応力緩衝層１４の内側側面にレーザ溶接されるリードフレーム１５は、第１の実施の形態の変形例１に比較して、半導体デバイス１の側面方向でさらに内側に配置される。
第１の実施の形態およびその変形例によれば、リードフレーム構造により小型化・大電流容量化、低コスト化可能で、かつ半導体デバイスを損傷することなく溶接のバラツキを抑制し歩留まりを向上したパワーモジュールおよびその製造方法を提供することができる。
[第２の実施の形態]
第２の実施の形態に係るパワーモジュール２０は、図１５に示すように、表面に半導体デバイス１を実装し、半導体デバイス１の上面にリードフレーム１５を接合してなるパワーモジュールにおいて、半導体デバイス１とリードフレーム１５間の熱膨張係数差の応力緩衝層１４として、半導体デバイス１とリードフレーム１５間に熱膨張係数の低い材料を挟み込む構造を備える。ここで、応力緩衝層１４の熱膨張係数がリードフレーム１５の熱膨張係数以下であり、かつ応力緩衝層１４の形状がＵ字型である。
第２の実施の形態に係るパワーモジュール２０において、セラミックス基板４／第１金属回路パターン３／チップ下接合層２／半導体デバイス１／チップ上接合層９／Ｕ字型の応力緩衝層１４Ｒの積層構造の模式的断面構造は、図１５（ａ）に示すように表され、上記の積層構造の厚さの異なる部分の模式的断面構造は、図１５（ｂ）に示すように表される。ここで、図１５（ａ）は、第１の実施の形態に係るパワーモジュール２０（図９）において、Ｉ−Ｉ線に沿う模式的断面構造を表す図１２（ａ）に沿う模式的断面構造に対応し、図１５（ｂ）は、図９において、ＩＩ−ＩＩ線に沿う模式的断面構造を表す図１２（ｂ）に沿う模式的断面構造に対応している。
第２の実施の形態に係るパワーモジュール２０においては、図１５（ａ）および図１５（ｂ）に示すように、リードフレーム１５は、半導体デバイス１の上面と離隔され、かつ半導体デバイス１の上面に平行な方向の応力緩衝層１４ＲのＵ字側面において配置され、溶接部１６においてレーザ溶接により接合される。
第２の実施の形態に係るパワーモジュール２０の製造技術として適用可能なレーザは、レーザ照射用窓を介して、溶接部１６照射される。レーザ照射用窓は、レーザ光ｈνが溶接部１６照射可能な空間的なスペースであれば良い。レーザ光ｈνの照射方向は、例えば、図１５（ａ）および図１５ｂ）では、Ｕ字構造の応力緩衝層１４ＲのＵ字側面外側に配置されるリードフレーム１５の表面に垂直な方向である。
第２の実施の形態に係るパワーモジュール２０は、図１５（ａ）および図１５（ｂ）に示すように、第１金属回路パターン３と、第１金属回路パターン３上に配置された半導体デバイス１と、半導体デバイス１と電気的に接続されるリードフレーム１５と、半導体デバイス１の上面に配置され、半導体デバイス１とリードフレーム１５との間の熱膨張係数差を緩衝可能である応力緩衝層１４Ｒとを備える。ここで、リードフレーム１５は、応力緩衝層１４Ｒを介して半導体デバイス１と接続されると共に、応力緩衝層１４Ｒの熱膨張係数がリードフレーム１５の熱膨張係数以下であり、かつ応力緩衝層１４Ｒの断面形状がＵ字型を有する。
また、リードフレーム１５と応力緩衝層１４Ｒは、半導体デバイス１の上面と離隔され、かつ半導体デバイス１の上面に平行な方向の応力緩衝層１４ＲのＵ字側面において接続される。
また、応力緩衝層１４Ｒとリードフレーム１５は、図１５（ａ）および図１５（ｂ）に示すように、溶接部１６において、レーザ溶接により接合される。また、スポット溶接により接合されていても良い。
第２の実施の形態に係るパワーモジュール２０においては、応力緩衝層１４Ｒとしては、熱膨張係数は相対的に低く、融点が相対的に低く、これらクラッド材よりは、安価な材料として、例えばコバール（熱膨張係数は５×１０-6／Ｋ、融点は１４５０℃）、インバー（熱膨張係数は０．５×１０-6／Ｋ〜２×１０-6／Ｋ、融点は１４２５℃）などのＦｅ−Ｎｉ系合金、ハステロイＢ２（熱膨張係数は１０．８×１０-6／Ｋ、融点は１３０２℃〜１３６８℃）などのＮｉ−Ｍｏ−Ｆｅ系合金を用いても良い。
第２の実施の形態に係るパワーモジュールの製造技術として適用可能なレーザは、例えば、ＹＡＧレーザまたはＹＡＧレーザの第２高調波、ＹＬＦレーザ、ＹＶＯ4レーザ、ＫｒＦレーザ、ＣＯ2レーザ、ＣＯレーザのいずれかである。
また、第２の実施の形態に係るパワーモジュール２０においては、図１５（ａ）および図１５（ｂ）に示すように、応力緩衝層１４とリードフレーム１５との接合箇所を半導体デバイス１の直上に設けず、Ｕ字構造の応力緩衝層１４ＲのＵ字側面外側に配置されるリードフレーム１５の表面にレーザ溶接する。これにより、レーザ溶接のバラツキ（溶け込み量のバラツキ）があっても、半導体デバイス１を損傷することが無く、歩留まりの向上を図ることができる。また、Ｕ字構造の応力緩衝層１４Ｒを用いることで、Ｕ字構造の有するバネ効果により、高強度化を図ることも可能である。
第２の実施の形態に係るパワーモジュール２０において、比較例に係るパワーモジュール２０Ａとの違いは、半導体デバイス１上に応力緩衝層１４を接合するのは同じであるが、その形状が平板ではなく、Ｕ字形状を有していることである。さらに、このＵ字形状の応力緩衝層１４にＣｕまたはＣｕ合金またはアルミ二ウムまたはアルミ二ウム合金からなるリードフレーム１５が溶接されている。溶接部１６が半導体デバイス１直上に配置されていないため、レーザ溶接による接合形成における溶接バラツキによるチップ損傷を回避することができる。また、レーザ溶接の代わりにスポット溶接も適用可能である。
さらに、第２の実施の形態に係るパワーモジュールによれば、主配線にボンディングワイヤを用いないため、接合材としてＡｇ焼結材を用いることができ、例えばＳｉＣ半導体デバイスを３００℃前後で高温動作させることが可能となる。
第２の実施の形態に係るパワーモジュールによれば、高価な応力緩衝材を使用しないため、モジュールの低コスト化を低減化できる。
第２の実施の形態に係るパワーモジュールによれば、半導体デバイス直上でのレーザ溶接を行わない構造のため、歩留まりの向上を図ることができる。
（製造方法）
第２の実施の形態に係るパワーモジュール２０の製造方法は、第１金属回路パターン３を形成する工程と、第１金属回路パターン３上に半導体デバイス１を形成する工程と、半導体デバイス１の上面に断面形状がＵ字型である応力緩衝層１４Ｒを形成する工程と、半導体デバイス１の上面と離隔され、かつ半導体デバイス１の上面に平行な方向の応力緩衝層１４ＲのＵ字側面において、リードフレーム１５と応力緩衝層１４Ｒを接続する工程とを有する。応力緩衝層１４Ｒの熱膨張係数がリードフレーム１５の熱膨張係数以下であり、応力緩衝層１４Ｒは、半導体デバイス１とリードフレーム１５との間の熱膨張係数差を緩衝可能である。
また、リードフレーム１５と応力緩衝層１４Ｒを接続する工程は、レーザ溶接により実施される。また、スポット溶接により実施されていても良い。
また、第２の実施の形態に係るパワーモジュール２０の製造方法は、基板を準備する工程と、第１金属回路パターン３を基板上に配置する工程とを有していても良い。
また、第２の実施の形態に係るパワーモジュール２０の製造方法は、絶縁層基板４０を準備する工程と、第１金属回路パターン３を絶縁層基板４０上に配置する工程とを有していても良い。
第２の実施の形態によれば、リードフレーム構造により小型化・大電流容量化、低コスト化可能で、かつ半導体デバイスを損傷することなく溶接のバラツキを抑制し歩留まりを向上したパワーモジュールおよびその製造方法を提供することができる。
[第３の実施の形態]
第３の実施の形態に係るパワーモジュール２００であって、ツーインワンモジュール（2 in 1 Module：ハーフブリッジ内蔵モジュール）において、モールド樹脂層３３を形成前の模式的平面パターン構成は図１６に示すように表される。ここで、図１６において、基板４はセラミックス基板に対応し、基板４０は、変形例としての絶縁層基板（図１９）に対応する。
また、第３の実施の形態に係るパワーモジュールであって、半導体デバイスとしてＳｉＣ ＭＩＳＦＥＴを適用した図１６に対応したツーインワンモジュール（ハーフブリッジ内蔵モジュール）の回路構成は、図１７に示すように表される。図１６において、ＩＩＡ−ＩＩＡ方向から観測した側面図は、図１８に示すように表される。
また、第３の実施の形態に係るパワーモジュール２００であって、ハーフブリッジ内蔵モジュールにおいて、モールド樹脂層３３を形成後の模式的鳥瞰構成は図２１に示すように表される。第３の実施の形態に係るパワーモジュール２００においては、モールド樹脂層３３を備え、パワーモジュールは、モールド樹脂層３３により、トランスファーモールド成型されていても良い。
第３の実施の形態に係るパワーモジュール２００は、２個のＭＩＳＦＥＴＱ１・Ｑ４が１つのモジュールに内蔵されたハーフブリッジ内蔵モジュールの構成を備える。図１６に示すように、ＭＩＳＦＥＴＱ１・Ｑ４は、それぞれ２チップ並列に配置され、またダイオードＤＩ１・ＤＩ４もそれぞれ２チップ並列に配置されている。ダイオードＤＩ１・ＤＩ４は、ＭＩＳＦＥＴＱ１・Ｑ４のＤ１・Ｓ１間およびＤ４・Ｓ４間に逆並列に接続される。
第３の実施の形態に係るパワーモジュール２００は、図１６および図２１に示すように、モールド樹脂層３３に被覆された基板４（４０）の第１の辺に配置された正側電力端子Ｐおよび負側電力端子Ｎと、第１の辺に隣接する第２の辺に配置されたゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１と、第１の辺に対向する第３の辺に配置された出力端子Ｏと、第２の辺に対向する第４の辺に配置されたゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４とを備える。ここで、図１６に示すように、ゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１は、ＭＩＳＦＥＴＱ１のゲート用信号配線パターンＧＬ１・ソース用信号配線パターンＳＬ１に接続され、ゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４は、ＭＩＳＦＥＴＱ４のゲート用信号配線パターンＧＬ４・ソース用信号配線パターンＳＬ４に接続される。
ＭＩＳＦＥＴＱ１・Ｑ４からゲート用信号配線パターンＧＬ１・ＧＬ４およびソースセンス用信号配線パターンＳＬ１・ＳＬ４に向けてゲート用ワイヤおよびソースセンス用ワイヤが接続される。また、ゲート用信号配線パターンＧＬ１・ＧＬ４およびソースセンス用信号配線パターンＳＬ１・ＳＬ４には、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびＳＳＴ１・ＳＳＴ４が半田付けなどによって接続される。
正側電力端子Ｐ・負側電力端子Ｎ、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびＳＳＴ１・ＳＳＴ４は、例えば、Ｃｕで形成可能である。
セラミックス基板４は、例えば、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＮ、ＡｌＳｉＣ、若しくは少なくとも表面が絶縁性のＳｉＣなどで形成されていても良い。
第１金属回路パターン３・第２金属回路パターン６は、例えば、Ｃｕ、Ａｌなどで形成可能である。ゲート用ワイヤおよびソースセンス用ワイヤは、例えば、Ａｌ、ＡｌＣｕなどで形成可能である。
ＭＩＳＦＥＴＱ１・Ｑ４としては、ＳｉＣ ＤＩＭＩＳＦＥＴ、ＳｉＣ ＴＭＩＳＦＥＴなどのＳｉＣ系パワーデバイス、あるいはＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ: High Electron Mobility Transistor）などのＧａＮ系パワーデバイスを適用可能である。また、場合によっては、Ｓｉ系ＭＩＳＦＥＴやＩＧＢＴなどのパワーデバイスも適用可能である。
ダイオードＤ１・Ｄ４としては、ショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）などを適用可能である。
第３の実施の形態に係るパワーモジュール２００は、図１６・図１８に示すように、第１金属回路パターン３と、第１金属回路パターン３上に配置された半導体デバイスＱ１・ＤＩ１と、半導体デバイスＱ１・ＤＩ１と電気的に接続されるリードフレーム１５−１と、半導体デバイスＱ１・ＤＩ１の上面に配置され、半導体デバイスＱ１・ＤＩ１とリードフレーム１５−１との間の熱膨張係数差を緩衝可能である応力緩衝層１４−１とを備える。ここで、リードフレーム１５−１は、応力緩衝層１４−１を介して半導体デバイスＱ１・ＤＩ１と接続されると共に、応力緩衝層１４−１の熱膨張係数がリードフレーム１５−１の熱膨張係数以下であり、かつ応力緩衝層１４−１の断面形状がＬ字型を有する。
また、リードフレーム１５−１と応力緩衝層１４−１は、図１６・図１８に示すように、半導体デバイスＱ１・ＤＩ１の上面に垂直な方向の応力緩衝層１４−１のＬ字側面において接続される。
また、応力緩衝層１４−１とリードフレーム１５−１は、図１６・図１８に示すように、溶接部１６において、レーザ溶接により接合される。また、スポット溶接により接合されていても良い。
半導体デバイスＱ１・ＤＩ１は、第１金属回路パターン３上に配置されたチップ下接合層２を介して、第１金属回路パターン３と接続される。チップ下接合層２は、例えば、チップ下半田層であっても良い。また、第１金属回路パターン３の表面と半導体デバイスＱ１・ＤＩ１との電気的接合は、焼成銀を用いて実施されていても良い。すなわち、予め半導体デバイス１の裏面電極上に形成されたＡｇ粒子層、Ａｇナノ粒子層などの焼成銀をそのままチップ下接合層２として適用しても良い。
また、半導体デバイスＱ１・ＤＩ１は、チップ上接合層９を介して応力緩衝層１４−１と接続される。チップ上接合層９は、例えば、チップ上半田層であっても良い。また、半導体デバイスＱ１・ＤＩ１と応力緩衝層１４−１との電気的接合は、焼成銀を用いて実施されていても良い。すなわち、予め半導体デバイスＱ１・ＤＩ１の表面電極上に形成されたＡｇ粒子層、Ａｇナノ粒子層などの焼成銀をそのままチップ上接合層９として適用しても良い。
また、応力緩衝層１４−１は、コバール若しくはインバーで形成されていても良い。また、応力緩衝層１４−１は、Ｆｅ―Ｎｉ系合金若しくはＮｉ−Ｍｏ−Ｆｅ系合金で形成されていても良い。
また、第３の実施の形態に係るパワーモジュール２００は、図１６に示すように、リードフレーム１５−１と接続される第２金属回路パターン６を備えていても良い。ここで、リードフレーム１５−１と第２金属回路パターン６は、図１６に示すように、溶接部１７において、レーザ溶接により接合される。また、スポット溶接により接合されていても良い。
また、第３の実施の形態に係るパワーモジュール２００において、正側電力端子Ｐ（Ｄ１）・負側電力端子Ｎ（Ｓ４）・出力端子Ｏ（Ｄ４）・Ｏ（Ｓ１）は、図１６に示すように、溶接部１７において、レーザ溶接により接合される。また、スポット溶接により接合されていても良い。
さらに、第３の実施の形態に係るパワーモジュール２００は、図１６に示すように、第２金属回路パターン６上に配置された半導体デバイスＱ４・ＤＩ４と、半導体デバイスＱ４・ＤＩ４と電気的に接続されるリードフレーム１５−４と、半導体デバイスＱ１・ＤＩ４の上面に配置され、半導体デバイスＱ４・ＤＩ４とリードフレーム１５−４との間の熱膨張係数差を緩衝可能である応力緩衝層１４−４とを備える。ここで、リードフレーム１５−４は、応力緩衝層１４−４を介して半導体デバイスＱ４・ＤＩ４と接続されると共に、応力緩衝層１４−４の熱膨張係数がリードフレーム１５−４の熱膨張係数以下であり、かつ応力緩衝層１４の断面形状がＬ字型を有する。その他の構成は、半導体デバイスＱ１・ＤＩ１と同様である。
第３の実施の形態に係るパワーモジュールの製造技術として適用可能なレーザは、例えば、ＹＡＧレーザまたはＹＡＧレーザの第２高調波、ＹＬＦレーザ、ＹＶＯ4レーザ、ＫｒＦレーザ、ＣＯ2レーザ、ＣＯレーザのいずれかである。
第３の実施の形態に係るパワーモジュール２００は、図１６・図１８に示すように、セラミックス基板４を備え、第１金属回路パターン３は、セラミックス基板４上に配置されていても良い。また、第２金属回路パターン６も、第１金属回路パターン３と同様に、セラミックス基板４上に配置されていても良い。
（レーザ照射用窓）
第３の実施の形態に係るパワーモジュール２００の製造技術として適用可能なレーザは、レーザ照射用窓を介して、溶接部１６照射される。レーザ照射用窓は、レーザ光ｈνが溶接部１６に照射可能な空間的なスペースであれば良い。レーザ光ｈνの照射方向は、図１６・図１８では、リードフレーム１５−１に張り合わされる応力緩衝層１４−１のＬ字の内側面に垂直な方向である。一方、レーザ光ｈνは応力緩衝層１４−１のＬ字の外側面に張り合わされるリードフレーム１５−１に垂直な裏面方向から照射しても良い。
図１８に示されるレーザ照射用窓３４は、リードフレーム１５−１に開口されている。このレーザ照射用窓３４を介してレーザ光ｈνは、応力緩衝層１４−４のＬ字の外側面に張り合わされるリードフレーム１５−４に垂直な方向から照射しても良い。
第３の実施の形態に係るパワーモジュール２００においては、リードフレーム１５−１・１５−４にレーザ照射用窓３４を設けることにより、反対側のアーム溶接ができるようにしてある。また、図１６に示すように、上アーム側のリードフレーム１５−１と下アーム側のリードフレーム１５−４を対向させ、対向距離を絶縁耐圧が確保できる程度まで近付けて配置することで、配線の寄生インダクタンスの低減ができ、スイッチング時に発生するサージ電圧を低減化可能である。
第３の実施の形態に係るパワーモジュール２００においては、半導体デバイス１を複数チップ並列に並べた場合において、第１金属回路パターン３／チップ下接合層２／半導体デバイスＱ１・ＤＩ１・Ｑ４・ＤＩ４／チップ上接合層９／Ｌ字構造の応力緩衝層１４−１・１４−４の積層構造に厚みのバラツキが生じたとしても、積層部分の厚みのバラツキを応力緩衝層１４−１・１４−４のＬ字構造の側面とリードフレーム１５−１・１５−４との重なり部分において、吸収可能である。
また、第３の実施の形態に係るパワーモジュール２００においては、図１６・図１８に示すように、応力緩衝層１４−１・１４−４とリードフレーム１５−１・１５−４との接合箇所を半導体デバイスＱ１・ＤＩ１・Ｑ４・ＤＩ４の直上に設けず、Ｌ字金具を用いてを半導体デバイスＱ１・ＤＩ１・Ｑ４・ＤＩ４の側面方向に出し、ここにリードフレーム１５−１・１５−４をレーザ溶接するため、レーザ溶接のバラツキ（溶け込み量のバラツキ）があっても、半導体デバイスＱ１・ＤＩ１・Ｑ４・ＤＩ４を損傷することが無く、歩留まりの向上を図ることができる。
（変形例）
また、第３の実施の形態の変形例に係るパワーモジュール２００であって、図１６において、ＩＩＡ−ＩＩＡ方向から観測した側面図は、図１９に示すように表される。また、図１９のＡ部分の拡大図は、図２０に示すように表される。また、モールド樹脂層３３を形成後の模式的鳥瞰構成は図２１と同様に表される。
第３の実施の形態の変形例に係るパワーモジュール２００においては、セラミックス基板４の代わりに絶縁層基板４０を適用し、低コスト化、さらなる薄層化を実現可能である。絶縁層基板４０は、例えば、有機絶縁樹脂基板などで形成可能である。
また、第３の実施の形態に係るパワーモジュール２００は、図１６および図１９に示すように、絶縁層基板４０を備え、第１金属回路パターン３は、絶縁層基板４０上に配置されている。また、第２金属回路パターン６は、第１金属回路パターン３と同様に、絶縁層基板４０上に配置されている。その他の構成は、第３の実施の形態に係るパワーモジュールと同様である。また、第３の実施の形態およびその変形例に係るパワーモジュールの製造方法も第１の実施の形態およびその変形例と同様である。
第３の実施の形態およびその変形例によれば、リードフレーム構造により小型化・大電流容量化、低コスト化可能で、かつ半導体デバイスを損傷することなく溶接のバラツキを抑制し歩留まりを向上したパワーモジュールを提供およびその製造方法を提供することができる。
[第４の実施の形態]
第４の実施の形態に係るパワーモジュール２００であって、ツーインワンモジュール（ハーフブリッジ内蔵モジュール）において、モールド樹脂層を形成前の模式的鳥瞰構成は、図２２に示すように表される。第４の実施の形態に係るパワーモジュール２００においては、図２２に示すように、絶縁回路基板を使用せず、ドレインＤ４・ソースＳ１、ソースＳ４、ドレインＤ１などに対応する金属箔もしくは金属板（金属フレーム）を利用している。
第４の実施の形態に係るパワーモジュール２００は、例えば、１２００Ｖ／１５０Ａ級のパワーモジュールを構成することができる。半導体デバイスＱ１・Ｑ４は、例えば、ＳｉＣ ＴＭＯＳＦＥＴで構成され、半導体デバイスＤＩ１・ＤＩ４は、例えば、ＳＢＤで構成される。半導体デバイスＱ１・Ｑ４は、それぞれ２個並列に配置されている。半導体デバイスＤＩ１・ＤＩ４も、それぞれ２個並列に配置されている。ＳｉＣ ＴＭＯＳＦＥＴ１個のチップサイズは、約３．１ｍｍ×約４．４ｍｍであり、ＳＢＤ１個のチップサイズは、約５．１４ｍｍ×約５．１４ｍｍである。チップ下接合層・チップ上接合層は、半導体デバイスＱ１・Ｑ４・ＤＩ１・ＤＩ４の表面電極・裏面電極上に予め形成されたＡｇペースト、Ａｇ粒子層、Ａｇナノ粒子層などの焼成銀をそのまま適用しても良い。焼成銀の厚さは、例えば、約２０μｍである。
リードフレーム１５−１・１５−４やドレインＤ４・ソースＳ１、ソースＳ４、ドレインＤ１などに対応する金属フレームは、例えば、純銅（Ｃ１０２０）で形成されており、応力緩衝層１４−１・１４−４は、例えば、コバール（Ｆｅ−２９Ｎｉ−１７Ｃｏ）で形成されている。
また、第４の実施の形態に係るパワーモジュール２００において、正側電力端子Ｐ（Ｄ１）・負側電力端子Ｎ（Ｓ４）・出力端子Ｏ（Ｄ４）・Ｏ（Ｓ１）は、図２２に示すように、柱状電極構造などによって、金属フレームに接続されている。
また、図２２に示すように、ゲート用信号配線パターンＧＬ１・ＧＬ４およびソースセンス用信号配線パターンＳＬ１・ＳＬ４には、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびＳＳＴ１・ＳＳＴ４が半田付けなどによって接続される。なお、ＭＩＳＦＥＴＱ１・Ｑ４からゲート用信号配線パターンＧＬ１・ＧＬ４およびソースセンス用信号配線パターンＳＬ１・ＳＬ４に向けて接続されるゲート用ワイヤおよびソースセンス用ワイヤは図示を省略している。
第４の実施の形態に係るパワーモジュール２００においては、リードフレーム１５−１・１５−４にレーザ照射用窓３４を設けることにより、反対側のアーム溶接ができるように構成されていても良い。また、図２２に示すように、上アーム側のリードフレーム１５−１と下アーム側のリードフレーム１５−４を対向させ、対向距離を絶縁耐圧が確保できる程度まで近付けて配置することで、配線の寄生インダクタンスの低減ができ、スイッチング時に発生するサージ電圧を低減化可能である。その他の構成は、第３の実施の形態に係るパワーモジュール２００と同様である。また、第４の実施の形態に係るパワーモジュールの製造方法も第１の実施の形態と同様である。
（変形例）
第４の実施の形態の変形例に係るパワーモジュール２００であって、ツーインワンモジュール（ハーフブリッジ内蔵モジュール）において、モールド樹脂層を形成前の模式的鳥瞰構成は、図２３に示すように表される。第４の実施の形態の変形例に係るパワーモジュール２００は、第４の実施の形態に係るパワーモジュール２００と半導体デバイスＱ１・ＤＩ１・Ｑ４・ＤＩ４の配置構成を変更している。その他の構成は、第４の実施の形態と同様である。また、第４の実施の形態の変形例に係るパワーモジュールの製造方法も第１の実施の形態と同様である。
第４の実施の形態およびその変形例によれば、リードフレーム構造により小型化・大電流容量化、低コスト化可能で、かつ半導体デバイスを損傷することなく溶接のバラツキを抑制し歩留まりを向上したパワーモジュールおよびその製造方法を提供することができる。
[第５の実施の形態]
第５の実施の形態に係るパワーモジュール２００であって、ツーインワンモジュール（ハーフブリッジ内蔵モジュール）において、モールド樹脂層３３を形成前の模式的平面パターン構成は、図２４に示すように表され、モールド樹脂層３３を形成後の模式的鳥瞰構成は、図２１と同様に表される。図２４において、ＩＩＩＡ−ＩＩＩＡ方向から観測した側面図は、図２５（ａ）に示すように表され、図２５（ａ）のＢ部分の拡大図は、図２５（ｂ）に示すように表される。第５の実施の形態において、第４実施の形態との違いは、半導体デバイスＱ１・ＤＩ１・Ｑ４・ＤＩ４上に応力緩衝層を接合するのは同様であるが、その形状がＬ字形状ではなく、Ｕ字形状を有していることである。
第５の実施の形態に係るパワーモジュール２００においては、応力緩衝層１４Ｒ−１・１４Ｒ−４がＵ字構造を備え、図１５（ａ）および図１５（ｂ）と同様に、リードフレーム１５−１・１５−４は、半導体デバイスＱ１・ＤＩ１・Ｑ４・ＤＩ４の上面と離隔され、かつ半導体デバイスＱ１・ＤＩ１・Ｑ４・ＤＩ４の上面に平行な方向の応力緩衝層１４Ｒ−１・１４Ｒ−４のＵ字側面において配置され、溶接部１６においてレーザ溶接により接合される。これにより、レーザ溶接のバラツキ（溶け込み量のバラツキ）があっても、半導体デバイスＱ１・ＤＩ１・Ｑ４・ＤＩ４を損傷することが無く、歩留まりの向上を図ることができる。また、Ｕ字構造の応力緩衝層１４Ｒ−１・１４Ｒ−４を用いることで、Ｕ字構造の有するバネ効果により、高強度化を図ることも可能である。
第５の実施の形態に係るパワーモジュール２００の製造技術として適用可能なレーザは、レーザ照射用窓を介して、溶接部１６照射される。レーザ照射用窓は、レーザ光ｈνが溶接部１６照射可能な空間的なスペースであれば良い。レーザ光ｈνの照射方向は、例えば、図２４では、応力緩衝層１４Ｒ−１・１４Ｒ−４のＵ字側面外側に配置されるリードフレーム１５−１・１５−４の表面に垂直な方向である。
第５の実施の形態に係るパワーモジュール２００は、図２４・図２５に示すように、絶縁層基板４０を備え、ドレインＤ４・ソースＳ１、ソースＳ４、ドレインＤ１などに対応する金属回路パターン（金属フレーム）３・６は、絶縁層基板４０上に配置されている。絶縁層基板４０を適用し、低コスト化、薄層化を実現可能である。絶縁層基板４０は、例えば、有機絶縁樹脂基板などで形成可能である。なお、第５の実施の形態に係るパワーモジュールにおいては、絶縁層基板４０の代わりにセラミックス基板４を適用しても良い。
第５実施の形態に係るパワーモジュール２００においても、上アーム側のリードフレーム１５−１と下アーム側のリードフレーム１５−４を対向させ、対向距離を絶縁耐圧が確保できる程度まで近付けて配置することで、配線の寄生インダクタンスの低減ができ、スイッチング時に発生するサージ電圧を低減化可能である。その他の構成は、第２の実施の形態・第３の実施の形態と同様である。第５の実施の形態に係るパワーモジュール２００の製造方法も、第２の実施の形態・第３の実施の形態と同様である。
第５の実施の形態によれば、リードフレーム構造により小型化・大電流容量化、低コスト化可能で、かつ半導体デバイスを損傷することなく溶接のバラツキを抑制し歩留まりを向上したパワーモジュールおよびその製造方法を提供することができる。
（パワーモジュールの具体例）
以下、実施の形態に係るパワーモジュールの具体例を説明する。もちろん、以下に説明するパワーモジュールにおいても、表面に半導体デバイスを実装し、半導体デバイスの上面にリードフレームを接合してなるパワーモジュールにおいて、半導体デバイスとリードフレーム間の熱膨張係数差の応力緩衝層として、半導体デバイスとリードフレーム間に熱膨張係数の低い材料を挟み込む構造を備え、応力緩衝層の熱膨張係数がリードフレームの熱膨張係数以下であり、かつ応力緩衝層の形状がＬ字型若しくはＵ字型を備える点は、上記の実施の形態と同様である。リードフレーム構造により小型化・大電流容量化、低コスト化可能で、かつ半導体デバイスを損傷することなく溶接のバラツキを抑制し歩留まりを向上したパワーモジュールおよびその製造方法を提供することができる点も、上記の実施の形態と同様である。
実施の形態に係るパワーモジュール２０であって、ワンインワンモジュールのＳｉＣ ＭＩＳＦＥＴの模式的回路表現は、図２６（ａ）に示すように表され、ワンインワンモジュールのＩＧＢＴの模式的回路表現は、図２６（ｂ）に示すように表される。
図２６（ａ）には、ＭＩＳＦＥＴＱに逆並列接続されるダイオードＤＩが示されている。ＭＩＳＦＥＴＱの主電極は、ドレイン端子ＤＴおよびソース端子ＳＴで表される。同様に、図２６（ｂ）には、ＩＧＢＴＱに逆並列接続されるダイオードＤＩが示されている。ＩＧＢＴＱの主電極は、コレクタ端子ＣＴおよびエミッタ端子ＥＴで表される。
また、実施の形態に係るパワーモジュール２０であって、ワンインワンモジュールのＳｉＣ ＭＩＳＦＥＴの詳細回路表現は、図２７に示すように表される。
実施の形態に係るパワーモジュール２０は、例えば、ワンインワンモジュールの構成を備える。すなわち、１個のＭＩＳＦＥＴＱが１つのモジュールに内蔵されている。一例として５チップ（ＭＩＳＦＥＴ×５）搭載可能であり、それぞれのＭＩＳＦＥＴＱは、５個まで並列接続可能である。尚、５チップの内、一部をダイオードＤＩ用として搭載することも可能である。
さらに詳細には、図２７に示すように、ＭＩＳＦＥＴＱに並列にセンス用ＭＩＳＦＥＴＱｓが接続される。センス用ＭＩＳＦＥＴＱｓは、ＭＩＳＦＥＴＱと同一チップ内に、微細トランジスタとして形成されている。図２７において、ＳＳは、ソースセンス端子、ＣＳは、電流センス端子であり、Ｇは、ゲート信号端子である。なお、実施の形態においても半導体デバイスＱには、センス用ＭＩＳＦＥＴＱｓが同一チップ内に、微細トランジスタとして形成されている。
また、実施の形態に係るパワーモジュール２０Ｔであって、ツーインワンモジュールのＳｉＣ ＭＩＳＦＥＴの模式的回路表現は、図２８（ａ）に示すように表される。
図２８（ａ）に示すように、２個のＭＩＳＦＥＴＱ１・Ｑ４と、ＭＩＳＦＥＴＱ１・Ｑ４に逆並列接続されるダイオードＤＩ１・ＤＩ４が１つのモジュールに内蔵されている。Ｇ１は、ＭＩＳＦＥＴＱ１のゲート信号端子であり、Ｓ１は、ＭＩＳＦＥＴＱ１のソース端子である。Ｇ４は、ＭＩＳＦＥＴＱ４のゲート信号端子であり、Ｓ４は、ＭＩＳＦＥＴＱ４のソース端子である。Ｐは、正側電源入力端子であり、Ｎは、負側電源入力端子であり、Ｏは、出力端子である。
また、実施の形態に係るパワーモジュール２０Ｔであって、ツーインワンモジュールのＩＧＢＴの模式的回路表現は、図２８（ｂ）に示すように表される。図２８（ｂ）に示すように、２個のＩＧＢＴＱ１・Ｑ４と、ＩＧＢＴＱ１・Ｑ４に逆並列接続されるダイオードＤＩ１・ＤＩ４が１つのモジュールに内蔵されている。Ｇ１は、ＩＧＢＴＱ１のゲート信号端子であり、Ｅ１は、ＩＧＢＴＱ１のエミッタ端子である。Ｇ４は、ＩＧＢＴＱ４のゲート信号端子であり、Ｅ４は、ＩＧＢＴＱ４のエミッタ端子である。Ｐは、正側電源入力端子であり、Ｎは、負側電源入力端子であり、Ｏは、出力端子である。
（半導体デバイスの構成例）
実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ ＭＩＳＦＥＴの模式的断面構造は、図２９（ａ）に示すように表され、ＩＧＢＴの模式的断面構造は、図２９（ｂ）に示すように表される。
実施の形態に係るパワーモジュールに適用可能な半導体デバイス１１０（Ｑ）の例として、ＳｉＣ ＭＩＳＦＥＴの模式的断面構造は、図２９（ａ）に示すように、ｎ-高抵抗層からなる半導体基板１２６と、半導体基板１２６の表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたソース領域１３０と、ｐボディ領域１２８間の半導体基板１２６の表面上に配置されたゲート絶縁膜１３２と、ゲート絶縁膜１３２上に配置されたゲート電極１３８と、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４と、半導体基板１２６の表面と反対側の裏面に配置されたｎ+ドレイン領域１２４と、ｎ+ドレイン領域１２４に接続されたドレイン電極１３６とを備える。
図２９（ａ）では、半導体デバイス１１０は、プレーナゲート型ｎチャネル縦型ＳｉＣ ＭＩＳＦＥＴで構成されているが、後述する図３３に示すように、ｎチャネル縦型ＳｉＣ ＴＭＩＳＦＥＴなどで構成されていても良い。
また、実施の形態に係るパワーモジュールに適用可能な半導体デバイス１１０（Ｑ）には、ＳｉＣ ＭＩＳＦＥＴの代わりに、ＧａＮ系ＦＥＴなどを採用することもできる。
実施の形態に係るパワーモジュールに適用可能な半導体デバイス１１０には、ＳｉＣ系、ＧａＮ系のいずれかのパワーデバイスを採用可能である。
更には、実施の形態に係るパワーモジュールに適用可能な半導体デバイス１１０には、バンドギャップエネルギーが、例えば、１．１ｅＶ〜８ｅＶの半導体を用いることができる。
同様に、実施の形態に係るパワーモジュールに適用可能な半導体デバイス１１０Ａ（Ｑ）の例として、ＩＧＢＴは、図２９（ｂ）に示すように、ｎ-高抵抗層からなる半導体基板１２６と、半導体基板１２６の表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたエミッタ領域１３０Ｅと、ｐボディ領域１２８間の半導体基板１２６の表面上に配置されたゲート絶縁膜１３２と、ゲート絶縁膜１３２上に配置されたゲート電極１３８と、エミッタ領域１３０Ｅおよびｐボディ領域１２８に接続されたエミッタ電極１３４Ｅと、半導体基板１２６の表面と反対側の裏面に配置されたｐ+コレクタ領域１２４Ｐと、ｐ+コレクタ領域１２４Ｐに接続されたコレクタ電極１３６Ｃとを備える。
図２９（ｂ）では、半導体デバイス１１０Ａは、プレーナゲート型のｎチャネル縦型ＩＧＢＴで構成されているが、トレンチゲート型ｎチャネル縦型ＩＧＢＴなどで構成されていても良い。
実施の形態に係るパワーモジュールに適用可能な半導体デバイス１１０の例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ ＭＩＳＦＥＴの模式的断面構造は、図３０に示すように表される。ゲートパッド電極ＧＰは、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続され、ソースパッド電極ＳＰは、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４に接続される。
また、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰは、図３０に示すように、半導体デバイス１１０の表面を覆うパッシベーション用の層間絶縁膜１４４上に配置される。尚、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰの下方の半導体基板１２６内には、図２９（ａ）或いは、図３０の中央部と同様に、微細構造のトランジスタ構造が形成されていても良い。
さらに、図３０に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜１４４上にソースパッド電極ＳＰが延在して配置されていても良い。
実施の形態に係るパワーモジュール２０・２０Ｔに適用する半導体デバイス１１０Ａの例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＩＧＢＴの模式的断面構造は、図３１に示すように表される。ゲートパッド電極ＧＰは、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続され、エミッタパッド電極ＥＰは、エミッタ領域１３０Ｅおよびｐボディ領域１２８に接続されたエミッタ電極１３４Ｅに接続される。
また、ゲートパッド電極ＧＰおよびエミッタパッド電極ＥＰは、図３１に示すように、半導体デバイス１１０Ａの表面を覆うパッシベーション用の層間絶縁膜１４４上に配置される。尚、ゲートパッド電極ＧＰおよびエミッタパッド電極ＥＰの下方の半導体基板１２６内には、図２９（ｂ）或いは、図３１の中央部と同様に、微細構造のＩＧＢＴ構造が形成されていても良い。
さらに、図３１に示すように、中央部のＩＧＢＴ構造においても、パッシベーション用の層間絶縁膜１４４上にエミッタパッド電極ＥＰが延在して配置されていても良い。
―ＳｉＣ ＤＩＭＩＳＦＥＴ―
実施の形態に係るパワーモジュールに適用可能な半導体デバイス１１０の例であって、ＳｉＣ ＤＩＭＩＳＦＥＴの模式的断面構造は、図３２に示すように表される。
実施の形態に係るパワーモジュールに適用可能なＳｉＣ ＤＩＭＩＳＦＥＴは、図３２に示すように、ｎ-高抵抗層からなる半導体基板１２６と、半導体基板１２６の表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ソース領域１３０と、ｐボディ領域１２８間の半導体基板１２６の表面上に配置されたゲート絶縁膜１３２と、ゲート絶縁膜１３２上に配置されたゲート電極１３８と、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４と、半導体基板１２６の表面と反対側の裏面に配置されたｎ+ドレイン領域１２４と、ｎ+ドレイン領域１２４に接続されたドレイン電極１３６とを備える。
図３２では、半導体デバイス１１０は、ｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ソース領域１３０が、ダブルイオン注入（ＤＩ）で形成され、ソースパッド電極ＳＰは、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４に接続される。ゲートパッド電極ＧＰ（図示省略）は、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰ（図示省略）は、図３２に示すように、半導体デバイス１１０の表面を覆うパッシベーション用の層間絶縁膜１４４上に配置される。
ＳｉＣ ＤＩＭＩＳＦＥＴは、図３２に示すように、ｐボディ領域１２８に挟まれたｎ-高抵抗層からなる半導体基板１２６内に、破線で示されるような空乏層が形成されるため、接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗ＲJFETが形成される。また、ｐボディ領域１２８／半導体基板１２６間には、図３２に示すように、ボディダイオードＢＤが形成される。
―ＳｉＣ ＴＭＩＳＦＥＴ―
実施の形態に係るパワーモジュールに適用可能な半導体デバイス１１０の例であって、ＳｉＣ ＴＭＩＳＦＥＴの模式的断面構造は、図３３に示すように表される。
実施の形態に係るパワーモジュールに適用可能なＳｉＣ ＴＭＩＳＦＥＴは、図３３に示すように、ｎ層からなる半導体基板１２６Ｎと、半導体基板１２６Ｎの表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ソース領域１３０と、ｐボディ領域１２８を貫通し、半導体基板１２６Ｎまで形成されたトレンチの内にゲート絶縁層１３２および層間絶縁膜１４４Ｕ・１４４Ｂを介して形成されたトレンチゲート電極１３８ＴＧと、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４と、半導体基板１２６Ｎの表面と反対側の裏面に配置されたｎ+ドレイン領域１２４と、ｎ+ドレイン領域１２４に接続されたドレイン電極１３６とを備える。
図３３では、半導体デバイス１１０は、ｐボディ領域１２８を貫通し、半導体基板１２６Ｎまで形成されたトレンチ内にゲート絶縁層１３２および層間絶縁膜１４４Ｕ・１４４Ｂを介して形成されたトレンチゲート電極１３８ＴＧが形成され、ソースパッド電極ＳＰは、ソース領域１３０およびｐボディ領域２８に接続されたソース電極１３４に接続される。ゲートパッド電極ＧＰ（図示省略）は、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰ（図示省略）は、図３３に示すように、半導体デバイス１１０の表面を覆うパッシベーション用の層間絶縁膜１４４Ｕ上に配置される。
ＳｉＣ ＴＭＩＳＦＥＴでは、ＳｉＣ ＤＩＭＩＳＦＥＴのような接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗ＲJFETは形成されない。また、ｐボディ領域１２８／半導体基板１２６Ｎ間には、図２と同様に、ボディダイオードＢＤが形成される。
実施の形態に係るパワーモジュールを用いて構成した３相交流インバータ１４０の模式的回路構成において、半導体デバイスとしてＳｉＣ ＭＩＳＦＥＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成例は、図３４（ａ）に示すように表される。同様に、実施の形態に係るパワーモジュールを用いて構成した３相交流インバータ１４０Ａの模式的回路構成において、半導体デバイスとしてＩＧＢＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成例は、図３４（ｂ）に示すように表される。
実施の形態に係るパワーモジュールを電源Ｅと接続する際、接続ラインの有するインダクタンスＬによって、ＳｉＣ ＭＩＳＦＥＴやＩＧＢＴのスイッチング速度が速いため、大きなサージ電圧Ｌｄｉ／ｄｔを生ずる。例えば、電流変化ｄｉ＝３００Ａ、スイッチングに伴う時間変化ｄｔ＝１００ｎｓｅｃとすると、ｄｉ／ｄｔ＝３×１０9(Ａ／ｓ)となる。インダクタンスＬの値により、サージ電圧Ｌｄｉ／ｄｔの値は変化するが、電源Ｖにこのサージ電圧Ｌｄｉ／ｄｔが重畳される。電源端子ＰＬと接地端子ＮＬ間に接続されるスナバコンデンサＣによって、このサージ電圧Ｌｄｉ／ｄｔを吸収することができる。
（パワーモジュールを適用した応用例）
次に、図３５を参照して、半導体デバイスとしてＳｉＣ ＭＩＳＦＥＴを適用した実施の形態に係るパワーモジュールを用いて構成した３相交流インバータ１４０について説明する。
図３５に示すように、３相交流インバータ１４０は、ゲートドライブ部１５０と、ゲートドライブ部１５０に接続されたパワーモジュール部１５２と、３相交流モータ部１５４とを備える。パワーモジュール部１５２は、３相交流モータ部１５４のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。ここで、ゲートドライブ部１５０は、ＳｉＣ ＭＩＳＦＥＴＱ１・Ｑ４、ＳｉＣ ＭＩＳＦＥＴＱ２・Ｑ５、およびＳｉＣ ＭＩＳＦＥＴＱ３・Ｑ６に接続されている。
パワーモジュール部１５２は、蓄電池（Ｅ）１４６が接続されたコンバータ１４８のプラス端子（＋）とマイナス端子（−）間に接続され、インバータ構成のＳｉＣ ＭＩＳＦＥＴＱ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６を備える。また、ＳｉＣ ＭＩＳＦＥＴＱ１〜Ｑ６のソース・ドレイン間には、フリーホイールダイオードＤＩ１〜ＤＩ６がそれぞれ逆並列に接続されている。
次に、図３６を参照して、半導体デバイスとしてＩＧＢＴを適用した実施の形態に係るパワーモジュール２０Ｔを用いて構成した３相交流インバータ１４０Ａについて説明する。
図３６に示すように、３相交流インバータ１４０Ａは、ゲートドライブ部１５０Ａと、ゲートドライブ部１５０Ａに接続されたパワーモジュール部１５２Ａと、３相交流モータ部１５４Ａとを備える。パワーモジュール部１５２Ａは、３相交流モータ部１５４ＡのＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。ここで、ゲートドライブ部１５０Ａは、ＩＧＢＴＱ１・Ｑ４、ＩＧＢＴＱ２・Ｑ５、およびＩＧＢＴＱ３・Ｑ６に接続されている。
パワーモジュール部１５２Ａは、蓄電池（Ｅ）１４６Ａが接続されたコンバータ１４８Ａのプラス端子（＋）とマイナス端子（−）間に接続され、インバータ構成のＩＧＢＴＱ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６を備える。さらに、ＩＧＢＴＱ１〜Ｑ６のエミッタ・コレクタ間には、フリーホイールダイオードＤＩ１〜ＤＩ６がそれぞれ逆並列に接続されている。
本実施の形態に係るパワーモジュールは、ワンインワン、ツーインワン、フォーインワン、シックスインワンもしくはセブンインワン型のいずれにも形成可能である。
本実施の形態に係るパワーモジュールには、例えば、ＩＧＢＴ、ダイオード、Ｓｉ系ＭＩＳＦＥＴ、ＳｉＣ系ＭＩＳＦＥＴ、ＧａＮＦＥＴなどの半導体デバイスが適用可能である。
以上説明したように、本発明によれば、リードフレーム構造により小型化・大電流容量化、低コスト化可能で、かつ半導体デバイスを損傷することなく溶接のバラツキを抑制し歩留まりを向上したパワーモジュールを提供することができる。
[その他の実施の形態]
上記のように、本発明を実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、本発明はここでは記載していない様々な実施の形態などを含む。
本発明のパワーモジュールは、ＩＧＢＴモジュール、ダイオードモジュール、ＭＯＳモジュール（Ｓｉ、ＳｉＣ、ＧａＮ）等の半導体モジュール、また、ケース型モジュールでＤＢＣ等の絶縁基板を使用しない構造に利用することができ、ＨＥＶ／ＥＶ向けのインバータ、産業向けのインバータ、コンバータなど幅広い応用分野に適用可能である。
１、１１０、１１０Ａ、Ｑ、Ｑ１〜Ｑ６…半導体デバイス（半導体チップ、ＭＩＳＦＥＴ、ＩＧＢＴ）
２…チップ下接合層（チップ下半田層、Ａｇ）
３…第１金属回路パターン（表面銅箔、金属フレーム）
４…絶縁基板（セラミックス基板）
５1、５2…ボンディングワイヤ
６…第２金属回路パターン（表面銅箔、金属フレーム）
７…裏面銅箔
８…絶縁回路基板
９…チップ上接合層（チップ上半田層）
１０…応力緩衝層
１１…応力緩衝層上接合層
１２、１５、１５−１、１５−４…リードフレーム
１３…リードフレーム下接合層
１４、１４−１、１４−４…応力緩衝層（Ｌ字金具）
１４Ｒ、１４Ｒ−１、１４Ｒ−４…応力緩衝層（Ｕ字金具）
１６、１７…溶接部（レーザ溶接部、スポット溶接部）
２０、２０Ａ、２０Ｔ、２００…パワーモジュール
３３…モールド樹脂層
３４…レーザ照射用窓
４０…絶縁層基板（有機絶縁樹脂層）

Claims (30)

  1. パワーモジュールであって、
    第１の金属パターンと、
    前記パワーモジュールの一辺に沿って前記第１の金属パターン上に配置された複数の第１のワイドバンドギャップ半導体デバイスと、
    前記第１の金属パターンに対して垂直に設けられるとともに前記半導体デバイスに電気的に接続されたリードフレームと、
    前記複数の半導体デバイスの上面上にそれぞれ配置されるとともに前記リードフレームの側面にそれぞれ溶接され、前記半導体デバイスと前記リードフレームとの間の熱膨張率差を緩衝可能である複数の応力緩衝層と
    を備え、
    前記リードフレームは、前記応力緩衝層を介して前記複数の半導体デバイスの各々に接続されるとともに、前記複数の応力緩衝層の熱膨張係数が前記リードフレームの熱膨張係数以下である、パワーモジュール。
  2. 半導体デバイスは、前記上面と反対の第２面をさらに有し、
    前記第１の金属パターンは、前記第２面上に配置される、請求項１に記載のパワーモジュール。
  3. 前記応力緩衝層と前記リードフレームとの接続部には、前記上面に平行な方向に第１溶接部が形成される、請求項１に記載のパワーモジュール。
  4. 前記第１の金属パターンと前記半導体デバイスとを接合する電気的接合層をさらに備え、前記電気的接合層は、焼成銀を備える、請求項２に記載のパワーモジュール。
  5. 前記半導体デバイスと前記応力緩衝層とを接合する電気的接合層をさらに備え、前記電気的接合層は、焼成銀を備える、請求項２に記載のパワーモジュール。
  6. 前記応力緩衝層は、コバールまたはインバーを備える、請求項１に記載のパワーモジュール。
  7. 前記応力緩衝層は、Ｆｅ―Ｎｉ系合金またはＮｉ−Ｍｏ−Ｆｅ系合金の少なくとも１つを備える、請求項１に記載のパワーモジュール。
  8. 前記リードフレームと接続される第２の金属パターンをさらに備える、請求項１に記載のパワーモジュール。
  9. 前記リードフレームと前記第２の金属パターンとの接続部には、溶接部が形成される、請求項８に記載のパワーモジュール。
  10. 基板をさらに備え、
    前記第１の金属パターンは、前記基板上に配置される、請求項２に記載のパワーモジュール。
  11. 前記基板は、ＤＢＣ基板、ＤＢＡ基板若しくはＡＭＢ基板のいずれかを備える、請求項１０に記載のパワーモジュール。
  12. 絶縁層基板をさらに備え、
    前記第１の金属パターンは、前記絶縁層基板上に配置される、請求項２に記載のパワーモジュール。
  13. 前記絶縁層基板は、有機絶縁樹脂層を備える、請求項１２に記載のパワーモジュール。
  14. 前記半導体デバイスの熱膨張係数と前記応力緩和層の前記熱膨張係数との差が、前記半導体デバイスの前記熱膨張係数と前記リードフレームの前記熱膨張係数との差より小さい、請求項１に記載のパワーモジュール。
  15. 前記第１溶接部は、前記半導体デバイスの短手側の側面よりも外側に配置される、請求項３に記載のパワーモジュール。
  16. 前記リードフレームは、前記応力緩衝層の延伸方向と直交する方向に延伸する、請求項１に記載のパワーモジュール。
  17. 前記応力緩衝層は、前記半導体デバイスの前記上面に接合される第１接合面を有する、請求項１に記載のパワーモジュール。
  18. 前記応力緩衝層の前記第１接合面と前記半導体デバイスの前記上面との間に配置される第１接合層をさらに備える、請求項１７に記載のパワーモジュール。
  19. 前記応力緩衝層は、前記リードフレームが接合される接合面を有する、請求項１に記載のパワーモジュール。
  20. 前記接合面は、前記上面に垂直である、請求項１９に記載のパワーモジュール。
  21. 樹脂層をさらに備え、
    前記樹脂層により、トランスファーモールド成型される、請求項１に記載のパワーモジュール。
  22. 前記パワーモジュールは、ワンインワン、ツーインワン、フォーインワン、シックスインワンもしくはセブンインワン型のいずれかを備える、請求項１に記載のパワーモジュール。
  23. 前記半導体デバイスは、ＩＧＢＴ、ダイオード、ＳｉＣ系ＭＩＳＦＥＴ、ＧａＮＦＥＴのいずれかを備える、請求項１に記載のパワーモジュール。
  24. 前記応力緩衝層は、導電性材料を通じて前記半導体デバイスに接続される、請求項１に記載のパワーモジュール。
  25. 前記応力緩衝層は、導電性材料を通じて前記リードフレームに接続される、請求項２４に記載のパワーモジュール。
  26. ゲート制御導電性材料が前記半導体デバイスに接続される、請求項２５に記載のパワーモジュール。
  27. 前記ゲート制御導電性材料は、第３の金属パターンに接続される、請求項２６に記載のパワーモジュール。
  28. 前記リードフレームは、前記パワーモジュールのソース端子に接続される、請求項２７に記載のパワーモジュール。
  29. 第２のワイドバンドギャップ半導体デバイスをさらに備え、前記第２のワイドバンドギャップ半導体デバイスは、第２の金属パターン上に配置される、請求項２８に記載のパワーモジュール。
  30. 前記第１および第２のワイドバンドギャップ半導体デバイスの双方は、ゲート電極に対して同じ電位を供給することによって制御される、請求項２９に記載のパワーモジュール。
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