JP6591808B2 - パワーモジュールおよびインバータ装置 - Google Patents

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Description

本実施の形態は、パワーモジュールおよびそれを搭載したインバータ装置に関する。
現在多くの研究機関において、シリコンカーバイド（ＳｉＣ：Silicon Carbide）デバイスの研究開発が行われている。ＳｉＣパワーデバイスは、Ｓｉパワーデバイスよりも低オン抵抗であり、高速スイッチングおよび高温動作特性を有する。
ＳｉＣパワーモジュールでは、ＳｉＣデバイスのロス（オン抵抗）が低いため、面積の小さいデバイスでも大電流を導通可能であり、ＳｉＣパワーモジュールの小型化が可能である。
これらのＳｉＣパワーデバイスのパッケージには、ケース型が採用されていたり、特許文献１のように、トランスファーモールド成形によって樹脂封止された半導体装置も良く知られている。
これまでのパワーモジュールでは、小型化の点で薄型パワーモジュールが求められ、実装プロセスにおいて、ＤＢＣ（Direct Bonding Copper）基板、ＤＢＡ（Direct Brazed Aluminum）基板、もしくはＡＭＢ（Active Metal Brazed, Active Metal Bond）基板が使われている。
特開２０１３−１７２０４４号公報
しかしながら、ＤＢＣ基板などの金属基板上にＳｉＣパワーデバイスなどの半導体デバイスを接合させた際に、両者の線熱膨張係数（ＣＴＥ：Coefficient of Thermal Expansion）値の差が大きい場合には、熱サイクル試験において接合部が破断するなどの劣化が生じるといった問題があった。
本実施の形態は、接合部が劣化するのを抑制でき、作製が容易であると共に、信頼性の向上が可能なパワーモジュールおよびインバータ装置を提供する。
本実施の形態の態様によれば、絶縁性の実装基板の表面上に形成された第１の金属パターンと、前記第１の金属パターン上に接合された複数のパワーデバイスと、前記第１の金属パターン上の、複数の前記パワーデバイスをまとめて囲うように配置された枠部材であって、前記パワーデバイスの厚みよりも厚い枠部材と、前記枠部材を含み、複数の前記パワーデバイスおよび前記第１の金属パターンの側面を封止する樹脂層とを備え、前記枠部材の線熱膨張係数は、前記第１の金属パターンの線熱膨張係数よりも低く、且つ前記パワーデバイスの線熱膨張係数よりも高く、前記枠部材の断面構造は、Ｔ字構造、逆Ｌ字構造もしくはΓ字構造のいずれかを有するパワーモジュールが提供される。
また、本実施の形態の他の態様によれば、電源端子間に複数のスイッチング素子を直並列に接続し、前記複数のスイッチング素子の接続部を出力とする回路を有し、上記のパワーモジュールを少なくとも1つ以上搭載するインバータ装置であって、前記枠部材は、複数の前記スイッチング素子をまとめて囲むように配置されることを特徴とするインバータ装置が提供される。
本実施の形態によれば、接合部が劣化するのを抑制でき、作製が容易であると共に、信頼性の向上が可能なパワーモジュールおよびインバータ装置を提供できる。
本実施の形態に係るパワーモジュールの主要部の鳥瞰構成（斜視）図。 図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 （ａ）本実施の形態に係るパワーモジュールにおいて、金属パターン上に配置されるセラミックス枠の平面パターン構成図、（ｂ）図３（ａ）のＩＩＩｂ−ＩＩＩｂ線に沿う模式的断面構造図。 （ａ）樹脂層が存在しない場合を例に示す、セラミックス枠を設けたパワーモジュールの模式的断面構造図、（ｂ）樹脂層が存在しない場合を例に示す、セラミックス枠を設けないパワーモジュールの模式的断面構造図、（ｃ）接合部に係る応力を成分ごとに比較して示すシミュレーション結果。 （ａ）応力の各方向の成分を示す概念図、（ｂ）接合部に係る応力の各成分について説明するために示す概略断面図。 （ａ）樹脂層が存在する場合を例に示す、セラミックス枠を設けたパワーモジュールの模式的断面構造図、（ｂ）樹脂層が存在する場合を例に示す、セラミックス枠を設けないパワーモジュールの模式的断面構造図、（ｃ）接合部に係る応力を成分ごとに比較して示すシミュレーション結果。 （ａ）樹脂層が存在しない場合を例に、セラミックス枠を設けたパワーモジュールを軸対称に示す模式的断面構造図、（ｂ）樹脂層が存在しない場合を例に、セラミックス枠を設けないパワーモジュールを軸対称に示す模式的断面構造図。 （ａ）樹脂層が存在しない場合を例に、セラミックス枠を設けたパワーモジュールの軸からの距離とせん断応力との関係を示すシミュレーション結果、（ｂ）樹脂層が存在しない場合を例に、セラミックス枠を設けないパワーモジュールの軸からの距離とせん断応力との関係を示すシミュレーション結果。 （ａ）樹脂層が存在する場合を例に、セラミックス枠を設けたパワーモジュールを軸対称に示す模式的断面構造図、（ｂ）樹脂層が存在する場合を例に、セラミックス枠を設けないパワーモジュールを軸対称に示す模式的断面構造図。 （ａ）樹脂層が存在する場合を例に、セラミックス枠を設けたパワーモジュールの軸からの距離とせん断応力との関係を示すシミュレーション結果、（ｂ）樹脂層が存在しない場合を例に、セラミックス枠を設けないパワーモジュールの軸からの距離とせん断応力との関係を示すシミュレーション結果。 （ａ）本実施の形態に係るパワーモジュールの製造方法の一工程を示す模式的断面構造図（その１）、（ｂ）本実施の形態に係るパワーモジュールの製造方法の一工程を示す模式的断面構造図（その２）。 （ａ）本実施の形態に係るパワーモジュールの製造方法の一工程を示す模式的断面構造図（その３）、（ｂ）本実施の形態に係るパワーモジュールの製造方法の一工程を示す模式的断面構造図（その４）。 （ａ）本実施の形態に係るパワーモジュールの製造方法の一工程を示す模式的断面構造図（その５）、（ｂ）本実施の形態に係るパワーモジュールの製造方法の一工程を示す模式的断面構造図（その６）。 （ａ）本実施の形態に係るパワーモジュールの製造方法の一工程を示すものであって、ヒートシンクを設けた場合を例に示す模式的断面構造図（その７）。 （ａ）本実施の形態の変形例１に係るパワーモジュールにおいて、セラミックス枠の平面パターン構成図、（ｂ）図１５（ａ）のＸＶＩＩ−ＸＶＩＩ線に沿う模式的断面構造図、（ｃ）本実施の形態の変形例２に係るパワーモジュールにおいて、セラミックス枠の模式的断面構造図、（ｄ）本実施の形態の変形例３に係るパワーモジュールにおいて、セラミックス枠の模式的断面構造図。 （ａ）本実施の形態の変形例４に係るパワーモジュールにおいて、セラミックス枠の模式的断面構造図、（ｂ）本実施の形態の変形例５に係るパワーモジュールにおいて、セラミックス枠の模式的断面構造図、（ｃ）本実施の形態の変形例６に係るパワーモジュールにおいて、セラミックス枠の模式的断面構造図、（ｄ）本実施の形態の変形例７に係るパワーモジュールにおいて、セラミックス枠の模式的断面構造図。 （ａ）本実施の形態の変形例８に係るパワーモジュールにおいて、１個の半導体デバイスを搭載する場合を例に示すセラミックス枠の平面パターン構成図（その１−１）、（ｂ）本実施の形態の変形例８に係るパワーモジュールにおいて、２個の半導体デバイスを搭載する場合を例に示すセラミックス枠の平面パターン構成図（その１−２）、（ｃ）本実施の形態の変形例８に係るパワーモジュールにおいて、１個の半導体デバイスを搭載する場合を例に示すセラミックス枠の平面パターン構成図（その２）、（ｄ）本実施の形態の変形例８に係るパワーモジュールにおいて、２個の半導体デバイスを搭載する場合を例に示すセラミックス枠の平面パターン構成図（その３）。 本実施の他の形態１に係るパワーモジュールの模式的断面構造図。 本実施の他の形態２に係るパワーモジュールの模式的断面構造図。 本実施の他の形態２に係るパワーモジュールにおいて、樹脂層を透過して示す鳥瞰（斜視）図。 本実施の他の形態３に係るパワーモジュールであって、ハーフブリッジ内蔵モジュールの鳥瞰構成（斜視）図。 本実施の他の形態３に係るパワーモジュールであって、ツーインワンモジュール（2 in 1 Module）（ハーフブリッジ内蔵モジュール）において、樹脂層を透過して示す平面パターン構成図。 本実施の他の形態３に係るパワーモジュールであって、半導体デバイスとしてＳｉＣ 絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）を適用したツーインワンモジュール（ハーフブリッジ内蔵モジュール）の回路構成図。 本実施の他の形態３に係るパワーモジュールであって、ハーフブリッジ内蔵モジュールにおいて、樹脂層を形成前の鳥瞰構成（斜視）図。 本実施の形態に係るパワーモジュールであって、（ａ）ワンインワンモジュール（1 in 1 Module）のＳｉＣ ＭＩＳＦＥＴの回路表現図、（ｂ）ワンインワンモジュールのＩＧＢＴ（Insulated Gate Bipolar Transistor）の回路表現図。 本実施の形態に係るパワーモジュールであって、ワンインワンモジュールのＳｉＣ ＭＩＳＦＥＴの詳細回路表現図。 本実施の形態に係るパワーモジュールであって、（ａ）ツーインワンモジュールのＳｉＣ ＭＩＳＦＥＴの回路表現図、（ｂ）ツーインワンモジュールのＩＧＢＴの回路表現図。 本実施の形態に係るパワーモジュールに適用する半導体デバイスの例であって、（ａ）ＳｉＣ ＭＩＳＦＥＴの模式的断面構造図、（ｂ）ＩＧＢＴの模式的断面構造図。 本実施の形態に係るパワーモジュールに適用する半導体デバイスの例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ ＭＩＳＦＥＴの模式的断面構造図。 本実施の形態に係るパワーモジュールに適用する半導体デバイスの例であって、エミッタパッド電極ＥＰ、ゲートパッド電極ＧＰを含むＩＧＢＴの模式的断面構造図。 本実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ ＤＩ（Double Implanted）ＭＩＳＦＥＴの模式的断面構造図。 本実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ トレンチ（Ｔ：Trench）ＭＩＳＦＥＴの模式的断面構造図。 本実施の形態に係るパワーモジュールを用いて構成した３相交流インバータの回路構成において、（ａ）半導体デバイスとしてＳｉＣ ＭＩＳＦＥＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサを接続した回路構成例、（ｂ）半導体デバイスとしてＩＧＢＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサを接続した回路構成例。 半導体デバイスとしてＳｉＣ ＭＩＳＦＥＴを適用した本実施の形態に係るパワーモジュールを用いて構成した３相交流インバータの回路構成図。 半導体デバイスとしてＩＧＢＴを適用した本実施の形態に係るパワーモジュールを用いて構成した３相交流インバータの回路構成図。
次に、図面を参照して、本実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係などは現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、本実施の形態は、各構成部品の材質、形状、構造、配置などを下記のものに特定するものでない。本実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
（パワーモジュールの構成）
本実施の形態に係るパワーモジュール２０の鳥瞰構成は、図１に示すように表される。また、本実施の形態に係るパワーモジュール２０において、セラミックス基板（実装基板）８上に形成された金属パターン（金属基板）３の周辺部にセラミックス枠（枠部材）１０を配置した、図１のＩＩ−ＩＩ線に沿う主要部の模式的断面構造は、図２に示すように表される。
また、本実施の形態に係るパワーモジュール２０において、セラミックス基板８上の金属パターン３の周辺部に配置されたセラミックス枠１０の平面パターン構成は、図３（ａ）に示すように表され、図３（ａ）のＩＩＩｂ−ＩＩＩｂ線に沿う模式的断面構造は、図３（ｂ）に示すように表される。
本実施の形態に係るパワーモジュール２０の主要部は、図１および図２に示すように、セラミックス基板８と、セラミックス基板８上の金属パターン３の中央部付近に接合されたパワーデバイスとしての半導体デバイス（半導体チップ）１と、セラミックス基板８上の金属パターン３の縁に沿って配置され、半導体デバイス１を囲む断面形状がＩ字構造のセラミックス枠１０と、セラミックス枠１０を含んで、半導体デバイス１やセラミックス基板８を封止する樹脂層１４とを備える。なお、各図において、半導体デバイス１は１つの素子のように図示されているが、複数の素子からなるもの（例えば、モジュール）などであっても良い。
半導体デバイス１は、チップ下接合層（接合部）２を介して、セラミックス枠１０は、金属スパッタするなどして、半田接合できるようにした枠下接合層１１を介して、それぞれ金属パターン３の上面に半田接合される。
樹脂層１４は、セラミックス基板８の側面部を覆うようにして、トランスファーモールド成形が可能なレジンなどを用いて形成されている。
セラミックス基板８には、例えば、０．３ｍｍ厚のセラミックスの表面・裏面にＣｕフレームからなる０．８ｍｍ厚の金属パターン３・９を形成したＤＢＣ（Direct Bonding Copper）基板を用いている。また、セラミックス基板８に代えて、絶縁シート上にＣｕフレームを配したものやＣｕ基板などの金属基板を適用することも可能である。
また、ＤＢＡ（Direct Brazed Aluminum）基板、もしくはＡＭＢ（Active Metal Brazed, Active Metal Bond）基板も適用可能である。
また、セラミックス枠１０に限らず、枠部材としては、ＣＴＥ値が金属基板のＣＴＥ値よりも低く、かつ半導体デバイス１のＣＴＥ値よりも高い金属部材などを適用することも可能である。
また、枠部材としては、セラミックスと金属との複合材料などを適用することも可能である。
ここで、セラミックス枠１０を設けることによる作用・効果について説明する。すなわち、本実施の形態に係るパワーモジュール２０において、シミュレーション（応力試験）を行った際の結果について説明する。
図４（ａ）〜図４（ｃ）は、樹脂層１４がない場合における、半導体デバイス１と金属パターン３との接合部に係る応力について、セラミックス枠１０を設けた場合（ＷＣＦ：With Ceramic Frame）と設けない場合（ＷＯＣＦ：Without Ceramic Frame）とを対比して示すもので、図４（ａ）は、セラミックス枠１０を設けた場合のパワーモジュール２０-1a の模式的断面構造を示しており、図４（ｂ）は、セラミックス枠１０を設けない場合のパワーモジュール２０-1b の模式的断面構造を示しており、図４（ｃ）は、それぞれの応力のシミュレーション結果の各成分（σｘｘ，σｚｚ，σｚｘ）をグラフ化して示している。
なお、各パワーモジュール２０-1a ，２０-1b は、金属パターン３の断面のサイズ（幅×厚さ）が１０×１とされ、半導体デバイス１の断面方向のサイズ（幅×厚さ）が５×０．２５とされている。
また、ここでは、図５（ａ），（ｂ）に示すように、接合部ＣＰに係る応力のｚ方向の成分を垂直応力σｚｚと称し、ｘ方向の成分を水平応力σｘｘと称し、ｚｘ方向の成分をせん断応力σｚｘと称する。
図４（ｃ）からも明らかなように、セラミックス枠１０を設けることによって、パワーモジュール２０（２０-1a ）は、接合部ＣＰに係る応力を各成分とも低減させることが可能である。特に、せん断応力σｚｘについて、その他の応力σｘｘ，σｚｚよりも著しく低減できる。
図６（ａ）〜図６（ｃ）は、樹脂層１４がある場合における、半導体デバイス１と金属パターン３との接合部に係る応力について、セラミックス枠１０を設けた場合（ＷＣＦ）と設けない場合（ＷＯＣＦ）とを対比して示すもので、図６（ａ）は、セラミックス枠１０を設けた場合のパワーモジュール２０-2a の模式的断面構造を示しており、図６（ｂ）は、セラミックス枠１０を設けない場合のパワーモジュール２０-2b の模式的断面構造を示しており、図６（ｃ）は、それぞれの応力のシミュレーション結果の各成分（σｘｘ，σｚｚ，σｚｘ）をグラフ化して示している。
図６（ｃ）からも明らかなように、セラミックス枠１０を設けることによって、パワーモジュール２０（２０-2a ）は、接合部ＣＰに係る応力を各成分とも低減させることが可能である。特に、せん断応力σｚｘについて、その他の応力σｘｘ，σｚｚよりも著しく低減できる。
以上のことから、樹脂層１４の有無にかかわらず、パワーモジュール２０は、セラミックス枠１０を設けることによって、接合部ＣＰに係るせん断応力σｚｘを低減させることが可能である。
したがって、セラミックス枠１０を設けることにより、半導体デバイス１のＣＴＥ値と金属パターン３のＣＴＥ値との差が大きい場合にも、熱サイクル試験において接合部ＣＰに破断などの劣化が生じるのを抑制できるようになる。
図７〜図１０は、本実施の形態に係るパワーモジュール２０において、セラミックス枠１０を設けることによる作用・効果について、さらに詳細に説明するために示すものである。
図７および図８は、樹脂層（Ｒｅｓｉｎ）１４がない場合における、半導体デバイス（ＳｉＣ）１と金属パターン（Ｃｕ基板）３との接合部に係る応力について、セラミックス枠（ＳｉＮ）１０を設けた場合と設けない場合とを対比して示すもので、図７（ａ）は、セラミックス枠１０を設けた場合のパワーモジュール２０-1a の模式的断面構造をＹｃ−Ｙｃ線に沿う軸対称に示しており、図７（ｂ）は、セラミックス枠１０を設けない場合のパワーモジュール２０-1b の模式的断面構造をＹｃ−Ｙｃ線に沿う軸対称に示している。また、図８（ａ）は、パワーモジュール２０-1a の軸からの距離とせん断応力σｚｘとの関係を示す応力シミュレーション結果であり、図８（ｂ）は、パワーモジュール２０-1b の軸からの距離とせん断応力σｚｘとの関係を示す応力シミュレーション結果である。
なお、軸対称に示されたパワーモジュール２０-1a は、セラミックス枠１０の断面のサイズ（幅×厚さ）が、半導体デバイス１の厚みよりも厚く、例えば、２×１（金属パターン３とほぼ同じ厚さ）とされている。
図７（ｂ）に示す構造とした場合、半導体デバイス１と金属パターン３との接合部の境界部分において応力が最も集中するのに対し、図７（ａ）に示す構造とした場合、半導体デバイス１と金属パターン３との接合部の境界部分において応力が集中するものの、その応力集中が緩和されている。
図９および図１０は、樹脂層（Ｒｅｓｉｎ）１４がある場合における、半導体デバイス（ＳｉＣ）１と金属パターン（Ｃｕ基板）３との接合部に係る応力について、セラミックス枠（ＳｉＮ）１０を設けた場合と設けない場合とを対比して示すもので、図９（ａ）は、セラミックス枠１０を設けた場合のパワーモジュール２０-2a の模式的断面構造をＹｃ−Ｙｃ線に沿う軸対称に示しており、図９（ｂ）は、セラミックス枠１０を設けない場合のパワーモジュール２０-2b の模式的断面構造をＹｃ−Ｙｃ線に沿う軸対称に示している。また、図１０（ａ）は、パワーモジュール２０-2a の軸からの距離とせん断応力σｚｘとの関係を示す応力シミュレーション結果であり、図１０（ｂ）は、パワーモジュール２０-2b の軸からの距離とせん断応力σｚｘとの関係を示す応力シミュレーション結果である。
なお、軸対称に示されたパワーモジュール２０-2a ，２０-2b は、樹脂層１４の断面のサイズ（幅×厚さ）が１５×７．５とされている。
図９（ｂ）に示す構造とした場合、半導体デバイス１と金属パターン３との接合部の境界部分において応力が最も集中するのに対し、図９（ａ）に示す構造とした場合、半導体デバイス１と金属パターン３との接合部の境界部分において応力が集中するものの、その応力集中が緩和されている。
以上のことから、セラミックス枠１０は、金属パターン３のＣＴＥ値と半導体デバイス１のＣＴＥ値との差に応じたせん断応力σｚｘを抑制するように作用する。すなわち、セラミックス枠１０は、金属パターン３を縮ませないように、ＣｕのＣＴＥ値を下げる効果を有する。
したがって、トランスファーモールドタイプのパワーモジュールとした場合にも、金属パターン３のＣｕよりもＣＴＥ値が小さく、かつ半導体デバイス１よりもＣＴＥ値が大きいセラミックス枠１０を設けることによって、上記したように、熱サイクル試験時などに接合部ＣＰに係るせん断応力σｚｘを著しく低減させることができる。
例えば、本実施の形態に係るパワーモジュール２０において、半導体デバイス（ＳｉＣ）１のＣＴＥ値を３ｐｐｍ／Ｋ程度とし、金属パターン（Ｃｕ）３のＣＴＥ値を１６ｐｐｍ／Ｋ程度とした場合、２〜１０ｐｐｍ／Ｋ程度のＣＴＥ値を有するセラミックス枠（ＳｉＮ）１０が設けられる。
なお、本実施の形態に係るパワーモジュール２０において、樹脂層１４は、ＣＴＥ値が１２〜１４ｐｐｍ／Ｋ程度に設定される。
（製造方法）
本実施の形態に係るパワーモジュール２０の製造方法は、主に、セラミックス基板８上の金属パターン３の周辺部にセラミックス枠１０を形成する工程と、セラミックス枠１０の内側の金属パターン３上に半導体デバイス１を配置する工程と、セラミックス枠１０を含んで、半導体デバイス１およびセラミックス基板８を封止する樹脂層１４を形成する工程とを有する。
本実施の形態に係るパワーモジュールの製造方法について、図１１〜図１３を参照して説明する。
（ａ）まず、図１１（ａ）に示すように、実装基板として、セラミックス基板８の表面・裏面にＣｕフレームを形成したＤＢＣ基板を準備し、セラミックス基板８の表面上に、ＣＴＥ値が１６ｐｐｍ／Ｋ程度の金属パターン３と共に、パターニングされた金属パターン（銅箔）５・７を形成する。セラミックス基板８の裏面上には、金属パターン（金属フレーム）９が形成されている。
（ｂ）次に、図１１（ｂ）に示すように、セラミックス基板８の表面の金属パターン３上に、枠下接合層１１を介して、ＣＴＥ値が２〜１０ｐｐｍ／Ｋ程度のセラミックス枠１０を形成する。枠下接合層１１には、例えば、半田層や接着剤層を適用可能である。
（ｃ）次に、図１２（ａ）に示すように、セラミックス枠１０の内側のセラミックス基板８の表面の金属パターン３上に、チップ下接合層２を介して、ＣＴＥ値が３ｐｐｍ／Ｋ程度のＳｉＣ系の半導体デバイス１をダイボンディングにより接合する。チップ下接合層２としては、半田層や銀焼成層を適用可能である。なお、チップ下接合層２としては、半導体デバイス１の裏面に予め形成されたＡｇナノ粒子層などを用いても良い。
なお、金属パターン３上にセラミックス枠１０を形成する工程（ｂ）と、半導体デバイス１を金属パターン３上にボンディングする工程（ｃ）とは、プロセスの順番が逆になっても良い。つまり、半導体デバイス１をボンディングした後に、セラミックス枠１０を形成することとしても良い。
（ｄ）次に、図１２（ｂ）に示すように、半導体デバイス１のゲート電極・ソース電極に対してボンディングワイヤ４・６をボンディングする。ここで、ボンディングワイヤ４・６は、パターニングされた金属パターン５・７上にボンディング接続されていても良い。ボンディングワイヤ４・６は、例えば、Ａｌ、ＡｌＣｕなどで形成可能である。
（ｅ）次に、図１３（ａ）に示すように、セラミックス基板８の表面上にパターニングされた金属パターン５・７上に、半田層（図示省略）を介して、ブロック端子電極１２・１３を接続する。
（ｆ）次に、図１３（ｂ）に示すように、セラミックス枠１０の内側を含んで、半導体デバイス１およびセラミックス基板８を封止する樹脂層１４を形成し、パワーモジュール全体を封止する。ここで、樹脂層１４の形成工程では、トランスファーモールド成形工程を適用可能である。
本実施の形態に係るパワーモジュール２０は、例えば図１４に示すように、ヒートシンク１００を備え、セラミックス基板８はヒートシンク１００上に配置されていても良い。ここで、ヒートシンク１００は、例えば、放熱用Ｃｕベースで形成される。セラミックス基板８は、裏面に形成された金属パターン９が基板下半田層１６を介してヒートシンク１００に接続される。
本実施の形態に係るパワーモジュール２０においては、ケース付け無しでモジュール作製が可能となるため、モジュール作製プロセスの簡略化、モジュールの小型化を図ることができる。
また、本実施の形態に係るパワーモジュール２０においては、ケースなどの部材が不要となり、部品点数が削減され、低コスト化可能である。
なお、セラミックス枠１０の高さは、例えば、５ｍｍ程度〜０．２ｍｍ程度である。また、セラミックス枠１０は、ほぼ正方形状を有している。枠の高さや幅は、シミュレーションなどによって算出された十分に効果のある設計とした上で、小型化・低コスト化のため、チップサイズに合わせるなど、できるだけ小さいほうが好ましい。
枠部材をセラミックスで形成するセラミックス枠１０の場合には、セラミックスは、例えば、Ａｌ2 Ｏ3 、ＡｌＮ、ＳｉＮ、ＡｌＳｉＣ、もしくは少なくとも表面が絶縁性のＳｉＣなどで形成されていても良い。また、Ａｌ2 Ｏ3 の表面にＷ、Ｎｉ、Ａｕなどがめっき加工されていても良い。
また、枠部材を金属部材で形成する場合には、枠部材をフライス加工などによって形成しても良い。
また、樹脂層１４の厚さは、例えば、４．０ｍｍ〜１０ｍｍ程度である。
ブロック端子電極１２・１３は、Ｃｕ、ＣｕＭｏなどで形成されていても良い。
セラミックス基板８は、例えば、Ａｌ2 Ｏ3 、ＡｌＮ、ＳｉＮ、ＡｌＳｉＣ、もしくは少なくとも表面が絶縁性のＳｉＣなどで形成されていても良い。
（変形例１）
本実施の形態の変形例１に係るパワーモジュールにおいて、セラミックス枠１０の平面パターン構成は、図１５（ａ）に示すように表され、図１５（ａ）のＸＶＩＩ−ＸＶＩＩ線に沿う模式的断面構造は、図１５（ｂ）に示すように表される。
本実施の形態の変形例１に係るパワーモジュールにおいては、セラミックス枠１０の断面構造は、図１５（ｂ）に示すようにセラミックス枠１０に突起構造のキャップ部分１０Ａを備えることによって、Ｔ字構造を有していても良い。セラミックス枠１０に突起構造のキャップ部分１０Ａを備えることによって、樹脂層１４のくいつきを良くし、密着性を向上可能となる。
（変形例２）
本実施の形態の変形例２に係るパワーモジュールにおいて、セラミックス枠１０の模式的断面構造は、図１５（ｃ）に示すように表される。
本実施の形態の変形例２に係るパワーモジュールにおいては、セラミックス枠１０の断面構造は、図１５（ｃ）に示すように、キャップ部分１０Ｂを備えることによって、逆Ｌ字構造もしくはΓ（ガンマ）字構造を有していても良い。セラミックス枠１０に突起構造のキャップ部分１０Ｂを備えることによって、樹脂層１４のくいつきを良くし、密着性を向上可能となる。
（変形例３）
本実施の形態の変形例３に係るパワーモジュールにおいて、セラミックス枠１０の模式的断面構造は、図１５（ｄ）に示すように表される。
本実施の形態の変形例３に係るパワーモジュールにおいても、セラミックス枠１０の断面構造は、図１５（ｄ）に示すように、キャップ部分１０Ｃを備えることによって、逆Ｌ字構造もしくはΓ字構造を有していても良い。セラミックス枠１０に突起構造のキャップ部分１０Ｃを備えることによって、樹脂層１４のくいつきを良くし、密着性を向上可能となる。
（変形例４）
本実施の形態の変形例４に係るパワーモジュールにおいて、セラミックス枠１０の模式的断面構造は、図１６（ａ）に示すように表される。
本実施の形態の変形例４に係るパワーモジュールにおいては、Ｉ字構造を有するセラミックス枠１０の表面１０Ｓは粗面化処理されていても良い。セラミックス枠１０は、サンドブラスト処理などによって粗面化処理可能である。このように、セラミックス枠１０の表面１０Ｓを粗面化処理することによって、より一層、樹脂層１４のくいつきを良くし、密着性を向上可能となる。
（変形例５）
本実施の形態の変形例５に係るパワーモジュールにおいて、セラミックス枠１０の模式的断面構造は、図１６（ｂ）に示すように表される。
本実施の形態の変形例５に係るパワーモジュールにおいては、キャップ部分１０Ａを備えることによって、Ｔ字構造を有するセラミックス枠１０の表面１０Ｓは粗面化処理されていても良い。このように、セラミックス枠１０の表面１０Ｓを粗面化処理することによって、より一層、樹脂層１４のくいつきを良くし、密着性を向上可能となる。
（変形例６）
本実施の形態の変形例６に係るパワーモジュールにおいて、セラミックス枠１０の模式的断面構造は、図１６（ｃ）に示すように表される。
本実施の形態の変形例６に係るパワーモジュールにおいては、キャップ部分１０Ｂを備えることによって、逆Ｌ字構造もしくはΓ字構造を有するセラミックス枠１０の表面１０Ｓは粗面化処理されていても良い。このように、セラミックス枠１０の表面１０Ｓを粗面化処理することによって、より一層、樹脂層１４のくいつきを良くし、密着性を向上可能となる。
（変形例７）
本実施の形態の変形例７に係るパワーモジュールにおいて、セラミックス枠１０の模式的断面構造は、図１６（ｄ）に示すように表される。
本実施の形態の変形例７に係るパワーモジュールにおいては、キャップ部分１０Ｃを備えることによって、逆Ｌ字構造もしくはΓ字構造を有するセラミックス枠１０の表面１０Ｓは粗面化処理されていても良い。このように、セラミックス枠１０の表面１０Ｓを粗面化処理することによって、より一層、樹脂層１４のくいつきを良くし、密着性を向上可能となる。
（変形例８）
本実施の形態の変形例８に係るパワーモジュールにおいて、セラミックス枠１０の平面パターン構成は、図１７（ａ）〜図１７（ｄ）に示すように表される。
本実施の形態の変形例８に係るパワーモジュールにおいては、図１７（ａ）に示すように、長方形などの矩形形状のセラミックス枠１０ａであっても良いし、１個の半導体デバイス１の周囲を囲むセラミックス枠１０ａに限らず、図１７（ｂ）に示すように、複数個の半導体デバイス１Ａ・１Ｂの周囲を囲むセラミックス枠１０ｂであっても良い。
また、図１７（ｃ）に示すように、丸や楕円などの円形状のセラミックス枠１０ｃであっても良いし、図１７（ｄ）に示すように、半導体デバイス１Ａ・１Ｂの周囲を囲むことなく、半導体デバイス１Ａ・１Ｂの近傍に金属パターン３の長辺に沿って配置される直線状などの線形状のセラミックス枠１０ｄであっても良い。
さらに、セラミックス枠１０としては、金属パターン３の縁に沿って配置する場合に限らず、図１７（ａ）〜図１７（ｄ）に示すように、金属パターン３の縁よりも内側に配置可能である。また、図１７（ａ）〜図１７（ｄ）に示したセラミックス枠１０ａ〜１０ｄは、必ずしも一体型でなくても良く、分割されて断片的に配置しても良い。
また、図示していないが、複数個の半導体デバイス１Ａ・１Ｂの周囲を図１に示したような金属パターン３の縁に沿って配置された正方形状のセラミックス枠１０によって、あるいは、複数個の半導体デバイス１の周囲を円形状のセラミックス枠１０ｃによってそれぞれ囲む構成としたり、１個の半導体デバイス１の周囲に線形状のセラミックス枠１０ｄを配置するようにしても良い。
本実施の形態およびその変形例によれば、金属パターン３と金属パターン３上に接合される半導体デバイス１とのＣＴＥ値の差が大きいトランスファーモールドタイプのパワーモジュール２０においては、接合部ＣＰに係るせん断応力σｚｘを著しく低減させることが可能となる。したがって、熱サイクル試験時などに接合部ＣＰが破断などにより破壊されるなどの劣化を抑制でき、電気特性や熱特性を高く保つことが可能となるなど、信頼性の向上が図れる。
特に、Ｃｕなどの金属基板上にＩＧＢＴチップを搭載してなるＩＧＢＴモジュールや、ダイオードモジュール、ＭＩＳ（Ｓｉ、ＳｉＣ、ＧａＮ）モジュールなど、トランスファーモールドタイプの各種のパワーモジュールに適用できる。
また、構造が簡単で、小型化や製造プロセスの簡略化が図れるなど、低コスト化可能なパワーモジュールを提供することができる。しかも、作製が容易で、量産性にも優れたものとすることができる。
［他の形態１］
本実施の他の形態に係るパワーモジュール２０としては、図１８に示すように、ボンディングワイヤ４・６の代わりに、ブロック端子電極１７を備えるようにしても良い。
ここで、ブロック端子電極１７は、半導体デバイス１の表面上のゲート電極もしくはソース電極上に配置可能である。図１８に示す例では、ブロック端子電極１７は１本のみ図示されているが、ゲート電極およびソース電極用に複数本配置されていても良い。また、ブロック端子電極１７は、Ｃｕ、ＣｕＭｏなどで形成されていても良い。
なお、その他の構成は、上記した本実施の形態（例えば、図１４参照）と同様であり、ワイヤボンディングに代えて、ブロック端子電極１２・１３を接続すると同時または前後に、半導体デバイス１の表面上のゲート電極もしくはソース電極上にブロック端子電極１７を接続することによって、簡単に製造できる。
［他の形態２］
本実施の他の形態に係るパワーモジュール２０としては、図１９および図２０に示すように、セラミックス枠１０の内側の金属パターン３上に、ボンディングワイヤ１９とブロック端子電極２３とを切り替える中継用基板１８、および半導体デバイス１上のソース電極とセラミックス基板８上の金属パターン７との間を接続するブロック端子電極２１を備えるようにしても良い。
なお、図１９には、パワーモジュール２０の模式的断面構造が、図２０には、樹脂層１４を透過した状態でパワーモジュール２０の鳥瞰構成が、それぞれ示されている。
ここで、中継用基板１８は、セラミックス基板と、セラミックス基板の表面・裏面に配置された銅箔（Ｃｕフレーム）とを備える。すなわち、中継用基板１８は、ＤＢＣ基板構造を有する。また、中継用基板１８としては、ＤＢＡ基板もしくはＡＭＢ基板を用いても良い。
ボンディングワイヤ１９は、半導体デバイス１上のゲート電極と中継用基板１８上の銅箔との間をボンディング接続している。ボンディングワイヤ１９は、例えば、Ａｌ、ＡｌＣｕなどで形成可能である。
ブロック端子電極２３は、中継用基板１８上の銅箔とセラミックス基板８上の金属パターン５との間をそれぞれ半田層（図示省略）により接続している。
なお、ブロック端子電極２１・２３は、Ｃｕ、ＣｕＭｏなどで形成されていても良い。
その他の構成は、上記した本実施の形態（例えば、図１４参照）と同様であり、セラミックス枠１０の内側の金属パターン３上に中継用基板１８をダイボンディングと同様に接続すると共に、半導体デバイス１をダイボンディングにより接合した後に、半導体デバイス１と中継用基板１８との間をボンディングワイヤ１９によりボンディング接続し、さらに、金属パターン５上にブロック端子電極１２を接続すると同時または前後に、半導体デバイス１と金属パターン７との間および中継用基板１８と金属パターン５との間をブロック端子電極２１・２３により接続することによって、簡単に製造できる。
[他の形態３]
本実施の他の形態に係るパワーモジュール２００であって、２個の半導体デバイスが１つのモジュールに内蔵された、いわゆるツーインワンモジュール（2 in 1 Module：ハーフブリッジ内蔵モジュール）の鳥瞰構成は、図２１に示すように表される。
また、樹脂層１４を形成する前のパワーモジュール２００の平面パターン構成は、図２２に示すように表され、半導体デバイスとしてＳｉＣ ＭＩＳＦＥＴ Ｑ１・Ｑ４を適用したツーインワンモジュールの回路構成は、図２３に示すように表される。
すなわち、本実施の他の形態に係るパワーモジュール２００は、２個のＭＩＳＦＥＴ Ｑ１・Ｑ４が１つのモジュールに内蔵された、いわゆるハーフブリッジ内蔵モジュールの構成を備える。
図２２においては、ＭＩＳＦＥＴ Ｑ１・Ｑ４が、それぞれ４チップ並列に配置されている例が示されている。例えば、１つのＭＩＳＦＥＴは、最大で５個のトランジスタ（チップ）を搭載することが可能となっている。なお、５チップの内、一部をダイオードＤＩ用として搭載することも可能である。
ここで、モジュールは、一つの大きなトランジスタとみることができるが、内蔵されているトランジスタ（チップ）が１個または複数個の場合がある。すなわち、モジュールには、1 in 1、2 in 1、4 in 1、6 in 1などがあるが、例えば、モジュール上において、縦２個分のトランジスタを接続内蔵したモジュールは2 in 1、2 in 1を２組配線内蔵したモジュールは4 in 1、全て配線内蔵したものは6 in 1と呼ばれている。
本実施の形態に係るパワーモジュール２００は、図２１に示すように、樹脂層１４に被覆されたセラミックス基板８の第１の辺に配置された正側電力端子Ｐ（Ｄ１）および負側電力端子Ｎ（Ｓ４）と、第１の辺に隣接する第２の辺に配置されたゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１と、第１の辺に対向する第３の辺に配置された出力端子Ｏ（Ｓ１）・Ｏ（Ｄ４）と、第２の辺に対向する第４の辺に配置されたゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４とを備える。
また、図２２に示すように、ゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１は、ＭＩＳＦＥＴ Ｑ１のゲート用信号配線パターンＧＬ１・ソース用信号配線パターンＳＬ１に接続され、ゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４は、ＭＩＳＦＥＴ Ｑ４のゲート用信号配線パターンＧＬ４・ソース用信号配線パターンＳＬ４に接続される。
図２２に示すように、ＭＩＳＦＥＴ Ｑ１・Ｑ４から信号基板２４1 ・２４4 上に配置されたゲート用信号配線パターンＧＬ１・ＧＬ４およびソースセンス用信号配線パターンＳＬ１・ＳＬ４に向けて、ゲート用ワイヤＧＷ１・ＧＷ４およびソースセンス用ワイヤＳＳＷ１・ＳＳＷ４が接続される。また、ゲート用信号配線パターンＧＬ１・ＧＬ４およびソースセンス用信号配線パターンＳＬ１・ＳＬ４には、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびソースセンス端子ＳＳＴ１・ＳＳＴ４が半田付けなどによって接続される。
図２２に示すように、信号基板２４1 ・２４4 は、セラミックス基板８上に、半田付けなどによって接続される。
また、本実施の他の形態に係るパワーモジュール２００であって、ハーフブリッジ内蔵モジュールにおいて、上面板電極２２1 ・２２4 を形成後で、樹脂層１４を形成する前の鳥瞰構成は、図２４に示すように表される。なお、図２４においては、ゲート用ワイヤＧＷ１・ＧＷ４およびソースセンス用ワイヤＳＳＷ１・ＳＳＷ４の図示を省略している。
４チップ並列に配置されたＭＩＳＦＥＴ Ｑ１・Ｑ４のソースＳ１・Ｓ４は、上面板電極２２1 ・２２4 によって共通に接続される。
なお、図２１〜図２４においては、図示は省略されているが、ＭＩＳＦＥＴ Ｑ１・Ｑ４のドレインＤ１・ソースＳ１間およびドレインＤ４・ソースＳ４間に逆並列にダイオードが接続されていても良い。
図２１〜図２４に示された例では、４チップ並列に配置されたＭＩＳＦＥＴ Ｑ１・Ｑ４のソースＳ１・Ｓ４は、上面板電極２２1 ・２２4 によって共通に接続されているが、上面板電極２２1 ・２２4 の代わりにソース同士がワイヤで導通されていても良い。
正側電力端子Ｐ・負側電力端子Ｎ、外部取り出し用のゲート端子ＧＴ１・ＧＴ４、およびソースセンス端子ＳＳＴ１・ＳＳＴ４は、例えば、Ｃｕで形成可能である。
信号基板２４1 ・２４4 は、セラミックス基板で形成可能である。セラミックス基板は、例えば、Ａｌ2 Ｏ3 、ＡｌＮ、ＳｉＮ、ＡｌＳｉＣ、もしくは少なくとも表面が絶縁性のＳｉＣなどで形成されていても良い。
電極パターンとなる主配線導体（金属基板）３２1 ・３２4 ・３２n （ＥＰ）は、例えば、Ｃｕ、Ａｌなどで形成可能である。
ＭＩＳＦＥＴ Ｑ１・Ｑ４のソースＳ１・Ｓ４と上面板電極２２1 ・２２4 を接続する柱状電極２５1 ・２５4 および上面板電極２２1 ・２２4 の部分は、例えば、Ｃｕ、ＣｕＭｏなどで形成されていても良い。
ゲート用ワイヤＧＷ１・ＧＷ４およびソースセンス用ワイヤＳＳＷ１・ＳＳＷ４は、例えば、Ａｌ、ＡｌＣｕなどで形成可能である。
ＭＩＳＦＥＴ Ｑ１・Ｑ４としては、ＳｉＣ ＤＩＭＩＳＦＥＴ、ＳｉＣ ＴＭＩＳＦＥＴなどのＳｉＣ系パワーデバイス、あるいはＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ: High Electron Mobility Transistor）などのＧａＮ系パワーデバイスのようなワイドバンドギャップ型の素子を適用可能である。また、場合によっては、Ｓｉ系ＭＩＳＦＥＴやＩＧＢＴなどのパワーデバイスも適用可能である。
本実施の他の形態に係るパワーモジュール２００においては、４チップ構成のＭＩＳＦＥＴ Ｑ１が、主配線導体３２1 上に半田層などを介して配置されたセラミックス枠１０1 内の、主配線導体３２1 上にチップ下接合層２を介して接合されている。同様に、４チップ構成のＭＩＳＦＥＴ Ｑ４が、主配線導体３２4 上に半田層などを介して配置されたセラミックス枠１０4 内の、主配線導体３２4 上にチップ下接合層２を介して接合されている。
セラミックス枠１０1 ・１０4 内には樹脂が充填され、４チップ構成のＭＩＳＦＥＴ Ｑ１・Ｑ４は樹脂封止されると共に、上面板電極２２1 ・２２4 などを含んで、全体が同一材料からなる樹脂層１４によってモジュール全体がパッケージングされる。
なお、セラミックス枠１０1 ・１０4 は、図２２および図２４に示す例では複数のＭＩＳＦＥＴ Ｑ１・Ｑ４を一括して内包しているが、複数のＭＩＳＦＥＴ Ｑ１・Ｑ４をそれぞれ個別に内包するように配置しても良い。
本実施の他の形態に係るパワーモジュール２００の主要部は、本実施の形態と同様に、セラミックス基板８と、セラミックス基板８上の主配線導体３２1 ・３２4 に接合されたＭＩＳＦＥＴ Ｑ１・Ｑ４と、主配線導体３２1 ・３２4 上に配置され、ＭＩＳＦＥＴ Ｑ１・Ｑ４を囲むセラミックス枠１０1 ・１０4 と、セラミックス枠１０1 ・１０4 の内側のＭＩＳＦＥＴ Ｑ１・Ｑ４を封止すると共に、主配線導体３２1 ・３２4 およびセラミックス基板８を封止する樹脂層１４とを備える。
本実施の他の形態に係るパワーモジュール２００においても、樹脂層１４には、本実施の形態およびその変形例１〜８と同様の樹脂材料を適用可能であり、セラミックス枠１０1 ・１０4 には、本実施の形態およびその変形例１〜８と同様のセラミックス枠１０の構成を採用することができる。
また、本実施の他の形態に係るパワーモジュール２００においても、ゲート用ワイヤＧＷ１・ＧＷ４およびソースセンス用ワイヤＳＳＷ１・ＳＳＷ４の代わりにブロック端子電極１２・１３や中継用基板１８などを適用し、熱ストレスなどによる断線を防止して信頼性の向上を可能にしても良い。
また、本実施の他の形態に係るパワーモジュール２００においても、本実施の形態やその他の形態と同様の製造方法を適用可能であり、ケース付け無しでモジュール作製が可能となるため、モジュール作製プロセスの簡略化、モジュールの小型化を図ることができる。また、ケースなどの部材が不要となり、部品点数が削減され、低コスト化可能である。
このように、本実施の他の形態によっても、主配線導体３２1 ・３２4 と主配線導体３２1 ・３２4 上に接合されるＭＩＳＦＥＴ Ｑ１・Ｑ４とのＣＴＥ値の差が大きいトランスファーモールドタイプのパワーモジュール２００においては、接合部に係るせん断応力σｚｘを著しく低減させることが可能となる。したがって、トランスファーモールドタイプのパワーモジュール２００とした場合であっても、熱サイクル試験時などに接合部が破壊されるなどの劣化を抑制でき、電気特性や熱特性を高く保つことが可能となるなど、信頼性の向上が図れる。
また、構造が簡単で、作製が容易であり、量産性が向上すると共に、小型化、製造プロセスが簡略化され、低コスト化可能なパワーモジュールを提供することができる。
（パワーモジュールの具体例）
以下、本実施の形態に係るパワーモジュール２０の具体例を説明する。もちろん、以下に説明するパワーモジュール２０においても、金属パターン３上の半導体デバイス１の周囲にセラミックス枠１０を形成し、金属パターン３と半導体デバイス１とのＣＴＥ値の差を緩和させる構成を採用している。
本実施の形態に係るパワーモジュール２０であって、例えば、ワンインワンモジュールのＳｉＣ ＭＩＳＦＥＴの回路表現は、図２５（ａ）に示すように表され、ワンインワンモジュールのＩＧＢＴの回路表現は、図２５（ｂ）に示すように表される。
図２５（ａ）には、ＭＩＳＦＥＴ Ｑに逆並列接続されるダイオードＤＩが示されている。ＭＩＳＦＥＴ Ｑの主電極は、ドレイン端子ＤＴおよびソース端子ＳＴで表される。
同様に、図２５（ｂ）には、ＩＧＢＴ Ｑに逆並列接続されるダイオードＤＩが示されている。ＩＧＢＴ Ｑの主電極は、コレクタ端子ＣＴおよびエミッタ端子ＥＴで表される。
また、本実施の形態に係るパワーモジュール２０であって、例えば、ワンインワンモジュールのＳｉＣ ＭＩＳＦＥＴの詳細回路表現は、図２６に示すように表される。
本実施の形態に係るパワーモジュール２０は、例えば、ワンインワンモジュールの構成を備える。すなわち、１個のＭＩＳＦＥＴが１つのモジュールに内蔵されており、一例として、１個のＭＩＳＦＥＴは５チップ（５個のトランジスタ）まで並列接続による搭載が可能である。なお、５チップの内、一部をダイオードＤＩ用として搭載することも可能である。
さらに詳細には、図２６に示すように、ＭＩＳＦＥＴ Ｑに並列にセンス用ＭＩＳＦＥＴ Ｑｓが接続される。センス用ＭＩＳＦＥＴ Ｑｓは、ＭＩＳＦＥＴ Ｑと同一チップ内に、微細トランジスタとして形成されている。図２６において、ＳＳは、ソースセンス端子、ＣＳは、電流センス端子であり、Ｇは、ゲート信号端子である。
なお、本実施の形態においても、半導体デバイス１には、センス用ＭＩＳＦＥＴ Ｑｓが同一チップ内に微細サイズのトランジスタとして形成されている。
また、本実施の形態に係るパワーモジュール２０Ｔであって、ツーインワンモジュールのＳｉＣ ＭＩＳＦＥＴの回路表現は、図２７（ａ）に示すように表される。
図２７（ａ）に示すように、２個のＭＩＳＦＥＴ Ｑ１・Ｑ４と、ＭＩＳＦＥＴ Ｑ１・Ｑ４にそれぞれ逆並列接続されるダイオードＤ１・Ｄ４とが、１つのモジュールに内蔵されている。図２７（ａ）において、Ｇ１は、ＭＩＳＦＥＴ Ｑ１のゲート信号端子であり、Ｓ１は、ＭＩＳＦＥＴ Ｑ１のソース端子である。Ｇ４は、ＭＩＳＦＥＴ Ｑ４のゲート信号端子であり、Ｓ４は、ＭＩＳＦＥＴ Ｑ４のソース端子である。Ｐは、正側電源入力端子であり、Ｎは、負側電源入力端子であり、Ｏは、出力端子である。
また、本実施の形態に係るパワーモジュール２０Ｔであって、ツーインワンモジュールのＩＧＢＴの回路表現は、図２７（ｂ）に示すように表される。
図２７（ｂ）に示すように、２個のＩＧＢＴ Ｑ１・Ｑ４と、ＩＧＢＴ Ｑ１・Ｑ４に逆並列接続されるダイオードＤ１・Ｄ４とが、１つのモジュールに内蔵されている。図２７（ｂ）において、Ｇ１は、ＩＧＢＴ Ｑ１のゲート信号端子であり、Ｅ１は、ＩＧＢＴ Ｑ１のエミッタ端子である。Ｇ４は、ＩＧＢＴ Ｑ４のゲート信号端子であり、Ｅ４は、ＩＧＢＴ Ｑ４のエミッタ端子である。Ｐは、正側電源入力端子であり、Ｎは、負側電源入力端子であり、Ｏは、出力端子である。
（半導体デバイスの構成例）
本実施の形態に係るパワーモジュール２０・２０Ｔに適用可能な半導体デバイスの例であって、ＳｉＣ ＭＩＳＦＥＴ１１０の模式的断面構造は、図２８（ａ）に示すように表され、ＩＧＢＴ１１０Ａの模式的断面構造は、図２８（ｂ）に示すように表される。
図２８（ａ）に示すように、ｎ- 高抵抗層からなる半導体基板１２６と、半導体基板１２６の表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたソース領域１３０と、ｐボディ領域１２８間の半導体基板１２６の表面上に配置されたゲート絶縁膜１３２と、ゲート絶縁膜１３２上に配置されたゲート電極１３８と、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４と、半導体基板１２６の表面と反対側の裏面に配置されたｎ+ ドレイン領域１２４と、ｎ+ ドレイン領域１２４に接続されたドレイン電極１３６とを備える。
図２８（ａ）の例では、プレーナゲート型ｎチャネル縦型ＳｉＣ ＭＩＳＦＥＴの構成が開示されているが、後述する図３２に示すように、トレンチゲート型ｎチャネル縦型ＳｉＣ ＴＭＩＳＦＥＴなどで構成されていても良い。また、ＳｉＣ ＭＩＳＦＥＴの代わりに、ＧａＮ系ＦＥＴなどを採用することもできる。本実施の形態に係るパワーモジュール２０・２０Ｔとして、ＳｉＣ系、ＧａＮ系のいずれかのパワーデバイスを採用する場合は特に効果的となる。
さらには、本実施の形態に係るパワーモジュール２０・２０Ｔに適用可能な半導体デバイスには、バンドギャップエネルギーが、例えば、１．１ｅＶ〜８ｅＶのワイドバンドギャップ型の半導体を用いることができる。
同様に、本実施の形態に係るパワーモジュール２０・２０Ｔに適用可能な半導体デバイスの例として、ＩＧＢＴ１１０Ａは、図２８（ｂ）に示すように、ｎ- 高抵抗層からなる半導体基板１２６と、半導体基板１２６の表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたエミッタ領域１３０Ｅと、ｐボディ領域１２８間の半導体基板１２６の表面上に配置されたゲート絶縁膜１３２と、ゲート絶縁膜１３２上に配置されたゲート電極１３８と、エミッタ領域１３０Ｅおよびｐボディ領域１２８に接続されたエミッタ電極１３４Ｅと、半導体基板１２６の表面と反対側の裏面に配置されたｐ+ コレクタ領域１２４Ｐと、ｐ+ コレクタ領域１２４Ｐに接続されたコレクタ電極１３６Ｃとを備える。
図２８（ｂ）の例では、プレーナゲート型のｎチャネル縦型ＩＧＢＴの構成が開示されているが、トレンチゲート型ｎチャネル縦型ＩＧＢＴなどで構成されていても良い。
本実施の形態に係るパワーモジュール２０・２０Ｔに適用可能な半導体デバイスの例であって、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰを含むＳｉＣ ＭＩＳＦＥＴ１１０の模式的断面構造は、図２９に示すように表される。
図２９において、ゲートパッド電極ＧＰは、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続され、ソースパッド電極ＳＰは、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４に接続される。また、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰは、図２９に示すように、表面を覆うパッシベーション用の層間絶縁膜１４４上に配置される。
なお、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰの下方の半導体基板１２６内には、図２８（ａ）あるいは図２９の中央部と同様に、微細構造のトランジスタ構造が形成されていても良い。
さらに、図２９に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜１４４上にソースパッド電極ＳＰが延在して配置されていても良い。
本実施の形態に係るパワーモジュール２０・２０Ｔに適用する半導体デバイスの例であって、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰを含むＩＧＢＴ１１０Ａの模式的断面構造は、図３０に示すように表される。
図３０において、ゲートパッド電極ＧＰは、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続され、エミッタパッド電極ＥＰは、エミッタ領域１３０Ｅおよびｐボディ領域１２８に接続されたエミッタ電極１３４Ｅに接続される。また、ゲートパッド電極ＧＰおよびエミッタパッド電極ＥＰは、図３０に示すように、表面を覆うパッシベーション用の層間絶縁膜１４４上に配置される。
なお、ゲートパッド電極ＧＰおよびエミッタパッド電極ＥＰの下方の半導体基板１２６内には、図２８（ｂ）あるいは図３０の中央部と同様に、微細構造のＩＧＢＴ構造が形成されていても良い。
さらに、図３０に示すように、中央部のＩＧＢＴ構造においても、パッシベーション用の層間絶縁膜１４４上にエミッタパッド電極ＥＰが延在して配置されていても良い。
―ＳｉＣ ＤＩＭＩＳＦＥＴ―
本実施の形態に係るパワーモジュール２０Ｔに適用可能な半導体デバイスの例であって、ＳｉＣ ＤＩＭＩＳＦＥＴ１１０の模式的断面構造は、図３１に示すように表される。
本実施の形態に係るパワーモジュール２０Ｔに適用可能なＳｉＣ ＤＩＭＩＳＦＥＴは、図３１に示すように、ｎ- 高抵抗層からなる半導体基板１２６と、半導体基板１２６の表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ ソース領域１３０と、ｐボディ領域１２８間の半導体基板１２６の表面上に配置されたゲート絶縁膜１３２と、ゲート絶縁膜１３２上に配置されたゲート電極１３８と、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４と、半導体基板１２６の表面と反対側の裏面に配置されたｎ+ ドレイン領域１２４と、ｎ+ ドレイン領域１２４に接続されたドレイン電極１３６とを備える。
図３１において、ｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ ソース領域１３０とがダブルイオン注入（ＤＩ）で形成され、ソースパッド電極ＳＰは、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４に接続される。また、ゲートパッド電極ＧＰ（図示省略）は、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰ（図示省略）は、図３１に示すように、表面を覆うパッシベーション用の層間絶縁膜１４４上に配置される。
ＳｉＣ ＤＩＭＩＳＦＥＴ１１０は、図３１に示すように、ｐボディ領域１２８に挟まれたｎ- 高抵抗層からなる半導体基板１２６内に、破線で示されるような空乏層が形成されるため、接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗ＲJFETが形成される。また、ｐボディ領域１２８／半導体基板１２６間には、図３１に示すように、ボディダイオードＢＤが形成される。
―ＳｉＣ ＴＭＩＳＦＥＴ―
本実施の形態に係るパワーモジュール２０Ｔに適用可能な半導体デバイスの例であって、ＳｉＣ ＴＭＩＳＦＥＴ１１０の模式的断面構造は、図３２に示すように表される。
図３２に示すように、ｎ層からなる半導体基板１２６Ｎと、半導体基板１２６Ｎの表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ ソース領域１３０と、ｐボディ領域１２８を貫通し、半導体基板１２６Ｎまで形成されたトレンチ内にゲート絶縁層１３２および層間絶縁膜１４４Ｕ・１４４Ｂを介して形成されたトレンチゲート電極１３８ＴＧと、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４と、半導体基板１２６Ｎの表面と反対側の裏面に配置されたｎ+ ドレイン領域１２４と、ｎ+ ドレイン領域１２４に接続されたドレイン電極１３６とを備える。
図３２において、ｐボディ領域１２８を貫通し、半導体基板１２６Ｎまで形成されたトレンチ内にゲート絶縁層１３２および層間絶縁膜１４４Ｕ・１４４Ｂを介してトレンチゲート電極１３８ＴＧが形成され、ソースパッド電極ＳＰは、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４に接続される。ゲートパッド電極ＧＰ（図示省略）は、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰ（図示省略）は、図３２に示すように、表面を覆うパッシベーション用の層間絶縁膜１４４Ｕ上に配置される。
ＳｉＣ ＴＭＩＳＦＥＴでは、ＳｉＣ ＤＩＭＩＳＦＥＴのような接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗ＲJFETは形成されない。また、ｐボディ領域１２８／半導体基板１２６Ｎ間には、図３１と同様に、ボディダイオードＢＤが形成される。
（パワーモジュールを適用した応用例）
本実施の形態に係るパワーモジュール２０Ｔを用いて構成した３相交流インバータ１４０の回路構成において、半導体デバイスとしてＳｉＣ ＭＩＳＦＥＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成例は、図３３（ａ）に示すように表される。
同様に、本実施の形態に係るパワーモジュール２０Ｔを用いて構成した３相交流インバータ１４０Ａの回路構成において、半導体デバイスとしてＩＧＢＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成例は、図３３（ｂ）に示すように表される。
本実施の形態に係るパワーモジュール２０Ｔを電源Ｅと接続する際、接続ラインの有するインダクタンスＬによって、ＳｉＣ ＭＩＳＦＥＴやＩＧＢＴのスイッチング速度が速いため、大きなサージ電圧Ｌｄｉ／ｄｔを生ずる。例えば、電流変化ｄｉ＝３００Ａ、スイッチングに伴う時間変化ｄｔ＝１００ｎｓｅｃとすると、ｄｉ／ｄｔ＝３×１０9 （Ａ／ｓ）となる。
インダクタンスＬの値により、サージ電圧Ｌｄｉ／ｄｔの値は変化するが、電源Ｅに、このサージ電圧Ｌｄｉ／ｄｔが重畳される。電源端子ＰＬ・接地端子ＮＬ間に接続されるスナバコンデンサＣによって、このサージ電圧Ｌｄｉ／ｄｔを吸収することができる。
（パワーモジュールを適用した具体例）
次に、図３４を参照して、半導体デバイスとしてＳｉＣ ＭＩＳＦＥＴを適用した本実施の形態に係るパワーモジュール２０Ｔを用いて構成した３相交流インバータ１４０について説明する。
図３４に示すように、３相交流インバータ１４０は、ゲートドライブ部１５０と、ゲートドライブ部１５０に接続されたパワーモジュール部１５２と、３相交流モータ部１５４とを備える。パワーモジュール部１５２は、３相交流モータ部１５４のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。
ここで、ゲートドライブ部１５０は、ＳｉＣ ＭＩＳＦＥＴ Ｑ１・Ｑ４、ＳｉＣ ＭＩＳＦＥＴ Ｑ２・Ｑ５、およびＳｉＣ ＭＩＳＦＥＴ Ｑ３・Ｑ６に接続されている。
パワーモジュール部１５２は、電源もしくは蓄電池（Ｅ）１４６が接続されたコンバータ１４８のプラス端子（＋）とマイナス端子（−）との間に接続され、インバータ構成のＳｉＣ ＭＩＳＦＥＴ Ｑ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６を備える。また、ＳｉＣ ＭＩＳＦＥＴ Ｑ１〜Ｑ６のソース・ドレイン間には、フリーホイールダイオードＤ１〜Ｄ６がそれぞれ逆並列に接続されている。
次に、図３５を参照して、半導体デバイスとしてＩＧＢＴを適用した本実施の形態に係るパワーモジュール２０Ｔを用いて構成した３相交流インバータ１４０Ａについて説明する。
図３５に示すように、３相交流インバータ１４０Ａは、ゲートドライブ部１５０Ａと、ゲートドライブ部１５０Ａに接続されたパワーモジュール部１５２Ａと、３相交流モータ部１５４Ａとを備える。パワーモジュール部１５２Ａは、３相交流モータ部１５４ＡのＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。
ここで、ゲートドライブ部１５０Ａは、ＩＧＢＴ Ｑ１・Ｑ４、ＩＧＢＴ Ｑ２・Ｑ５、およびＩＧＢＴ Ｑ３・Ｑ６に接続されている。
パワーモジュール部１５２Ａは、蓄電池（Ｅ）１４６Ａが接続されたコンバータ１４８Ａのプラス端子（＋）とマイナス端子（−）との間に接続され、インバータ構成のＩＧＢＴ Ｑ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６を備える。また、ＩＧＢＴ Ｑ１〜Ｑ６のエミッタ・コレクタ間には、フリーホイールダイオードＤ１〜Ｄ６がそれぞれ逆並列に接続されている。
本実施の形態に係るパワーモジュール２０Ｔは、ワンインワン、ツーインワン、フォーインワン、シックスインワン、もしくはセブンインワンのいずれの型にも形成可能である。
以上説明したように、本実施の形態によれば、トランスファーモールドタイプとした場合にも、接合部が劣化するのを抑制でき、作製が容易であると共に、信頼性の向上が可能なパワーモジュール、およびそれを備えたインバータ装置を提供することができる。
[その他の実施の形態]
上記のように、いくつかの実施の形態について記載したが、開示の一部をなす論述および図面は例示的なものであり、実施の各形態を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、本実施の各形態は、ここでは記載していない様々な実施の形態などを含む。
本実施の形態に係るパワーモジュールは、ＩＧＢＴモジュール、ダイオードモジュール、ＭＩＳモジュール（Ｓｉ、ＳｉＣ、ＧａＮ）などのパワーモジュール作製技術に利用することができ、ＨＥＶ／ＥＶ向けのインバータ、産業向けのインバータ、コンバータなど幅広い応用分野に適用可能である。
１、１Ａ、１Ｂ、１１０、１１０Ａ、Ｑ、Ｑ１〜Ｑ６…半導体デバイス（パワーデバイス、半導体チップ、ＭＩＳＦＥＴ、ＩＧＢＴ）
２…チップ下接合層
３…金属パターン（金属基板）
５、７…金属パターン
４、６、１９…ボンディングワイヤ
８…セラミックス基板（実装基板）
９…金属パターン
１０、１０1 、１０4 、１０ａ、１０ｂ、１０ｃ、１０ｄ…セラミックス枠（枠部材）
１１…枠下接合層
１２、１３、１７、２１、２３…ブロック端子電極
１４…樹脂層
１６…基板下半田層
１８…中継用基板
２０、２０Ｔ、２００…パワーモジュール
２２1 ・２２4 …上面板電極
２４1 ・２４4 …信号基板
２５1 ・２５4 …柱状電極
３２1 ・３２4 …主配線導体（金属基板）
１００…ヒートシンク

Claims (19)

  1. 絶縁性の実装基板の表面上に形成された第１の金属パターンと、
    前記第１の金属パターン上に接合された複数のパワーデバイスと、
    前記第１の金属パターン上の、複数の前記パワーデバイスをまとめて囲うように配置された枠部材であって、前記パワーデバイスの厚みよりも厚い枠部材と、
    前記枠部材を含み、複数の前記パワーデバイスおよび前記第１の金属パターンの側面を封止する樹脂層と
    を備え、
    前記枠部材の線熱膨張係数は、前記第１の金属パターンの線熱膨張係数よりも低く、且つ前記パワーデバイスの線熱膨張係数よりも高く、前記枠部材の断面構造は、Ｔ字構造、逆Ｌ字構造もしくはΓ字構造のいずれかを有することを特徴とするパワーモジュール。
  2. 前記第１の金属パターンは、ＤＢＣ基板または銅フレームを有するセラミックス基板であることを特徴とする請求項１に記載のパワーモジュール。
  3. 前記枠部材は、セラミックスまたは線熱膨張係数が前記銅フレームよりも低い金属またはセラミックスと金属の複合材料であることを特徴とする請求項２に記載のパワーモジュール。
  4. 前記第１の金属パターンは、線熱膨張係数の値が１６ｐｐｍ／Ｋで、前記パワーデバイスは、線熱膨張係数の値が３ｐｐｍ／Ｋ、とした場合の前記枠部材の線熱膨張係数は、２ｐｐｍ／Ｋ〜１０ｐｐｍ／Ｋの範囲内の値を有することを特徴とする請求項１〜３のいずれか１項に記載のパワーモジュール。
  5. 前記枠部材は、前記第１の金属パターンの縁に沿って配置されることを特徴とする請求項１〜４のいずれか１項に記載のパワーモジュール。
  6. 前記枠部材は、前記第１の金属パターンの縁よりも内側に配置されることを特徴とする請求項１〜４のいずれか１項に記載のパワーモジュール。
  7. 前記枠部材は、平面視形状が前記パワーデバイスを挟むように平行する複数の線形であることを特徴とする請求項１〜６のいずれか１項に記載のパワーモジュール。
  8. 前記枠部材は、その表面が粗面化処理されていることを特徴とする請求項１〜７のいずれか１項に記載のパワーモジュール。
  9. 前記実装基板上に第２の金属パターンを備え、
    前記パワーデバイスの電極に一端が接続され、他端が前記枠部材を乗り越えて前記第２の金属パターンに接続されるブロック端子電極を備えることを特徴とする請求項１〜８のいずれか１項に記載のパワーモジュール。
  10. 前記パワーデバイスに接続されるボンディングワイヤとブロック端子電極とを備えることを特徴とする請求項１〜８のいずれか１項に記載のパワーモジュール。
  11. ヒートシンクをさらに備え、
    前記実装基板は、前記ヒートシンク上に配置されることを特徴とする請求項１に記載のパワーモジュール。
  12. 前記実装基板は、その裏面側に形成された金属フレームをさらに備え、
    前記金属フレームが前記ヒートシンクに接続されることを特徴とする請求項１１に記載のパワーモジュール。
  13. 前記樹脂層は、トランスファーモールド成形されることを特徴とする請求項１に記載のパワーモジュール。
  14. 前記樹脂層は、線熱膨張係数の値が１２ｐｐｍ／Ｋ〜１４ｐｐｍ／Ｋの範囲内であることを特徴とする請求項１または１３に記載のパワーモジュール。
  15. 前記パワーデバイスは、ＩＧＢＴ、ダイオード、Ｓｉ系ＭＩＳＦＥＴ、ＳｉＣ系ＭＩＳＦＥＴ、ＧａＮＦＥＴのいずれかの半導体チップを備えることを特徴とする請求項１に記載のパワーモジュール。
  16. 前記第１の金属パターンは、ＤＢＡ基板またはＡＭＢ基板であることを特徴とする請求項１に記載のパワーモジュール。
  17. 電源端子間に複数のスイッチング素子を直並列に接続し、前記複数のスイッチング素子の接続部を出力とする回路を有し、請求項１〜１６に記載のパワーモジュールを少なくとも１つ以上搭載するインバータ装置であって、前記枠部材は、複数の前記スイッチング素子をまとめて囲むように配置されることを特徴とするインバータ装置。
  18. 前記複数のスイッチング素子は、それぞれの上面に接合された柱状電極と、前記柱状電極を共通接続する上面板電極を介して接続される外部端子を有することを特徴とする請求項１７に記載のインバータ装置。
  19. 前記枠部材の厚みが前記第１の金属パターンの厚みと同じである請求項１に記載のパワーモジュール。
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