WO2017138402A1 - 半導体装置、パワーモジュール、およびその製造方法 - Google Patents

半導体装置、パワーモジュール、およびその製造方法 Download PDF

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Abstract

半導体装置（２００）は、基板（８０）と、基板（８０）上に配置された少なくとも１つの半導体チップ（４０）と、半導体チップ（４０）および基板（８０）上に配置され、半導体チップ（４０）を覆うように形成される第１の樹脂層（１４）と、第１の樹脂層（１４）上に配置され、第１の樹脂層（１４）の熱膨張率よりも小さい熱膨張率を有するとともに、第１の樹脂層（１４）の弾性率よりも大きい弾性率を有する第２の樹脂層（１５）とを備え、第２の樹脂層（１５）は、第１の樹脂層（１４）の少なくとも上面を覆うように形成される。半導体装置の反りを低減することで、熱抵抗を低減して電流密度を向上し、チップ数を削減して、低コスト化、小型化可能な半導体装置、パワーモジュール、およびその製造方法を提供する。

Description

半導体装置、パワーモジュール、およびその製造方法
　本実施形態は、半導体装置、パワーモジュール、およびその製造方法に関する。
　現在多くの研究機関において、シリコンカーバイド（ＳｉＣ：Silicon Carbide）デバイスの研究開発が行われている。ＳｉＣパワーデバイスは、Ｓｉパワーデバイスよりも優れた低オン抵抗、高速スイッチングおよび高温動作特性を有する。
　ＳｉＣパワーモジュールでは、ＳｉＣデバイスのロスが相対的に小さいため、大電流を導通可能であり、かつ高温動作が容易となったが、それを許容するためのパワーモジュールの設計は必須である。
　ＳｉＣパワーデバイスのパッケージには、ケース型が採用されている。
　一方、トランスファーモールドによって樹脂封止された半導体装置についても開示されている（例えば、特許文献１参照。）。
　また、従来のパワーモジュールにおいて、半導体デバイスを封止するために、２種類の樹脂を適用する例も開示されている（例えば、特許文献２～６参照。）。
　これまでのパワーモジュールでは、小型化の点で薄型パワーモジュールが求められ、実装プロセスにおいて、ＤＢＣ（Direct Bonding Copper）基板、ＤＢＡ（Direct Brazed Aluminum）基板、ＡＭＢ（Active Metal Brazed, Active Metal Bond）基板、若しくはセラミックス基板などが使われている。
特開２００５－１８３４６３号公報 特開平０７－００７１００号公報 特開平０８－０６４７５９号公報 特開２０１２－２０９４７０号公報 特開２０１３－００４７６６号公報 特開２０１５－１５６４６６号公報
　本実施形態は、半導体装置の反りを低減することで、熱抵抗を低減して電流密度を向上し、チップ数を削減して、低コスト化、小型化可能な半導体装置、パワーモジュール、およびその製造方法を提供する。
　本実施形態の一態様によれば、基板と、前記基板上に配置された少なくとも１つの半導体チップと、前記半導体チップおよび前記基板上に配置され、前記半導体チップを覆うように形成される第１の樹脂層と、前記第１の樹脂層上に配置され、前記第１の樹脂層の熱膨張率よりも小さい熱膨張率を有するとともに、前記第１の樹脂層の弾性率よりも大きい弾性率を有する第２の樹脂層とを備え、前記第２の樹脂層は、前記第１の樹脂層の少なくとも上面を覆うように形成される半導体装置が提供される。
　本実施形態の他の態様によれば、基板と、前記基板上に配置された少なくとも１つの半導体チップと、前記半導体チップおよび前記基板上に配置され、前記半導体チップを覆うように形成される第１の樹脂層と、前記第１の樹脂層上に配置され、前記第１の樹脂層の熱膨張率よりも小さい熱膨張率を有するとともに、前記第１の樹脂層の弾性率よりも大きい弾性率を有する第２の樹脂層とを備え、前記第２の樹脂層は、前記第１の樹脂層の少なくとも上面を覆うように形成される半導体装置を複数個備えるパワーモジュールが提供される。
　本実施形態の他の態様によれば、基板と、前記基板上に配置された少なくとも１つの半導体チップと、前記半導体チップおよび前記基板上に配置され、前記半導体チップを覆うように形成される第１の樹脂層と、前記第１の樹脂層上に配置され、前記第１の樹脂層の熱膨張率よりも小さい熱膨張率を有するとともに、前記第１の樹脂層の弾性率よりも大きい弾性率を有する第２の樹脂層とを備え、前記第２の樹脂層は、前記第１の樹脂層の少なくとも上面を覆うように形成される半導体装置と、冷却器接着層を介して前記半導体装置の下面に接着された冷却器とを備えるパワーモジュールが提供される。
　本実施形態の他の態様によれば、基板と、前記基板上に配置された少なくとも１つの半導体チップと、前記半導体チップおよび前記基板上に配置され、前記半導体チップを覆うように形成される第１の樹脂層と、前記第１の樹脂層上に配置され、前記第１の樹脂層の熱膨張率よりも小さい熱膨張率を有するとともに、前記第１の樹脂層の弾性率よりも大きい弾性率を有する第２の樹脂層とを備え、前記第２の樹脂層は、前記第１の樹脂層の少なくとも上面を覆うように形成される複数個の半導体装置と、冷却器接着層を介して前記複数の半導体装置の下面に接着された冷却器とを備えるパワーモジュールが提供される。
　本実施形態の他の態様によれば、金型内に基板を設置するステップと、前記金型内に入れ子を挿入するステップと、前記入れ子を挿入した状態の前記金型に対して第１の樹脂を投入して、前記半導体チップを覆うように第１の樹脂層を形成するステップと、前記金型から前記入れ子を取り除くステップと、前記入れ子が取り除かれた状態の前記金型に対して第２の樹脂を投入して、前記第１の樹脂層の少なくとも上面を覆うように前記第１の樹脂層上に第２の樹脂層を形成するステップと、前記金型を取り外すステップとを有し、第２の樹脂層は、前記第１の樹脂層の熱膨張率よりも小さい熱膨張率を有するとともに、前記第１の樹脂層の弾性率よりも大きい弾性率を有する半導体装置の製造方法が提供される。
　本実施形態の他の態様によれば、金型内に基板を設置するステップと、前記金型内に入れ子を挿入するステップと、前記入れ子を挿入した状態の前記金型に対して第１の樹脂を投入して、前記半導体チップを覆うように第１の樹脂層を形成するステップと、前記金型から前記入れ子を取り除くステップと、前記入れ子が取り除かれた状態の前記金型に対して第２の樹脂を投入して、前記第１の樹脂層の少なくとも上面を覆うように前記第１の樹脂層上に第２の樹脂層を形成するステップと、前記金型を取り外すステップと、前記基板の下面に冷却器接着層を介して冷却器を接着させるステップとを有し、第２の樹脂層は、前記第１の樹脂層の熱膨張率よりも小さい熱膨張率を有するとともに、前記第１の樹脂層の弾性率よりも大きい弾性率を有するパワーモジュールの製造方法が提供される。
　本実施形態によれば、半導体装置の反りを低減することで、熱抵抗を低減して電流密度を向上し、チップ数を削減して、低コスト化、小型化可能な半導体装置、パワーモジュール、およびその製造方法を提供することができる。
（ａ）単一モールド構造を有するパワーモジュールの模式的断面構造図、（ｂ）図１（ａ）のＡ部分の拡大図、（ｃ）図１（ａ）に示したパワーモジュールを構成する部材の熱抵抗の一例を示す模式的グラフ。 単一モールド構造を有するパワーモジュールの製造工程において、（ａ）セラミックス基板上にチップを配置した構成の模式的断面構造図、（ｂ）図２（ａ）に示した構成のイメージ図。 単一モールド構造を有するパワーモジュールの製造工程において、（ａ）図２（ａ）に示した構成に対して樹脂をモールド成型して形成された模式的断面構造図、（ｂ）図３（ａ）に示したパワーモジュールのイメージ図、（ｃ）図３（ａ）に示したパワーモジュールに反りが生じた例を示す模式的断面構造図。 単一モールド構造を有するパワーモジュールの製造工程において、図３（ｃ）に示したパワーモジュールに対して、接着層を介して冷却器を接着する例を示す模式的断面構造図。 （ａ）単一モールド構造を有するパワーモジュールの模式的断面構造図、（ｂ）実施の形態に係る二重モールド構造を有するパワーモジュールの模式的断面構造図。 （ａ）一般的な樹脂（汎用樹脂）の構成材の一例を示すグラフ、（ｂ）フィラーを含有した汎用樹脂の一例の模式的断面構造図、（ｃ）図６（ｂ）に示した汎用樹脂を銅基板に設置した例の模式的断面構造図。 （ａ）セラミックス基板上に成型された汎用樹脂の単一モールド構造例を示す模式的断面構造図、（ｂ）図７（ａ）に示した汎用樹脂とセラミックス基板との密着界面の模式的拡大図。 （ａ）セラミックス基板上に成型された多フィラー樹脂の単一モールド構造例を示す模式的断面構造図、（ｂ）図８（ａ）に示した多フィラー樹脂とセラミックス基板との密着界面の模式的拡大図。 （ａ）セラミックス基板上に成型された多フィラー樹脂の単一モールド構造例を示す模式的断面構造図、（ｂ）セラミックス基板上に成型された汎用樹脂の単一モールド構造例を示す模式的断面構造図、（ｃ）セラミックス基板上に成型された多フィラー樹脂と汎用樹脂との二重モールド構造例を示す模式的断面構造図。 多フィラー樹脂の単一モールド構造、汎用樹脂の単一モールド構造例、および多フィラー樹脂と汎用樹脂との二重モールド構造において、それぞれの反りと密着力の関係を例示する模式図。 樹脂の厚みと反り量との関係を検証するためのシミュレーションに用いた二重モールド構造の例を示す模式的断面構造図。 図１１に例示した二重モールド構造を用いて行ったシミュレーションの結果を例示する模式図。 単一モールド構造における反り量と熱膨張率（ＣＴＥ:Coefficient of Thermal Expansion）との関係を説明するための模式図であって、（ａ）単一モールドとして汎用樹脂を用いた例、（ｂ）単一モールドとして多フィラー樹脂を用いた例。 二重モールド構造における反り量と熱膨張率（ＣＴＥ）との関係を説明するための模式図であって、（ａ）セラミックス基板と汎用樹脂層との間（下境界）の下反りを説明するための模式図、（ｂ）汎用樹脂と多フィラー樹脂との間（上境界）の上反りを説明するための模式図、（ｃ）二重モールド構造の全体的な反りを説明するための模式図。 二重モールド構造に用いられる樹脂層の寸法例を説明するための模式図。 （ａ）二重モールド構造の製造方法の一工程を示す模式的断面構造図（その１）、（ｂ）二重モールド構造の製造方法の一工程を示す模式的断面構造図（その２）、（ｃ）二重モールド構造の製造方法の一工程を示す模式的断面構造図（その３）、（ｄ）図１６（ｃ）に例示した工程後のモールド構造のイメージ図。 （ａ）二重モールド構造の製造方法の一工程を示す模式的断面構造図（その４）、（ｂ）二重モールド構造の製造方法の一工程を示す模式的断面構造図（その５）、（ｃ）二重モールド構造の製造方法の一工程を示す模式的断面構造図（その６）、（ｄ）図１７（ｃ）に例示した工程後のモールド構造のイメージ図。 （ａ）樹脂厚みと反り量との関係を検証するための実測試験に用いた単一モールド構造の例を示す模式的断面構造図、（ｂ）その実測試験を示す模式的分布図。 （ａ）樹脂厚みと反り量との関係を検証するための実測試験に用いた二重モールド構造の例を示す模式的断面構造図、（ｂ）その実測試験を示す模式的分布図。 樹脂厚みと反り量との関係を検証するための別のシミュレーションに用いたモールド構造であって、（ａ）単一モールド構造（多フィラー樹脂）の例を示す模式的断面構造図、（ｂ）単一モールド構造（汎用樹脂）の例を示す模式的断面構造図、（ｃ）二重モールド構造（多フィラー樹脂＋汎用樹脂）の例を示す模式的断面構造図。 図２０に示したモールド構造を用いたシミュレーションの結果を示す模式図。 （ａ）図１８～１９に示したモールド構造を用いた実測試験の結果を示す模式図、（ｂ）実測試験における反り量の測定エリアを例示するイメージ図。 （ａ）単一モールド構造を有するパワーモジュールにおける熱抵抗を説明するための模式的断面構造図、（ｂ）図２３（ａ）のパワーモジュールを構成する各部材の熱抵抗を例示する模式的グラフ。 （ａ）二重モールド構造を有するパワーモジュールにおける熱抵抗を説明するための模式的断面構造図、（ｂ）図２４（ａ）のパワーモジュールを構成する各部材の熱抵抗を例示する模式的グラフ。 単一モールド構造を用いた場合と二重モールド構造を用いた場合のそれぞれにおける反りと温度との関係を例示する模式的グラフ。 （ａ）実施の形態に係る半導体装置の構成例（その１）の模式断面構造図、（ｂ）実施の形態に係る半導体装置の構成例（その２）の模式断面構造図、（ｃ）実施の形態に係る半導体装置の構成例（その３）の模式断面構造図、（ｄ）実施の形態に係る半導体装置の構成例（その４）の模式断面構造図。 （ａ）実施の形態に係るパワーモジュールの構成例（その１）の模式断面構造図、（ｂ）実施の形態に係るパワーモジュールの構成例（その２）の模式断面構造図、（ｃ）実施の形態に係るパワーモジュールの構成例（その３）の模式断面構造図、（ｄ）実施の形態に係るパワーモジュールの構成例（その４）の模式断面構造図。 冷却器を備えた実施の形態に係るパワーモジュールの構成例（その１）を示す模式断面構造図。 冷却器を備えた実施の形態に係るパワーモジュールの構成例（その２）を示す模式断面構造図。 冷却器を備えた実施の形態に係るパワーモジュールの構成例（その３）を示す模式断面構造図。 冷却器を備えた実施の形態に係るパワーモジュールの構成例（その４）を示す模式断面構造図。 実施の形態に係る半導体装置であって、ツーインワンモジュール（2 in 1 Module）（ハーフブリッジ内蔵モジュール）において、第２樹脂層を形成前の模式的平面パターン構成図。 実施の形態に係る半導体装置であって、半導体デバイスとしてＳｉＣ　絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を適用したツーインワンモジュール（ハーフブリッジ内蔵モジュール）の回路構成図。 実施の形態に係る半導体装置であって、ハーフブリッジ内蔵モジュールにおいて、第２樹脂層を形成後の模式的鳥瞰構成図。 実施の形態に係る半導体装置であって、ハーフブリッジ内蔵モジュールにおいて、上面板電極を形成後で第２樹脂層を形成前の模式的鳥瞰構成図。 実施の形態に係る半導体装置であって、（ａ）ワンインワンモジュール（1 in 1 Module）のＳｉＣ　ＭＩＳＦＥＴの模式的回路表現図、（ｂ）ワンインワンモジュールの絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）の模式的回路表現図。 実施の形態に係る半導体装置であって、ワンインワンモジュールのＳｉＣ　ＭＩＳＦＥＴの詳細回路表現図。 実施の形態に係る半導体装置であって、（ａ）ツーインワンモジュールのＳｉＣ　ＭＩＳＦＥＴの模式的回路表現図、（ｂ）ツーインワンモジュールのＩＧＢＴの模式的回路表現図。 実施の形態に係る半導体装置に適用する半導体デバイスの例であって、（ａ）ＳｉＣ　ＭＩＳＦＥＴの模式的断面構造図、（ｂ）ＩＧＢＴの模式的断面構造図。 実施の形態に係る半導体装置に適用する半導体デバイスの例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ　ＭＩＳＦＥＴの模式的断面構造図。 実施の形態に係る半導体装置に適用する半導体デバイスの例であって、エミッタパッド電極ＥＰ、ゲートパッド電極ＧＰを含むＩＧＢＴの模式的断面構造図。 実施の形態に係る半導体装置に適用可能な半導体デバイスの例であって、ＳｉＣ　ＤＩ（Double Implanted）ＭＩＳＦＥＴの模式的断面構造図。 実施の形態に係る半導体装置に適用可能な半導体デバイスの例であって、ＳｉＣ　トレンチ（Ｔ：Trench）ＭＩＳＦＥＴの模式的断面構造図。 実施の形態に係る半導体装置を用いて構成した３相交流インバータの模式的回路構成において、（ａ）半導体デバイスとしてＳｉＣ　ＭＩＳＦＥＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサを接続した回路構成例、（ｂ）半導体デバイスとしてＩＧＢＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサを接続した回路構成例。 半導体デバイスとしてＳｉＣ　ＭＩＳＦＥＴを適用した実施の形態に係る半導体装置を用いて構成した３相交流インバータの模式的回路構成図。 半導体デバイスとしてＩＧＢＴを適用した実施の形態に係る半導体装置を用いて構成した３相交流インバータの模式的回路構成図。
　次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
　又、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、この実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
　［実施の形態］
　（単一モールド構造を有するパワーモジュール）
　単一モールド構造を有するパワーモジュール３００の模式的断面構造は、図１（ａ）～（ｂ）に示すように、半導体装置２００と、冷却器接着層１６を介して半導体装置２００の下面に接着された冷却器１００とを備える。半導体装置２００は、セラミックス基板８と、基板８上に配置された銅箔（金属フレーム）３と、銅箔３上にチップ下接合層４２1、４２2、４２3を介してそれぞれ配置された半導体デバイス（半導体チップ）４０（４０1、４０2、４０3）と、半導体チップ４０（４０1、４０2、４０3）および銅箔３上に配置され、半導体チップ４０（４０1、４０2、４０3）を封止する樹脂層１４（汎用樹脂）と、基板８の裏面上に配置された銅箔９とを備える。図１に例示する冷却器１００は、１つ以上の空洞部１１５を備える水冷式の冷却手段である。尚、以降、図１（ｂ）に示すように、セラミックス基板８と、基板８の上下にそれぞれ配置された銅箔３、９とを含めて総称的にセラミックス基板８０とも称する。
　図１（ａ）～図１（ｂ）に示すようなパワーモジュール３００では、半導体装置２００と冷却器１００とが一体化された一体型モジュールとして形成されており、半導体装置２００と冷却器１００との間に形成される冷却器接着層１６の厚みが設計的課題となる。冷却器接着層１６は、例えば、６０Ｗ／ｍＫの熱伝導シートや６０Ｗ／ｍＫのＳｎＡｇ半田などから形成されており、冷却器接着層１６の厚みは、半導体装置２００の反りを十分に吸収するために必要な厚みに設計される。
　図１（ｃ）は、半導体装置２００の反りを吸収するために１５０ｕｍの厚みに形成された冷却器接着層１６を用いた場合の、単一モールド構造を有するパワーモジュール３００を構成する各部材の熱抵抗の一例を模式的に示す。図１（ｃ）に例示されるように、半導体チップ４０（４０1、４０2、４０3）から冷却器１００までのパワーモジュール３００の全体の熱抵抗のうち、冷却器接着層１６の熱抵抗が占める割合は、２０％程度にもなっている。
　そこで、半導体装置２００の反りを低減しながら、冷却器接着層１６の熱抵抗を低減する（ひいては半導体チップ４０（４０1、４０2、４０3）から冷却器１００までのパワーモジュール３００全体の熱抵抗を低減する）ことが求められる。
　図２～図３は、単一モールド構造を有するパワーモジュール３００の製造工程を概略的に例示する。
　単一モールド構造を有するパワーモジュール３００の製造工程においては、まず、図２（ａ）～（ｂ）に例示するように、セラミックス基板８０上に半導体チップ４０（４０1、４０2、４０3）をダイレクトボンディングし、その後、半導体チップを封止するために、樹脂層１４で半導体チップをモールドする。すると、図３（ａ）に例示するように、半導体装置２００に反りが発生する。
　半導体装置２００に生じる反りの要因としては、樹脂層１４やセラミックス基板８０の熱膨張率（ＣＴＥ）、すなわち、温度変化により生じる収縮率が挙げられる。樹脂層１４は、例えば約２００℃といった高温で成型されるため、その後、常温に戻す際に、温度変化により生じる収縮率により、半導体装置２００を構成する部材が収縮する。このとき、樹脂層１４のように熱膨張率が比較的大きいと収縮率（ＣＴＦ１）が大きくなり、セラミックス基板８０のように熱膨張率（ＣＴＥ）が比較的小さいと収縮率（ＣＴＦ２）も小さくなる。そのため、樹脂層１４やセラミックス基板８０のように熱膨張率の異なるもの同士が密着していると反りが発生する。
　その後、図４に例示するように、冷却器接着層１６を介して、比較的フラットな形状の冷却器１００を半導体装置２００に接合することになる。そのため、図５（ａ）に例示するように、半導体装置２００に生じている反りを吸収するために十分な厚さ（図５（ａ）の例では、反り量Ｗ１に応じた厚さ）を有する冷却器接着層１６が必要になる。
　そこで、冷却器接着層１６の厚みをより薄くするために、半導体装置２００の反りを低減することが求められる。
　（パワーモジュール）
　実施の形態に係るパワーモジュール３００の主要部は、図５（ｂ）に例示するように、半導体装置２００と、冷却器接着層１６を介して半導体装置２００の下面に接着された冷却器１００とを備える。図５（ｂ）に例示する冷却器１００は、１つ以上の空洞部１１５を備える水冷式の冷却手段である。
　半導体装置２００は、セラミックス基板８０と、セラミックス基板８０上に配置されたシリコンカーバイドデバイスやワイドバンドギャップ型のデバイス等からなるパワー回路用の半導体デバイス（半導体チップ）４０（４０1、４０2、４０3）と、半導体チップ４０（４０1、４０2、４０3）およびセラミックス基板８０上に配置され、半導体チップ４０（４０1、４０2、４０3）を覆うように形成される第１の樹脂層１４（例えば汎用樹脂）と、第１の樹脂層１４上に配置され、第１の樹脂層１４の熱膨張率（ＣＴＥ）よりも小さい熱膨張率（ＣＴＥ）を有するとともに、第１の樹脂層１４の弾性率よりも大きい弾性率を有する第２の樹脂層１５（例えば多フィラー樹脂）とを備え、第２の樹脂層１５は、第１の樹脂層１４の少なくとも上面を覆うように形成される。
　セラミックス基板８０は、図１（ｂ）の例を用いて説明したように、セラミックスの基板８と、基板８の上下に配置された銅箔３、９とを備えてもよい。また、セラミックス基板８０の代わりに銅基板８０Ｄを用いてもよい。
　また、第１の樹脂層１４および第２の樹脂層１５は、ハードレジンである。
　また、第１の樹脂層１４の熱膨張率と第２の樹脂層１５の熱膨張率は、ぞれぞれ、セラミックス基板８０（或いは銅箔３）の熱膨張率よりも大きい。
　また、第１の樹脂層１４と第２の樹脂層１５に含有されるフィラー１３は、５０容量パーセント濃度（ｖｏｌ％）のフィラー１３を用いてもよい。
　また、半導体チップ４０は、単一のチップでもよいし、図５（ｂ）に例示するように複数個の半導体チップ４０1、４０2、４０3でもよい。
　このような、第１の樹脂層１４と第２の樹脂層１５とを組み合わせた二重モールド構造を用いることで、単一モールド構造を有するパワーモジュールにおける反り量Ｗ１に比べて、実施の形態に係る半導体装置２００の反り量（図５（ｂ）の例では、反り量Ｗ２）を大幅に低減することができる（詳細は後述する）。
　また、半導体装置２００の反り量が低減されることで、冷却器接着層１６の熱抵抗を大幅に（最大１５％）低減することが可能となる（詳細は後述する）。
　また、第１の樹脂層１４と第２の樹脂層１５とを組み合わせた二重モールド構造を用いることで、モールド成型の温度を（例えば、約２００℃から約１８０℃に）低減することができ、信頼性の向上や高効率化を図ることができる。
　その結果、電流密度を上げることができるため、チップ数を削減して、低コスト化、小型化可能な半導体装置２００およびパワーモジュール３００を実現することができる。
　（樹脂の構成とフィラーの役割）
　まず、第１の樹脂層１４に用いられる樹脂の観点から、一般的な樹脂（汎用樹脂）の構成を説明する。
　図６（ａ）に例示するように、半導体チップ４０を封止する樹脂の主材料は、エポキシ樹脂と反応に必要な硬化剤であるが、それ以外に主材料の半分以上をＳｉＯ2のフィラー１３が占めている。フィラー１３は、樹脂の熱膨張率（ＣＴＥ）よりも小さい熱膨張率（ＣＴＥ）を有するため、このようなフィラー１３を樹脂に含有させることで、樹脂の実効熱膨張率を下げることができる。
　例えば、一般的な樹脂は、約３０以上と非常に高い熱膨張率を有するが、図６（ｂ）に例示するように熱膨張率が比較的低いフィラー１３を例えば５６ｖｏｌ％入れることで、第１の樹脂層１４の実効熱膨張率を約１６に下げることができ、図６（ｃ）に例示するように銅基板８０Ｄの熱膨張率（ＣＴＥ＝１６）に近づけることができる。
　その結果、第１の樹脂層１４の収縮率（ＣＴＦ１）と銅基板８０Ｄの収縮率（ＣＴＦ２）とが同程度となるため、反りを抑制することができる。
　（セラミックス基板における反りと密着力）
　実施の形態に係るパワーモジュール３００では、絶縁性を確保するため、セラミックス基板８０のようなセラミックスの基板を用いる。セラミックス基板８０の熱膨張率（ＣＴＥ＝３）は、銅基板８０Ｄの熱膨張率（ＣＴＥ＝１６）と比べても非常に低い。そのため、図７（ａ）に例示するように、セラミックス基板８０の熱膨張率（ＣＴＥ＝３）と、汎用樹脂を用いる第１の樹脂層１４の熱膨張率（ＣＴＥ＝１６）とのＣＴＥ差（＝約１３）が大きく、その結果、半導体装置２００の反り量が増大する（例えば５６μｍ程度）。
　それに対して、図８（ａ）に例示するように、多フィラー樹脂を用いる第２の樹脂層１５の熱膨張率は、最大量のフィラー１３を入れても、ＣＴＥ＝９程度であるものの、第１の樹脂層１４と比べると、セラミックス基板８０の熱膨張率（ＣＴＥ＝３）とのＣＴＥ差（＝約６）が小さくなり、その結果、半導体装置２００の反り量は、第１の樹脂層１４の場合と比べて、低減される（例えば１５μｍ程度）。
　その一方で、封止樹脂に用いられるフィラー１３は、結合手を有していないため、図８（ｂ）に例示するように、フィラー１３が多いとセラミックス基板８０と第２の樹脂層１５との密着面積８１が少なくなり、その結果、第２の樹脂層１５とセラミックス基板８０との密着力が低下し、信頼性も低下する。
　それに対して、図７（ｂ）に例示するように、汎用樹脂を用いる第１の樹脂層１４の場合、第２の樹脂層１５に比べると、含有するフィラー１３が少なく、セラミックス基板８０と第１の樹脂層１４との密着面積８１が多くなり、その結果、第１の樹脂層１４とセラミックス基板８０との密着力が増加し、信頼性も向上する。
　（二重モールド構造）
　実施の形態に係る半導体装置２００およびパワーモジュール３００に適用する封止樹脂として、図９（ａ）に示すような第２の樹脂層１５（熱膨張率が比較的低く、反り量が比較的小さい多フィラー樹脂）と、図９（ｂ）に示すような第１の樹脂層１４（密着力が比較的高い汎用樹脂）とを用いる。
　より具体的には、図９（ｃ）に例示するように、密着力の高い第１の樹脂層１４を基板８０側に成型し、反りを抑制する効果のある第２の樹脂層１５を第１の樹脂層１４の上面に付加することで、反り量と密着度のトレードオフを解消する。
　多フィラー樹脂の単一モールド構造、汎用樹脂の単一モールド構造例、および多フィラー樹脂と汎用樹脂との二重モールド構造において、それぞれの反りと密着力の関係を模式的に、図１０に例示する。
　図１１は、樹脂の厚みと反り量との関係（樹脂をどの程度の厚みにすれば、反りが抑制できるのか）を検証するためのシミュレーションに用いた二重モールド構造の例を模式的示す。シミュレーションに用いた二重モールド構造は、図１１に例示するように、セラミックス基板８０（ＣＴＥ＝３）の上に汎用樹脂を用いた第１の樹脂層１４（ＣＴＥ＝１６）を形成し、第１の樹脂層１４の上面に多フィラー樹脂を用いた第２の樹脂層１５（ＣＴＥ＝９）を形成した二重モールド構造である。
　図１２は、樹脂の厚みと反り量との関係を検証するためのシミュレーションの結果を模式的に示す。このシミュレーションにおいては、例えば、約５０ｍｍ×約４０ｍｍの大きさの基板上に全樹脂厚ｔ０＝７．６ｍｍに対し第１の樹脂層１４の厚みｔ（ｍｍ）を横軸とし、反り量を縦軸としている。図１２において、ｔ＝０ｍｍ（符号１５）は、多フィラー樹脂（第２の樹脂層１５）による単一モールド構造でのシミュレーション結果に対応し、ｔ＝７．６ｍｍ（符号１４）は、汎用樹脂（第１の樹脂層１４）による単一モールド構造でのシミュレーション結果に対応する。
　図１２において、反り量をプロットした結果、二重モールド構造の反り量は、第１の樹脂層１４の厚みｔが１～３ｍｍの範囲において極小値が得られ、これは、多フィラー樹脂（第２の樹脂層１５）による単一モールド構造でのシミュレーション結果の反り量（単一モールド構造での最小値）よりも優れた値（反りがさらに抑制された値）になっている。
　単一モールド構造の場合は、第１の樹脂層１４と第２の樹脂層１５のそれぞれの熱膨張率と基板８０の熱膨張率の差によって、反り量が決まる。この場合、図１３に例示するように、第１の樹脂層１４と第２の樹脂層１５のそれぞれの熱膨張率（ＣＴＥ＝９、ＣＴＥ＝１６）の方が基板８０（ＣＴＥ＝３）の熱膨張率よりも大きいので、必ず下方向に反ることになる。
　一方で、二重モールド構造の場合、図１４に例示するように、基板８０と第１の樹脂層１４との間の境界（下境界）と、第１の樹脂層１４と第２の樹脂層１５との間の境界（上境界）の２つの境界がある。ここで、下境界と上境界においてそれぞれ反りが発生すると考えると、図１４（ａ）に例示するように、基板８０（ＣＴＥ＝３）と第１の樹脂層１４（ＣＴＥ＝１６）との間の下境界では下反りが生じ、図１４（ｂ）に例示するように、第１の樹脂層１４（ＣＴＥ＝１６）と第２の樹脂層１５（ＣＴＥ＝９）との間の上境界では、ＣＴＥ値の関係が下境界とは逆転しており、上反りが生じる。
　このように、上境界における上反りの効果が高まることにより、下境界における下反りを抑制できる（図１４（ｃ））。
　上境界における上反りの効果を高めるためには、（１）式に例示するように曲げ剛性を考慮する必要がある（互いの曲げ剛性のバランスで反り量が決まる（反りを０にすることも可能））。

　　剛性ｋB＝ＥＩ／Ｌ、Ｉx＝∫Aｙ2ｄＡ＝ａｔ3／１２　　　　　　　　（１）

　ここで、Ｅはヤング率、Ｌは長さ、ａは幅、Ｉは断面二次モーメント、Ａは断面積である（図１５参照）。特に、剛性ｋBは、厚みｔの３乗に比例するため、厚みｔのバランスを調整することで、単一モールド構造よりもさらに反り量を低減させることができる。
　（二重モールド構造の製造方法）
　実施の形態に係る半導体装置２００およびパワーモジュール３００に適用する二重モールド構造の製造方法の一例は、図１６～１７に示すように表される。
　まず、図１６（ａ）に例示するように、金型の厚さを可変できる入れ子金型３５０を用意し、金型３５０内に基板８０を設置する。
　次に、入れ子３１０を挿入した状態の金型３５０（小金型）に対して（図１６（ｂ））、汎用樹脂を投入して第１の樹脂層１４（例えば樹脂厚２．５ｍｍ）を成型する（図１６（ｃ））。尚、図１６（ｄ）は、図１６（ｃ）に例示した工程後のモールド構造のイメージ図である。
　次に、入れ子３１０を抜いた状態の金型３５０（大金型）に対して（図１７（ａ））、多フィラー樹脂を投入して第２の樹脂層１５（例えば樹脂厚７．６ｍｍ）を成型する（図１７（ｂ））。
　次に、金型３５０を取り外すと、第１の樹脂層１４と第２の樹脂層１５とからなる二重モールド構造が得られる（図１７（ｃ））。尚、図１７（ｄ）は、図１７（ｃ）の工程後のモールド構造のイメージ図である。
　その後、二重モールド構造により封止された半導体装置２００の下面に、冷却器接着層１６を介して冷却器１００を接着させて、本実施の形態に係るパワーモジュール３００が得られる。
　（樹脂層の厚みと反り量との関係の検証）
　図１８（ａ）は、樹脂厚みと反り量との関係を検証するための実測試験に用いた単一モールド構造の例を模式的に示しており、例えば、約４０ｍｍ×約３０ｍｍの大きさのセラミックス基板８０上に汎用樹脂を用いた第１の樹脂層１４を厚みｔ＝７．６ｍｍで形成している。
　また、図１９（ａ）は、実測試験に用いた二重モールド構造の例を模式的に示しており、セラミックス基板８０上に汎用樹脂を用いた第１の樹脂層１４を厚みｔ＝２．５ｍｍで形成し、さらに第１の樹脂層１４の上面に多フィラー樹脂を用いた第２の樹脂層１５を形成している。
　図１８（ａ）の単一モールド構造を用いた場合の実測値（モジュール高さ分布）では、図１８（ｂ）に示すように、５６μｍ程度の反りが生じている。その一方で、図１９（ａ）の二重モールド構造を用いた場合の実測値（モジュール高さ分布）では、図１９（ｂ）に示すように１２μｍ程度の反りに抑えられており、単一モールド構造を用いた実測値よりも低い値が得られている。
　図２２（ａ）は、先に図１２に示したシミュレーション結果（折線）の模式的グラフ上に、この実測試験による反り量の実測値Ｍ１～Ｍ４をプロットした図である。実測値Ｍ１は、多フィラー樹脂を用いた第２の樹脂層１５の単一モールド構造による反り量の実測値であり、実測値Ｍ２は、汎用樹脂を用いた第１の樹脂層１４の単一モールド構造（図１８（ａ））による反り量の実測値であり、実測値Ｍ３は、第１の樹脂層１４と第２の樹脂層１５との二重モールド構造（図１９（ａ））による反り量の実測値である。それぞれの実測値Ｓ１、Ｓ２、Ｓ３は、図１２に示したシミュレーション結果（折線）のデータと略一致している。尚、第２の樹脂層１５の単一モールド構造による実測試験の結果、第２の樹脂層１５と基板８０との密着性が弱いことがわかった。
　尚、図２２（ｂ）は、この実測試験において反り量を実際に測定したパワーモジュール３００上の測定エリアＭＡを示しており、この測定エリアＭＡの縦横の寸法は、約４０ｍｍ×５０ｍｍ程度である。
　また、図２０は、樹脂厚みと反り量との関係を検証するための別のシミュレーションに用いたモールド構造であって、図２０（ａ）単一モールド構造（多フィラー樹脂）の例を模式的に示し、図２０（ｂ）は、単一モールド構造（汎用樹脂）の例を模式的示し、図２０（ｃ）は、二重モールド構造（第１の樹脂層１４＋第２の樹脂層１５）の例を模式的示している。また、図２１は、図２０に示した各モールド構造を用いたシミュレーションの結果を模式的に示す。
　このシミュレーションにおいては、全樹脂厚ｔ０＝７ｍｍに対し第１の樹脂層１４の厚みｔ（ｍｍ）を横軸とし、反り量を縦軸としている。図２１において、ポイントＳ１（ｔ＝０）は、多フィラー樹脂（第２の樹脂層１５）の単一モールド構造でのシミュレーション結果に対応し、ポイントＳ２（ｔ＝７）は、汎用樹脂（第１の樹脂層１４）による単一モールド構造でのシミュレーション結果に対応し、ポイントＳ３は、二重モールド構造（第１の樹脂層１４＋第２の樹脂層１５）によるシミュレーション結果に対応する。図２１から明らかなように、二重モールド構造の反り量は、第１の樹脂層１４の厚みｔが２．５ｍｍ付近において極小値（約３７μｍ）が得られ、これも、多フィラー樹脂（第２の樹脂層１５）の単一モールド構造での反り量（約４２μｍ：単一モールド構造での最小値）よりも優れた値になっている。汎用樹脂（第１の樹脂層１４）による単一モールド構造での反り量は、約１２１μｍであった。
　（パワーモジュールの熱抵抗）
　以上説明したように、二重モールド構造を用いることにより反り量が低減したことで、実施の形態に係るパワーモジュール３００に用いられる冷却器接着層１６の厚みを削減することができるため、その結果、冷却器接着層１６の熱抵抗も低下させることができる。
　図２３（ａ）は、単一モールド構造を有するパワーモジュール３００における熱抵抗を説明するための模式的断面構造図であり、図２３（ｂ）は、図２３（ａ）のパワーモジュール３００を構成する各部材の熱抵抗を例示する模式的グラフである。また、図２４（ａ）は、二重モールド構造を有するパワーモジュール３００における熱抵抗を説明するための模式的断面構造図であり、図２４（ｂ）は、図２４（ａ）のパワーモジュール３００を構成する各部材の熱抵抗を例示する模式的グラフである。
　図２３（ａ）に示す単一モールド構造を有するパワーモジュール３００に用いられる冷却器接着層１６の厚みを例えば１５０μｍとすると、図２４（ａ）に示す二重モールド構造を有するパワーモジュール３００に用いられる冷却器接着層１６の厚みは、約５０μｍまで削減できる。その結果、二重モールド構造を有するパワーモジュール３００に用いられる冷却器接着層１６の熱抵抗ＴＲ２を、単一モールド構造を有するパワーモジュール３００に用いられる冷却器接着層１６の熱抵抗ＴＲ１の約１／３程度まで低減させることが可能となる。そのため、二重モールド構造を有するパワーモジュール３００全体の熱抵抗としても、約１５％程度改善することができる。
　このように、冷却器接着層１６の熱抵抗ＴＲ２が約１／３程度まで低減すると、例えば、６枚の並列チップを搭載しているパワーモジュールなどにおいて、６枚のうちの１枚を削減することができるというインパクトに相当し、パワーモジュール等の低コスト・小型化に貢献することができる。
　また、熱抵抗を低減することにより、安定した動作が可能となり、高効率化や高信頼性化にも貢献することができる。
　（反りの温度特性）
　図２５は、図２２に示した実測試験にそれぞれ用いた単一モールド構造と二重モールド構造のそれぞれの反りと温度との関係を例示する模式的グラフである。図２５において、ポイントＭ１３は、樹脂モールドの成型温度（１７５℃：反り量＝０μｍ）であり、ポイントＭ１１は、単一モールド構造を用いた場合の反り量（約５６μｍ）であり、ポイントＭ１２は、二重モールド構造を用いた場合の反り量（約１２μｍ）である。
　図２５から明らかなように、反りは、温度によって変化し、単一モールド構造を用いた場合の反り量は、成型温度（１７５℃）ではゼロであり、常温で約５６μｍとなる。一般的なパワーモジュール等の場合、信頼性の面から－５０℃程度までの動作補償が求められており、単一モールド構造を用いた場合の反りは、－５０℃では常温のときの約２倍の１００μｍ程度も反ることになる。そうすると、１．５倍程度の設計マージンを考慮すると、単一モールド構造を用いた場合の冷却器接着層１６の厚みは、１５０μｍ程度の反りを吸収するために、１５０μｍ程度必要になる。
　その一方で、二重モールド構造を用いた場合の反り量は、常温で約１２μｍであり、－５０℃においても約２０μｍ程度であると考えられる。したがって、１．５倍程度の設計マージンを考慮しても、二重モールド構造を用いた場合の冷却器接着層１６の厚みは、５０μｍ弱の反りを吸収できる、約５０μｍ程度に設定される。
　（半導体装置の構成例）
　実施の形態に係る半導体装置２００の構成例（その１）は、図２６（ａ）に例示するように、セラミックス基板８０と、セラミックス基板８０上に配置された単一の半導体チップ４０と、半導体チップ４０およびセラミックス基板８０上に配置され、半導体チップ４０を覆うように形成される第１の樹脂層１４（例えば汎用樹脂）と、第１の樹脂層１４上に配置され、第１の樹脂層１４の熱膨張率（ＣＴＥ）よりも小さい熱膨張率（ＣＴＥ）を有するとともに、第１の樹脂層１４の弾性率よりも大きい弾性率を有する第２の樹脂層１５（例えば多フィラー樹脂）とを備え、第２の樹脂層１５は、第１の樹脂層１４の少なくとも上面を覆うように形成される。
　実施の形態に係る半導体装置２００の構成例（その２）では、図２６（ｂ）に例示するように、図２６（ａ）の構成例（その１）に比べて、第１の樹脂層１４の厚みを薄く形成している。図２６（ｂ）の例では、第１の樹脂層１４の厚みは、半導体チップ４０の高さよりも低く設定されている。また、第１の樹脂層１４の厚みを薄くした分、第２の樹脂層１５の厚みを増加させて、二重モールド構造全体の厚みを、構成例（その１）のものと同程度に形成している。
　実施の形態に係る半導体装置２００の構成例（その３）では、図２６（ｃ）に例示するように、第１の樹脂層１４と第２の樹脂層１５との間に第３の樹脂層１７ａを挿入している。第３の樹脂層１７ａの熱膨張率は、第１の樹脂層１４の熱膨張率よりも小さく、且つ第２の樹脂層１５の熱膨張率よりも大きい。また、第３の樹脂層１７ａの弾性率は、第１の樹脂層１４の弾性率よりも大きく、且つ第２の樹脂層１５の弾性率よりも小さい。
　実施の形態に係る半導体装置２００の構成例（その４）では、図２６（ｄ）に例示するように、第１の樹脂層１４と第２の樹脂層１５との間に第４の樹脂層１７ｂを挿入している。第４の樹脂層１７ｂは、比較的高い熱膨張率を有する樹脂（例えば第１の樹脂層１４に用いられる樹脂）と比較的低い熱膨張率を有する樹脂（例えば第２の樹脂層１５に用いられる樹脂）とが混合された樹脂を含有する。第４の樹脂層１７ｂの熱膨張率は、第１の樹脂層１４の熱膨張率よりも小さく、且つ第２の樹脂層１５の熱膨張率よりも大きい。また、第４の樹脂層１７ｂの弾性率は、第１の樹脂層１４の弾性率よりも大きく、且つ第２の樹脂層１５の弾性率よりも小さい。
　尚、実施の形態に係る半導体装置２００の構成例（その１～その４）においては、単一の半導体チップ４０を搭載する例を示したが、搭載する半導体チップ４０の数はこれに限定されず、必要に応じて、２以上の半導体チップ４０を搭載しても良い。
　（パワーモジュールの構成例）
　実施の形態に係るパワーモジュール３００の構成例（その１）は、図２７（ａ）に例示するように、複数の半導体装置２００を備えるパワーモジュール３００である。より具体的には、セラミックス基板８０と、セラミックス基板８０上に配置された少なくとも１つの半導体チップ４０（４０1、４０2、４０3、…、４０n）と、半導体チップ４０（４０1、４０2、４０3、…、４０n）およびセラミックス基板８０上に配置され、半導体チップ４０（４０1、４０2、４０3、…、４０n）を覆うように形成される第１の樹脂層１４（例えば汎用樹脂）と、第１の樹脂層１４上に配置され、第１の樹脂層１４の熱膨張率（ＣＴＥ）よりも小さい熱膨張率（ＣＴＥ）を有するとともに、第１の樹脂層１４の弾性率よりも大きい弾性率を有する第２の樹脂層１５（例えば多フィラー樹脂）とを備え、第２の樹脂層１５は、第１の樹脂層１４の少なくとも上面を覆うように形成される半導体装置２００を複数個（図２７（ａ）の例ではｎ個）備える。各半導体装置２００は、図示しないケース等に一体的に収容される。
　図２７（ａ）に示すパワーモジュール３００の例では、単一の半導体チップ４０を備える半導体装置２００と、３つの半導体チップ４０1、４０2、４０3を備える半導体装置２００と、ｎ個の半導体チップ４０1、４０2、４０3、…、４０nを備える半導体装置２００とが備えられる。ただし、各半導体装置２００が搭載する半導体チップ４０の数は、図２７（ａ）の例に限定されず、それぞれの半導体装置２００が、それぞれ必要に応じた数の半導体チップ４０を搭載しても良い。
　実施の形態に係るパワーモジュール３００の構成例（その２）では、図２７（ｂ）に例示するように、図２７（ａ）の構成例（その１）に比べて、各半導体装置２００の第１の樹脂層１４の厚みを薄く形成している。図２７（ｂ）の例では、第１の樹脂層１４の厚みは、半導体チップ４０の高さよりも低く設定されている。また、第１の樹脂層１４の厚みを薄くした分、第２の樹脂層１５の厚みを増加させて、二重モールド構造全体の厚みを、図２７（ａ）の構成例（その１）のものと同程度に形成している。
　尚、図２７（ｂ）に示すパワーモジュール３００の例では、第１の樹脂層１４の厚みおよび第２の樹脂層１５の厚みをそれぞれ一律にしているが、必要に応じて、半導体装置２００毎に厚みを変更しても良い。
　実施の形態に係るパワーモジュール３００の構成例（その３）では、図２７（ｃ）に例示するように、各半導体装置２００の第１の樹脂層１４と第２の樹脂層１５との間に第３の樹脂層１７ａを挿入している。第３の樹脂層１７ａの熱膨張率は、第１の樹脂層１４の熱膨張率よりも小さく、且つ第２の樹脂層１５の熱膨張率よりも大きい。また、第３の樹脂層１７ａの弾性率は、第１の樹脂層１４の弾性率よりも大きく、且つ第２の樹脂層１５の弾性率よりも小さい。
　尚、図２７（ｃ）に示すパワーモジュール３００の例では、第１の樹脂層１４の厚み、第２の樹脂層１５の厚み、第３の樹脂層１７ａの厚みをそれぞれ一律にしているが、必要に応じて、半導体装置２００毎に厚みを変更しても良い。また、各層の熱膨張率や弾性率も、必要に応じて、半導体装置２００毎に変更しても良い。また、第３の樹脂層１７ａを含まない半導体装置２００がパワーモジュール３００内に備えられても良い。
　実施の形態に係るパワーモジュール３００の構成例（その４）では、図２７（ｄ）に例示するように、各半導体装置２００の第１の樹脂層１４と第２の樹脂層１５との間に第４の樹脂層１７ｂを挿入している。第４の樹脂層１７ｂは、比較的高い熱膨張率を有する樹脂（例えば第１の樹脂層１４に用いられる樹脂）と比較的低い熱膨張率を有する樹脂（例えば第２の樹脂層１５に用いられる樹脂）とが混合された樹脂を含有する。第４の樹脂層１７ｂの熱膨張率は、第１の樹脂層１４の熱膨張率よりも小さく、且つ第２の樹脂層１５の熱膨張率よりも大きい。また、第４の樹脂層１７ｂの弾性率は、第１の樹脂層１４の弾性率よりも大きく、且つ第２の樹脂層１５の弾性率よりも小さい。
　尚、図２７（ｄ）に示すパワーモジュール３００の例では、第１の樹脂層１４の厚み、第２の樹脂層１５の厚み、第４の樹脂層１７ｂの厚みをそれぞれ一律にしているが、必要に応じて、半導体装置２００毎に厚みを変更しても良い。また、各層の熱膨張率や弾性率も、必要に応じて、半導体装置２００毎に変更しても良い。また、第４の樹脂層１７ｂを含まない半導体装置２００がパワーモジュール３００内に備えられても良い。
　（冷却器を備えるパワーモジュールの構成例）
　冷却器１００を備えた実施の形態に係るパワーモジュール３００の構成例（その１）は、図２８に例示するように、半導体装置２００と、冷却器接着層１６を介して半導体装置２００の下面に接着された冷却器１００とを備える。図２８に例示する冷却器１００は、１つ以上の空洞部１１５を備える水冷式の冷却手段である。また、半導体装置２００の構成は、図２６（ａ）に示した半導体装置２００の構成例（その１）と同様であるので、詳細な説明は省く。
　尚、実施の形態に係るパワーモジュール３００の構成例（その１）においては、図２６（ｂ）～（ｄ）に示した半導体装置２００と同様の構成を有する半導体装置２００を備えても良い。
　冷却器１００を備えた実施の形態に係るパワーモジュール３００の構成例（その２）は、図２９に例示するように、複数の半導体装置２００と、冷却器接着層１６を介して複数の半導体装置２００の下面に接着された冷却器１００とを備える。図２９に例示する冷却器１００は、図２８に示した冷却器１００と同様であり、複数の半導体装置２００の構成は、図２７（ａ）に示したパワーモジュール３００の構成例（その１）に備えられる複数の半導体装置２００と同様であるので、詳細な説明は省く。
　尚、パワーモジュール３００の構成例（その２）においても、図２７（ｂ）～（ｄ）に示した各パワーモジュール３００が備える複数の半導体装置２００と同様の構成を有する半導体装置２００群を備えても良い。
　冷却器１００を備えた実施の形態に係るパワーモジュール３００の構成例（その３）は、図３０に例示するように、半導体装置２００と、冷却器接着層１６を介して半導体装置２００の下面に接着された冷却器１０５とを備える。図３０に例示する冷却器１０５は、１つ以上の冷却フィンを備える空冷式の冷却手段である。また、半導体装置２００の構成は、図２６（ａ）に示した半導体装置２００の構成例（その１）と同様であるので、詳細な説明は省く。
　尚、パワーモジュール３００の構成例（その３）においても、図２６（ｂ）～（ｄ）に示した半導体装置２００と同様の構成を有する半導体装置２００を備えても良い。
　冷却器１００を備えた実施の形態に係るパワーモジュール３００の構成例（その４）は、図３１に例示するように、複数の半導体装置２００と、冷却器接着層１６を介して複数の半導体装置２００の下面に接着された冷却器１０５とを備える。図３１に例示する冷却器１０５は、図３０に示した冷却器１０５と同様であり、複数の半導体装置２００の構成は、図２７（ａ）に示したパワーモジュール３００の構成例（その１）に備えられる複数の半導体装置２００と同様である。
　尚、パワーモジュール３００の構成例（その４）においても、図２７（ｂ）～（ｄ）に示した各パワーモジュール３００が備える複数の半導体装置２００と同様の構成を有する半導体装置２００群を備えていても良い。
　（半導体装置および半導体チップの詳細構成例）
　実施の形態に係る半導体装置２００であって、ツーインワンモジュール（2 in 1 Module：ハーフブリッジ内蔵モジュール）において、第２樹脂層１５を形成前の模式的平面パターン構成は図３２に示すように表され、第２樹脂層１５を形成後の模式的鳥瞰構成は図３４に示すように表される。また、実施の形態に係る半導体装置であって、半導体デバイス（チップ）としてＳｉＣ　ＭＩＳＦＥＴを適用した図３２に対応したツーインワンモジュール（ハーフブリッジ内蔵モジュール）の回路構成は、図３３に示すように表される。
　実施の形態に係る半導体装置２００は、２個のＭＩＳＦＥＴＱ１・Ｑ４が１つのモジュールに内蔵されたハーフブリッジ内蔵モジュールの構成を備える。
　図３２においては、ＭＩＳＦＥＴＱ１・Ｑ４は、それぞれ４チップ並列に配置されている例が示されている。
　実施の形態に係る半導体装置２００は、図３４に示すように、第２樹脂層１５に被覆されたセラミックス基板８の第１の辺に配置された正側電力端子Ｐおよび負側電力端子Ｎと、第１の辺に隣接する第２の辺に配置されたゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１と、第１の辺に対向する第３の辺に配置された出力端子Ｏと、第２の辺に対向する第４の辺に配置されたゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４とを備える。ここで、図３２に示すように、ゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１は、ＭＩＳＦＥＴＱ１のゲート用信号配線パターンＧＬ１・ソース用信号配線パターンＳＬ１に接続され、ゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４は、ＭＩＳＦＥＴＱ４のゲート用信号配線パターンＧＬ４・ソース用信号配線パターンＳＬ４に接続される。
　図３２に示すように、ＭＩＳＦＥＴＱ１・Ｑ４から信号基板２４1・２４4上に配置されたゲート用信号配線パターンＧＬ１・ＧＬ４およびソースセンス用信号配線パターンＳＬ１・ＳＬ４に向けてゲート用ワイヤＧＷ１・ＧＷ４およびソースセンス用ワイヤＳＳＷ１・ＳＳＷ４が接続される。また、ゲート用信号配線パターンＧＬ１・ＧＬ４およびソースセンス用信号配線パターンＳＬ１・ＳＬ４には、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびソースセンス端子ＳＳＴ１・ＳＳＴ４が半田付けなどによって接続される。
　図３２に示すように、信号基板２４1・２４4は、セラミックス基板８上に、半田付けなどによって接続される。
　また、実施の形態に係る半導体装置２００であって、ハーフブリッジ内蔵モジュールにおいて、上面板電極２２1・２２4を形成後で第２樹脂層１５を形成前の模式的鳥瞰構成は、図３５に示すように表される。４チップ並列に配置されたＭＩＳＦＥＴＱ１・Ｑ４のソースＳ１・Ｓ４は、上面板電極２２1・２２4によって共通に接続される。尚、図３５においては、ゲート用ワイヤＧＷ１・ＧＷ４およびソースセンス用ワイヤＳＳＷ１・ＳＳＷ４は図示を省略している。
　また、図３２～図３５においては、図示は省略されているが、ＭＩＳＦＥＴＱ１・Ｑ４のＤ１・Ｓ１間およびＤ４・Ｓ４間に逆並列にダイオードが接続されていても良い。
　図３２～図３５に示された例では、４チップ並列に配置されたＭＩＳＦＥＴＱ１・Ｑ４のソースＳ１・Ｓ４は、上面板電極２２1・２２4によって共通に接続されているが、上面板電極２２1・２２4の代わりにソース同士がワイヤで導通されていても良い。
　正側電力端子Ｐ・負側電力端子Ｎ、外部取り出し用のゲート端子ＧＴ１・ＧＴ４およびソースセンス端子ＳＳＴ１・ＳＳＴ４は、例えば、Ｃｕで形成可能である。
　信号基板２４1・２４4は、セラミックス基板で形成可能である。セラミックス基板は、例えば、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＮ、ＡｌＳｉＣ、若しくは少なくとも表面が絶縁性のＳｉＣなどで形成されていても良い。
　主配線導体（電極パターン）３２1・３２4・２２nは、例えば、Ｃｕ、Ａｌなどで形成可能である。
　ＭＩＳＦＥＴＱ１・Ｑ４のソースＳ１・Ｓ４と上面板電極２２１・２２4を接続する柱状電極２５1・２５4および上面板電極２２１・２２4部分は、例えば、Ｃｕ、ＣｕＭｏなどで形成されていても良い。ＣＴＥの値が同等である同じ大きさの材料を比較すると、発生応力は、ヤング率の値が大きい材料の方が大きくなる。このため、ヤング率×ＣＴＥの数値が、より小さい材料を選定することによって、発生応力の値の小さな部材を達成することができる。ＣｕＭｏは、このような利点を有している。また、ＣｕＭｏは、Ｃｕには劣るが、電気抵抗率も相対的に低い。また、上面板電極２２１・２２4間の表面に沿った離隔距離は、沿面距離と呼ばれる。沿面距離の値は、例えば、約２ｍｍである。
　ゲート用ワイヤＧＷ１・ＧＷ４およびソースセンス用ワイヤＳＳＷ１・ＳＳＷ４は、例えば、Ａｌ、ＡｌＣｕなどで形成可能である。
　ＭＩＳＦＥＴＱ１・Ｑ４としては、ＳｉＣ　ＤＩＭＩＳＦＥＴ、ＳｉＣ　ＴＭＩＳＦＥＴなどのＳｉＣ系パワーデバイス、或いはＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ: High Electron Mobility Transistor）などのＧａＮ系パワーデバイスを適用可能である。また、場合によっては、Ｓｉ系ＭＩＳＦＥＴやＩＧＢＴなどのパワーデバイスも適用可能である。
　実施の形態に係る半導体装置２００においては、４チップ構成のＭＩＳＦＥＴＱ１は、主配線導体（電極パターン）３２1上に半田層などを介して配置された第１器部材１０1内の主配線導体（電極パターン）３２1上にチップ下接合層２を介して配置されている。さらに、第１器部材１０1内には、第１樹脂層１４1が充填され、４チップ構成のＭＩＳＦＥＴＱ１を樹脂封止している。同様に、４チップ構成のＭＩＳＦＥＴＱ４は、主配線導体（電極パターン）３２4上に半田層などを介して配置された第２器部材１０4内の主配線導体（電極パターン）３２4上にチップ下接合層２を介して配置されている。さらに、第２器部材１０4内には、第１樹脂層１４4が充填され、４チップ構成のＭＩＳＦＥＴＱ４を樹脂封止している。第１樹脂層１４1と第１樹脂層１４4は同一材料で形成される。尚、器部材１０1・１０4は、図３２および図３５に示す例では複数のＭＩＳＦＥＴＱ１・Ｑ４を内包しているが、複数のＭＩＳＦＥＴＱ１・Ｑ４をそれぞれ内包するように配置しても良い。
　実施の形態に係る半導体装置２００の主要部は、セラミックス基板８と、セラミックス基板８上に配置された半導体デバイスＱ１・Ｑ４と、セラミックス基板８上に配置され、半導体デバイスＱ１・Ｑ４を囲む器部材１０1・１０4と、器部材１０1・１０4の内側に配置され、半導体デバイスＱ１・Ｑ４を封止する第１樹脂層１４1・１４4と、器部材１０1・１０4の外側および第１樹脂層１４1・１４4上に配置され、第１樹脂層１４1・１４4およびセラミックス基板８を封止する第２樹脂層１５とを備える。
　（半導体装置の具体例）
　実施の形態に係る半導体装置２０であって、ワンインワンモジュールのＳｉＣ　ＭＩＳＦＥＴの模式的回路表現は、図３６（ａ）に示すように表され、ワンインワンモジュールのＩＧＢＴの模式的回路表現は、図３６（ｂ）に示すように表される。
　図３６（ａ）には、ＭＩＳＦＥＴＱに逆並列接続されるダイオードＤＩが示されている。ＭＩＳＦＥＴＱの主電極は、ドレイン端子ＤＴおよびソース端子ＳＴで表される。同様に、図３６（ｂ）には、ＩＧＢＴＱに逆並列接続されるダイオードＤＩが示されている。ＩＧＢＴＱの主電極は、コレクタ端子ＣＴおよびエミッタ端子ＥＴで表される。
また、実施の形態に係る半導体装置２０であって、ワンインワンモジュールのＳｉＣ　ＭＩＳＦＥＴの詳細回路表現は、図３７に示すように表される。
　実施の形態に係る半導体装置２０は、例えば、ワンインワンモジュールの構成を備える。すなわち、１個のＭＩＳＦＥＴＱが１つのモジュールに内蔵されている。一例として５チップ（ＭＩＳＦＥＴ×５）搭載可能であり、それぞれのＭＩＳＦＥＴＱは、５個まで並列接続可能である。尚、５チップの内、一部をダイオードＤＩ用として搭載することも可能である。
　さらに詳細には、図３７に示すように、ＭＩＳＦＥＴＱに並列にセンス用ＭＩＳＦＥＴＱｓが接続される。センス用ＭＩＳＦＥＴＱｓは、ＭＩＳＦＥＴＱと同一チップ内に、微細トランジスタとして形成されている。図３７において、ＳＳは、ソースセンス端子、ＣＳは、電流センス端子であり、Ｇは、ゲート信号端子である。尚、実施の形態においても半導体デバイスＱには、センス用ＭＩＳＦＥＴＱｓが同一チップ内に、微細トランジスタとして形成されている。
　また、実施の形態に係る半導体装置２０Ｔであって、ツーインワンモジュールのＳｉＣ　ＭＩＳＦＥＴの模式的回路表現は、図３８（ａ）に示すように表される。
　図３８（ａ）に示すように、２個のＭＩＳＦＥＴＱ１・Ｑ４と、ＭＩＳＦＥＴＱ１・Ｑ４に逆並列接続されるダイオードＤ１・Ｄ４が１つのモジュールに内蔵されている。Ｇ１は、ＭＩＳＦＥＴＱ１のゲート信号端子であり、Ｓ１は、ＭＩＳＦＥＴＱ１のソース端子である。Ｇ４は、ＭＩＳＦＥＴＱ４のゲート信号端子であり、Ｓ４は、ＭＩＳＦＥＴＱ４のソース端子である。Ｐは、正側電源入力端子であり、Ｎは、負側電源入力端子であり、Ｏは、出力端子である。
　また、実施の形態に係る半導体装置２０Ｔであって、ツーインワンモジュールのＩＧＢＴの模式的回路表現は、図３８（ｂ）に示すように表される。図３８（ｂ）に示すように、２個のＩＧＢＴＱ１・Ｑ４と、ＩＧＢＴＱ１・Ｑ４に逆並列接続されるダイオードＤ１・Ｄ４が１つのモジュールに内蔵されている。Ｇ１は、ＩＧＢＴＱ１のゲート信号端子であり、Ｅ１は、ＩＧＢＴＱ１のエミッタ端子である。Ｇ４は、ＩＧＢＴＱ４のゲート信号端子であり、Ｅ４は、ＩＧＢＴＱ４のエミッタ端子である。Ｐは、正側電源入力端子であり、Ｎは、負側電源入力端子であり、Ｏは、出力端子である。
　（半導体デバイスの構成例）
　実施の形態に適用可能な半導体デバイスの例であって、ＳｉＣ　ＭＩＳＦＥＴの模式的断面構造は、図３９（ａ）に示すように表され、ＩＧＢＴの模式的断面構造は、図３９（ｂ）に示すように表される。
　実施の形態に適用可能な半導体デバイス１１０（Ｑ）の例として、ＳｉＣ　ＭＩＳＦＥＴの模式的断面構造は、図３９（ａ）に示すように、ｎ-高抵抗層からなる半導体基板１２６と、半導体基板１２６の表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたソース領域１３０と、ｐボディ領域１２８間の半導体基板１２６の表面上に配置されたゲート絶縁膜１３２と、ゲート絶縁膜１３２上に配置されたゲート電極１３８と、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４と、半導体基板１２６の表面と反対側の裏面に配置されたｎ+ドレイン領域１２４と、ｎ+ドレイン領域１２４に接続されたドレイン電極１３６とを備える。
　図３９（ａ）では、半導体デバイス１１０は、プレーナゲート型ｎチャネル縦型ＳｉＣ　ＭＩＳＦＥＴで構成されているが、後述する図４３に示すように、ｎチャネル縦型ＳｉＣ　ＴＭＩＳＦＥＴなどで構成されていても良い。
　また、実施の形態に適用可能な半導体デバイス１１０（Ｑ）には、ＳｉＣ　ＭＩＳＦＥＴの代わりに、ＧａＮ系ＦＥＴなどを採用することもできる。
　実施の形態に適用可能な半導体デバイス１１０には、ＳｉＣ系、ＧａＮ系のいずれかのパワーデバイスを採用可能である。
　さらには、実施の形態に適用可能な半導体デバイス１１０には、バンドギャップエネルギーが、例えば、１．１ｅＶ～８ｅＶの半導体を用いることができる。
　同様に、実施の形態に適用可能な半導体デバイス１１０Ａ（Ｑ）の例として、ＩＧＢＴは、図３９（ｂ）に示すように、ｎ-高抵抗層からなる半導体基板１２６と、半導体基板１２６の表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたエミッタ領域１３０Ｅと、ｐボディ領域１２８間の半導体基板１２６の表面上に配置されたゲート絶縁膜１３２と、ゲート絶縁膜１３２上に配置されたゲート電極１３８と、エミッタ領域１３０Ｅおよびｐボディ領域１２８に接続されたエミッタ電極１３４Ｅと、半導体基板１２６の表面と反対側の裏面に配置されたｐ+コレクタ領域１２４Ｐと、ｐ+コレクタ領域１２４Ｐに接続されたコレクタ電極１３６Ｃとを備える。
　図３９（ｂ）では、半導体デバイス１１０Ａは、プレーナゲート型のｎチャネル縦型ＩＧＢＴで構成されているが、トレンチゲート型ｎチャネル縦型ＩＧＢＴなどで構成されていても良い。
　実施の形態に適用可能な半導体デバイス１１０の例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ　ＭＩＳＦＥＴの模式的断面構造は、図４０に示すように表される。ゲートパッド電極ＧＰは、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続され、ソースパッド電極ＳＰは、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４に接続される。
　また、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰは、図４０に示すように、半導体デバイス１１０の表面を覆うパッシベーション用の層間絶縁膜１４４上に配置される。尚、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰの下方の半導体基板１２６内には、図３９（ａ）或いは、図４０の中央部と同様に、微細構造のトランジスタ構造が形成されていても良い。
　さらに、図４０に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜１４４上にソースパッド電極ＳＰが延在して配置されていても良い。
　実施の形態に適用する半導体デバイス１１０Ａの例であって、エミッタパッド電極ＥＰ、ゲートパッド電極ＧＰを含むＩＧＢＴの模式的断面構造は、図４１に示すように表される。ゲートパッド電極ＧＰは、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続され、エミッタパッド電極ＥＰは、エミッタ領域１３０Ｅおよびｐボディ領域１２８に接続されたエミッタ電極１３４Ｅに接続される。
　また、ゲートパッド電極ＧＰおよびエミッタパッド電極ＥＰは、図４１に示すように、半導体デバイス１１０Ａの表面を覆うパッシベーション用の層間絶縁膜１４４上に配置される。尚、ゲートパッド電極ＧＰおよびエミッタパッド電極ＥＰの下方の半導体基板１２６内には、図３９（ｂ）或いは、図４１の中央部と同様に、微細構造のＩＧＢＴ構造が形成されていても良い。
　さらに、図４１に示すように、中央部のＩＧＢＴ構造においても、パッシベーション用の層間絶縁膜１４４上にエミッタパッド電極ＥＰが延在して配置されていても良い。
　―ＳｉＣ　ＤＩＭＩＳＦＥＴ―
　実施の形態に適用可能な半導体デバイス１１０の例であって、ＳｉＣ　ＤＩＭＩＳＦＥＴの模式的断面構造は、図４２に示すように表される。
　実施の形態に適用可能なＳｉＣ　ＤＩＭＩＳＦＥＴは、図４２に示すように、ｎ-高抵抗層からなる半導体基板１２６と、半導体基板１２６の表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ソース領域１３０と、ｐボディ領域１２８間の半導体基板１２６の表面上に配置されたゲート絶縁膜１３２と、ゲート絶縁膜１３２上に配置されたゲート電極１３８と、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４と、半導体基板１２６の表面と反対側の裏面に配置されたｎ+ドレイン領域１２４と、ｎ+ドレイン領域１２４に接続されたドレイン電極１３６とを備える。
　図４２では、半導体デバイス１１０は、ｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ソース領域１３０が、ダブルイオン注入（ＤＩ）で形成され、ソースパッド電極ＳＰは、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４に接続される。ゲートパッド電極ＧＰ（図示省略）は、ゲート絶縁膜１３２上に配置されたゲート電極１３８に接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰ（図示省略）は、図４２に示すように、半導体デバイス１１０の表面を覆うパッシベーション用の層間絶縁膜１４４上に配置される。
　ＳｉＣ　ＤＩＭＩＳＦＥＴは、図４２に示すように、ｐボディ領域１２８に挟まれたｎ-高抵抗層からなる半導体基板１２６内に、破線で示されるような空乏層が形成されるため、接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗ＲJFETが形成される。また、ｐボディ領域１２８／半導体基板１２６間には、図４２に示すように、ボディダイオードＢＤが形成される。
　―ＳｉＣ　ＴＭＩＳＦＥＴ―
　実施の形態に適用可能な半導体デバイス１１０の例であって、ＳｉＣ　ＴＭＩＳＦＥＴの模式的断面構造は、図４３に示すように表される。
　実施の形態に適用可能なＳｉＣ　ＴＭＩＳＦＥＴは、図４３に示すように、ｎ層からなる半導体基板１２６Ｎと、半導体基板１２６Ｎの表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ソース領域１３０と、ｐボディ領域１２８を貫通し、半導体基板１２６Ｎまで形成されたトレンチの内にゲート絶縁層１３２および層間絶縁膜１４４Ｕ・１４４Ｂを介して形成されたトレンチゲート電極１３８ＴＧと、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４と、半導体基板１２６Ｎの表面と反対側の裏面に配置されたｎ+ドレイン領域１２４と、ｎ+ドレイン領域１２４に接続されたドレイン電極１３６とを備える。
　図４３では、半導体デバイス１１０は、ｐボディ領域１２８を貫通し、半導体基板１２６Ｎまで形成されたトレンチ内にゲート絶縁層１３２および層間絶縁膜１４４Ｕ・１４４Ｂを介して形成されたトレンチゲート電極１３８ＴＧが形成され、ソースパッド電極ＳＰは、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４に接続される。ゲートパッド電極ＧＰ（図示省略）は、ゲート絶縁膜１３２上に配置されたトレンチゲート電極１３８ＴＧに接続される。また、ソースパッド電極ＳＰおよびゲートパッド電極ＧＰ（図示省略）は、図４３に示すように、半導体デバイス１１０の表面を覆うパッシベーション用の層間絶縁膜１４４Ｕ上に配置される。
　ＳｉＣ　ＴＭＩＳＦＥＴでは、ＳｉＣ　ＤＩＭＩＳＦＥＴのような接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗ＲJFETは形成されない。また、ｐボディ領域１２８／半導体基板１２６Ｎ間には、ボディダイオードＢＤが形成される。
　実施の形態に係る半導体装置を用いて構成した３相交流インバータ１４０の模式的回路構成において、半導体デバイスとしてＳｉＣ　ＭＩＳＦＥＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成例は、図４４（ａ）に示すように表される。同様に、実施の形態に係る半導体装置を用いて構成した３相交流インバータ１４０Ａの模式的回路構成において、半導体デバイスとしてＩＧＢＴを適用し、電源端子ＰＬ、接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成例は、図４４（ｂ）に示すように表される。
　実施の形態に係る半導体装置を電源Ｅと接続する際、接続ラインの有するインダクタンスＬによって、ＳｉＣ　ＭＩＳＦＥＴやＩＧＢＴのスイッチング速度が速いため、大きなサージ電圧Ｌｄｉ／ｄｔを生ずる。例えば、電流変化ｄｉ＝３００Ａ、スイッチングに伴う時間変化ｄｔ＝１００ｎｓｅｃとすると、ｄｉ／ｄｔ＝３×１０9(Ａ／ｓ)となる。インダクタンスＬの値により、サージ電圧Ｌｄｉ／ｄｔの値は変化するが、電源Ｖにこのサージ電圧Ｌｄｉ／ｄｔが重畳される。電源端子ＰＬと接地端子ＮＬ間に接続されるスナバコンデンサＣによって、このサージ電圧Ｌｄｉ／ｄｔを吸収することができる。
　（半導体装置を適用した応用例）
　次に、図４５を参照して、半導体デバイスとしてＳｉＣ　ＭＩＳＦＥＴを適用した実施の形態に係る半導体装置２０Ｔを用いて構成した３相交流インバータ１４０について説明する。
　図４５に示すように、３相交流インバータ１４０は、ゲートドライブ部１５０と、ゲートドライブ部１５０に接続された半導体装置部１５２と、３相交流モータ部１５４とを備える。半導体装置部１５２は、３相交流モータ部１５４のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。ここで、ゲートドライブ部１５０は、ＳｉＣ　ＭＩＳＦＥＴＱ１・Ｑ４、ＳｉＣ　ＭＩＳＦＥＴＱ２・Ｑ５、およびＳｉＣ　ＭＩＳＦＥＴＱ３・Ｑ６に接続されている。
　半導体装置部１５２は、蓄電池（Ｅ）１４６が接続されたコンバータ１４８のプラス端子（＋）とマイナス端子（－）間に接続され、インバータ構成のＳｉＣ　ＭＩＳＦＥＴＱ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６を備える。また、ＳｉＣ　ＭＩＳＦＥＴＱ１～Ｑ６のソース・ドレイン間には、フリーホイールダイオードＤ１～Ｄ６がそれぞれ逆並列に接続されている。
　次に、図４６を参照して、半導体デバイスとしてＩＧＢＴを適用した実施の形態に係る半導体装置２０Ｔを用いて構成した３相交流インバータ１４０Ａについて説明する。
　図４６に示すように、３相交流インバータ１４０Ａは、ゲートドライブ部１５０Ａと、ゲートドライブ部１５０Ａに接続された半導体装置部１５２Ａと、３相交流モータ部１５４Ａとを備える。半導体装置部１５２Ａは、３相交流モータ部１５４ＡのＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。ここで、ゲートドライブ部１５０Ａは、ＩＧＢＴＱ１・Ｑ４、ＩＧＢＴＱ２・Ｑ５、およびＩＧＢＴＱ３・Ｑ６に接続されている。
　半導体装置部１５２Ａは、蓄電池（Ｅ）１４６Ａが接続されたコンバータ１４８Ａのプラス端子（＋）とマイナス端子（－）間に接続され、インバータ構成のＩＧＢＴＱ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６を備える。さらに、ＩＧＢＴＱ１～Ｑ６のエミッタ・コレクタ間には、フリーホイールダイオードＤ１～Ｄ６がそれぞれ逆並列に接続されている。
　本実施の形態に係る半導体装置或いはパワーモジュールは、ワンインワン、ツーインワン、フォーインワン、シックスインワン若しくはセブンインワン型のいずれにも形成可能である。
　尚、本実施の形態に係る半導体装置或いはパワーモジュールにおいて、１次モールドの後、シールド板をかぶせ、更に２次モールドを行う構造を適用しても良い。このような構成により、電磁ノイズを低減することができる。
　以上説明したように、本実施形態によれば、半導体装置の反りを低減することで、熱抵抗を低減して電流密度を向上し、チップ数を削減して、低コスト化、小型化可能な半導体装置、パワーモジュール、およびその製造方法を提供することができる。
　［その他の実施の形態］
　上記のように、実施の形態について記載したが、この開示の一部をなす論述および図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
　このように、ここでは記載していない様々な実施の形態などを含む。
　本実施の形態の半導体装置およびパワーモジュールは、ＩＧＢＴモジュール、ダイオードモジュール、ＭＯＳモジュール（Ｓｉ、ＳｉＣ、ＧａＮ）等の半導体モジュール作製技術に利用することができ、ＨＥＶ／ＥＶ向けのインバータ、産業機器向けのインバータ、コンバータなど幅広い応用分野に適用可能である。
１１０、１１０Ａ、Ｑ、Ｑ１～Ｑ６、４０、４０1、４０2、４０3、４０n…半導体デバイス（半導体チップ）（ＭＩＳＦＥＴ、ＩＧＢＴ）
２、４２1、４２2、４２3…チップ下接合層
３、５、７、９、１８ｂ、１８ｃ…銅箔（金属フレーム）
８、８０…セラミックス基板
１０、１０1、１０4…器部材
１３…フィラー
１４、１４1、１４4…第１樹脂層（第１の樹脂層、汎用樹脂）
１５…第２樹脂層（第２の樹脂層、多フィラー樹脂）
１６…冷却器接着層
１７ａ…第３の樹脂層
１７ｂ…第４の樹脂層
２０、２０Ｔ、２００…半導体装置
２２1、２２4…上面板電極
２４1、２４4…信号基板
２５1、２５4…柱状電極
３２、３２1、３２4、３２n…主配線導体（電極パターン）
８０Ｄ…銅基板
８１…密着面積
１００、１０５…冷却器
１１５…空洞部
３００…パワーモジュール
３１０…入れ子
３５０…金型
ａ…幅
Ａ…断面積
ＣＴＥ、ＣＴＥ１、ＣＴＥ２…熱膨張率
ＣＴＦ１、ＣＴＦ２…収縮率
Ｅ…ヤング率
Ｌ…長さ
Ｉ…断面二次モーメント
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ１１、Ｍ１２、Ｍ１３…反り量の実測値
ＭＡ…測定エリア
Ｓ１、Ｓ２、Ｓ３…ポイント
ｔ、ｔ０…樹脂厚（厚み）
ＴＲ１、ＴＲ２…熱抵抗
Ｗ１、Ｗ２…反り量

Claims (23)

  1. 　基板と、
    　前記基板上に配置された少なくとも１つの半導体チップと、
    　前記半導体チップおよび前記基板上に配置され、前記半導体チップを覆うように形成される第１の樹脂層と、
    　前記第１の樹脂層上に配置され、前記第１の樹脂層の熱膨張率よりも小さい熱膨張率を有するとともに、前記第１の樹脂層の弾性率よりも大きい弾性率を有する第２の樹脂層と
    　を備え、前記第２の樹脂層は、前記第１の樹脂層の少なくとも上面を覆うように形成されることを特徴とする半導体装置。
  2. 　前記第１の樹脂層および前記第２の樹脂層は、ハードレジンであることを特徴とする請求項１に記載の半導体装置。
  3. 　前記基板は、銅基板または表面に銅箔を有するセラミックス基板であることを特徴とする請求項１に記載の半導体装置。
  4. 　前記第１の樹脂層の熱膨張率と前記第２の樹脂層の熱膨張率は、ぞれぞれ、前記基板の熱膨張率よりも大きいことを特徴とする請求項１に記載の半導体装置。
  5. 　前記第１の樹脂層の厚みは、前記半導体チップの高さよりも低くなるように形成されることを特徴とする請求項１に記載の半導体装置。
  6. 　前記第１の樹脂層と前記第２の樹脂層との間に挿入される第３の樹脂層をさらに備え、
    　前記第３の樹脂層の熱膨張率は、前記第１の樹脂層の前記熱膨張率よりも小さく、且つ前記第２の樹脂層の前記熱膨張率よりも大きく、
    　前記第３の樹脂層の弾性率は、前記第１の樹脂層の前記弾性率よりも大きく、且つ前記第２の樹脂層の前記弾性率よりも小さいことを特徴とする請求項１に記載の半導体装置。
  7. 　前記第１の樹脂層と前記第２の樹脂層との間に挿入される第４の樹脂層をさらに備え、
    　前記第４の樹脂層は、前記第１の樹脂層に用いられる樹脂と前記第２の樹脂層に用いられる樹脂とが混合された樹脂を含有し、
    　前記第４の樹脂層の熱膨張率は、前記第１の樹脂層の前記熱膨張率よりも小さく、且つ前記第２の樹脂層の前記熱膨張率よりも大きく、
    　前記第４の樹脂層の弾性率は、前記第１の樹脂層の前記弾性率よりも大きく、且つ前記第２の樹脂層の前記弾性率よりも小さいことを特徴とする請求項１に記載の半導体装置。
  8. 　前記第１の樹脂層と前記第２の樹脂層に含有されるフィラーは、それぞれ５０容量パーセント濃度（ｖｏｌ％）以上であることを特徴とする請求項１～７のいずれか１項に記載の半導体装置。
  9. 　前記第１の樹脂層の厚さは、前記第２の樹脂層の厚さよりも薄いことを特徴とする請求項１～８のいずれか１項に記載の半導体装置。
  10. 　基板と、
    　前記基板上に配置された少なくとも１つの半導体チップと、
    　前記半導体チップおよび前記基板上に配置され、前記半導体チップを覆うように形成される第１の樹脂層と、
    　前記第１の樹脂層上に配置され、前記第１の樹脂層の熱膨張率よりも小さい熱膨張率を有するとともに、前記第１の樹脂層の弾性率よりも大きい弾性率を有する第２の樹脂層とを備え、前記第２の樹脂層は、前記第１の樹脂層の少なくとも上面を覆うように形成される半導体装置
    　を複数個備えることを特徴とするパワーモジュール。
  11. 　基板と、前記基板上に配置された少なくとも１つの半導体チップと、前記半導体チップおよび前記基板上に配置され、前記半導体チップを覆うように形成される第１の樹脂層と、前記第１の樹脂層上に配置され、前記第１の樹脂層の熱膨張率よりも小さい熱膨張率を有するとともに、前記第１の樹脂層の弾性率よりも大きい弾性率を有する第２の樹脂層とを備え、前記第２の樹脂層は、前記第１の樹脂層の少なくとも上面を覆うように形成される半導体装置と、
    　冷却器接着層を介して前記半導体装置の下面に接着された冷却器と
    　を備えることを特徴とするパワーモジュール。
  12. 　基板と、前記基板上に配置された少なくとも１つの半導体チップと、前記半導体チップおよび前記基板上に配置され、前記半導体チップを覆うように形成される第１の樹脂層と、前記第１の樹脂層上に配置され、前記第１の樹脂層の熱膨張率よりも小さい熱膨張率を有するとともに、前記第１の樹脂層の弾性率よりも大きい弾性率を有する第２の樹脂層とを備え、前記第２の樹脂層は、前記第１の樹脂層の少なくとも上面を覆うように形成される複数個の半導体装置と、
    　冷却器接着層を介して前記複数の半導体装置の下面に接着された冷却器と
    　を備えることを特徴とするパワーモジュール。
  13. 　前記第１の樹脂層および前記第２の樹脂層は、ハードレジンであることを特徴とする請求項１０～１２のいずれか１項に記載のパワーモジュール。
  14. 　前記基板は、銅基板または表面に銅箔を有するセラミックス基板であることを特徴とする請求項１０～１２のいずれか１項に記載のパワーモジュール。
  15. 　前記第１の樹脂層の熱膨張率と前記第２の樹脂層の熱膨張率は、ぞれぞれ、前記基板の熱膨張率よりも大きいことを特徴とする請求項１０～１２のいずれか１項に記載のパワーモジュール。
  16. 　前記第１の樹脂層の厚みは、前記半導体チップの高さよりも低くなるように形成されることを特徴とする請求項１０～１２のいずれか１項に記載のパワーモジュール。
  17. 　前記第１の樹脂層と前記第２の樹脂層との間に挿入される第３の樹脂層をさらに備え、
    　前記第３の樹脂層の熱膨張率は、前記第１の樹脂層の前記熱膨張率よりも小さく、且つ前記第２の樹脂層の前記熱膨張率よりも大きく、
    　前記第３の樹脂層の弾性率は、前記第１の樹脂層の前記弾性率よりも大きく、且つ前記第２の樹脂層の前記弾性率よりも小さいことを特徴とする請求項１０～１２のいずれか１項に記載のパワーモジュール。
  18. 　前記第１の樹脂層と前記第２の樹脂層との間に挿入される第４の樹脂層をさらに備え、
    　前記第４の樹脂層は、前記第１の樹脂層に用いられる樹脂と前記第２の樹脂層に用いられる樹脂とが混合された樹脂を含有し、
    　前記第４の樹脂層の熱膨張率は、前記第１の樹脂層の前記熱膨張率よりも小さく、且つ前記第２の樹脂層の前記熱膨張率よりも大きく、
    　前記第４の樹脂層の弾性率は、前記第１の樹脂層の前記弾性率よりも大きく、且つ前記第２の樹脂層の前記弾性率よりも小さいことを特徴とする請求項１０～１２のいずれか１項に記載のパワーモジュール。
  19. 　前記第１の樹脂層と前記第２の樹脂層に含有されるフィラーは、それぞれ５０容量パーセント濃度（ｖｏｌ％）以上であることを特徴とする請求項１０～１２のいずれか１項のいずれか１項に記載のパワーモジュール。
  20. 　前記冷却器は、水冷式または空冷式の冷却器であることを特徴とする請求項１１または１２に記載のパワーモジュール。
  21. 　前記第１の樹脂層の厚さは、前記第２の樹脂層の厚さよりも薄いことを特徴とする請求項１０～１２のいずれか１項に記載のパワーモジュール。
  22. 　金型内に半導体チップが表面に搭載された基板を設置するステップと、
    　前記金型内に入れ子を挿入するステップと、
    　前記入れ子を挿入した状態の前記金型に対して第１の樹脂を投入して、前記基板の表面を覆うように第１の樹脂層を形成するステップと、
    　前記金型から前記入れ子を取り除くステップと、
    　前記入れ子が取り除かれた状態の前記金型に対して第２の樹脂を投入して、前記第１の樹脂層の少なくとも上面を覆うように前記第１の樹脂層上に第２の樹脂層を形成するステップと、
    　前記金型を取り外すステップと
    　を有し、
    　第２の樹脂層は、前記第１の樹脂層の熱膨張率よりも小さい熱膨張率を有するとともに、前記第１の樹脂層の弾性率よりも大きい弾性率を有することを特徴とする半導体装置の製造方法。
  23. 　金型内にパワー回路が表面に搭載された基板を設置するステップと、
    　前記金型内に入れ子を挿入するステップと、
    　前記入れ子を挿入した状態の前記金型に対して第１の樹脂を投入して、前記基板の表面を覆うように第１の樹脂層を形成するステップと、
    　前記金型から前記入れ子を取り除くステップと、
    　前記入れ子が取り除かれた状態の前記金型に対して第２の樹脂を投入して、前記第１の樹脂層の少なくとも上面を覆うように前記第１の樹脂層上に第２の樹脂層を形成するステップと、
    　前記金型を取り外すステップと、
    　前記基板の下面に冷却器接着層を介して冷却器を接着させるステップと
    　を有し、
    　第２の樹脂層は、前記第１の樹脂層の熱膨張率よりも小さい熱膨張率を有するとともに、前記第１の樹脂層の弾性率よりも大きい弾性率を有することを特徴とするパワーモジュールの製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI671877B (zh) * 2018-04-24 2019-09-11 財團法人工業技術研究院 半導體封裝結構
WO2022019089A1 (ja) * 2020-07-21 2022-01-27 住友ベークライト株式会社 パワーモジュール
EP4057335A1 (en) 2021-03-10 2022-09-14 Hitachi Energy Switzerland AG Semiconductor package and manufacturing method

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10551132B2 (en) * 2017-11-28 2020-02-04 International Business Machines Corporation Heat removal element with thermal expansion coefficient mismatch
JP7025948B2 (ja) * 2018-02-13 2022-02-25 ローム株式会社 半導体装置および半導体装置の製造方法
US11791283B2 (en) * 2021-04-14 2023-10-17 Nxp Usa, Inc. Semiconductor device packaging warpage control

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08162573A (ja) * 1994-12-08 1996-06-21 Nitto Denko Corp 半導体装置
JP2012164697A (ja) * 2011-02-03 2012-08-30 Mitsubishi Electric Corp 電力用パワーモジュール及び電力用半導体装置
JP2014007366A (ja) * 2012-05-28 2014-01-16 Toyota Industries Corp 半導体装置及び半導体装置の製造方法
WO2014112167A1 (ja) * 2013-01-16 2014-07-24 株式会社村田製作所 モジュールおよびその製造方法
JP2014183302A (ja) * 2013-03-21 2014-09-29 Mitsubishi Electric Corp 半導体モジュール及びその製造方法
JP2015115382A (ja) * 2013-12-10 2015-06-22 三菱電機株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08162573A (ja) * 1994-12-08 1996-06-21 Nitto Denko Corp 半導体装置
JP2012164697A (ja) * 2011-02-03 2012-08-30 Mitsubishi Electric Corp 電力用パワーモジュール及び電力用半導体装置
JP2014007366A (ja) * 2012-05-28 2014-01-16 Toyota Industries Corp 半導体装置及び半導体装置の製造方法
WO2014112167A1 (ja) * 2013-01-16 2014-07-24 株式会社村田製作所 モジュールおよびその製造方法
JP2014183302A (ja) * 2013-03-21 2014-09-29 Mitsubishi Electric Corp 半導体モジュール及びその製造方法
JP2015115382A (ja) * 2013-12-10 2015-06-22 三菱電機株式会社 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI671877B (zh) * 2018-04-24 2019-09-11 財團法人工業技術研究院 半導體封裝結構
WO2022019089A1 (ja) * 2020-07-21 2022-01-27 住友ベークライト株式会社 パワーモジュール
EP4057335A1 (en) 2021-03-10 2022-09-14 Hitachi Energy Switzerland AG Semiconductor package and manufacturing method

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