JP2015115382A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2015115382A
JP2015115382A JP2013254682A JP2013254682A JP2015115382A JP 2015115382 A JP2015115382 A JP 2015115382A JP 2013254682 A JP2013254682 A JP 2013254682A JP 2013254682 A JP2013254682 A JP 2013254682A JP 2015115382 A JP2015115382 A JP 2015115382A
Authority
JP
Japan
Prior art keywords
semiconductor element
semiconductor device
covering
semiconductor
sealing body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013254682A
Other languages
English (en)
Other versions
JP6041795B2 (ja
Inventor
穂隆 六分一
Hotaka Rokubuichi
穂隆 六分一
山本　圭
Kei Yamamoto
圭 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2013254682A priority Critical patent/JP6041795B2/ja
Publication of JP2015115382A publication Critical patent/JP2015115382A/ja
Application granted granted Critical
Publication of JP6041795B2 publication Critical patent/JP6041795B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】モールド型の半導体装置において、高温に対応する信頼性の高い半導体装置の提供。
【解決手段】主面５ａに電極が形成され、ヒートスプレッダ６の回路面６ｆに裏面が接合された半導体素子５と、電極に接合されたリードフレーム３と、半導体素子５を取り囲むように、回路面６ｆを覆う被覆体２と、リードフレームの主面５ａの電極に接合された部分と半導体素子５および被覆体２を包むように封止する封止体１と、を備え、被覆体２は、封止体１よりも弾性率が低い材料で形成され、かつ、回路面６ｆの延在方向において、半導体素子５から間隔をあけるとともに、回路面６ｆからの高さ方向において、半導体素子５の主面５ａの高さ以上で、封止体１の表面１ｆに達しない高さになるように形成されている。
【選択図】図１

Description

本発明は、電力用半導体素子を含む回路部材を樹脂で封止した半導体装置に関するものである。
電力用半導体素子を用いた半導体装置は、半導体素子をエポキシ樹脂などの熱硬化性樹脂で封止したモールド型と、ゲル状樹脂で封止したゲル封止型が使用されている。特にモールド型の半導体装置は小型で信頼性に優れており、取り扱いが容易であることから、空調機器の制御などに広く用いられている。また、近年は、モーター制御を行う自動車の動力制御などにも使用されている。
一方、半導体装置では、小型化・大容量化を目的として放熱性を向上させるために熱伝導性に優れた金属やセラミックスを基板として用い、半導体素子で発熱した熱を拡散する手法を取り入れている。例えば、高熱伝導なセラミックスの絶縁基板をはんだで接合した構造や（例えば、特許文献１参照。）、銅製のヒートスプレッダ上に半導体素子がはんだ等により接合されているモールド型半導体装置がある（例えば、特許文献２参照。）。
特開２００７−１８４３１５号公報（段落００１４〜００１８、図１） 特開平１−２８０３３６号公報（第４頁左下欄〜第５頁左上欄、第１図）
しかしながら、このような半導体装置あっては、放熱性を向上させるために、より大きく厚い基板を用いる必要がある。基板の面積が大きくなるほど、封止樹脂と基板の線膨張係数の差によって発生する熱応力の影響が大きくなる。
一方、従来のシリコン（Ｓｉ）製半導体素子に比べて、低損失、高耐圧、高温動作が可能な化合物半導体素子として、例えば炭化ケイ素（ＳｉＣ）製半導体素子の半導体装置への適用が進められている。ＳｉＣ製半導体素子は、Ｓｉ製半導体素子と比較して弾性率が高いことや、これまで以上のより厳しい温度環境下で動作することが想定されており、半導体素子にかかる応力が増大する傾向にある。モールド型の半導体装置においては、半導体素子と封止体との界面にかかる応力はこれまで以上に高くなり、その結果、半導体素子と封止体との界面で剥離が生じたり、半導体素子端部付近の封止体にクラックが生じたりすることがあり、半導体装置の絶縁信頼性低下を招くことがあった。
この発明は、上記のような問題点を解決するためになされたものであり、高温に対応する信頼性の高い半導体装置を得ることを目的とする。
本発明にかかる半導体装置は、回路基板と、主面に電極が形成され、前記回路基板の回路面に裏面が接合された半導体素子と、前記電極に接合された配線部材と、前記半導体素子を取り囲むように、前記回路面を覆う被覆体と、前記配線部材の前記電極に接合された部分と前記半導体素子および前記被覆体を包むように封止する封止体と、を備え、前記被覆体は、前記封止体よりも弾性率が低い材料で形成され、かつ、前記回路面の延在方向において、前記半導体素子から間隔をあけるとともに、前記回路面からの高さ方向において、前記半導体素子の主面の高さ以上で、前記封止体の表面に達しない高さになるように形成されていることを特徴とする。
この発明によれば、半導体素子を取り囲むように回路面に配置した被覆体によって、半導体素子と封止体との界面に発生する熱応力が低減され、半導体素子端部付近で発生する剥離やクラックが防止でき、絶縁信頼性の高い半導体装置を得ることができる。
本発明の実施の形態１にかかる半導体装置の構成を説明するための断面模式図である。 本発明の実施の形態１にかかる半導体装置の半導体素子周辺部分の構成を説明するための、封止体を除いた状態での部分平面図と部分断面図である。 本発明の実施の形態１にかかる半導体装置を構成する被覆体の配置を説明するための部分断面図である。 本発明の実施の形態１にかかる半導体装置を構成する被覆体の配置を説明するための平面模式図である。 本発明の実施の形態１の変形例にかかる半導体装置の構成を説明するための部分平面図である。 本発明の実施の形態２にかかる半導体装置の構成を説明するための断面模式図である。 本発明の実施の形態３にかかる半導体装置の構成を説明するための断面模式図である。
実施の形態１．
図１〜図４は、本発明の実施の形態１にかかる半導体装置について説明するためのもので、図１は半導体装置の断面模式図である。図２は半導体装置から封止体や配線部材を除いた状態での半導体素子周辺部分の構成を説明するための図で、上段が部分平面図、下段が部分断面図である。図３は半導体装置を構成する被覆体の配置を説明するための部分断面図、図４は被覆体の配置を説明するための平面模式図である。また、図５（ａ）と（ｂ）は、本発明の実施の形態１の変形例として、それぞれ複数の半導体素子が隣接して配置されたときの被覆体の配置を説明するための部分平面図である。なお、図２の上段と図５は断面図ではないが、便宜上、被覆体の設置領域をハッチングで示している。以下、詳細に説明する。
本発明の実施の形態１にかかる半導体装置１００は、図１に示すように、熱伝導性に優れ、発熱を拡散することを目的とした金属製の伝熱板（ヒートスプレッダ６）の一方の面（回路面６ｆ）に、電力を制御するための半導体素子５が、はんだや銀接合材のような接合材４等によって搭載（接合）されている。そして、半導体素子５の主面５ａに形成された電極には、ダイレクトリード接合によってリードフレーム３が接合され、配線されている。また、半導体素子５の裏面電極と接合されたヒートスプレッダ６の回路面６ｆにもリードフレーム３が接合され、半導体素子５の主電力用の両極が外部に対して接続可能な状態になっている。なお、ヒートスプレッダ６は、半導体素子５の発熱に対して熱抵抗を低減することを目的としており、ヒートスプレッダ６を備える必要がない場合は、リードフレーム３のパターン上に半導体素子５が直接搭載されていてもよい。また、配線部材としては、上述したリードフレーム３に限ることなく、図示しないボンディングワイヤ等を用いてもよい。
半導体素子５は、電力（パワー）を制御するための素子であり、パワー半導体素子あるいは電力用半導体素子とも称される。具体的には、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等のスイッチング素子、あるいは還流ダイオードのような整流素子が用いられる。半導体素子５には、本実施の形態１および以降の実施の形態においては、炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体を用いている。ワイドバンドギャップ半導体を構成する材料（半導体材料）としては、例えば、炭化珪素（ＳｉＣ）、窒化ガリウム系材料またはダイヤモンドがある。ワイドバンドギャップ半導体を用いた場合、許容電流密度が高く、電力損失も低いため、半導体素子を用いた装置の小型化が可能となる。また、ワイドバンドギャップ半導体のみでなく、Ｓｉ半導体が混載されていてもよい。
ヒートスプレッダ６のリードフレーム３や半導体素子５が搭載されている回路面６ｆの反対側の面には、絶縁層７と金属箔８が設けられている。絶縁層７には絶縁シートを用いることができる。絶縁シートは、エポキシ樹脂に熱伝導性に優れるシリカ、アルミナ、窒化ホウ素、窒化アルミニウム等の無機粉末が少なくとも１種以上充填されており、これらの無機粉末は単独でも複数の組合せでもよい。また金属箔８は後述する封止体１に封止されることなく、外部に露出しており、放熱性を確保するだけでなく、絶縁層７が外部からの接触により傷がつかないための保護層としての役目も果たしている。この目的を満たすものであれば、銅やアルミなどの金属箔でも、厚めの銅板でも構わない。
そして、リードフレーム３の一部、および少なくとも半導体素子５の主面５ａを含む回路面６ｆ側の部材（回路部材）を包むように、金属箔８の側部から回路部材全体を封止するようにトランスファモールドにより封止体１が形成されている。これにより、一般的にモジュールと呼ばれる半導体装置が完成する。
封止体１は、エポキシ樹脂に熱膨張係数の小さい溶融シリカ等の無機粉末や熱伝導性が優れるアルミナなどが充填されている。エポキシ樹脂は、パワー半導体装置の放熱性や動作時の発熱量、動作温度にもよるが、一般的なオルトクレゾールノボラック型やジシクロペンタジエン型など特に限定されることはない。例えばＳｉＣなどを用いた半導体素子５の動作温度の高温化により、ナフタレン型や多官能型を用いた、より耐熱性の高い樹脂を用いることもできる。
また、温度サイクルなどの信頼性試験で発生する熱応力を想定した場合、熱膨張係数の違いにより、温度差が生じた場合には接触面でのひずみの違いが生じ、応力が発生する。ワイドバンドギャップ半導体を用いた場合、Ｓｉ半導体に比べて弾性率が高くなることや、より厳しい環境下での動作を想定するため、封止体１の熱膨張係数は、ワイドバンドギャップ半導体の線膨張係数になるべく近い方が望ましい。本実施の形態の場合、後述する被覆体２を設けることで、封止体１と半導体素子５との界面での熱応力が緩和されているため、従来よりも大きな線膨張係数の樹脂を適用することができる。そのため、封止体１はヒートスプレッダ６と半導体素子５の熱膨張係数の間の範囲の樹脂を適用することが望ましい。
そして、本実施の形態１にかかる半導体装置１００の特徴として、半導体素子５を取り囲むように、回路面６ｆを覆う被覆体２を配置している。被覆体２は、図２に示すように、半導体素子５、および半導体素子５をヒートスプレッダ６に接合するための接合材４に対して接しておらず、ヒートスプレッダ６の端部までを覆うように配置されている。なお、ヒートスプレッダ６上に電極またはワイヤがある場合、これらを避けて被覆体２を配置しても良い。
被覆体２に使用される材料は、封止体１を構成する材料よりも弾性率が低い材料であって、例えば、エポキシ樹脂、シリコーンゲル、シリコーンゴム、メラミン樹脂、フェノール樹脂、ポリアミド、ポリイミド、ポリブチレンテレフタレート、ポリエーテルエーテルケトン、ポリエーテルイミド、ポリエーテルサルホン、ポリフェニレンサルファイドが挙げられる。これらの材料の中にシリカ、アルミナ、窒化ホウ素、窒化アルミニウム等の無機粉末の充填材が含まれていても良い。
そして、図３および図４に示すように、半導体素子５と被覆体２とは、回路面６ｆに平行な方向において、半導体素子５の側面５ｓから一定範囲の間隔Ｄをあけるとともに、一定範囲の厚みｔ２を有するように設定している。間隔Ｄは、半導体素子５の側面５ｓと被覆体２の半導体素子５を囲む開口の内側面２ｓとの間隔であり、半導体素子５および接合材４に接することがないよう、０よりも大きく、かつ、半導体素子５の一辺の長さをＬとした場合、０．２Ｌ以内に設定している。つまり、図４に示すように、内側面２ｓが側面５ｓおよび接合材４から離れる最低限の距離のラインＰｉから、側面５ｓから０．２Ｌ分離れたラインＰｘで囲まれる範囲に入るように設定している。一方、外側については、ヒートスプレッダ６の端部までを覆うように設定している。なお、間隔Ｄの範囲を式で表現すると、「０＜Ｄ≦０．２Ｌ」となり、これは、封止体１のうち、半導体素子５の側面５ｓに接する部分の厚みが０よりも大きく、かつ、０．２Ｌ以下になることを示している。
例えば、Ｄ＞０．２Ｌになるように、半導体素子５に対して間隔を過剰にあけ、内側面２ｓがＰｘより外側になるように被覆体２を配置した場合、半導体素子５の角部（例えば、主面５ａと側面５ｓとの角）にかかる熱応力を十分に緩和することができないことがある。また、内側面２ｓがＰｉよりも内側になるように被覆体２を配置し、被覆体２が半導体素子５あるいは接合材４に接していたり、覆っていたりすると、封止体１による半導体素子５や接合材４を強固に固めて拘束する効果が弱まり、半導体素子５と回路面６ｆ間の接合の信頼性の低下に繋がる。
この設定は、図５に示すように、複数の半導体素子５が近距離で配置されている場合にも同様である。つまり、半導体素子５の側面５ｓどうしの間隔が０．２Ｌよりも大きな場合は、間隔Ｄが０．２Ｌ以下になるように、開口を分割する。一方、半導体素子５の側面５ｓどうしの間隔が、０．２Ｌ以下の場合、被覆体２がいずれかの半導体素子５あるいは接合材４に接することがないのであれば、分割してもよい。しかし、開口を分割すると工程が増加する場合が多く、基本的には、一つの開口内に配置する。
被覆体２の厚みｔ２は、半導体素子５の厚さよりも厚く、ヒートスプレッダ６の回路面６ｆから封止体１の表面１ｆまでの距離、つまり封止体１が回路面６ｆを直接覆っていた場合の本来の厚みｔ１の３／４以下になるように設定している。なお、ｔ２の下限値は、厳密には、接合材４を含めた実装高さ、つまり、ヒートスプレッダ６の回路面６ｆから半導体素子５の主面５ａまでの高さである。厚み２の下限値は、被覆体２の回路面６ｆからの高さが、半導体素子５の主面の高さよりも低くなり、被覆体２が反りを吸収しきれず、十分に応力緩和の効果を発揮しないことのないよう設定したものである。一方、上限値については、厚さｔ２が封止体１の本来の厚みｔ１の３／４を超えると、その部分の封止体１の厚みが薄く（本来の厚みｔ１の１／４未満）なることで、モジュールの強度が低下し、封止体１に割れが発生することを防止するために設定したものである。
これにより、封止体１よりも弾性が低い被覆体２が、モジュール全体の反りを吸収し、封止体１と半導体素子５の界面に発生する熱応力を低減させ、封止体１の剥離やクラックの発生を防止することができる。また、被覆体２は半導体素子５と接合材４に接していないことから、半導体素子５に接合されたはんだやアルミワイヤなどの接合材４は、封止体１により強固に封止されており、温度サイクル試験やパワーサイクル試験における信頼性を高く保つことができる。
つぎに、本実施の形態１にかかる半導体装置１００の効果を検証するため、被覆体２の物性や間隔Ｄ、厚さｔ２等をパラメータとして温度サイクル試験による信頼性試験を行った。
温度サイクル試験は、半導体装置１００を温度制御可能な恒温槽に入れ、恒温槽内の温度を−６０℃と１８０℃との間を繰り返し往復させて実施させた。信頼性の判定基準は、温度サイクル試験が１０００サイクル経過後に剥離無きこととした。剥離有無の判断は、超音波映像装置（日立エンジニアリング・アンド・サービス製ＦｉｎｅＳＡＴ）で観察して実施した。以下、試験に用いた本実施の形態１にかかる半導体装置１００の試験サンプル（実施例）、および比較対象の半導体装置の試験サンプル（比較例）の構成、および試験結果について説明する。
＜共通条件＞
各試験サンプルには、半導体素子５を回路面６ｆに接合し、他方の面に絶縁層７と金属箔８を設けたヒートスプレッダ６にリードフレーム３を接合し、全体を封止体１で封止したモールド型半導体装置を用いた。半導体素子５は、１０ｍｍ×１０ｍｍ×０．３ｍｍのＳｉＣ製半導体素子とし、ヒートスプレッダ６は２０ｍｍ×４０ｍｍ×３．０ｍｍとした。ヒートスプレッダ６とリードフレーム３や金属箔８は放熱性を考えて銅とした。ヒートスプレッダ６上にはＭＯＳＦＥＴとＳＢＤ（Schottky Barrier Diode：ショットキーバリアダイオード）の２種の半導体素子５を搭載した。絶縁層７にはエポキシ製の絶縁シートを用いた。
封止体１は、ガラス転移点（Ｔｇ）が約１９０℃のエポキシ樹脂にシリカを８２重量％充填し、熱膨張係数αが１２ｐｐｍ／Ｋ、弾性率Ｅが１２ＧＰａとなるものを用いた。そして、各試験サンプルの作製方法は、ヒートスプレッダ６上に半導体素子５を接合後、被覆体２を設置し、リードフレーム３と絶縁層７と金属箔８と合わせてトランスファモールド成型による樹脂封止を行った。
成型は、約１８０℃で１２０秒間行い、金型取り出し後にオーブンにて１８０℃４時間のポストモールドキュア（ＰＭＣ）を実施した。ＰＭＣ後に、温度サイクル試験として、冷熱衝撃試験機（ＥＳＰＥＣ製ＴＳＤ−１００）を用いて−６０℃と１８０℃との間を繰り返し往復させて実施し、１０００サイクル後の剥離有無判断を超音波映像装置にて行った。成形性の判断基準は、成形後のモジュールの外観および内部にクラックが無いことを判断基準とした。なお、成形性の時点で不合格（×）と評価した場合は、信頼性試験は実施していない。
＜実施例１＞
被覆体２を構成する主材料として、Ｔｇが約１７０℃のエポキシ樹脂を使用した。被覆体２にはシリカの充填材の含量が５％のものを使用し、熱膨張係数αが５０ｐｐｍ／Ｋで、弾性率Ｅが２ＧＰａのものを用いた。被覆体２は、粉末状のものを予め任意の形状に圧縮成型し、半導体素子５とその接合材４に接することの無いようＤ＝０．２ｍｍとして、ｔ２＝０．８ｍｍでヒートスプレッダ６上に均一に設置して形成した。本実施例１の試験サンプルに対して各判定を行ったところ、温度サイクル性、成形性を満足しており、信頼性の高い半導体装置１００が得られた。
＜実施例２＞
本実施例２では、実施例１に対してシリカの充填材の添加量を調整し、被覆体２の物性を変化させた以外は、同様に実施した。被覆体２の物性は線膨張係数αが１３ｐｐｍ／Ｋ、弾性率Ｅが１０ＧＰａであった。本実施例２の試験サンプルに対して各判定を行ったところ、温度サイクル性、成形性を満足しており、信頼性の高い半導体装置１００が得られた。
＜実施例３＞
本実施例３では、実施例１に対して、被覆体２としてシリコーンゲルを用いた以外は同様に実施した。被覆体２の物性は線膨張係数αが６００ｐｐｍ／Ｋ、弾性率Ｅが３．０×１０−６ＧＰａであった。シリコーンゲルは、ディスペンサを用いて任意の形状に塗布し、１２０℃で１０分間ポストキュアを行った後、トランスファモールドによる樹脂封止を行った。本実施例３の試験サンプルに対して各判定を行ったところ、温度サイクル性、成形性を満足しており、信頼性の高い半導体装置１００が得られた。
＜実施例４＞
本実施例４では、実施例１に対して半導体素子５と被覆体２との間隔Ｄを変えた以外は同様に実施した。半導体素子５と被覆体２との間隔Ｄ＝２．０ｍｍとした。本実施例４の試験サンプルに対して各判定を行ったところ、温度サイクル性、成形性を満足しており、信頼性の高い半導体装置１００が得られた。
＜実施例５＞
本実施例５では、実施例１に対して被覆体２の厚さｔ２を変えた以外は同様に実施した。被覆体２の厚さｔ２＝０．４ｍｍとした。本実施例５の試験サンプルに対して各判定を行ったところ、温度サイクル性、成形性を満足しており、信頼性の高い半導体装置１００が得られた。
＜実施例６＞
本実施例６では、実施例１に対して被覆体２厚さｔ２を変えた以外は同様に実施した。被覆体２の厚さｔ２＝３．０ｍｍとした。本実施例６の試験サンプルに対して各判定を行ったところ、温度サイクル性、成形性を満足しており、信頼性の高い半導体装置１００が得られた。
＜比較例１＞
本比較例１では、実施例１に対して被覆体２を用いずに試験サンプルを作成した。本比較例１の試験サンプルに対して各判定を行ったところ、成形性は満足していたが、温度サイクル試験において半導体素子５と封止体１との界面で剥離およびクラックが生じたため、温度サイクル性の判定は×であった。
＜比較例２＞
本比較例２では、実施例１に対してシリカの充填材の添加量を調整し、被覆体２の物性を変化させた以外は同様に実施した。被覆体２の物性は線膨張係数αが１０ｐｐｍ／Ｋ、弾性率Ｅが１２ＧＰａであった。本比較例２の試験サンプルに対して各判定を行ったところ、成形性は満足していたが、温度サイクル試験において半導体素子５にかかる応力緩和の効果が小さく、半導体素子５と封止体１との界面で剥離およびクラックが生じたため、温度サイクル性の判定は×であった。
＜比較例３＞
本比較例２では、実施例１に対して、被覆体２としてポリプロピレンを用いた以外は同様に実施した。被覆体２の物性は線膨張係数αが１００ｐｐｍ／Ｋ、弾性率Ｅが１．５×１０−３ＧＰａであった。ポリプロピレンを圧縮成型により任意の形状に成型した後、ヒートスプレッダ６上に設置し、リードフレーム３や絶縁層７と金属箔８と合わせてトランスファモールドによる樹脂封止を行った。本比較例３の試験サンプルに対して各判定を行ったところ、成型直後に封止体１にクラックが生じた。ポリプロピレンは融点が約１３０℃であり、液状から固体状に相変化する際の急激な体積変化が原因でクラックが生じたと考えられる。ゆえに、成形性の判定は×であった。
＜比較例４＞
本比較例では、実施例１に対して半導体素子５と被覆体２との間隔Ｄを変えた以外は同様に実施した。被覆体２が、半導体素子５とヒートスプレッダ６を接合する接合材４の一部が覆われるようにした。つまり、内側面２ｓが図４におけるラインＰｉより内側になるようにした。本比較例４の試験サンプルに対して各判定を行ったところ、成形性は満足していたが、温度サイクル試験において半導体素子５とヒートスプレッダ６を接合する接合材４にクラックが生じたため、温度サイクル性の判定は×であった。
＜比較例５＞
本比較例では、実施例１に対して半導体素子５と被覆体との間隔Ｄを変えた以外は同様に実施した。半導体素子５と被覆体２との間隔Ｄ＝２．５ｍｍとした。つまり、間隔Ｄが０．２Ｌを超え、図４におけるラインＰｘより外側になるようにした。本比較例４の試験サンプルに対して各判定を行ったところ、成形性は満足していたが、温度サイクル試験において半導体素子５にかかる応力緩和の効果が小さく、半導体素子５と封止体１との界面に剥離が生じたため、温度サイクル性の判定は×であった。
＜比較例６＞
本比較例６では、実施例１に対して被覆体２の厚さｔ２を変えた以外は同様に実施した。被覆体２の厚さｔ２＝０．３ｍｍとした。つまり、接合材４の厚さを加味すると、被覆体２の高さが主面５ａよりも低くなるようにした。本比較例６の試験サンプルに対して各判定を行ったところ、成形性は満足していたが、温度サイクル試験において半導体素子５と封止体１との界面で剥離およびクラックが生じたため、温度サイクル性の判定は×であった。
＜比較例７＞
本比較例７では、実施例１に対して被覆体２の厚さｔ２を変えた以外は同様に実施した。被覆体２の厚さｔ２＝３．５ｍｍとした。なお、３．５ｍｍは、回路面６ｆから封止体１の表面１ｆまでの距離、つまり封止体１の本来の厚みｔ１の３／４よりも大きな値である。本比較例７の試験サンプルに対して各判定を行ったところ、成形性の判定は×であった。これは、被覆体２の高さが、封止体１の本来の厚みｔ１の３／４を越え、被覆体２上部分の封止体１の厚みが薄くなったため、樹脂強度が低下してクラックに繋がったと考えられる。
上記試験結果のうち、実施例１〜実施例６の成形性と信頼性の結果を表１に、比較例１〜比較例７の成形性と信頼性の結果を表２に示す。
Figure 2015115382
Figure 2015115382
上記実施例１から実施例６では、半導体素子５と封止体１との界面に発生する熱応力が低減され、半導体素子５の端部付近での剥離やクラックの発生が防止でき、絶縁信頼性の高い半導体装置１００が得られた。また、応力低減構造となっていることから、封止体１に求められる弾性率Ｅや線膨張係数α、樹脂強度などの要求特性値の許容幅が広がったことが示唆された。本発明の実施の形態１にかかる半導体装置１００では、封止体１より弾性率の低い被覆体２が半導体素子５およびその接合材４に接しないように囲んでいる。これにより、半導体素子５に接合されたはんだやアルミワイヤなどの接合材４は、封止体１により強固に封止されることになり、温度サイクル試験やパワーサイクル試験における応力低減と接合材の信頼性を両立することができるとわかった。
なお、上記信頼性試験は、封止体１には、表３に示すように、同じ物性値（弾性率Ｅ＝１２（単位：ＧＰａ）、線膨張係数α＝１２（単位：ｐｐｍ／Ｋ））のものを使用して行った。しかし、封止体１と被覆体２との弾性率の大小関係、および被覆体２の厚さｔ２と半導体素子５との間隔Ｄの基準を満たせば、封止体１の物性が異なっていても同様の効果を得ることができることを別途確かめている。例えば、封止体１の弾性率Ｅが１２ＧＰａより高い場合や低い場合についてである。
Figure 2015115382
そこで、なぜ、上記の条件を満たせば、応力低減と接合材の信頼性を両立することができるかについて以下のように検討した。
封止体１の材料であるトランスファモールド用の封止樹脂は、充填剤の量を変えることで、Ｅとαを変化させることが可能である。ただし、Ｅとαはトレードオフの関係になっており、Ｅ×αの値が一定になるように変化することが経験的にわかっている。そのため、弾性率Ｅを下げると線膨張係数αが上昇することになり、例えば、Ｅ＝１２ＧＰａ、α＝１２ｐｐｍ／Ｋの材料をＥ＝１０ＧＰａになるように充填剤の量を変えると、α＝１４．４ｐｐｍ／Ｋになる。
一方、半導体装置における信頼性は、半導体素子５と封止体１との界面での熱応力の影響が大きいと考えられる。熱応力σは、起動停止に伴う温度変化において、封止体１と半導体素子５との線膨張係数の差から発生するもので、式（１）で表すことができる。
Figure 2015115382
式（１）において、下付きのrが封止体１の、sが半導体素子５の物性を示す。半導体素子５がワイドバンドギャップ半導体であるＳｉＣの場合、線膨張係数αｓは３ｐｐｍ／Ｋ程度と封止体１の線膨張係数αｒよりも小さな値であるため、封止体１の線膨張係数αｒと弾性率Ｅｒが小さいほど、熱応力σは小さくなると言える。しかし、封止体１は、リードフレーム３等の金属部材をも拘束しており、線膨張係数αｒを半導体素子５の線膨張係数αｓのみに合わせることはできない。そのため、封止体１の線膨張係数αｒは、金属部材と半導体素子５の物性値の中間の狭い範囲でしか調整することができない。その結果、式（１）のカッコ内の部分において、半導体素子５の線膨張係数αｓは無視できる程度となり、熱応力σは、封止体１のＥｒとαｒの積に比例する形になる。つまり、Ｅとαの積が一定となる経験則を考慮すると、充填剤の量を変化させるだけでは、熱応力に大きな変化がないことが考えられる。実際、現在開発されている封止樹脂では、Ｅとαの積を小さくすることが限界に近くなっており、表３に示した封止体１の物性値は、熱応力σが小さくなるための限界に近い値のものを使用していることになる。
一方で、被覆体２は半導体素子５と接していないことから、線膨張係数αの影響が封止体１ほど大きくないことが応力解析で明らかになっている。そのため、被覆体２については、弾性率Ｅを小さくすることで線膨張係数αが大きくなったとしても、低弾性な（柔らかい）ために反りを吸収し、半導体素子５と封止体１との界面に生ずる熱応力を低減することが可能となる。さらに、被覆体２は、トランスファモールドによって成形されるものではないため、封止体１よりも耐熱性や電気特性など樹脂設計の幅が広く、反りを吸収する作用に特化して物性を調整することができる。
これを単純な系で数値を用いて説明すると、封止体１の物性によるαとＥの積は、Ｅ＝１２ＧＰａ、α＝１２ｐｐｍ／Ｋの場合に１４４となり、充填量を調整して、Ｅ＝１０ＧＰａ、α＝１４．４ｐｐｍ／Ｋの場合でも１４４になり、熱応力σは同様の値となる。一方、本実施の形態１のように、被覆体２を用い、被覆体２の物性を１０ＧＰａに設定すると、被覆体２の線膨張係数αは熱応力には大きく影響せず、封止体１より低弾性な被覆体２が、反りを吸収する効果が作用して応力が下がり、封止体１のみを使用した場合に比べて熱応力が小さくなる。
つまり、上述した条件を満たすように被覆体２を回路面６ｆ上に形成すれば、半導体素子５と封止体１との界面に発生する熱応力が低減され、半導体素子５の端部付近で発生する剥離やクラックが防止でき、絶縁信頼性の高い半導体装置１００が得られる。また、本実施の形態１の半導体装置１００を図示しないヒートシンクなどに取り付ける際、被覆体２が反りを吸収するため、半導体装置１００全体の反りが低減され、取り付けが容易になるという効果が得られる。それに加えて、応力低減構造となっていることから、封止体１に求められる弾性率Ｅや線膨張係数α、樹脂強度などの要求特性値の許容幅が広がり、半導体装置１００の生産性向上、低コスト化につながる。また、本構造の特徴である被覆体２は半導体素子５およびその接合材４に接していないことから、半導体素子５に接合されたはんだやアルミワイヤなどの接合材４は、封止体１により強固に封止されており、温度サイクル試験やパワーサイクル試験における信頼性を高く保つことができる。
以上のように、本発明の実施の形態１にかかる半導体装置１００によれば、回路基板（ヒートスプレッダ６）と、主面５ａに電極が形成され、回路基板（ヒートスプレッダ６）の回路面６ｆに裏面が接合された半導体素子５と、電極に接合された配線部材（リードフレーム３）と、半導体素子５を取り囲むように、回路面６ｆを覆う被覆体２と、配線部材（リードフレーム３）の主面５ａの電極に接合された部分と半導体素子５および被覆体２を包むように封止する封止体１と、を備え、被覆体２は、封止体１よりも弾性率が低い材料で形成され、かつ、回路面６ｆの延在方向において、半導体素子５から間隔Ｄをあけるとともに、回路面６ｆからの高さ方向において、半導体素子５の主面５ａの高さ以上で、封止体１の表面１ｆに達しない高さになるように形成されているように構成したので、半導体素子５と封止体１との界面に発生する熱応力が低減され、半導体素子５の端部付近で発生する剥離やクラックが防止でき、絶縁信頼性の高い半導体装置１００を得ることができる。
なおかつ、被覆体２は、半導体素子５と回路面６ｆとを接合する接合材４に接触しないように形成されているので、接合材４は封止体１でしっかりと拘束され、接合信頼性が保たれる。
被覆体２の高さｔ２が、回路面６ｆから封止体１の表面１ｆまでの高さｔ１の３／４以下になるように構成したので、モジュール（半導体装置１００）の強度が保持され、封止体１に割れが発生することもない。
半導体素子５と被覆体２との間隔Ｄが、半導体素子５の辺の長さＬの０．２倍以下になるように設定されているので、被覆体２が、半導体素子５にかかる熱応力を緩和する緩衝材としての機能を確実に発揮することができる。
また、被覆体２が、エポキシ樹脂、シリコーンゲル、シリコーンゴム、メラミン樹脂、フェノール樹脂、ポリアミド、ポリイミド、ポリブチレンテレフタレート、ポリエーテルエーテルケトン、ポリエーテルイミド、ポリエーテルサルホン、およびポリフェニレンサルファイドの少なくともいずれかを用いて形成されるので、緩衝材として機能する被覆体２を容易に形成することができる。
実施の形態２．
本実施の形態２にかかる半導体装置では、実施の形態１にかかる半導体装置に対して、ヒートスプレッダの代わりに絶縁基板を用いるようにしたものである。図６は、本発明の実施の形態２にかかる半導体装置の構成を説明するための断面模式図である。図中、実施の形態１と同様のものには同じ符号を付し、詳細な説明は省略する。
図６に示すように、本実施の形態２にかかる半導体装置１００では、実施の形態１のように熱拡散を目的としたヒートスプレッダ６の代わりに、例えばＤＢＣ（Direct Bonding Copper）のようなセラミックス基材１０ｂの両面に導電層１０ａ、１０ｃが形成された
絶縁基板１０を用いたものである。絶縁基板１０の熱伝導率が十分に高く熱抵抗が小さければ、ヒートスプレッダ６を使用しなくてもよい。そして、図６では、２つの半導体素子５が、絶縁基板１０の回路面１０ｆ側の導電層１０ａの所定位置に、はんだ等の接合材４を用いて接合されている。そして、実施の形態１と同様の条件で、２つの半導体素子５および接合材４に接することなく内側面が半導体素子５を囲むとともに、外側が導電層１０ａの端部まで覆う被覆体２を配置し、その上からトランスファモールド成型により封止体１を形成している。
また、本実施の形態２においては、リードフレーム３は、半導体素子５や導電層１０ａに直接接合されておらず、ボンディングワイヤ９を介して電気接続するようにしている。そして、例えば、ボンディングワイヤ９のうち、半導体素子５間を接続するものは、その間にある被覆体２をまたぐように配線している。
本実施の形態２においても、実施の形態１と同様の効果が得られ、信頼性の高い半導体装置１００が得られる。また、絶縁基板１０はヒートスプレッダ６のような金属基板に比べて線膨張係数αが小さいため、モジュール全体の反りが大きくなる傾向にあるが、本実施の形態では、被覆体２が反りを吸収するため、反りの抑制が可能である。
以上のように、本実施の形態２にかかる半導体装置１００によれば、回路基板が、セラミックス基材１０ｂの少なくとも一方の面に導電層１０ａが形成された絶縁基板１０であっても、実施の形態１と同様に、半導体素子５と封止体１との界面に発生する熱応力が低減され、半導体素子５の端部付近で発生する剥離やクラックが防止でき、絶縁信頼性の高い半導体装置１００を得ることができる。
実施の形態３．
上記実施の形態１あるいは２では、トランスファモールド成型のように成形金型による成形で封止体を形成し、封止体が半導体装置の筐体を兼ねるように構成していた。しかし、本実施の形態３にかかる半導体装置では、筐体となるケースを別途製造し、ケース内にポッティングにより封止体を形成するようにしたものである。図７は、本発明の実施の形態３にかかる半導体装置の構成を説明するための断面模式図である。図中、実施の形態１または２と同様のものには同じ符号を付し、詳細な説明は省略する。
図７に示すように、本実施の形態３にかかる半導体装置１００では、例えば、ポリフェニレンサルファイド（ＰＰＳ：Poly Phenylene Sulfide）を用いたケース１２を半導体装置１００の筐体に用いている。ケース１２は難燃性の樹脂であればＰＰＳ以外のものでも、フィラー強化やアロイ強化されていてもよい。ケース１２内に収めた金属製の放熱板１３の上部に、実施の形態２で説明した絶縁基板１０と半導体素子５を実装後、被覆体２を配置し、封止体１でポッティングを行い封止した。その後、１５０℃で３時間キュアを行い作製した。封止体１には、例えばエポキシ樹脂を用いることができ、シリカやアルミナなどの無機フィラーが含有していても良い。
また、本実施の形態３においては、リード端子１１は、ケース１２に固定されており、半導体素子５や導電層１０ａとの電気接続は、ボンディングワイヤ９を介して行っている。そして、実施の形態２と同様に、例えば、ボンディングワイヤ９のうち、半導体素子５間を接続するものは、その間にある被覆体２をまたぐように配線している。
本実施の形態３でも、上記実施の形態１あるいは２で説明したのと同様の条件で被覆体２を配置していれば、同様の効果が得られ、信頼性の高い半導体装置１００が得られる。
以上のように、本実施の形態３にかかる半導体装置１００によれば、半導体装置１００の外枠となるケース１２を備え、封止体１は、樹脂をケース１２の中にポッティングすることによって形成されたものであっても、上記実施の形態１あるいは２と同様に、半導体素子５と封止体１との界面に発生する熱応力が低減され、半導体素子５の端部付近で発生する剥離やクラックが防止でき、絶縁信頼性の高い半導体装置１００を得ることができる。
なお、上記実施の形態１〜３においては、半導体素子５にワイドバンドギャップ半導体材料であるＳｉＣを適用することを想定しているが、一般的に用いられているシリコンを使用してもよいことは言うまでもない。しかし、バンドギャップが大きい、いわゆるワイドギャップ半導体を形成できる炭化ケイ素や、窒化ガリウム系材料又はダイヤモンド又は酸化ガリウム系材料を用いた時の方が、高耐電圧、耐高温動作を要求されるため、本発明の効果が顕著に顕れる。つまり、本発明による効果を発揮することで、ワイドバンドギャップ半導体の特性を活かすことができるようになる。
１：封止体、 １ｆ：封止体表面、 ２：被覆体、 ２ｓ：内側面、 ３：リードフレーム（配線部材）、 ４：接合材、 ５：半導体素子、 ６：ヒートスプレッダ（回路基板）、 ６ｆ：回路面、 ７：絶縁シート（絶縁層）、 ８：金属箔、 ９：ボンディングワイヤ（配線部材）、 １０：絶縁基板（回路基板）、 １０ａ，１０ｃ：導電層、 １０ｂ：セラミックス基材（絶縁層）、 １０ｆ：回路面、 １１：リード端子、 １２：ケース、 １３：放熱板、 １００：半導体装置、
Ｄ：被覆体（の内側面）と半導体素子（の側面）との間隔、 ｔ１：回路面上の封止体の本来の厚み（回路面からの高さ）、 ｔ２：被覆体の厚み（回路面からの高さ）、 Ｌ：半導体素子の辺の長さ。

Claims (11)

  1. 回路基板と、
    主面に電極が形成され、前記回路基板の回路面に裏面が接合された半導体素子と、
    前記電極に接合された配線部材と、
    前記半導体素子を取り囲むように、前記回路面を覆う被覆体と、
    前記配線部材の前記電極に接合された部分と前記半導体素子および前記被覆体を包むように封止する封止体と、を備え、
    前記被覆体は、前記封止体よりも弾性率が低い材料で形成され、かつ、前記回路面の延在方向において、前記半導体素子から間隔をあけるとともに、前記回路面からの高さ方向において、前記半導体素子の主面の高さ以上で、前記封止体の表面に達しない高さになるように形成されていることを特徴とする半導体装置。
  2. 前記被覆体は、前記半導体素子と前記回路面とを接合する接合材に接触しないように形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記被覆体の高さが、前記回路面から前記封止体の表面までの高さの３／４以下に設定されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記半導体素子と前記被覆体との間隔が、前記半導体素子の辺の長さの０．２倍以下に設定されていることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記被覆体が、エポキシ樹脂、シリコーンゲル、シリコーンゴム、メラミン樹脂、フェノール樹脂、ポリアミド、ポリイミド、ポリブチレンテレフタレート、ポリエーテルエーテルケトン、ポリエーテルイミド、ポリエーテルサルホン、およびポリフェニレンサルファイドの少なくともいずれかを用いて形成されていることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記封止体は、トランスファモールド成型によって形成されたものであることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
  7. 当該半導体装置の外枠となるケースを備え、
    前記封止体は、樹脂を前記ケースの中にポッティングすることによって形成されたものであることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
  8. 前記回路基板は、裏面に絶縁層が形成された伝熱板であることを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
  9. 前記回路基板は、セラミックス基材の少なくとも一方の面に導電層が形成された絶縁基板であることを特徴とする請求項１から７のいずれか１項に記載の半導体装置。
  10. 前記半導体素子は、ワイドバンドギャップ半導体材料で形成されていることを特徴とする請求項１から９のいずれか１項に記載の半導体装置。
  11. 前記ワイドバンドギャップ半導体材料は、炭化ケイ素、窒化ガリウム系材料、ダイヤモンド、および酸化ガリウム系材料のうちのいずれかであることを特徴とする請求項１０に記載の半導体装置。
JP2013254682A 2013-12-10 2013-12-10 半導体装置 Expired - Fee Related JP6041795B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013254682A JP6041795B2 (ja) 2013-12-10 2013-12-10 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013254682A JP6041795B2 (ja) 2013-12-10 2013-12-10 半導体装置

Publications (2)

Publication Number Publication Date
JP2015115382A true JP2015115382A (ja) 2015-06-22
JP6041795B2 JP6041795B2 (ja) 2016-12-14

Family

ID=53528943

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013254682A Expired - Fee Related JP6041795B2 (ja) 2013-12-10 2013-12-10 半導体装置

Country Status (1)

Country Link
JP (1) JP6041795B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017041565A (ja) * 2015-08-20 2017-02-23 日産自動車株式会社 半導体装置
WO2017138402A1 (ja) * 2016-02-08 2017-08-17 ローム株式会社 半導体装置、パワーモジュール、およびその製造方法
US10559478B2 (en) 2016-12-26 2020-02-11 Shindengen Electric Manufacturing Co., Ltd. Method for manufacturing electronic device and electronic device
KR20200145091A (ko) * 2019-06-20 2020-12-30 제엠제코(주) 반도체 패키지
WO2021141130A1 (ja) * 2020-01-10 2021-07-15 株式会社Flosfia 導電性金属酸化膜、半導体素子および半導体装置
US11387210B2 (en) 2019-03-15 2022-07-12 Fuji Electric Co., Ltd. Semiconductor module and manufacturing method therefor

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091472A (ja) * 1998-09-10 2000-03-31 Toshiba Corp 半導体装置
JP2002076197A (ja) * 2000-08-24 2002-03-15 Toshiba Corp 半導体装置用基板及び半導体装置
JP2006351737A (ja) * 2005-06-15 2006-12-28 Hitachi Ltd 半導体パワーモジュール
JP2009252838A (ja) * 2008-04-02 2009-10-29 Mitsubishi Electric Corp 半導体装置
JP2010199516A (ja) * 2009-02-27 2010-09-09 Denso Corp 電子装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091472A (ja) * 1998-09-10 2000-03-31 Toshiba Corp 半導体装置
JP2002076197A (ja) * 2000-08-24 2002-03-15 Toshiba Corp 半導体装置用基板及び半導体装置
JP2006351737A (ja) * 2005-06-15 2006-12-28 Hitachi Ltd 半導体パワーモジュール
JP2009252838A (ja) * 2008-04-02 2009-10-29 Mitsubishi Electric Corp 半導体装置
JP2010199516A (ja) * 2009-02-27 2010-09-09 Denso Corp 電子装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017041565A (ja) * 2015-08-20 2017-02-23 日産自動車株式会社 半導体装置
WO2017138402A1 (ja) * 2016-02-08 2017-08-17 ローム株式会社 半導体装置、パワーモジュール、およびその製造方法
US10559478B2 (en) 2016-12-26 2020-02-11 Shindengen Electric Manufacturing Co., Ltd. Method for manufacturing electronic device and electronic device
US11387210B2 (en) 2019-03-15 2022-07-12 Fuji Electric Co., Ltd. Semiconductor module and manufacturing method therefor
KR20200145091A (ko) * 2019-06-20 2020-12-30 제엠제코(주) 반도체 패키지
KR102199360B1 (ko) 2019-06-20 2021-01-06 제엠제코(주) 반도체 패키지
WO2021141130A1 (ja) * 2020-01-10 2021-07-15 株式会社Flosfia 導電性金属酸化膜、半導体素子および半導体装置

Also Published As

Publication number Publication date
JP6041795B2 (ja) 2016-12-14

Similar Documents

Publication Publication Date Title
JP6041795B2 (ja) 半導体装置
US9171773B2 (en) Semiconductor device
US10658284B2 (en) Shaped lead terminals for packaging a semiconductor device for electric power
US8587105B2 (en) Semiconductor device
JP6057926B2 (ja) 半導体装置
US9754855B2 (en) Semiconductor module having an embedded metal heat dissipation plate
JP2012204366A (ja) 半導体装置
JP6057927B2 (ja) 半導体装置
US10163752B2 (en) Semiconductor device
JP6676079B2 (ja) 半導体装置およびその製造方法
CN104620372A (zh) 半导体装置
JP2012015222A (ja) 半導体装置
JP5665572B2 (ja) 半導体装置および半導体装置の製造方法
JP2015170785A (ja) 絶縁基板および電力用半導体装置
JP5921723B2 (ja) 半導体装置
JP6303776B2 (ja) 半導体装置
EP3958305A1 (en) Power semiconductor module arrangement and method for producing the same
JP2014053441A (ja) 半導体装置
JP2012209470A (ja) 半導体装置、半導体装置モジュール及び半導体装置の製造方法
JP2012164796A (ja) パワー半導体装置
US11626333B2 (en) Semiconductor device
US20160071777A1 (en) Semiconductor package and semiconductor device
JP2015162645A (ja) 半導体装置およびその製造方法
JP6167825B2 (ja) 半導体装置
US11581229B2 (en) Power semiconductor module with adhesive filled tapered portion

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161011

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161108

R151 Written notification of patent or utility model registration

Ref document number: 6041795

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees