JP6057927B2 - 半導体装置 - Google Patents

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Description

この発明は、電力用半導体素子を実装した半導体装置、特に大容量で高温で動作する半導体装置の実装構造に関するものである。
従来のケース型の半導体装置は、一般にシリコーンゲルにてケース内の半導体素子周辺が封止されている。一方、エポキシ封止はチップ周辺を硬い樹脂で拘束することからヒートサイクルやパワーサイクル信頼性が高い。しかし、エポキシ樹脂は硬いことから接する部材との線膨張係数差大きいと界面に発生する応力が高く、剥離やクラックという問題が発生するため、構成部材との線膨張係数を合わせるなど制約が多い。
特許文献１に記載されている半導体装置は、金属ベースにカーボンナノチューブ膜を介して半導体素子基板を接合している。半導体素子と外部端子との接続に関し、主端子および信号端子ともケース材と一体成型したインサートケースを用いている。そのインサートケース内部をエポキシ樹脂で封止する構造を採用している。
また、特許文献２に記載されているケース型の半導体装置は、半導体素子基板の絶縁基板が露出している部分を、ケース内部を封止する封止樹脂よりも小さい弾性率の樹脂により覆って、剥離やクラックが発生し難くしている。
特開２００８−２５８５４７号公報 国際公開ＷＯ２０１２／０７０２６１号
高熱伝導性が要求される金属ベースとしては、銅やアルミニウムが用いられる場合が多い。また、半導体素子基板はセラミックス基板の両面に回路パターンが設けられ、回路パターンの上面には半導体素子が搭載されている。特許文献１に記載されている半導体装置のように、インサートケース内に半導体素子基板が設置され、インサートケース内をエポキシ樹脂で封止した場合、金属ベース、半導体素子基板、半導体素子の熱膨張係数が大きく異なることにより、ヒートサイクル時にエポキシ樹脂の割れや剥離などが発生する。このエポキシ樹脂の割れや剥離は、モジュール寿命の低下をまねく課題がある。
特許文献２に記載されている半導体装置においては、半導体素子基板の絶縁基板が露出している部分を封止樹脂よりも小さい弾性率の封止樹脂で覆っているため、剥離やクラックの発生が抑制されるが、半導体装置の製造工程が増加するという問題がある。
この発明は、上記のような問題点を解決するためになされたものであり、ケース型の半導体装置において、単純な構造で剥離やクラックが抑制され、高い信頼性を得ることを目的としている。
この発明は、絶縁基板の片面に表面電極が、および前記絶縁基板の他の面に裏面電極が、それぞれ形成された半導体素子基板と、表面電極の、絶縁基板とは反対側の面に接合材を介して固着された半導体素子と、表面電極に接合された第１の主端子および半導体素子の表面電極とは反対側の面に接合された第２の主端子と、半導体素子基板の周辺部の表面電極上に設置され信号端子が一体成型された第１のケースと、第１のケースの内部を、半導体素子と半導体素子基板とを覆うように封止する第１の封止樹脂とを備えた内部モジュールが、一面に複数、それぞれの内部モジュールの裏面電極を接合して配置された放熱板と、放熱板の周辺部であって、内部モジュール側に設けられた第２のケースと、第２のケースの内部を、第１の封止樹脂と第１のケースと半導体素子基板とを覆うように封止する第２の封止樹脂と、を備えた半導体装置において、少なくとも第１のケース内部の表面電極は、絶縁基板全体を被覆し、かつ表面電極と裏面電極は、絶縁基板に対して対称に形成されており、第１の主端子および第２の主端子は第１の封止樹脂および第２の封止樹脂を貫通して第２の封止樹脂の外部に露出するとともに、第２の封止樹脂の弾性率が第１の封止樹脂の弾性率よりも小さくしたものである。
この発明によれば、第１のケース内部の表面電極は絶縁基板全体を被覆しているため、表面電極の上面に配置された第１のケース内を熱硬化性のエポキシ樹脂で封止することにより、絶縁基板とエポキシ樹脂が触れることがなく、また半導体素子周囲を硬いエポキシ樹脂で覆うことから、エポキシ樹脂の割れや剥離を防止することが可能となり、耐ヒートサイクル性や耐パワーサイクル性が高く、信頼性の高い半導体装置を得ることができる。
この発明の実施の形態１による半導体装置の構成の一部である内部モジュールを示す側面断面図である。 この発明の実施の形態１による半導体装置の構成の一部である半導体素子基板の上面図である。 この発明の実施の形態１による半導体装置の構成の一部である内部モジュールの第１の封止樹脂を取り除いた状態の上面図である。 この発明の実施の形態１による半導体装置の全体構成を示す側面断面図である。 この発明の実施の形態２による半導体装置の製造工程のうち前半の工程を示す工程図である。 この発明の実施の形態２による半導体装置の製造工程のうち図５に示した工程に続く工程を示す工程図である。 この発明の実施の形態３による半導体装置の製造工程を示す工程図である。 この発明の半導体装置の実施例によるヒートサイクル試験結果の表を示す図である。
実施の形態１．
図１は、本発明の実施の形態１による半導体装置の構成の一部である内部モジュール２０を示す側面断面図である。図１において、セラミックスなどの絶縁基板３ａの片面には、パターンを有さない単一の表面電極３ｂが形成され、他の面には、やはりパターンを有さない単一の裏面電極３ｃが形成されている。表面電極３ｂおよび裏面電極３ｃは銅などの導電性材料の薄板である。表面電極３ｂおよび裏面電極３ｃが形成された絶縁基板３ａを、ここでは半導体素子基板３と称する。半導体素子基板３の表面電極３ｂのうちの所定の位置に、半導体素子１ａ、１ｂが導電性の接合材２を用いて固定され、半導体素子１ａの一方の主電極と半導体素子１ｂの一方の主電極が電気的に接続される。ここで、半導体素子１ａは例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect-Transistor）のようなスイッチング素子である。半導体素子１ｂは例えばスイッチング素子と並列に接続される還流ダイオードである。
スイッチング素子である半導体素子１ａのゲート電極や、電流センサあるいは温度センサといったセンサ類などの信号の入出力を行う信号端子６が第１のケース４と一体成型されて設けられている。信号端子６と半導体素子１ａのゲート電極やセンサ類との信号伝送のための電気的な接続はボンディングワイヤ７により行われる。また、半導体素子１ａ、１ｂの表面電極３ｂとの接合面との反対側の面に形成された主電極（他方の主電極）は、第２の主端子５ｂとなる金属板で導電性の接合材８を用いて固定されるとともに電気的に接続される。一方、表面電極３ｂには第１の主端子５ａが電気的に接合材を用いて接続される。第１の主端子５ａと第２の主端子５ｂをまとめて主端子５と称することもある。第１の主端子５ａと第２の主端子５ｂは、これらの端子を通じて半導体装置の半導体素子１ａや１ｂが制御する電力用の電流を、半導体素子１ａや１ｂに流すための端子である。
第１のケース４は、接着剤を介して表面電極３ｂの周辺部上に固定されている。半導体素子１ａ、１ｂや配線部材であるボンディングワイヤ７や主端子５を含めて、第１のケース４の内部が第１の封止樹脂９で封止されている。ただし、配線部材のうち第１の主端子５ａおよび第２の主端子５ｂは、外部との電気的接続を行うために上部が第１の封止樹脂９から露出している。
つぎに、各部材の詳細について説明する。半導体素子１ａ、１ｂは、シリコーン（Ｓｉ）を基材とした一般的な素子でも良いが、本発明は、より高温で動作する半導体素子に適用したときに好適な構造を目指している。半導体素子１ａ、１ｂが、例えば炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）系材料、またはダイヤモンドといったシリコーンと較べてバンドギャップが広い、いわゆるワイドバンドギャップ半導体材料の半導体素子、特に炭化ケイ素を用いた半導体素子に本発明は好適である。デバイス種類としては、特に限定しないが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect-Transistor）のようなスイッチング素子、またはダイオードのような整流素子が考えられる。
例えば半導体素子１ａがＭＯＳＦＥＴの場合、半導体素子１ａの表面電極３ｂ側の面にはドレイン電極が形成されている。ドレイン電極と反対側（図１では上側）の面には、ゲート電極やソース電極が、領域を分けて形成されている。なお、ドレイン電極の表面には接合材との接合を良好とするための複合金属膜が形成されている。ソース電極の表面にも、厚さ数μｍの薄いアルミニウムなどの電極膜やチタン、モリブデン、ニッケル、金などの薄膜層が形成されている。
接合材２や接合材８としては、はんだや、例えば銀を主成分とする焼結性フィラーやろう材、錫中に銅を分散した材料といった、熱伝導性が良く導電性の接合材料が適用できる。配線部材としてのボンディングワイヤ７の材質として、アルミニウム、銅、金、銀などがあげられる。配線部材としての主端子５は、大電流が流れることから導電性のよい金属が用いられる。中でも、銅材が電気抵抗、加工性やコストの点から最適である。
また、配線部材としての信号端子６は、主端子５のように大電流が流れることはない。したがって、導電性の金属材料であればよいが、主端子５と同様に銅材を使用することが可能である。銅材を使用する場合、第１のケース４と一体成型するため、第１のケース４成型時の３００℃前後の高温下で表面状態が変化しないことが必要である。そのため、銅材等を使用する場合は、３００℃の高温下では表面の酸化が激しく、酸化するとボンディングワイヤ７との接合が困難となる問題があり、酸化防止として表面にニッケルメッキを施す必要がある。
半導体素子基板３の表面電極３ｂおよび裏面電極３ｃとも、パターンが形成されていないべた状の導電性材料である。図２に、半導体素子基板３の上面図、すなわち表面電極３ｂ側から見た図を示す。図２に示すように、表面電極３ｂにはパターンが形成されておらず、周辺部以外は絶縁基板３ａが露出していない。半導体素子基板３のコア材となる絶縁基板３ａとしては、伝熱性に優れた窒化アルミニウム、窒化ケイ素、窒化ホウ素、酸化アルミニウム（アルミナ）などのセラミックス材料を用いることができる。表面電極３ｂおよび裏面電極３ｃは、銅、アルミニウムなどの導電性材料またはそれらを主成分とする合金材料からなり、ろう材などで絶縁基板３ａに対して接合されている。そして表面電極３ｂおよび裏面電極３ｃの表面には、酸化防止や接合材料の濡れ性を考慮して、ニッケルなどのめっき被膜が形成されている場合がある。表面電極３ｂと裏面電極３ｃとを絶縁基板３ａに対して対称に形成することで、半導体素子基板３の反りを抑制することができ、半導体素子１ａおよび１ｂの接合材２を用いての実装が容易となる。
第１のケース４は信号端子６と一体成型され、第１の封止樹脂９を注入する際に樹脂漏れを防止するために設ける。第１のケース４の材料としては、少なくとも第１の封止樹脂９の硬化温度や、半導体素子１ａ、１ｂが動作する際の半導体装置の温度以上の融点を有する樹脂材であれば良い。この条件を満足する材料として、通常ケースとして良く用いられるポリｐ−フェニレンサルファイド樹脂（ＰＰＳ）やポリブチレンテレフタレート樹脂（ＰＢＴ）、ナイロン樹脂、液晶ポリマー（ＬＣＰ）などがある。
第１の封止樹脂９は、室温で液体の性状を示すエポキシ系などの熱硬化性樹脂に、溶融シリカなどのセラミックス粒子・繊維等のフィラーを混入し、硬化後の熱膨張係数や弾性率を調整した材料である。注入の際は、硬化反応が起こらない温度範囲で、加温して流動性を良くして注入することができる。第１の封止樹脂９の熱膨張係数を、半導体素子基板の熱膨張係数に近い熱膨張係数とすることで、界面に発生する応力を低減でき界面剥離や樹脂破断を防止でき、モジュールの信頼性を向上させることができる。絶縁基板３ａの熱膨張係数は、窒化アルミニウムが４．５ｐｐｍ／Ｋ、窒化ケイ素が３ｐｐｍ／Ｋ、酸化アルミニウムが７．３ｐｐｍ／Ｋであり、表面電極３ｂや裏面電極３ｃの熱膨張係数は、銅が１７ｐｐｍ／Ｋ、アルミニウムが２４ｐｐｍ／Ｋである。したがって、絶縁基板３ａと表面電極３ｂおよび裏面電極３ｃの厚み構成によるが、絶縁基板３ａに表面電極３ｂおよび裏面電極３ｃが接合された半導体素子基板３全体としての熱膨張係数は、７〜１５ｐｐｍ／Ｋとなる。したがって、第１の封止樹脂９のガラス転移温度以下の熱膨張係数も７〜１５ｐｐｍ／Ｋであることが望ましい。
図３に、内部モジュール２０のうち、第１の封止樹脂９を取り除いた上面図を示す。第１のケース４が表面電極３ｂ上に形成されているため、第１のケース４内の半導体素子基板３には、絶縁基板３ａが露出している部分が無い。従って、第１のケース４内を第１の封止樹脂９で封止したとき、第１の封止樹脂９が絶縁基板３ａと接触する部分が無い。このため、第１の封止樹脂９を、半導体素子基板３全体としての熱膨張係数に近い熱膨張係数としておくことで、ヒートサイクルによる剥離が生じ難くなる。本発明の半導体装置に対し、例えば特許文献１の半導体装置では、表面電極にパターンが形成されており、封止樹脂とセラミックスが直接接する部分が存在するため、ヒートサイクルによりこの部分に剥離が生じる恐れがあった。
また、例えば、特許文献１など従来の半導体装置では、半導体素子の大電流が流れる主電極と半導体装置外部との接続のための端子を、ケースに設け、この端子と主電極との間を表面電極のパターンを介してボンディングワイヤなどにより接続していた。一方、本発明の半導体装置の内部モジュール２０では、表面電極３ｂにパターンを形成していないため、半導体素子１ａや１ｂの大電流が流れる主電極と半導体装置外部との接続のための端子を、パターンを設けた表面電極を介さず、また第１のケース４に設けた端子とせず、表面電極３ｂから第１の封止樹脂９を貫通して直接引き出す第１の主端子５ａとして設けた。また、半導体素子１ａや１ｂのもう一方の主電極から外部に引き出すための端子も、表面電極を介さず、また第１のケース４に設けた端子とせず、第１の封止樹脂９を貫通して直接引き出す第２の主端子５ｂとして設けた。
図４は、本発明の実施の形態１による半導体装置の全体構成を示す側面断面図である。図１に示した内部モジュール２０を複数、放熱板１０の上に配置し、放熱板１０の周辺部に設けた第２のケース１２の内部を第２の封止樹脂１３で封止する構造になっている。また、第１の封止樹脂９を貫通して第１の封止樹脂９の外部に取り出された第１の主端子５ａおよび第２の主端子５ｂは、第２の封止樹脂１３も貫通して第２の封止樹脂１３の外部に露出させる構成となっている。
金属製の放熱板１０は、熱伝導性の良い金属材料、例えば銅の板材で構成されている。銅が主成分であれば良く、銅以外の金属を含有していても構わない。また、軽量で熱伝導性の高いアルミニウムまたはその合金でもよい。放熱板１０は接合材１１を介して半導体素子基板３の裏面電極３ｃと接合している。放熱板１０と裏面電極３ｃとの接合材は半導体素子１と表面電極３ｂとの接合材と同様に熱伝導性の良いはんだや、例えば銀を主成分とする焼結性フィラーやろう材を用いることもできる。さらに、熱伝導性の良い絶縁性の接着剤でも構わない。
第２のケース１２は、放熱板１０と接着剤等で固定されている。第２のケース１２は硬化前の第２の封止樹脂１３を注入する際に樹脂漏れを防止するために設けている。第２のケース１２の材料としては第１のケース４で説明した材料と同じものを用いることができる。第２の封止樹脂１３は、硬化後、第１の封止樹脂９よりも軟らかい、すなわち弾性率が小さい樹脂を用いる。したがって、第２の封止樹脂１３は、硬化前に室温で流動性を示す樹脂であれば良いが、大型のモジュール全体を封止するとともに、硬化後、発生応力が大きくならないよう、シリコーン系やウレタン系の軟らかい樹脂が良い。
以上説明したように、本発明の実施の形態１による半導体装置は、表面電極３ｂにパターンを形成せず、第１の封止樹脂９と半導体素子基板３の絶縁基板３ａが直接接する部分が無ため、第１の封止樹脂９が半導体素子基板３から剥離し難い。また、表面電極３ｂにパターンを形成していないため、表面電極３ｂに電気的に接続された第１の主端子５ａを第１の封止樹脂９および第２の封止樹脂１３を貫通して第２の封止樹脂１３の外部に露出させる構成にした。また、半導体素子１ａや１ｂの、表面電極３ｂに接合された側と反対側に形成された主電流を流すための主電極に電気的に接続された第２の主端子５ｂも第１の封止樹脂９および第２の封止樹脂１３を貫通して第２の封止樹脂１３の外部に露出させる構成にした。すなわち半導体素子１ａや１ｂに半導体装置外部から主電流を流すための主端子５を第１の封止樹脂９および第２の封止樹脂１３を貫通させて第２の封止樹脂１３の外部に露出させる構成とした。このように、主端子を従来のようにケースに設けず第２の封止樹脂１３から直接露出する構成としたので端子配置の自由度が増すというメリットがある。また、半導体素子基板３のうち、絶縁基板３ａと封止樹脂が接する部分は封止樹脂としては弾性率が小さい第２の封止樹脂１３となっているため、応力が低減され、この部分での剥離が抑制される。
実施の形態２．
実施の形態２では、本実施の形態１による半導体装置１００の製造方法について、製造方法の工程を図示する図５および図６を参照して説明する。図５のＳＴ１に示すように、半導体素子基板３は半導体素子が配置される上面に表面電極３ｂを、下面にも裏面電極３ｃをパターン無で形成している。この半導体素子基板３の表面電極３ｂに半導体素子１ａおよび半導体素子１ｂを導電性の接合材２を用いて固定する。同時もしくはその後、スイッチング素子である半導体素子１ａと還流ダイオードである半導体素子１ｂの表面に形成された主電極と接続し外部電極となる第２の主端子５ｂと、表面電極３ｂから直接外部電
極を取り出す第１の主端子５ａを形成する。
次に、ＳＴ２に示すように、信号端子６が一体成型された第1のケース４を表面電極３ｂ上に接合する。接合には接着剤等を用いる。次に、ＳＴ３に示すように、半導体素子１ａと第1のケース４内にある信号端子６との間をボンディングワイヤ７で接続する。次に、ＳＴ４に示すように、エポキシ系からなる第１の封止樹脂９を形成するための硬化前の樹脂を第１のケース４の内部に注入する。この際、室温で流動性を示す硬化前の樹脂の注入作業を良くするために、樹脂の硬化反応が進行しない範囲で加温してもよい。樹脂の注入量は、第１のケース４を超えない範囲であればよい。第１の封止樹脂９を形成するための硬化前の樹脂を注入後に、加温することで樹脂の硬化を行う。ＳＴ４で内部モジュール２０が形成された。
次に、図６に示すＳＴ５のように、ＳＴ４で形成した内部モジュール２０を複数個、放熱板１０の所定位置に、裏面電極３ｃの面と接合材１１を介して接合する。さらに、ＳＴ６に示すように、放熱板１０の外周部に第２のケース１２を接合する。接合には接着剤等を用いる。最後に、ＳＴ７に示すように、第２のケース１２の内部にシリコーン系やウレタン系からなる第１の封止樹脂９よりも軟らかい第２の各封止樹脂１３を形成する硬化前の樹脂を注入し、樹脂の硬化を行う。
以上のようにして製造した半導体装置１００の動作について説明する。半導体装置１００を駆動させると、半導体素子１ａ、１ｂをはじめとする半導体装置１００内の様々な素子に電流が流れ、その際に電気抵抗成分やスイッチングによる電力ロスが熱に変換され発熱する。半導体素子１ａ、１ｂで発生した熱は半導体素子基板３を経由して、放熱板１０を介して外部に放熱されることになるが、半導体装置１００全体の温度も上昇する。このとき半導体素子１ａ、１ｂとして、ＳｉＣのような高温動作が可能な半導体材料の半導体素子を用いると、電流が大きく、動作時の温度は３００℃にまで達する。しかし、本発明による半導体装置１００では、半導体素子１や配線部材であるボンディングワイヤ７や主端子５等の回路部材を含む半導体素子基板の回路面側をエポキシ系からなる封止樹脂９により拘束し、しかも、第1の封止樹脂９の熱膨張係数を半導体素子基板の熱膨張係数に近くなるように調整しているので、半導体素子基板や回路部材に対する熱応力の発生を抑えることができる。
半導体素子基板３の沿面の絶縁性の確保は、軟らかい第２の封止樹脂１３で行う。もし、エポキシ系の封止樹脂で覆った場合、半導体素子基板と銅やアルミニウムからなる放熱板１０とは熱膨張係数が異なることから、発生応力をエポキシ系の封止樹脂吸収できなく、剥離や樹脂クラックなどの問題を引き起こす。そこで、軟らかい第２の封止樹脂１３で応力低減を図る。
したがって、放熱特性に優れ、ヒートサイクル信頼性の高い半導体装置を得ることが可能となる。
実施の形態３．
本実施の形態３では、実施の形態２とは別の半導体装置の製造方法について、製造方法の工程を図示する図７を参照して説明する。ＳＴ１からＳＴ３までの工程は図５に示す実施の形態２と同様である。ＳＴ３の後、図７に示すＳＴ１１のように、第１の封止樹脂９による封止をしていない内部モジュール２１を複数個、放熱板１０に配置し、接合材１１により接合した後、ＳＴ１２に示すように、各内部モジュール２１の第１のケース４の内部を第１の封止樹脂９により封止する。ＳＴ１２の工程の後は、図６に示したＳＴ６およびＳＴ７の工程を実施する。このように、本実施の形態３は、実施の形態２におけるエポキシ系の第１の封止樹脂９の封止工程を、半導体素子基板を放熱板１０に接合した後に実
施するものである。接合材１１にて放熱板１０に半導体素子基板を接合する工程で、接合材２または接合材８として、半田材のように加熱すると再溶融する可能性がある。半田が再溶融すると体積膨張が大きく、高温下でエポキシ系の第１の封止樹脂９の強度低下もあって、樹脂割れが発生する。
本実施の形態３によれば、接合材１１にて放熱板１０に半導体素子基板を接合する工程で、接合材２または接合材８が再溶融しても周囲が第１の封止樹脂９で覆われていないために樹脂割れの問題が解決される。
実施例．
図４の構造の半導体装置を実施の形態３で説明した製造工程により作製し、ヒートサイクル信頼性試験に投入した。まず、半導体装置１００の具体的な構成について説明する。
窒化ケイ素からなる絶縁基板３ａ（４０ｍｍ×２０ｍｍ、厚み０．３２ｍｍ）表面に０．５ｍｍ厚の銅製の表面電極３ｂおよび裏面電極３ｃを形成して半導体素子基板３とする。半導体素子１ａとして、１５ｍｍ×１５ｍｍ、厚み０．２５ｍｍのＩＧＢＴチップと、半導体素子１ｂとして、１５ｍｍ×１０ｍｍ、厚み０．２５ｍｍのダイオードチップ各１個を、半田接合材２を用いて、半導体素子基板３に接合する。銅製（ニッケルメッキなし）の主端子５ａおよび５ｂも半田接合材を用いて接合する。
銅にニッケルメッキを施した信号端子６を一体成型したＰＰＳ製の第１のケース４をシリコーン系の接着剤を用いて半導体素子基板３の表面電極３ｂ上に接合する。０．１５ｍｍ径のアルミニウムからなるボンディングワイヤ７で電気配線を行い、内部モジュール２１を作製する。
その後、２個の上記内部モジュール２１を放熱板１０の所定位置に半田接合材１１を用いて接合する。室温で液状である硬化前のエポキシ系の第１の封止樹脂９を第１のケース４内に注入した後、第１の封止樹脂９の硬化を行う。
ＰＰＳからなる第２のケース１２を放熱板１０の周囲にシリコーン系接着剤を用いて固定し、シリコーン系の硬化前の第２の封止樹脂１３を注入する。シリコーン系の第２の封止樹脂１３は硬化後にゲル状の性状を示す。
さらに、実施の形態２および実施の形態３には記載していないが、第２のケース１２にＰＰＳ製の蓋を固定し、蓋から外部に露出している主端子５を曲げ加工して半導体装置１００を完成させる。
この半導体装置１００を−４０℃から１２５℃（各３０分間保持）のヒートサイクル信頼性試験に投入し、５００サイクル毎に取り出し、外観上の損傷、半導体素子の動作、半導体素子基板の絶縁試験（２．５ｋＶ、１分間印加）を実施して問題ないかを確認した。
第１の封止樹脂は、ヒートサイクル信頼性を確保する上で、半導体素子や半導体素子基板に近い熱膨張係数にする必要があるために、接着性の優れたエポキシ系樹脂にフィラーを充填した材料とした。また、第２の封止樹脂は、絶縁を確保することと大容積を封止することから低応力性が要求されるため、第１の封止樹脂よりも弾性率が小さい、軟らかいシリコーン系の樹脂とした。図８に、充填するフィラーを調整することにより熱膨張係数および粘度（弾性率）が異なる６種類の第１の封止樹脂９を準備し、半導体装置１００を試作して信頼性試験を行った結果を示す。信頼性試験の目標として１０００サイクルとした場合、樹脂Ａから樹脂Ｄは目標を満足することになる。ここで、半導体素子基板の熱膨張係数は１０ｐｐｍ／Ｋであるので、半導体素子基板の熱膨張係数と第１の封止樹脂の熱
膨張係数の差が５ｐｐｍ／Ｋであれば目標を満足する。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、あるいはその構成要件を省略したりすることが可能である。
１ａ、１ｂ 半導体素子、２、接合材、３ 半導体素子基板、３ａ 絶縁基板、３ｂ 表面電極、３ｃ 裏面電極、４ 第１のケース、５ 主端子、５ａ 第１の主端子、５ｂ 第２の主端子、６ 信号端子、８ 接合材、９ 第１の封止樹脂、１０ 放熱板、１１ 接合材、１２ 第２のケース、１３ 第２の封止樹脂

Claims (5)

  1. 絶縁基板の片面に表面電極が、および前記絶縁基板の他の面に裏面電極が、それぞれ形成された半導体素子基板と、前記表面電極の、前記絶縁基板とは反対側の面に接合材を介して固着された半導体素子と、前記表面電極に接合された第１の主端子および前記半導体素子の前記表面電極とは反対側の面に接合された第２の主端子と、前記半導体素子基板の周辺部の前記表面電極上に設けられ、電気信号の入出力を行うための信号端子が一体成型された第１のケースと、前記第１のケースの内部を前記半導体素子と前記半導体素子基板とを覆うように封止する第１の封止樹脂とを備えた内部モジュールが、一面に複数、それぞれの前記内部モジュールの前記裏面電極を接合して配置された放熱板と、
    前記放熱板の周辺部であって、前記内部モジュールを内側に含むように設けられた第２のケースと、
    前記第２のケースの内部を、前記第１の封止樹脂と前記第１のケースと前記半導体素子基板とを覆うように封止する第２の封止樹脂と、を備えた半導体装置において、
    少なくとも前記第１のケース内部の前記表面電極は、前記絶縁基板全体を被覆し、かつ前記表面電極と前記裏面電極とは、前記絶縁基板に対して対称に形成されており、
    前記第１の主端子および前記第２の主端子は前記第１の封止樹脂および前記第２の封止樹脂を貫通して前記第２の封止樹脂の外部に露出するとともに、
    前記第２の封止樹脂の弾性率が前記第１の封止樹脂の弾性率よりも小さいことを特徴とする半導体装置。
  2. 前記第１の封止樹脂はフィラーを混入したエポキシ系樹脂であり、前記第２の封止樹脂はシリコーン系樹脂であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の封止樹脂の熱膨張係数と、前記半導体素子基板の熱膨張係数との差が、５ｐｐｍ／Ｋ以下であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記半導体素子がワイドバンドギャップ半導体により形成されていることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記ワイドバンドギャップ半導体は、炭化ケイ素、窒化ガリウム系材料またはダイヤモンドの半導体であることを特徴とする請求項４に記載の半導体装置。
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* Cited by examiner, † Cited by third party
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US11410914B2 (en) 2019-09-24 2022-08-09 Kabushiki Kaisha Toshiba Power module

Families Citing this family (6)

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Publication number Priority date Publication date Assignee Title
JP6540326B2 (ja) * 2015-07-24 2019-07-10 富士電機株式会社 半導体装置およびその製造方法
WO2018011853A1 (ja) * 2016-07-11 2018-01-18 三菱電機株式会社 半導体装置
JP7067255B2 (ja) * 2018-05-16 2022-05-16 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP7157028B2 (ja) * 2019-09-17 2022-10-19 アオイ電子株式会社 半導体装置および半導体装置の製造方法
JP7439653B2 (ja) * 2020-06-04 2024-02-28 三菱電機株式会社 半導体装置及び電力変換装置
JP7503508B2 (ja) 2021-02-03 2024-06-20 株式会社 日立パワーデバイス パワー半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH062714U (ja) * 1992-06-03 1994-01-14 株式会社三社電機製作所 電力用半導体モジュール
JP2004349300A (ja) * 2003-05-20 2004-12-09 Toshiba Corp 半導体装置及びその製造方法
JP2012209470A (ja) * 2011-03-30 2012-10-25 Mitsubishi Electric Corp 半導体装置、半導体装置モジュール及び半導体装置の製造方法
JP5847165B2 (ja) * 2011-04-22 2016-01-20 三菱電機株式会社 半導体装置
WO2013111276A1 (ja) * 2012-01-25 2013-08-01 三菱電機株式会社 電力用半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11410914B2 (en) 2019-09-24 2022-08-09 Kabushiki Kaisha Toshiba Power module

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