JP7157028B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
このため、半導体素子の主面側とは反対側の裏面に電極を設け、主面側の電極と基板とを接続し、基板と裏面側の電極とを、リード板のような金属板を用いて接続する半導体装置も検討されている。この構造では、金属板と半導体素子の裏面側の電極との接合および金属板と基板の接続パッドとの接合は、はんだ等の金属接合材を用いて行う(例えば、特許文献1参照)。
本発明の第2の態様による半導体装置は、基材と、前記基材上に設けられ、前記基材と対面する主面側に第1電極および第3電極を有し、裏面側に第2電極を有する第1の半導体素子と、前記基材上に設けられ、前記基材と対面する主面側に第1電極および第2電極を有する第2の半導体素子と、前記基材上に設けられ、前記第1の半導体素子の前記第1電極と前記第2の半導体素子の前記第1電極とを接続する第1接続導体と、前記基材上に設けられ、前記第2の半導体素子の前記第2電極に接続される第2接続導体と、前記基材上に設けられ、前記第1の半導体素子および前記第2の半導体素子を封止する封止樹脂と、前記封止樹脂に設けられ、前記第1の半導体素子の前記第2電極に電気的に接続される第1ビアと、前記封止樹脂に設けられ、前記第2接続導体に接続される第2ビアと、を備える。
本発明の第3の態様による半導体装置の製造方法は、主面側に第1電極を有し、裏面側に第2電極を有する第1の半導体素子を準備することと、前記第1の半導体素子の前記第1電極を、基材に設けられた第1接続導体に接続することと、前記基材上に設けられた前記第1の半導体素子を封止樹脂により封止することと、前記封止樹脂に前記第1の半導体素子の前記第2電極に電気的に接続される第1ビアを設けることと、を含む。
以下、図1~図25を参照して、本発明の第1の実施形態を説明する。
図1は、本発明の第1の実施形態による半導体装置100を示し、半導体装置100の上方(図1においては紙面手前の位置)から封止樹脂を透視して得られるレイアウト図である。
半導体装置100は、基材201上に設けられた、第1の半導体素子110A、第2の半導体素子120、第3の半導体素子110Bの3つの半導体素子を有する。第1、第3の半導体素子110A、110Bは、例えば、MOS FET(Metal Oxide Semiconductor Field Effect Transistor)である。第2の半導体素子120は、例えば、第1、第3の半導体素子110A、110Bを駆動するドライブ回路を有する制御用の半導体素子である。第2の半導体素子120は、ドライブ回路を制御する制御回路を含んでいてもよい。
基材201上に形成された接続導体211~214は、半導体装置100の上方(図1においては紙面手前の位置)から見た平面視で、第1~第3の半導体素子110A、120、110Bの外側に延在されている。従って、半導体装置100は、ファンアウトパネルレベルパッケージである。
封止樹脂310には、5つのビア251~255が設けられている。ビア251は接続導体212に接続され、ビア253は接続導体214に接続され、ビア255は、接続導体213に接続されている。ビア252は、第1の半導体素子110Aに接続され、ビア254は、第3の半導体素子110Bに接続されている。ビア251、253、255は、封止樹脂310のほぼ厚さ全体を貫通して形成され、接続導体210に接続されている。ビア252、254は、封止樹脂310の厚さの中間程度まで設けられ、それぞれ、第1、第3の半導体素子110A、110Bの裏面側に設けられた裏面導体114(図2参照)に接続されている。半導体装置100は、例えば、長さ(1.5~2.0mm)×幅(1.0~1.6mm)×厚さ(0.2~0.3mm)程度のサイズを有する。
半導体装置100の構造の詳細について、図2、図3を参照して説明する。
第1、第3の半導体素子110A、110Bは、図3に図示されるように、同一の構造を有する。図2、図3に図示されるように、第1、第3の半導体素子110A、110Bは、主面側、換言すれば、基材201に対面する側に、絶縁膜131および絶縁膜131に設けられた開口から露出する接続パッド132を有する。絶縁膜131は、酸化シリコンや窒化シリコン等の無機材により、接続パッド132はアルミニウム等により形成されている。第1、第3の半導体素子110A、110Bの接続パッド132上には、ピラー状の電極111および電極112が設けられている。電極111および電極112は、例えば、銅系金属により、数十μmの高さに形成されている。また、第1、第3の半導体素子110A、110Bは、主面側と反対側である裏面側に電極113を有する。第1、第3の半導体素子110A、110Bが、MOS FETである場合、電極111はゲート電極、電極112はソース電極、電極113はドレイン電極である。電極113上には、裏面導体114が積層されている。電極113は、半導体素子メーカが形成する電極であり、通常は、アルミニウム等により1μm以下の厚さに形成されている。裏面導体114は、ニッケル、ニッケル/銅、または銅を用いてスパッタまたはめっきにより数μm程度の厚さに形成されている。
なお、第1、第3の半導体素子110A、110Bの電極111、112、および第2の半導体素子120の電極121、122は、ピラー状として例示したが、例えば、ドーム状等の、ピラー状以外の構造であってもよく、要は、フリップチップが可能な突起電極であればよい。
上述したように、封止樹脂310には、5つのビア251~255が設けられている。つまり、ビア251、253、255は、それぞれ、接続導体212、214、213に接続されている。ビア252は、第1の半導体素子110Aの電極113に積層された裏面導体114に接続されている。ビア254は、第3の半導体素子110Bの電極113に積層された裏面導体114に接続されている。
封止樹脂310の上面310aから露出する各ビア251~255の上面には、はんだまたは焼結合金等の接合材272が設けられている。
次に、図1~図3に図示される半導体装置100の製造方法を説明する。
半導体装置100は、通常、1つの支持基材上に、複数個の半導体装置100を同時に形成し、完成後に、各半導体装置100を境界部で切断して個々の半導体装置100に分離する。しかし、以下の説明では、1つの半導体装置100を作製する工程断面図によりその製造方法を説明する。
先ず、支持基材510を準備する。図4に図示されるように、支持基材510は、ガラス等の平板部材により形成されたベース層501と、ベース層501上に形成された剥離層502と、剥離層502上に、銅系金属等により形成された導電薄膜503とから構成されている。導電薄膜503の厚さは、例えば、1~12μm程度である。
次いで、図7に図示されるように、下地金属261上全面に、フォトレジスト281を形成する。フォトレジスト281は、ドライフィルムタイプの感光性レジストフィルムをラミネータでラミネートして形成する。フォトレジスト281は、ポジ型でもネガ型でもよい。本実施形態では、ポジ型の場合で例示する。
そして、フォトレジスト281の現像処理を行って、フォトレジスト281の露光された部分281aを開口する。
先ず、図14に図示されるように、封止樹脂310にビア251、252を形成するためのビアホール251a、252aを形成する。ビアホール251a、252aの形成は、封止樹脂310にレーザ光を照射して形成する方法が好ましい。レーザ光の照射は、レーザドリル装置を用いると、ビアホール251a、252aを能率的かつ高密度・高精度に形成することができるため、より好ましい。ビアホール251aは、封止樹脂310の上面310aから接続導体212に達する。ビアホール252aは、封止樹脂310の上面310aから第1の半導体素子110Aの電極113に積層された裏面導体114に達する。第1の半導体素子110Aの裏面側に形成された電極113は、半導体素子メーカにより厚さ1.0μm以下に形成された薄い層である。このため、レーザドリル装置を用いてビアホール252aを形成すると、電極113は損傷してしまうおそれがある。本実施形態では、第1の半導体素子110Aの電極113上に、厚さ数μmの裏面導体114を形成している。これにより、ビアホール252aの形成に、正確かつ能率的なレーザドリル装置を用いることが可能となっている。
ビアホール251a~255aの形成が連続的に行われ、ビアホール251a~255aの形成中に他の工程が行われない限り同一の工程とする。逆の言い方をすると、ビアホール251a~255aの一部が形成された状態で、ビアホール形成工程以外の工程が行われ、その後、残りのビアホール251a~255aの形成が行われる場合は、同一の工程ではない。
なお、図示はしないが、図3に図示されるビア253、254、255、およびビア253とビア254とを接続する中間接続部256も、ビアホール251a、252aと同一の工程で形成される。
52から露出する下地金属262をエッチングにより除去する。これにより、図20に図示する中間体が形成される。
そして、図24に点線で示されるように、封止樹脂310および基材201を所定の位置Dcでダイシングする。これにより、図1、図2に図示される半導体装置100が得られる。
図25は、図3の変形例を示す断面図である。
図3に図示された半導体装置100は、第1の半導体素子110Aの電極112が、接続導体214、ビア253、中間接続部256およびビア254を介して第3の半導体素子110Bの裏面側の電極113に積層された裏面導体114に電気的に接続される構造であった。
これに対し、図25に図示される半導体装置100は、第1の半導体素子110Aの電極112と、第3の半導体素子110Bの電極112とが、基材201上に形成された接続導体215により接続されている構造を有する。つまり、本変形例では、第1の実施形態の図3に図示されるような、ビア253、254、およびビア253とビア254とを接続する中間接続部256を有していない。
(1)半導体装置100は、主面側に電極111を有し、裏面側に電極113を有する第1の半導体素子110Aと、電極111に接続される接続導体210が設けられた基材201と、基材201上に設けられ、第1の半導体素子110Aを封止する封止樹脂310と、封止樹脂310に設けられ、第1の半導体素子110Aの電極113に電気的に接続されるビア252と、を備える。
従来のような、金属板の一端を第1の半導体素子110Aの裏面側の電極113に接続する構造では、金属板の他端を、接続配線に接続する必要がある。しかし、金属板は、回路基板に形成する接続配線のように高精細部材ではないので、基材201の面積が大型化する。これに対し、本実施形態では、第2の半導体素子120の電極121と第1の半導体素子110Aの電極111とを、第1接続導体211を介して、高密度に接続することができるので、半導体装置100の小型化を図ることができる。
図26は、本発明の第2の実施形態による半導体装置の断面図である。
第2の実施形態の半導体装置100は、一個の半導体素子140を有する。
半導体素子140の構造は、図3に図示された半導体素子110A、110Bの構造と同一であり、絶縁膜131、接続パッド132、ピラー状の電極111、112、裏面側の電極113および裏面導体114を有する。
基材201上には、接続導体212、213が設けられている。基材201と接続導体212、213との間に、図3に図示される下地金属261は設けられていない。半導体素子140の電極111、112は、それぞれ、接続導体212、213に接合されている。電極111、112と接続導体212、213とは、それぞれ、はんだまたは焼結用金属ペースト等の接合材271により接合される。
ビア252、257、258それぞれの封止樹脂310の上面310aから露出した上面には、はんだまたは焼結金属等の接合材272が設けられている。
次に、図26に図示される半導体装置100の製造方法を説明する。
以下の説明では、半導体素子140を有する半導体装置100を、2つ同時に作製する方法として例示する。第2の実施形態の製造方法には、第1の実施形態と同様な製造方法も含まれており、第1の実施形態と同様な製造方法は、適宜、説明を省略する。
図27に図示されるように、基材201の上面201a上に、通常の片面配線基板を形成する方法の技術を用いて、接続導体212、213を二対形成する。
なお、2つの半導体装置100を作製する工程は、同時に、並行してに行われるものであり、説明を判り易くするために、以下では、1つの半導体装置100を作製する方法として説明する。
ボンディングをする前に、各電極111、112の下端面に、はんだ等の接合材271を塗布しておき、接続導体212、213の電極111、112それぞれが接合される接合部にフラックスを塗布しておく。そして、フリップチップボンダーで、半導体素子140を1つずつピックアップして、半導体素子140の各電極111、112を、接続導体212、213の所定の位置に搭載する。この状態で、図28に図示される半導体装置100の中間体を、リフロー装置内に搬入する。リフロー装置内で加熱されることにより、接合材271が溶融し、半導体素子140の各電極111、112が、それぞれ、対応する接続導体212、213の所定の接合部に接合される。
先ず、図30に図示されるように、ビア252、257、258を形成するためのビアホール252a、257a、258aを形成する。ビアホール252a、257a、258aの形成は、レーザドリル装置を用いて形成する方法が好ましい。ビアホール257a、258aは、封止樹脂310の上面310aから接続導体212、213に達する。ビアホール252aは、封止樹脂310の上面310aから半導体素子140の電極113に積層された裏面導体114に達する。
ビアホール252a、257a、258aを形成した後、デスミア処理をして封止樹脂310の残膜を除去する。デスミア処理としては、プラズマデスミア処理が好ましい。
封止樹脂310および基材201を境界部でダイシングする。これにより、図26に図示される半導体装置100が得られる。
図39は、本発明の第3の実施形態による半導体装置の断面図である。
第3の実施形態の半導体装置200は、半導体装置100Aと、半導体素子150とを備える。
半導体装置100Aは、半導体素子140と、ビア252、257、259と、表面側の接続導体212、216、217および裏面側接続導体218、219が形成された基材201と、封止樹脂310と、接合材272とを有する。
半導体装置100Aにおける基材201は、表面側の接続導体212、216、217および裏面側接続導体218、219が形成された両面配線基板である。また、半導体装置100Aにおける半導体素子140の電極112は接続導体216に接続され、封止樹脂に形成されたビア259は、接続導体217に接続されている。上記を除き、半導体装置100Aは、第2の実施形態の半導体装置100とほぼ同じである。
半導体素子150は、基材201に形成された裏面側接続導体218、219に接続されている。
以下に、半導体装置200の構成を、より詳細に説明する。
基材201には、上面201a側に接続導体212、216、217が、また、下面201b側に裏面側接続導体218、219が形成されている。接続導体216は、ビア216aを介して裏面側接続導体218に接続されている。接続導体217は、ビア217aを介して裏面側接続導体219に接続されている。
半導体素子140の電極112は、接合材271により接続導体216に接合されている。ビア216aは、裏面側接続導体218に接合されている。従って、半導体素子140の電極112は、接続導体216、ビア216a、裏面側接続導体218を介して半導体素子150の電極151に接続されている。
ビア259は、接続導体217に接続されている。ビア217aは、裏面側接続導体219に接合されている。従って、ビア259は、接続導体217、ビア217a、裏面側接続導体219を介して半導体素子150の電極152に接続されている。
次に、図39に図示される半導体装置200の製造方法を説明する。
以下の説明では、半導体装置100Aおよび半導体素子150を有する半導体装置200を、2つ同時に作製する方法として例示する。また、第3の実施形態の製造方法には、第1の実施形態と同様な製造方法も含まれており、第1の実施形態と同様な製造方法は、適宜、説明を省略する。
そして、フォトレジスト285の現像処理を行って、フォトレジスト285の露光された部分285aを開口する。
そして、図44に図示されるように、フォトレジスト285を除去する。
ボンディングをする前に、各電極111、112の下端面に、はんだ等の接合材271を塗布しておき、接続導体212、216の電極111、112それぞれが接合される接合部にフラックスを塗布しておく。そして、フリップチップボンダーで、半導体素子140を1つずつピックアップして、半導体素子140の各電極111、112を、接続導体212、216の所定の位置に搭載する。この状態で、図53に図示される半導体装置200の中間体を、リフロー装置内に搬入する。リフロー装置内で加熱されることにより、接合材271が溶融し、半導体素子140の各電極111、112が、それぞれ、対応する接続導体212、216の所定の接合部に接合される。
先ず、図55に図示されるように、ビア252、257、259を形成するためのビアホール252a、257a、259aを形成する。ビアホール252a、257a、259aの形成は、レーザドリル装置を用いて形成する方法が好ましい。ビアホール257a、259aは、封止樹脂310の上面310aから接続導体212、217に達する。ビアホール252aは、封止樹脂310の上面310aから半導体素子140の電極113に積層された裏面導体114に達する。
ビアホール252a、257a、259aを形成した後、デスミア処理をして封止樹脂310の残膜を除去する。デスミア処理としては、プラズマデスミア処理が好ましい。
次に、半導体素子150の電極151、152を、それぞれ、接続導体218、219にフェースダウン方式でボンディングする。図65では、半導体素子150が基材201の下方に配置されて図示されているが、実際にボンディングするには、図65に図示された半導体装置200の中間体を上下反転し、半導体素子150を基材201の上方に配置した状態で行う。
封止樹脂310および基材201を境界部でダイシングする。これにより、図39に図示される半導体装置200が得られる。
。
110A 第1の半導体素子
110B 第3の半導体素子
111 電極(第1電極)
112 電極(第3電極)
113 電極(第2電極)
114 裏面導体
120 第2の半導体素子
121 電極(第1電極)
122 電極(第2電極)
140、150 半導体素子
151、152 電極
201 基材
210 接続導体
211 接続導体(第1接続導体)
212 接続導体(第2接続導体)
213 接続導体
214 (第3接続導体)
215 (第4接続導体)
216、217 接続導体
218、219 裏面側接続導体
251 ビア(第2ビア)
252 ビア(第1ビア)
253 ビア(第3ビア)
254 ビア(第4ビア)
251a~259a ビアホール
256 中間接続部
257~259 ビア(第5ビア)
Claims (13)
- 主面側に第1電極を有し、裏面側に第2電極を有する第1の半導体素子と、
前記第1電極に接続される接続導体が設けられた基材と、
前記基材上に設けられ、前記第1の半導体素子を封止する封止樹脂と、
前記封止樹脂に設けられ、前記第1の半導体素子の前記第2電極に電気的に接続される第1ビアと、
主面側に第1電極および第2電極を有する第2の半導体素子と、を備え、
前記接続導体は、前記第2の半導体素子の前記第1電極と前記第1の半導体素子の前記第1電極とを電気的に接続する第1接続導体を含む半導体装置。 - 請求項1に記載の半導体装置において、
前記第1の半導体素子の前記第2電極に積層された裏面導体をさらに備える半導体装置。 - 請求項1に記載の半導体装置において、
前記接続導体は、前記第2の半導体素子の前記第2電極に接続される第2接続導体を含み、
前記封止樹脂に、前記第2接続導体に接続される第2ビアが、さらに、設けられている半導体装置。 - 主面側に第1電極を有し、裏面側に第2電極を有する第1の半導体素子と、
前記第1電極に接続される接続導体が設けられた基材と、
前記基材上に設けられ、前記第1の半導体素子を封止する封止樹脂と、
前記封止樹脂に設けられ、前記第1の半導体素子の前記第2電極に電気的に接続される第1ビアと、
主面側に第1電極、第3電極を有し、裏面側に第2電極を有する第3の半導体素子と、を備え、
前記第1の半導体素子は、主面側に、さらに、第3電極を有し、
前記接続導体は、前記第1の半導体素子の第3電極に接続される第3接続導体を含み、 前記封止樹脂に、前記第3接続導体に接続される第3ビア、および前記第3の半導体素子の前記第2電極に接続される第4ビアが設けられ、
前記封止樹脂上に、前記第3ビアと前記第4ビアと接続する中間接続部が設けられている半導体装置。 - 主面側に第1電極を有し、裏面側に第2電極を有する第1の半導体素子と、
前記第1電極に接続される接続導体が設けられた基材と、
前記基材上に設けられ、前記第1の半導体素子を封止する封止樹脂と、
前記封止樹脂に設けられ、前記第1の半導体素子の前記第2電極に電気的に接続される第1ビアと、
主面側に第1電極、第3電極を有し、裏面側に第2電極を有する第3の半導体素子と、を備え、
前記第1の半導体素子は、主面側に、さらに、第3電極を有し、
前記接続導体は、前記第1の半導体素子の前記第3電極と、前記第3の半導体素子の前記第3電極を接続する第4接続導体を含む半導体装置。 - 主面側に第1電極を有し、裏面側に第2電極を有する第1の半導体素子と、
前記第1電極に接続される接続導体が設けられた基材と、
前記基材上に設けられ、前記第1の半導体素子を封止する封止樹脂と、
前記封止樹脂に設けられ、前記第1の半導体素子の前記第2電極に電気的に接続される第1ビアと、を備え、
前記封止樹脂に、さらに、前記接続導体に接続される第5ビアが設けられている半導体装置。 - 基材と、
前記基材上に設けられ、前記基材と対面する主面側に第1電極および第3電極を有し、裏面側に第2電極を有する第1の半導体素子と、
前記基材上に設けられ、前記基材と対面する主面側に第1電極および第2電極を有する第2の半導体素子と、
前記基材上に設けられ、前記第1の半導体素子の前記第1電極と前記第2の半導体素子の前記第1電極とを接続する第1接続導体と、
前記基材上に設けられ、前記第2の半導体素子の前記第2電極に接続される第2接続導体と、
前記基材上に設けられ、前記第1の半導体素子および前記第2の半導体素子を封止する封止樹脂と、
前記封止樹脂に設けられ、前記第1の半導体素子の前記第2電極に電気的に接続される第1ビアと、
前記封止樹脂に設けられ、前記第2接続導体に接続される第2ビアと、を備える半導体装置。 - 請求項7に記載の半導体装置において、
前記第1の半導体素子は、前記第1の半導体素子の前記第2電極に積層された裏面導体をさらに有する半導体装置。 - 主面側に第1電極を有し、裏面側に第2電極を有する第1の半導体素子を準備することと、
前記第1の半導体素子の前記第1電極を、基材に設けられた第1接続導体に接続することと、
主面側に第1電極および第2電極を有する第2の半導体素子を準備することと、
前記第2の半導体素子の前記第1電極を、前記第1接続導体に接続することと、
前記基材上に設けられた前記第1の半導体素子および前記第2の半導体素子を封止樹脂により封止することと、
前記封止樹脂に前記第1の半導体素子の前記第2電極に電気的に接続される第1ビアを設けることと、を含む半導体装置の製造方法。 - 請求項9に記載の半導体装置の製造方法において、
前記第1の半導体素子を準備することは、前記第1の半導体素子の前記第2電極上に裏面導体を設けることを含む、半導体装置の製造方法。 - 請求項10に記載の半導体装置の製造方法において、
前記第2の半導体素子の前記第2電極を前記基材上に設けられた第2接続導体に接続することと、をさらに含み、
前記第1の半導体素子および前記第2の半導体素子を封止樹脂により封止することは、前記第2接続導体を前記封止樹脂により封止することを含み、さらに、
前記封止樹脂に、前記第2接続導体に接続される第2ビアを設けることを含む半導体装置の製造方法。 - 請求項11に記載の半導体装置の製造方法において、
前記封止樹脂に前記第1ビアおよび前記第2ビアを設けることは、前記封止樹脂にレーザ光を照射して、前記封止樹脂の表面から前記第1の半導体素子の前記第2電極上に設けられた前記裏面導体に達する第1ビアホール、および前記封止樹脂の前記表面から前記第2接続導体に達する第2ビアホールを形成することを含む、半導体装置の製造方法。 - 請求項12に記載の半導体装置の製造方法において、
前記第1ビアホールおよび前記第2ビアホールは、同一のレーザ装置を用いて、同一の工程で形成する半導体装置の製造方法。
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