TWI384606B - 嵌埋半導體元件之封裝結構及其製法 - Google Patents

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Description

嵌埋半導體元件之封裝結構及其製法
本發明係有關於一種封裝結構及其製法，尤指一種嵌埋半導體元件之封裝結構及其製法。
現行覆晶(Flip Chip)技術，主要係在半導體晶片的作用面上設有電極墊，同時於封裝基板上設有相對應該電極墊之電性接觸墊，並於該電極墊與電性接觸墊之間形成焊錫結構或其他導電黏著材料，以利用該焊錫結構或導電黏著材料提供該半導體晶片與封裝基板之間的電性連接及機械連接；相關技術如第1A至1G圖所示。
如第1A圖所示，首先提供一表面為介電層102之基板本體10，係具有位於該介電層102內之內層線路101及位於該介電層102上之複數電性接觸墊103，且該些電性接觸墊103以導電盲孔104電性連接該內層線路101。
如第1B圖所示，接著於該介電層102表面上形成一防焊層11，且於該防焊層11中形成有複數對應各該電性接觸墊103之開孔110。
如第1C圖所示，之後於該防焊層11表面、該開孔110之孔壁及顯露於該開孔110中之電性接觸墊103表面形成有一導電層12，再於該導電層12表面形成有阻層13，且於該阻層13中形成有複數開口區130，以對應顯露各該開孔110及電性接觸墊103表面上的導電層12。
如第1D圖所示，藉由該導電層12作為電鍍之電流傳 導路徑以於該開口區130中電鍍形成係如焊錫之導電材料14，以電性連接該電性接觸墊103。
如第1E、1F圖所示，然後移除該阻層13及其所覆蓋之導電層12以顯露各該導電材料14；再經回焊(re-flow)製程使該導電材料14融熔成一係如錫球之焊料凸塊14'，俾以完成一封裝基板1。
如第1G圖所示，係應用該封裝基板1之覆晶封裝結構。該封裝基板1具有相對之第一表面1a及第二表面1b，於該第一表面1a具有焊料凸塊14'；一半導體晶片15具有一作用面15a，於該作用面15a具有複數相對應該焊料凸塊14'之導電凸塊151，使該焊料凸塊14'經迴焊以包覆該導電凸塊151，俾將該半導體晶片15電性連接該封裝基板1，且於該封裝基板1與半導體晶片15之間填充底膠(underfill)16。
惟，由於該焊料凸塊14'係凸出於該防焊層11之表面，使該半導體晶片15之導電凸塊151經迴焊而接置於該焊料凸塊14'，如此將佔用該封裝基板1第一表面1a之面積，而無法達到高密度佈線及焊料元件14'之間的細間距之目的。
再者，該封裝基板1之第一表面1a與半導體晶片15之作用面15a之間具有焊料凸塊14'及底膠16，而該焊料凸塊14'及底膠16即增加封裝結構之整體高度，因而無法達到薄小封裝之目的。
又該半導體晶片15藉由該焊料凸塊14'及該封裝基 板1內部之導線，使信號可傳輸至基板底部之焊料球而與電路板電性導通，其電訊傳導路徑較長，且阻抗亦較高，故相對地降低電性功能。
因此，如何提供一種封裝基板與半導體晶片之間的間距以達高密度佈線、薄小封裝及降低阻抗，已成為業界之重要課題。
鑑於上述習知技術之缺失，本發明之一目的係在於提供一種嵌埋半導體元件之封裝結構及其製法，俾能達到高密度佈線。
本發明又一目的係在於提供一種嵌埋半導體元件之封裝結構及其製法，俾能達到輕薄短小之封裝結構。
本發明再一目的係在於提供一種嵌埋半導體元件之封裝結構及其製法，俾能降低阻抗，且縮短電訊傳導路徑，以提高電性功能。
為達上述及其他目的，本發明提供一種嵌埋半導體元件之封裝結構，係包括：支撐框，係具有相對之第一及第二框面，且具有貫穿該第一及第二框面之框口；半導體晶片，係設於該框口中，且具有相對之作用面及非作用面，該作用面與該支撐框之第一框面同側，且該作用面具有複數電極墊；第一介電層，係填充於該框口中，俾使該第一介電層、該支撐框及該半導體晶片形成一基板本體，且該基板本體具有相對之第一及第二表面，以對應該支撐框之第一及第二框面；第一線路層，係設於該第一介電層上， 且於該第一介電層中具有複數第一導電盲孔以電性連接各該電極墊；以及增層結構，係設於該基板本體之第一表面、第一介電層及該第一線路層上，且具有第二導電盲孔以電性連接該第一線路層。
前述之結構中，該支撐框係可為銅，且該第一介電層係可與支撐框之第一框面齊平。
前述之結構中，該增層結構復可包括有至少一第二介電層、及形成於第二介電層上之第二線路層，且該第二導電盲孔設於第二介電層中並部份電性連接第一線路層，而最外面之第二線路層具有電性接觸墊，並於增層結構上形成防焊層，且形成開孔以顯露該電性接觸墊。
依上述結構，該電性接觸墊上可設有表面處理層，該表面處理層係為鎳/金、鎳/鈀/金、銀或金，俾供設置例如為錫球之焊料球。
又於另一實施態樣中，該基板本體之第二表面可結合散熱板。
再者，本發明復提供一種嵌埋半導體元件之封裝結構之製法，係包括：提供一承載板；於該承載板上以第一黏著層結合散熱板；提供一支撐框，係具有相對之第一及第二框面，且具有貫穿該第一及第二框面之框口，且該支撐框之第二框面以第二黏著層結合於該散熱板上，並藉該框口顯露部份之散熱板；於該框口中之散熱板上結合半導體晶片，該半導體晶片具有相對之作用面及非作用面，該作用面具有複數電極墊，且該半導體晶片以該非作用面結 合於該散熱板上，該支撐框之第一框面並高於該作用面；於該支撐框之框口中填充第一介電層，且該第一介電層與該支撐框之第一框面齊平，俾使該第一介電層、該支撐框及該半導體晶片係構成一基板本體，且該基板本體具有相對之第一及第二表面，並對應該支撐框之第一及第二框面；於該第一介電層上形成有第一線路層，且該第一介電層中形成複數第一導電盲孔，以對應電性連接各該該電極墊；於該基板本體之第一表面及第一線路層上形成有增層結構，且該增層結構具有第二導電盲孔以電性連接至該第一線路層；以及移除該第一黏著層及承載板，以形成一整版面封裝板。
前述之製法中，該支撐框係可為銅，且該承載板係可藉由一離型層及第一黏著層結合至散熱板，而該離型層與第一黏著層位於同一表面上，後續再移除該離型層、第一黏著層及承載板。
前述之製法可包括切割該整版面封裝板，以形成複數封裝結構單元；亦可包括移除該散熱板。
前述之製法中，該第一線路層之製法，係可包括：於該第一介電層中形成第一開孔，以顯露電極墊；於該支撐框上、第一介電層上、第一開孔中、及電極墊上形成導電層；於該導電層上形成阻層，且形成開口區，以顯露部份導電層；於開口區中形成第一線路層，並於第一開孔中形成第一導電盲孔，俾使第一線路層藉由第一導電盲孔電性連接電極墊；以及移除該阻層及其所覆蓋之導電層。
前述之製法中，該增層結構係可包括至少一第二介電層、形成於第二介電層上之第二線路層、以及形成於第二介電層中且電性連接第一及第二線路層之第二導電盲孔，而最外面之第二線路層具有電性接觸墊，並於該增層結構上形成防焊層，且形成開孔以顯露電性接觸墊。
依上述製法，又可於該電性接觸墊上形成表面處理層，且該表面處理層係可為鎳/金、鎳/鈀/金、銀或金，以可於表面處理層上形成焊料球。
由上可知，本發明嵌埋半導體元件之封裝結構及其製法，係藉由於承載板上結合具有框口之支撐框，再於框口中結合半導體晶片及填充第一介電層，俾形成一基板本體，再製作第一線路層以電性連接電極墊；相較習知技術，本發明不需使用導電凸塊及焊料凸塊，即可使第一線路層與電極墊相互電性連接，不僅可達高密度佈線之目的，且使第一線路層與半導體晶片之間無間隔，而達到薄小封裝，又能縮短電流傳導路徑，並降低阻抗以提高電性功能；另外，支撐框形成一環繞半導體晶片之圍蔽結構，可增加封裝構件之防濕性。
以下係藉由特定的具體實例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。
請參閱第2A至2K圖，係詳細說明本發明之嵌埋半導體晶片之封裝結構之製法剖面示意圖。
如第2A圖所示，首先，提供一係為銅箔基板(Copper Clad Laminates, CCL)之承載板20。
如第2B圖所示，於該承載板20上以第一黏著層21a及離型層22結合一散熱板23；再提供一係為銅(Cu)材之支撐框24，該支撐框24係具有相對之第一及第二框面24a, 24b，且具有貫穿該第一及第二框面24a, 24b之框口240，該支撐框240之第二框面24b以第二黏著層21b結合於散熱板23上，並藉框口240顯露部份散熱板23，又該離型層22與第一黏著層21a位於同一表面上且對應該框口240。
請參閱第2B'圖，於另一實施例中，該承載板20上亦可僅以第一黏著層21a結合一散熱板23；然，於本實施例中，該承載板20增設離型層22，以便於後續製程中之分離作業。
如第2C圖所示，於該框口240中顯露之散熱板23上接置有半導體晶片25，所述之半導體晶片25具有相對之作用面25a及非作用面25b，且該作用面25a具有複數電極墊251，而該半導體晶片25以該非作用面25b接置於散熱板23上；另外，該支撐框24之第一框面24a高於該半導體晶片25之作用面25a。
如第2D圖所示，於該框口240中填滿第一介電層260，使該第一介電層260表面與支撐框24之第一框面24a齊平，且該第一介電層260與半導體晶片25之作用面25a及側表面25c相結合，俾使該第一介電層260、支 撐框24及半導體晶片25構成一基板本體2，且該基板本體2具有相對之第一表面2a及第二表面2b。
如第2E圖所示，於該第一介電層260中形成有複數第一開孔260a，以對應顯露各該半導體晶片25之電極墊251。
如第2F圖所示，於該支撐框24之第一框面24a上、第一介電層260上(即基板本體2之第一表面2a上)、第一開孔260a之孔壁及電極墊251上形成有導電層27，再於該導電層27上形成有阻層28，且於該阻層28中形成有複數開口區280，以顯露部份之導電層27。
如第2G圖所示，於該開口區280中之導電層27上形成有第一線路層261，並於該第一開孔260a中形成有第一導電盲孔262，俾使該第一線路層261藉由第一導電盲孔262電性連接至該半導體晶片25之電極墊251。
如第2H圖所示，移除該阻層28及其所覆蓋之導電層27，以顯露該第一線路層261。
本發明藉由該第一線路層261直接電性連接該半導體晶片25之電極墊251，相較於習知技術，因不需透過導電凸塊及焊料凸塊，即可使封裝結構之線路與半導體晶片25連接，俾使封裝結構之佈線密度提高，且縮短電流傳導路徑；又，該第一線路層261與半導體晶片25之間並無外接凸塊，得以使整體封裝結構體積縮小。
如第21圖所示，於該支撐框24、第一介電層260、及第一線路層261上形成有增層結構3，該增層結構3係 包括至少一第二介電層300、形成於該第二介電層300上之第二線路層301、以及形成於該第二介電層300中且電性連接該第二線路層301之複數第二導電盲孔302，其中，部份第二導電盲孔302電性連接該第一線路層261，且於該增層結構3最外面之第二線路層301具有複數電性接觸墊303，並於該增層結構3上形成防焊層33，並於該防焊層33中形成有複數開孔330，以對應顯露各該電性接觸墊303。
所述之電性接觸墊303之表面上形成表面處理層34，且該表面處理層34係為鎳/金(Ni/Au)、鎳/鈀/金(Ni/Pd/Au)、銀(Ag)及金(Au)之其中一者。
如第2J圖所示，藉由移除該第一黏著層21a及離型層22，使該承載板20由散熱板23上分離，俾完成一整版面封裝板4’之製作。
如第2K圖所示，切割該整版面封裝板4’以形成複數封裝結構單元4，且移除該散熱板23，使該半導體晶片25之非作用面25b外露於該封裝結構單元4底面(即基板本體2之第二表面2b)以便於散熱，而該支撐框24形成一環繞半導體晶片25之圍蔽結構，以增加封裝構件之防濕性；另外，該表面處理層34上形成係為錫球之焊料球35。
依所述之製法，本發明復提供一種嵌埋半導體晶片之 封裝結構，係包括：支撐框24，係具有相對之第一及第二框面24a, 24b，且具有貫穿該第一及第二框面24a, 24b之框口240，；半導體晶片25，係設於框口240中，且具有相對之作用面25a及非作用面25b，該作用面25a與支撐框24之第一框面24a同側，並具有電極墊251；第一介電層260，係填滿框口240而包覆半導體晶片25，俾使該第一介電層260、支撐框24及半導體晶片25形成一基板本體2，且該基板本體2具有相對之第一表面2a及第二表面2b，以對應第一及第二框面24a, 24b；第一線路層261，係設於第一介電層260上，且於第一介電層260中具有複數第一導電盲孔262以電性連接各電極墊251；以及增層結構3，係設於該基板本體2之第一表面2a、第一介電層260及第一線路層261上，且電性連接第一線路層261。
其中，該增層結構3係包括至少一第二介電層300、設於第二介電層300上之第二線路層301、以及設於第二介電層300中且電性連接第一及第二線路層261, 301之第二導電盲孔302，且最外面之第二線路層301具有電性接觸墊303，而於該增層結構3上設有防焊層33，該防焊層33具有開孔330以對應顯露該電性接觸墊303。
再者，該電性接觸墊303上設有表面處理層34，俾供設置例如為錫球之焊料球35，且於該基板本體2之第二表面2b設有散熱板23。
綜上所述，本發明嵌埋半導體元件之封裝結構及其製 法，係藉由具有框口之支撐框埋設半導體晶片，再以第一線路層電性連接半導體晶片，俾使該第一線路層與半導體晶片之間並無導電凸塊及焊料凸塊，不僅使該第一線路層與半導體晶片之間無間隔而達到薄小封裝，且達高密度佈線之目的，又能縮短電流傳導路徑及降低阻抗以提高電性功能；另外，支撐框形成一環繞半導體元件之圍蔽結構，以增加封裝構件之防濕性。
上述實施例僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
1‧‧‧封裝基板
1a,2a‧‧‧第一表面
1b,2b‧‧‧第二表面
10,2‧‧‧基板本體
101‧‧‧內層線路
102‧‧‧介電層
103, 303‧‧‧電性接觸墊
104‧‧‧導電盲孔
11, 33‧‧‧防焊層
110, 330‧‧‧開孔
12, 27‧‧‧導電層
13, 28‧‧‧阻層
130, 280‧‧‧開口區
14‧‧‧導電材料
14'‧‧‧焊料凸塊
15, 25‧‧‧半導體晶片
15a, 25a‧‧‧作用面
151‧‧‧導電凸塊
16‧‧‧底膠
20‧‧‧承載板
21a‧‧‧第一黏著層
21b‧‧‧第二黏著層
22‧‧‧離型層
23‧‧‧散熱板
24‧‧‧支撐框
240‧‧‧框口
251‧‧‧電極墊
25b‧‧‧非作用面
25c‧‧‧側表面
260‧‧‧第一介電層
260a‧‧‧第一開孔
261‧‧‧第一線路層
262‧‧‧第一導電盲孔
3‧‧‧增層結構
300‧‧‧第二介電層
301‧‧‧第二線路層
302‧‧‧第二導電盲孔
34‧‧‧表面處理層
35‧‧‧焊料球
4‧‧‧封裝結構單元
4'‧‧‧整版面封裝板
第1A及1G圖係為習知覆晶式封裝基板之製法及覆晶接合技術之剖視示意圖；以及第2A至2K圖係為本發明之嵌埋半導體元件之封裝結構及其製法之剖視示意圖；其中，第2B’係為第2B圖之另一實施態樣剖視示意圖。
2‧‧‧基板本體
2a‧‧‧第一表面
2b‧‧‧第二表面
24‧‧‧支撐框
24a‧‧‧第一框面
24b‧‧‧第二框面
25‧‧‧半導體晶片
25a‧‧‧作用面
25b‧‧‧非作用面
251‧‧‧電極墊
260‧‧‧第一介電層
261‧‧‧第一線路層
262‧‧‧第一導電盲孔
3‧‧‧增層結構
300‧‧‧第二介電層
301‧‧‧第二線路層
302‧‧‧第二導電盲孔
303‧‧‧電性接觸墊
33‧‧‧防焊層
330‧‧‧開孔
35‧‧‧焊料球
4‧‧‧封裝結構單元

Claims (16)

  1. 一種嵌埋半導體元件之封裝結構，係包括：支撐框，係具有相對之第一及第二框面，且具有貫穿該第一及第二框面之框口；半導體晶片，係設於該框口中，且具有相對之作用面及非作用面，該作用面與該支撐框之第一框面同側，且該作用面具有複數電極墊；第一介電層，係填充於該框口中，俾使該第一介電層、該支撐框及該半導體晶片形成一基板本體，且該基板本體具有相對之第一及第二表面，以對應該支撐框之第一及第二框面，又該半導體晶片之非作用面外露於該基板本體之第二表面；第一線路層，係設於該第一介電層上，且於該第一介電層中具有複數第一導電盲孔以電性連接各該電極墊；以及增層結構，係設於該基板本體之第一表面、第一介電層及該第一線路層上，且具有第二導電盲孔以電性連接該第一線路層。
  2. 如申請專利範圍第1項之嵌埋半導體元件之封裝結構，其中，該支撐框係為銅(Cu)。
  3. 如申請專利範圍第1項之嵌埋半導體元件之封裝結構，其中，該第一介電層係與該支撐框之第一框面齊平。
  4. 如申請專利範圍第1項之嵌埋半導體元件之封裝結 構，其中，該增層結構復包括至少一第二介電層、及形成於該第二介電層上之第二線路層，且該第二導電盲孔設於該第二介電層中並部份電性連接該第一線路層，而最外面之第二線路層具有複數電性接觸墊，並於該增層結構上形成有防焊層，且該防焊層形成有複數開孔以對應顯露各該電性接觸墊。
  5. 如申請專利範圍第4項之嵌埋半導體元件之封裝結構，其中，該電性接觸墊上設有表面處理層。
  6. 如申請專利範圍第5項之嵌埋半導體元件之封裝結構，其中，該表面處理層係為鎳/金(Ni/Au)、鎳/鈀/金(Ni/Pd/Au)、銀(Ag)或金(Au)。
  7. 如申請專利範圍第5項之嵌埋半導體元件之封裝結構，其中，該表面處理層結合焊料球。
  8. 一種嵌埋半導體元件之封裝結構之製法，係包括：提供一承載板；於該承載板上以一離型層及第一黏著層結合散熱板，且該離型層與該第一黏著層位於同一表面上；提供一支撐框，係具有相對之第一及第二框面，且具有貫穿該第一及第二框面之框口，且該支撐框之第二框面以第二黏著層結合於該散熱板上，並藉該框口顯露部份之散熱板；於該框口中之散熱板上結合半導體晶片，該半導體晶片具有相對之作用面及非作用面，該作用面具有複數電極墊，且該半導體晶片以該非作用面結合於該 散熱板上，該支撐框之第一框面並高於該作用面；於該支撐框之框口中填充第一介電層，且該第一介電層與該支撐框之第一框面齊平，俾使該第一介電層、該支撐框及該半導體晶片係構成一基板本體，且該基板本體具有相對之第一及第二表面，並對應該支撐框之第一及第二框面；於該第一介電層上形成有第一線路層，且該第一介電層中形成複數第一導電盲孔，以對應電性連接各該該電極墊；於該基板本體之第一表面及第一線路層上形成有增層結構，且該增層結構具有第二導電盲孔以電性連接至該第一線路層；以及移除該離型層、該第一黏著層及承載板，以形成一整版面封裝板。
  9. 如申請專利範圍第8項之嵌埋半導體元件之封裝結構之製法，其中，該支撐框係為銅(Cu)。
  10. 如申請專利範圍第8項之嵌埋半導體元件之封裝結構之製法，復包括移除該散熱板。
  11. 如申請專利範圍第8項之嵌埋半導體元件之封裝結構之製法，復包括切割該整版面封裝板，以形成複數封裝結構單元。
  12. 如申請專利範圍第8項之嵌埋半導體元件之封裝結構之製法，其中，該第一線路層之製法，係包括：於該第一介電層中形成有複數第一開孔，以對應 顯露各該電極墊；於該支撐框上、該第一介電層上、該第一開孔中、及該電極墊上形成有導電層；於該導電層上形成有阻層，且於該阻層中形成有開口區，以顯露部份之導電層；於該開口區中形成有第一線路層，並於該第一開孔中形成有第一導電盲孔，俾使該第一線路層藉由該第一導電盲孔電性連接該電極墊；以及移除該阻層及其所覆蓋之導電層。
  13. 如申請專利範圍第8項之嵌埋半導體元件之封裝結構之製法，其中，該增層結構係包括至少一第二介電層、形成於該第二介電層上之第二線路層、以及形成於該第二介電層中且電性連接該第一及第二線路層之第二導電盲孔，而最外面之第二線路層具有電性接觸墊，並於該增層結構上形成有防焊層，且該防焊層形成有複數開孔以對應顯露各該電性接觸墊。
  14. 如申請專利範圍第13項之嵌埋半導體元件之封裝結構之製法，復包括於該電性接觸墊上形成有表面處理層。
  15. 如申請專利範圍第14項之嵌埋半導體元件之封裝結構之製法，其中，該表面處理層係為鎳/金(Ni/Au)、鎳/鈀/金(Ni/Pd/Au)、銀(Ag)或金(Au)。
  16. 如申請專利範圍第14項之嵌埋半導體元件之封裝結構之製法，復包括於該表面處理層上形成焊料球。
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