TWI394250B - 封裝結構及其製法 - Google Patents

封裝結構及其製法 Download PDF

Info

Publication number
TWI394250B
TWI394250B TW098124040A TW98124040A TWI394250B TW I394250 B TWI394250 B TW I394250B TW 098124040 A TW098124040 A TW 098124040A TW 98124040 A TW98124040 A TW 98124040A TW I394250 B TWI394250 B TW I394250B
Authority
TW
Taiwan
Prior art keywords
electrical contact
contact pads
package structure
layer
semiconductor wafer
Prior art date
Application number
TW098124040A
Other languages
English (en)
Other versions
TW201104812A (en
Inventor
Kan Jung Chia
Original Assignee
Unimicron Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unimicron Technology Corp filed Critical Unimicron Technology Corp
Priority to TW098124040A priority Critical patent/TWI394250B/zh
Publication of TW201104812A publication Critical patent/TW201104812A/zh
Application granted granted Critical
Publication of TWI394250B publication Critical patent/TWI394250B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

封裝結構及其製法
本發明係有關一種封裝結構及其製法，尤指一種利於細線路設計之封裝結構及其製法。
隨著半導體封裝技術的演進，除了傳統打線式(Wire bonding)半導體封裝技術以外，目前半導體裝置(Semiconductor device)已開發出不同的封裝型態，例如直接在一封裝基板(package substrate)中嵌埋並電性整合一例如具有積體電路之半導體晶片，此種封裝件可縮減整體半導體裝置之體積並提昇電性功能，遂成為一種封裝的主流。
請參閱第1A至1C圖，係為習知封裝結構之製法示意圖。如第1A圖所示，提供具有貫穿開口100之第一承載板10，於該第一承載板10上結合第二承載板11，以封住該開口100之一端，再提供具有相對之作用面12a及非作用面12b的半導體晶片12，且於該作用面12a上具有複數電極墊120，而該非作用面12b藉由黏著層13以將該半導體晶片12固定於該開口100中的第二承載板11上；如第1B圖所示，接著，於該第一承載板10及該作用面12a上以熱壓貼覆介電層14，且該介電層14填入該開口100與半導體晶片]2之間的間隙中；如第1C圖所示，再於該介電層14中形成複數對應各該電極墊]20之盲孔140，之後於該介電層14上形成線路層15，且該線路層15具有位於各該盲孔140中之導電盲孔150，以電性連接至各該電極墊120。
惟，前述習知技術中，係先將該半導體晶片12設於承載板中，再形成該線路層15，以藉由該導電盲孔150對應電性連接該電極墊120；因此，該半導體晶片12與開口100的邊緣之間需預留間隙，當該介電層14進行熱壓合時，因壓力等因素，易使該半導體晶片12於該開口100中產生偏移e，如第1B圖所示，而此偏移e將造成該導電盲孔150電性連接該電極墊120之對位偏差，甚至因偏差過大而無法有效電性連接該電極墊120。
再者，如第1C’圖所示，若要避免該導電盲孔150與電極墊120之對位偏差，係可將該盲孔140之尺寸增大，以露出所需之電極墊120之接觸面積，以確保該導電盲孔150有效電性連接該電極墊120；惟，藉由增加該導電盲孔150之尺寸，雖可達到預期之電性連接功效，但卻因該導電盲孔150佔用過多該介電層14之表面，導致該線路層15之佈線設計難以達到細線路之目的。
因此，鑒於上述之問題，如何避免習知技術中之電性連接不良及難以作細線路設計之問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明之一目的係提供一種提升電性連接良率之封裝結構及其製法。
本發明之另一目的係提供一種利於細線路設計之封裝結構及其製法。
為達上述及其他目的，本發明揭露一種封裝結構，係包括：基板本體；半導體晶片，係嵌埋於該基板本體中，且具有相對之作用面及非作用面，該作用面上具有複數電極墊；異方性導電膠，係設於該半導體晶片之作用面及電極墊上；以及線路層，係嵌設於該基板本體中且外露於該基板本體表面，該線路層具有複數導電跡線及嵌設於該異方性導電膠中之第一電性接觸墊，又各該第一電性接觸墊形成晶片接置區，且至少一對第一電性接觸墊之間具有至少一導電跡線，而該半導體晶片係結合至該晶片接置區，該第一電性接觸墊之頂面積小於該電極墊之頂面積，並於該電極墊與第一電性接觸墊之間的異方性導電膠形成導電通路，以令各該電極墊藉由該導電通路電性連接至各該第一電性接觸墊，又該線路層具有複數設於該晶片接置區外圍之第二電性接觸墊，以形成焊墊區。
前述之封裝結構中，該基板本體係可由第一介電層及第二介電層所組成，且該線路層係可為電鍍金屬材；該些第一電性接觸墊係可藉由同一線路層之各該導電跡線導接至相對應之第二電性接觸墊。
前述之封裝結構復可包括第一及第二防焊層，其中，該第一防焊層係設於該基板本體上，而該第二防焊層係設於該異方性導電膠及線路層上，且該第二防焊層中具有複數開孔，以令各該第二電性接觸墊對應外露於各該開孔；又該些第二電性接觸墊上可具有焊球；亦或，該些第二電性接觸墊上可具有表面處理層，且形成該表面處理層之材料係可選自由化學鍍鎳/金、化鎳浸金(ENIG)、化鎳鈀浸金(ENEPIG)、化學鍍錫(Immersion Tin)及有機保焊劑(OSP)所組成之群組中之其中一者。
本發明復揭露一種封裝結構之製法，係包括：提供一承載板；於該承載板上形成線路層，且該線路層具有複數導電跡線及第一電性接觸墊，且各該第一電性接觸墊形成晶片接置區，又該線路層具有複數設於該晶片接置區外圍之第二電性接觸墊，以形成焊墊區；於該第一電性接觸墊上形成異方性導電膠；於該異方性導電膠上壓合具有複數電極墊之半導體晶片，令該些電極墊嵌埋於該異方性導電膠中，且該電極墊之頂面積大於該第一電性接觸墊之頂面積，並且各該電極墊對應各該第一電性接觸墊，以令各該電極墊與第一電性接觸墊之間的異方性導電膠形成導電通路，俾使各該電極墊藉由該導電通路電性連接至各該第一電性接觸墊；於該承載板及半導體晶片上結合一基板本體，以覆蓋該半導體晶片；以及移除該承載板，以外露出該線路層及第一電性接觸墊，且令該線路層及半導體晶片嵌埋於該基板本體中。
前述之製法中，於該承載板上係可電鍍形成該線路層，且該半導體晶片具有相對之作用面及非作用面，而各該電極墊係設於該作用面上；該些第一電性接觸墊係可藉由各該導電跡線導接至相對應之第二電性接觸墊。
前述之製法中，該基板本體覆蓋該半導體晶片之製法，係可包括：於該承載板上形成第一介電層，且該第一介電層具有介電層開口，以收納該半導體晶片；於該第一介電層及該半導體晶片上形成第二介電層；以及壓合該第二介電層與該第一介電層，令該第二介電層與該第一介電層結合成該基板本體，以覆蓋該半導體晶片。
前述之製法復可包括於該基板本體上形成第一防焊層，並於該異方性導電膠及線路層上形成第二防焊層，且該第二防焊層中形成複數開孔，以令各該第二電性接觸墊對應外露於各該開孔；又可包括於各該第二電性接觸墊上形成焊球；或於各該第二電性接觸墊上形成表面處理層，且形成該表面處理層之材料係可選自由化學鍍鎳/金、化鎳浸金(ENIG)、化鎳鈀浸金(ENEPIG)、化學鍍錫(Immersion Tin)及有機保焊劑(OSP)所組成之群組中之其中一者。
由上可知，本發明藉由先於該承載板上形成該線路層，再將該半導體晶片對位各該第一電性接觸墊，以藉由該異方性導電膠之導電通路電性連接該第一電性接觸墊與電極墊；相較於習知技術，本發明不論該半導體晶片是否產生偏移，該頂面積較小之第一電性接觸墊均可藉由該異方性導電膠有效電性連接該頂面積較大之電極墊，以達到提升電性連接良率之目的。
再者，本發明之第一電性接觸墊之頂面積小於該電極墊之頂面積，使各該第一電性接觸墊於該基板本體上之佔用面積縮小，可利於細線路之設計與提高佈線密度。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
請參閱第2A至2I圖，係為本發明所揭露之一種封裝結構之製法。
如第2A圖所示，提供一承載板20；有關於承載板之種類繁多，惟乃業界所周知，且其非本案技術特徵，故不贅述，特此述明。
如第2B圖所示，於該承載板20上形成線路層21，且該線路層21具有複數導電跡線21c及第一電性接觸墊21a，且各該第一電性接觸墊21a陣列排成晶片接置區F，又該線路層21具有複數設於該晶片接置區F外圍之第二電性接觸墊21b，以形成焊墊區S，較佳地，係以電鍍方式形成該線路層21；另外，各該第一電性接觸墊21a係藉由同一層線路層21之各該導電跡線21c導接至相對應之第二電性接觸墊21b；然，有關於形成線路之技術繁多，惟乃業界所周知，且其非本案技術特徵，故不再贅述，特此述明。
如第2C圖所示，於各該第一電性接觸墊21a及其周圍之承載板20與導電跡線21c上形成異方性導電膠(Anisotropic Conductive Film,ACF)22，即該異方性導電膠22之形成範圍係對應後續製程中之半導體晶片23的尺寸；所述之異方性導電膠22主要由黏接劑(Binder)與導電粒子組成，其可提供兩種接合物體僅於單一方向作電性導通，於本實施例中，係作垂直方向電性導通，而對於水平方向則具有絕緣效果。
如第2D及2D’圖所示，於該異方性導電膠22上壓合半導體晶片23，令該半導體晶片23結合至該晶片接置區F上，而該半導體晶片23具有相對之作用面23a及非作用面23b，於該作用面23a上具有複數電極墊230，且各該電極墊230對應各該第一電性接觸墊21a，令該些電極墊230嵌埋於該異方性導電膠22中，且該電極墊230之頂面積S1大於該第一電性接觸墊21a之頂面積S2，以令各該電極墊230與第一電性接觸墊21a之間的異方性導電膠22形成導電通路24，俾使各該電極墊230藉由該導電通路24電性連接至各該第一電性接觸墊21a。
如第2E圖所示，於該承載板20及半導體晶片23上形成第一介電層25a，且該第一介電層25a具有介電層開口250，以收納該半導體晶片23且露出該非作用面23b；於該第一介電層25a及該半導體晶片23之非作用面23b上形成第二介電層25b；其中，該第一介電層25a及第二介電層25b例如為玻纖浸樹脂(Prepreg,PP)。
如第2F圖所示，熱壓合該第二介電層25b與第一介電層25a，令該第二介電層25b與該第一介電層25a結合成基板本體25，以覆蓋該半導體晶片23。
如第2G圖所示，移除該承載板20，以外露出該線路層21，且令該半導體晶片23嵌埋於該基板本體25中，而該線路層21嵌設於該基板本體25表面。
如第2H圖所示，於該基板本體25上形成第一防焊層26a，且於該異方性導電膠22及線路層21上形成第二防焊層26b，且該第二防焊層26b中形成複數開孔260，以令各該第二電性接觸墊21b對應外露於各該開孔260；另外，各該開孔260並未露出各該第一電性接觸墊21a。
如第2I圖所示，可切割該基板本體25，以形成複數個具有該半導體晶片23之封裝結構單元；且可於各該第二電性接觸墊21b上形成焊球27；如第2I’圖所示，或於各該第二電性接觸墊21b上形成表面處理層28，而形成該表面處理層28之材料係選自由化學鍍鎳/金、化鎳浸金(ENIG)、化鎳鈀浸金(ENEPIG)、化學鍍錫(Immersion Tin)及有機保焊劑(OSP)所組成之群組中之其中一者。
本發明係先於該承載板20上電鍍形成該線路層21，再將該半導體晶片23對位各該第一電性接觸墊21a而設置，以藉由該異方性導電膠22之導電通路24電性連接該第一電性接觸墊21a與電極墊230；相較於習知技術，當本發明之第二介電層25b與第一介電層25a壓合成該基板本體25時，不論該半導體晶片12是否產生偏移，該頂面積S2較小之第一電性接觸墊21a均可藉由該異方性導電膠22有效電性連接該頂面積S1較大之電極墊230。
再者，請一併參閱第2J圖，係為第2I圖之底視示意圖，其中省略該第二防焊層26b及焊球27；若壓合過程中，該半導體晶片23產生偏移，則因該電極墊230之頂面積S1大於該第一電性接觸墊21a之頂面積S2，故該電極墊230仍可有效對位該第一電性接觸墊21a，以保持良好之電性連接；因此，本發明藉由該第一電性接觸墊21a之頂面積S2小於該電極墊230之頂面積S1之技術，使各該第一電性接觸墊21a於該基板本體25上之佔用面積縮小，俾有利於該線路層21作細線路之佈線設計。
本發明復提供一種封裝結構，係包括：由第一介電層25a及第二介電層25b所組成之基板本體25；具有相對之作用面23a及非作用面23b之半導體晶片23，係嵌埋於該基板本體25中，且該作用面23a上具有複數電極墊230；異方性導電膠22，係設於該半導體晶片23之作用面23a及電極墊230上；以及線路層21，係嵌設於該基板本體25中且外露於該基板本體25表面，該線路層21具有複數導電跡線21c及嵌設於該異方性導電膠22中之第一電性接觸墊21a，又各該第一電性接觸墊21a陣列排成晶片接置區F，且至少一對第一電性接觸墊21a之間具有至少一導電跡線21c，而該半導體晶片23係結合至該晶片接置區F，該第一電性接觸墊21a之頂面積S2小於該電極墊230之頂面積S1，並於該電極墊230與第一電性接觸墊21a之間的異方性導電膠22形成導電通路24，以令各該電極墊230藉由該導電通路24電性連接至各該第一電性接觸墊21a，又該線路層21具有複數設於該晶片接置區F外圍之第二電性接觸墊21b，以形成焊墊區S，藉以導接至外部電子元件。
所述之線路層21係為電鍍金屬材，且各該第一電性接觸墊21a係藉由同一線路層21之各該導電跡線21c導接至相對應之第二電性接觸墊21b，如第2J圖所示。
該封裝結構復包括設於該基板本體25上之第一防焊層26a，及設於該異方性導電膠22及線路層21上之第二防焊層26b，且該第二防焊層26b中具有開孔260，以令各該第二電性接觸墊21b對應外露於各該開孔260；又該些第二電性接觸墊21b上具有焊球27或表面處理層28，且形成該表面處理層28之材料係選自由化學鍍鎳/金、化鎳浸金(ENIG)、化鎳鈀浸金(ENEPIG)、化學鍍錫(Immersion Tin)及有機保焊劑(OSP)所組成之群組中之其中一者。
綜上所述，本發明之封裝結構係藉由該頂面積較大之電極墊對位該頂面積較小之第一電性接觸墊，因而不論該半導體晶片是否產生偏移，該第一電性接觸墊均可藉由該異方性導電膠有效電性連接該電極墊，以達到提升電性連接良率之目的。
再者，本發明之第一電性接觸墊之頂面積小於該電極墊之頂面積，故各該第一電性接觸墊於該基板本體上之佔用面積縮小，俾利於細線路之設計與提高佈線密度。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
10．．．第一承載板
100．．．開口
11．．．第二承載板
12,23．．．半導體晶片
12a,23a．．．作用面
12b,23b．．．非作用面
120,230．．．電極墊
13．．．黏著層
14．．．介電層
140．．．盲孔
15,21．．．線路層
150．．．導電盲孔
20．．．承載板
21a．．．第一電性接觸墊
21b．．．第二電性接觸墊
21c．．．導電跡線
22．．．異方性導電膠
24．．．導電通路
25．．．基板本體
25a．．．第一介電層
25b．．．第二介電層
250．．．介電層開口
26a．．．第一防焊層
26b．．．第二防焊層
260．．．開孔
27．．．焊球
28．．．表面處理層
e．．．偏移
S1,S2．．．頂面積
S．．．焊墊區
F．．．晶片接置區
第1A至1C圖係為習知封裝結構之製法之示意圖；其中，第1C’圖係為第1C圖之另一實施態樣；
第2A至2I圖係為本發明封裝結構之製法之示意圖；其中，第2D’圖係為第2D圖之局部放大圖，第2I’圖係為第2I圖之另一實施態樣；以及
第2J圖係為第2I圖之底視示意圖。
21．．．線路層
21a．．．第一電性接觸墊
21b．．．第二電性接觸墊
21c．．．導電跡線
22．．．異方性導電膠
23．．．半導體晶片
23a．．．作用面
23b．．．非作用面
230．．．電極墊
25．．．基板本體

Claims (17)

  1. 一種封裝結構，係包括：基板本體；半導體晶片，係嵌埋於該基板本體中，且具有相對之作用面及非作用面，該作用面上具有複數電極墊；異方性導電膠，係設於該半導體晶片之作用面及電極墊上；以及線路層，係嵌設於該基板本體中且外露於該基板本體表面，該線路層具有複數導電跡線及嵌設於該異方性導電膠中之第一電性接觸墊，又各該第一電性接觸墊形成晶片接置區，且至少一對第一電性接觸墊之間具有至少一導電跡線，而該半導體晶片係結合至該晶片接置區，該第一電性接觸墊之頂面積小於該電極墊之頂面積，並於該電極墊與第一電性接觸墊之間的異方性導電膠形成導電通路，以令各該電極墊藉由該導電通路電性連接至各該第一電性接觸墊，又該線路層具有複數設於該晶片接置區外圍之第二電性接觸墊，以形成焊墊區。
  2. 如申請專利範圍第1項所述之封裝結構，其中，該基板本體係由第一介電層及第二介電層所組成。
  3. 如申請專利範圍第1項所述之封裝結構，其中，該線路層係為電鍍金屬材。
  4. 如申請專利範圍第1項所述之封裝結構，其中，該些第一電性接觸墊係藉由同一線路層之各該導電跡線導接至相對應之第二電性接觸墊。
  5. 如申請專利範圍第1項所述之封裝結構，復包括第一及第二防焊層，其中，該第一防焊層係設於該基板本體上，而該第二防焊層係設於該異方性導電膠及線路層上，且該第二防焊層中具有複數開孔，以令各該第二電性接觸墊對應外露於各該開孔。
  6. 如申請專利範圍第5項所述之封裝結構，其中，該些第二電性接觸墊上具有焊球。
  7. 如申請專利範圍第5項所述之封裝結構，其中，該些第二電性接觸墊上具有表面處理層。
  8. 如申請專利範圍第7所述之封裝結構，其中，形成該表面處理層之材料係選自由化學鍍鎳/金、化鎳浸金(ENIG)、化鎳鈀浸金(ENEPIG)、化學鍍錫(Immersion Tin)及有機保焊劑(OSP)所組成之群組中之其中一者。
  9. 一種封裝結構之製法，係包括；提供一承載板；於該承載板上形成線路層，且該線路層具有複數導電跡線及第一電性接觸墊，且各該第一電性接觸墊形成晶片接置區，又該線路層具有複數設於該晶片接置區外圍之第二電性接觸墊，以形成焊墊區；於該第一電性接觸墊上形成異方性導電膠；於該異方性導電膠上壓合具有複數電極墊之半導體晶片，令該些電極墊嵌埋於該異方性導電膠中，且該電極墊之頂面積大於該第一電性接觸墊之頂面積，並且各該電極墊對應各該第一電性接觸墊，以令各該電極墊與第一電性接觸墊之間的異方性導電膠形成導電通路，俾使各該電極墊藉由該導電通路電性連接至各該第一電性接觸墊；於該承載板及半導體晶片上結合一基板本體，以覆蓋該半導體晶片；以及移除該承載板，以外露出該線路層，且令該線路層及半導體晶片嵌埋於該基板本體中。
  10. 如申請專利範圍第9項所述之封裝結構之製法，其中，於該承載板上係電鍍形成該線路層。
  11. 如申請專利範圍第9項所述之封裝結構之製法，其中，該半導體晶片具有相對之作用面及非作用面，且各該電極墊係設於該作用面上。
  12. 如申請專利範圍第9項所述之封裝結構之製法，其中，該些第一電性接觸墊係藉由各該導電跡線導接至相對應之第二電性接觸墊。
  13. 如申請專利範圍第9項所述之封裝結構之製法，其中，該基板本體覆蓋該半導體晶片之製法，係包括：於該承載板上形成第一介電層，且該第一介電層具有介電層開口，以收納該半導體晶片；於該第一介電層及該半導體晶片上形成第二介電層；以及壓合該第二介電層與該第一介電層，令該第二介電層與該第一介電層結合成該基板本體，以覆蓋該半導體晶片。
  14. 如申請專利範圍第9項所述之封裝結構之製法，復包括於該基板本體上形成第一防焊層，並於該異方性導電膠及線路層上形成第二防焊層，且該第二防焊層中形成複數開孔，以令各該第二電性接觸墊對應外露於各該開孔。
  15. 如申請專利範圍第14項所述之封裝結構之製法，復包括於各該第二電性接觸墊上形成焊球。
  16. 如申請專利範圍第14項所述之封裝結構之製法，復包括於各該第二電性接觸墊上形成表面處理層。
  17. 如申請專利範圍第16項所述之封裝結構之製法，其中，形成該表面處理層之材料係選自由化學鍍鎳/金、化鎳浸金(ENIG)、化鎳鈀浸金(ENEPIG)、化學鍍錫(Immersion Tin)及有機保焊劑(OSP)所組成之群組中之其中一者。
TW098124040A 2009-07-16 2009-07-16 封裝結構及其製法 TWI394250B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW098124040A TWI394250B (zh) 2009-07-16 2009-07-16 封裝結構及其製法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW098124040A TWI394250B (zh) 2009-07-16 2009-07-16 封裝結構及其製法

Publications (2)

Publication Number Publication Date
TW201104812A TW201104812A (en) 2011-02-01
TWI394250B true TWI394250B (zh) 2013-04-21

Family

ID=44813785

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098124040A TWI394250B (zh) 2009-07-16 2009-07-16 封裝結構及其製法

Country Status (1)

Country Link
TW (1) TWI394250B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI557817B (zh) * 2014-08-20 2016-11-11 欣興電子股份有限公司 中介板製造方法、中介板及晶片封裝結構

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI543307B (zh) 2012-09-27 2016-07-21 欣興電子股份有限公司 封裝載板與晶片封裝結構
WO2021227045A1 (zh) * 2020-05-15 2021-11-18 深圳市汇顶科技股份有限公司 半导体封装方法及其封装结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6707162B1 (en) * 2002-10-25 2004-03-16 Via Technologies, Inc. Chip package structure
US20070020812A1 (en) * 2005-07-20 2007-01-25 Phoenix Precision Technology Corp. Circuit board structure integrated with semiconductor chip and method of fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6707162B1 (en) * 2002-10-25 2004-03-16 Via Technologies, Inc. Chip package structure
US20070020812A1 (en) * 2005-07-20 2007-01-25 Phoenix Precision Technology Corp. Circuit board structure integrated with semiconductor chip and method of fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI557817B (zh) * 2014-08-20 2016-11-11 欣興電子股份有限公司 中介板製造方法、中介板及晶片封裝結構

Also Published As

Publication number Publication date
TW201104812A (en) 2011-02-01

Similar Documents

Publication Publication Date Title
TWI413223B (zh) 嵌埋有半導體元件之封裝基板及其製法
WO2020024830A1 (zh) 线路板组件、感光组件、摄像模组及感光组件制作方法
TWI418003B (zh) 嵌埋電子元件之封裝結構及其製法
US8450853B2 (en) Semiconductor device and a method of manufacturing the same, and an electronic device
JP2004343030A (ja) 配線回路基板とその製造方法とその配線回路基板を備えた回路モジュール
TWI496258B (zh) 封裝基板之製法
US8061024B2 (en) Method of fabricating a circuit board and semiconductor package.
TWI446508B (zh) 無核心式封裝基板及其製法
JP4070470B2 (ja) 半導体装置用多層回路基板及びその製造方法並びに半導体装置
TW201342559A (zh) 封裝件、半導體封裝結構及其製法
TWI553787B (zh) Ic載板、具有該ic載板的半導體器件及其製造方法
JP2006134912A (ja) 半導体モジュールおよびその製造方法、ならびにフィルムインターポーザ
TWI394250B (zh) 封裝結構及其製法
US8889994B2 (en) Single-layered printed circuit board and manufacturing method thereof
TWI419278B (zh) 封裝基板及其製法
TWI417970B (zh) 封裝結構及其製法
TWI416682B (zh) 封裝結構
TWI416680B (zh) 封裝基板及其製法
TWI473221B (zh) 封裝基板及其製法
TWI435667B (zh) 印刷電路板組件
TWI503941B (zh) 晶片封裝基板及其製作方法
TWI483320B (zh) 半導體封裝結構及其製作方法
TWM524553U (zh) 半導體封裝結構
TWI384606B (zh) 嵌埋半導體元件之封裝結構及其製法
TWI390701B (zh) 免用基板與接針之半導體封裝構造及其製程

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees