TWI390701B - 免用基板與接針之半導體封裝構造及其製程 - Google Patents

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Description

免用基板與接針之半導體封裝構造及其製程
本發明係有關於一種半導體裝置，特別係有關於一種免用基板與接針之半導體封裝構造及其製程。
在電子產品的微小化要求下，用以保護半導體晶片並提供外部電路連接的半導體封裝構造需要輕薄短小化並且功能更為強大。習知半導體封裝構造係以一線路基板做為晶片載體與內部電性傳遞，在基板的上表面設置至少一晶片，並以打線形成複數個內部連接元件(例如銲線)來電性連接晶片與基板，予與封膠之後，再以複數個外接端子(例如錫球或金屬接針)設置於基板之下表面做為對外之接點。其中，基板佔了整體封裝成本的相當大比例，約百分之三十，特別是需要的線路層越多，基板則是變得更加昂貴。
此外，具有基板之半導體封裝構造會導致封裝尺寸之厚度增加。此舉，對於尺寸要求嚴苛的筆記型電腦、次筆記型電腦或可攜式電子產品上使用時，即有佔用空間之問題存在。再者，附著於基板下表面之錫球或金屬接針是為一種外加的型態，其所提供之結構強度亦不足夠，容易在受到拉扯應力作用下，導致錫球或金屬接針剝落，導致產品不良率提高。
如第1圖所示，一種習知的具有外接針之半導體封裝構造100係為多晶片封裝類型，主要包含一第一晶片 110、複數個第二晶片150、複數個銲線120、一基板160以及複數個金屬接針170。其中該第一晶片110與該些第二晶片150係設置於該基板160之上方並相互堆疊。該基板160係包含複數個位於上表面之內接指162與複數個位於下表面之外接墊161。通常該基板160係為一硬質印刷電路板，內部形成有線路層與鍍通孔(圖中未繪出)，以使該些內接指162可電性導通至對應之該些外接墊161。
該第一晶片110係具有一第一主動面112、一相對之第一背面113以及複數個形成於該第一主動面112之第一電極111；同樣地，該第二晶片150係具有一第二主動面152、一相對之第二背面153以及複數個形成於該第二主動面152之第二電極151。該第一晶片110之該第一背面113係黏設於該基板160之該上表面，並可利用該些銲線120電性連接該些第一電極111與該基板160之該些內接指162。此外，該第一晶片110與該第二晶片150間可藉由一膜覆線黏膠180(Film-Over-Wire adhesive)黏合該第一晶片110之第一主動面112與該第二晶片150之第二背面152，並包覆該些銲線120之一端，藉以覆蓋並固定該些銲線120之晶片接合端。並且在該膜覆線黏膠180之上更形成有一晶片貼附層190，可避免該些銲線120接觸到該第二晶片150之第二背面153，而造成短路(short)。在每一第二晶片150設置之後，另以複數個銲線120電性連接該些第二電極121與 該基板160之該些內接指162。該封膠體130係形成於該基板160之該上表面，並密封該第一晶片110、該些第二晶片150以及該些銲線120的全部。封膠完成後可利用設置在該些外接墊161之該些金屬接針170作為整體半導體封裝構造100之對外電性導接。然而，該些金屬接針170係為在封膠體130形成之後額外附加於該基板160的表面，易有掉落、斷裂或歪斜的問題。
然而，供該些金屬接針170設置之該基板160佔據了一相當的厚度，導致該半導體封裝構造100可再往上堆疊的晶片數量受到限制，無法再增加內部積體電路的容量或功能，並會有翹曲問題。特別是該些金屬接針170對於該基板160的翹曲度相當敏感，會嚴重影響對外電性連接的品質。此外，水氣會沿著該基板160與該封膠體130之界面侵入到該第一晶片110，降低了半導體封裝構造100的耐用度。
我國專利公告編號第363233號「免用基板之球陣式積體電路封裝方法」，揭示一種免用基板之球陣式積體電路封裝方法，其係在一銅片上覆乾膜與電鍍形成線路，經過植入晶片、打線與灌膠之後，再蝕刻去除該銅片，使其構成一免用基板之球陣式半導體封裝構造。最終的半導體封裝構造雖未含有基板，但在製程中仍需要使用具有線路之銅片，並在蝕去銅片之後在對應線路之接點位置植入錫球，故未減少半導體封裝製程之基板成本亦不可節省植球步驟，故無法真正達到節省成本。
有鑒於此，本發明之主要目的係在於提供一種免用基板與接針之半導體封裝構造及其製程，能真正節省基板與外接針等元件成本，並減少封裝製程，更能使半導體封裝構造更為薄化。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。依據本發明所揭示之一種免用基板與接針之半導體封裝構造，該半導體封裝構造主要包含一第一晶片、複數個銲線以及一封膠體。該第一晶片係具有複數個第一電極。每一銲線係具有一第一端以及一第二端，其中該第一端係接合於對應之第一電極，該第二端係遠離該第一晶片曲折延伸。該封膠體係密封該第一晶片與該些銲線，該封膠體係具有一底面。其中，該些銲線之該些第二端係突出且外露於該封膠體之該底面，以形成複數個外接針點。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述之半導體封裝構造中，該些銲線之該些第二端係可大致垂直於該封膠體之該底面。
在前述之半導體封裝構造中，可另包含有一硬度強化層，其係形成於該些銲線之外露第二端之表面。
在前述之半導體封裝構造中，該些銲線之該些第二端係可大致橫置於該封膠體之該底面。
在前述之半導體封裝構造中，該些銲線之該些第二 端係可為扇出狀延伸並超出該第一晶片之一表面覆蓋區域(footprint area)。
在前述之半導體封裝構造中，該些銲線除了該些第二端之外的其餘部位係可被該封膠體完全密封。
在前述之半導體封裝構造中，該封膠體於該底面上係可形成有複數個絕緣凸塊，並且該些銲線之該些第二端係貫穿並突出於該些絕緣凸塊。
在前述之半導體封裝構造中，該些第一電極係可包含複數個銲墊。
在前述之半導體封裝構造中，該些第一電極係可包含複數個電性貫通該第一晶片之矽穿孔。
在前述之半導體封裝構造中，可另包含有至少一第二晶片，其係疊設於該第一晶片相對於該些銲線之另一表面，該第二晶片係具有複數個第二電極，其係電性連接至該些第一電極。
在前述之半導體封裝構造中，該些第二電極係可包含複數個導電凸塊。
在前述之半導體封裝構造中，該些第二電極係可包含複數個電性貫通該第二晶片之矽穿孔。
在前述之半導體封裝構造中，該第二晶片係可具有一背面，其係外露於該封膠體。
本發明還揭示適用於前述的免用基板與接針之半導體封裝構造之製程，主要步驟包含：首先，提供一第一晶片，係具有複數個第一電極。接著，形成複數個銲線於該第一晶 片上，每一銲線係具有一第一端以及一第二端，其中該第一端係接合於對應之第一電極，該第二端係遠離該第一晶片曲折延伸。最後，形成一封膠體，以密封該第一晶片與該些銲線，該封膠體係具有一底面；其中，該些銲線之該些第二端係突出且外露於該封膠體之該底面，以形成複數個外接針點。
由以上技術方案可以看出，本發明之免用基板與接針之半導體封裝構造及其製程，具有以下優點與功效：一、能真正節省基板與外接針等元件成本，並減少封裝製程，更能使半導體封裝構造更為薄化。
二、利用銲線做為封裝內部電性連接之功能並能取代習知基板之線路層、鍍通孔以及對外接針以及節省習知基板的打線接指與外接墊，故能節省封裝元件而且不會有基板剝離與接針掉落的問題，並能防止水氣侵入至晶片，提高半導體封裝構造之可靠度。
依據本發明之第一具體實施例，揭示一種免用基板與接針之半導體封裝構造及其製程，如第2圖所示，該半導體封裝構造200主要包含一第一晶片210、複數個銲線220以及一封膠體230。
該第一晶片210係具有一第一主動面212、一第一背面213以及複數個形成在該第一主動面212之第一電極211。如第2圖所示，在本實施例中，該些第一電極211係為複數個銲墊，例如鋁墊(Al pad)。
由於該半導體封裝構造200能夠免用基板與接針，故在一預定尺寸下可以封裝更多晶片。在本實施例中，該半導體封裝構造200可另包含有至少一第二晶片250，其係疊設於該第一晶片210相對於該些銲線220之另一表面，該第二晶片250係具有一第二主動面252、一第二背面253以及複數個形成在該第二主動面252之第二電極251。該第一晶片210之第一主動面212與該第二晶片250之第二主動面252係朝向同一方向並相互堆疊，該第一晶片210與該第二晶片250間係可利用一晶片貼附層290作黏貼與固定，例如B階(B-stage)印刷膠層或是PI(polyimide,聚亞醯胺)膠帶。該晶片貼附層290之形成方法可為膠帶之壓貼、印刷、點塗或滾壓等等。
此外，該些第一電極211係可包含複數個電性貫通該第一晶片210之第一矽穿孔214，其係具有電性導通功能之貫穿孔。該些第一電極211係可透過該些第一矽穿孔214而電性連接至該些第二電極251。該些第二電極251係可包含複數個電性貫通該第二晶片250之第二矽穿孔254，用以電性連接相鄰第二晶片250之第二電極251。可在該些第一矽穿孔214及該些第二矽穿孔254內可形成填孔物質(圖未標號)，該填孔物質之材質係可為導電材料，例如銲料、含銅導電膏、銀膠、導電油墨或電鍍金屬等等，以使該第一晶片210與該第二晶片250為電性互連。具體而言，該些第一矽穿孔214及該 些第二矽穿孔254是以垂直導通方式來達成堆疊晶片的電性連接，不須採用銲線，可縮短電氣訊號傳輸距離。並且，矽穿孔技術能夠有效提高系統的整合度與效能並能降低封裝整體高度與面積，並且大大改善晶片速度和低功耗的性能。
請再參閱第2圖所示，在本實施例中，該可堆疊半導體封裝構造200係包含有三顆晶片，將一個第一晶片210與兩個第二晶片250預先組合成一晶片堆疊體。但不受限地，該半導體封裝構造200可在往下堆疊更多顆之晶片，例如四顆或更多；或者，本發明可應用於單晶片封裝(single-chip package)。
該些銲線220係設置於複數個堆疊晶片之最上層晶片之主動面(即是該第一晶片210之該第一主動面212)。該些銲線220之材質可為金或銅等導電材料，並為利用打線(wire bonding)方法形成之可撓曲性細線，以作為該半導體封裝構造200對內與對外之一體電性導接元件。打線形成工具係可為一特殊打線機(wire bonder)之銲針(bonding capillary)並具有自動截斷之機構。如第2及3圖所示，每一銲線220係具有一第一端221以及一第二端222，其中該第一端221即為結球端(ball bond)，而該第二端222即為線尾端(或稱訂合式接合端，stitch bond)。該第一端221係接合於對應之第一電極211，該第二端222係遠離該第一晶片210曲折延伸。
該封膠體230係密封該第一晶片210、該些第二晶 片250以及該些銲線220，提供適當的封裝保護以防止電性短路與塵埃污染。此外，該封膠體230係具有一底面231。而該些銲線220之該些第二端222係突出且外露於該封膠體230之該底面231，以形成複數個外接針點。在本實施例中，該封膠體230係為環氧模封化合物(Epoxy Molding Compound, EMC)，利用轉移模製(transfer molding，或稱壓模)技術，以使該封膠體230之該底面231具有良好平坦面或是高準確的特定形狀。
因此，該些銲線220同時具有封裝內部與對外電性連接之功能並能取代習知基板之線路層、鍍通孔以及對外接針以及節省習知基板的打線接指與外接墊，故能節省封裝元件而且不會有基板剝離與接針掉落的問題，並能防止水氣侵入至該些晶片210與250，提高該半導體封裝構造200之可靠度。並且能進一步使該半導體封裝構造200更為薄化並減少封裝製程。
請參閱第4A至4G圖所示，本發明進一步說明該半導體封裝構造200之製程，以彰顯本案的功效。
首先，如第4A圖所示，提供一第一晶片210，該第一晶片210係具有複數個設於該第一主動面212上之第一電極211並已完成適當的積體電路。在本實施例中，該些第一電極211是排列在該第一晶片210之該第一主動面212之周邊。在不同實施例中，該些第一電極211亦可同時排列在第一晶片210之該第一主動面212之周邊與中央。
接著，如第4B圖所示，以一打線機之銲針10逐一形成複數個銲線220於該第一晶片210之該些第一電極211上，先形成一銲線220之一第一端221，其係接合於對應之第一電極211。該第一端221可利用燒結成球技術成為一結球端，其直徑係大於該些銲線220之直徑。並在一壓合力與加熱溫度下，使該第一端221鍵合於該第一晶片210之該些第一電極211上。較佳地，該銲針10可將該些銲線220往該些第一電極211傾斜方向進行往外延伸後再往上延伸。
之後，如第4C圖所示，待該銲針10拉出一預定長度後，切斷該銲線220，以形成該銲線220之第二端222。故該第二端222係遠離該第一晶片210曲折延伸，並截斷成懸空自由端。較佳地，該銲線220之該第二端222係可大致垂直於該封膠體230之該底面231(如第2圖所示)，作為對外接針。逐一重覆第4B圖至第4C圖之動作，以形成該些銲線220並具有鍵合於該些第一電極211上之第一端221與懸空之第二端222(如第4D圖所示)。該些銲線220之線徑一般係為20~50μm，較佳地，在本實例中，可適當加粗該些銲線220之線徑，增加強度並導電傳輸品質。
如第4D圖所示，較佳地，該些銲線220之該些第二端222係可為扇出狀延伸並超出該第一晶片220之一表面覆蓋區域D1(footprint area)，即該些銲線220之該些第二端222之縱向位置僅有該封膠體230而未與該第一晶片220重疊，以避免應力直接傳遞至該第一晶片220。該些第二端222的配置位置即為該半導體封裝構造之 外接腳位，除了可以設定該第一晶片220之兩側外，亦可往同一方向彎曲延伸或呈垂直往上之方向，可視對外導接之印刷電路板之電極位置而調整。
在本實施例中，如第2圖所示，在該第一晶片210上形成複數個銲線220之步驟前，可疊設至少一第二晶片250於該第一晶片210相對於該些銲線220之另一表面(即第一背面213)，並且該第一晶片210與該第二晶片250已完成矽穿孔電性互連之步驟，而成為一具有矽穿孔(TSV)之多晶片半導體裝置。
如第4E圖所示，形成一封膠體230以密封該第一晶片210、該些第二晶片250與該些銲線220，以避免上述元件受到外界污染物的污染。由於在本實施例中，該封膠體230係是以轉移模製(transfer molding)的技術形成。在形成該封膠體230之前，可先在該第二晶片250之一背面253貼上一膠帶40，以保護該第二晶片250之該背面253。在晶圓等級中，該膠帶40係可為一晶圓切割膠帶(俗稱blue tape，一種電子級膠帶)。再以一上模具20及一下模具30夾固該膠帶40，使得該第一晶片210、該第二晶片250以及該些銲線220可容置於該上模具20及該下模具30所形成之一模穴中，在適當之昇溫條件與注膠壓力下，該封膠體230之前驅物係能填充入該模穴中，以密封保護該第一晶片210、該第二晶片250以及該些銲線220。之後，再適當烘烤使該封膠體230固化成形。
更具體而言，如第4E圖所示，該上模具20係具有複數個針腳固定孔21，該些銲線220之該些第二端222係插置於該些針腳固定孔21內，故該些銲線220之該些第二端222係能大致垂直於該封膠體230之該底面231且不會在壓模時造成該些銲線220之該些第二端222的位偏移。因此，如第4F圖所示，該些銲線220除了該些第二端222之外的其餘部位係可被該封膠體230完全密封，可消除該些銲線220與其它封裝材料的接合界面，避免該些銲線220的剝離。
如第4F圖所示，較佳地，在該封膠體230形成之後，另可包含之步驟有：由該底面231選擇性清潔該些銲線220之該些第二端222，以確使該些銲線220之該些第二端222為外露。藉以清除附著於該些銲線220之該些第二端222之可能殘膠。具體而言，選擇性清潔該些銲線220的方法係可包含反應性電漿蝕刻，可將沈積於該些第二端222表面的殘膠或聚合物(Polymer)除去。
此外，如第4G圖所示，為了加強外露出該封膠體230之該些銲線220之該些第二端222之線強度，可形成一硬度強化層240於該些銲線220之該些第二端222之表面。例如鎳層、鈦層或其合金層。
具體而言，如第2及4G圖所示，在該封膠體230形成之後，可移除該膠帶40，而使該第二晶片250之該背面253係外露於該封膠體230，而成為裸晶之型態。較佳地，如第2圖所示，或可貼設一散熱片260於該第二晶 片250之外露背面253，以增加散熱效能。
本發明之第二具體實施例揭示另一種免用基板與接針之半導體封裝構造及其製程。請參閱第5圖所示，該半導體封裝構造300主要包含一第一晶片310、複數個銲線320以及一封膠體330。
該第一晶片310係具有一第一主動面312、一第一背面313以及複數個形成在該第一主動面312之第一電極311。如第5圖所示，在本實施例中，該些第一電極311係包含複數個銲墊。
該半導體封裝構造300可另包含有至少一第二晶片350，其係疊設於該第一晶片310相對於該些銲線320之另一表面，該第二晶片350係具有複數個第二電極351，該些第二電極351係為複數個銲墊。在本實施例中，該些第二電極351係可另包含複數個導電凸塊354，其係設於銲墊上。該些第二電極351係可透過複數個位於晶片側邊之導通線路340電性連接至該些第一電極311或該些第二電極351。該些導通線路340可代替習知打線形成之銲線，並可縮減封裝高度。
如第5圖所示，該些銲線320係位於複數個堆疊晶片中之最上層晶片之主動面(即位於該第一晶片310之該第一主動面312上)，其是利用打線方法形成，並可作為整體半導體封裝構造對內與對外之電性導接。每一銲線320係具有一第一端321以及一第二端322，其中該第一端321係接合於對應之第一電極311，該第二端322 係遠離該第一晶片310曲折延伸。
該封膠體330係密封該第一晶片310、該第二晶片350以及該些銲線320，提供適當的封裝保護以防止電性短路與塵埃污染。此外，如第5圖所示，該封膠體330係具有一底面331。該封膠體330於該底面331上係可形成有複數個絕緣凸塊332，並且該些銲線320之該些第二端322係貫穿並突出於該些絕緣凸塊332，以形成複數個外接針點。該些絕緣凸塊332可提供該些銲線320之支撐與固定。
因此，該些銲線320能取代習知基板之線路層、鍍通孔以及對外接針以及節省習知基板的打線接指與外接墊，故能節省封裝元件而且不會有基板剝離與接針掉落的問題。
請參閱第6A至6C所示，本發明進一步說明該半導體封裝構造300之製程，以彰顯本案的功效。
首先，如第6A圖所示，先將在該第一晶片310與該些第二晶片350組合一電性互連之晶片堆疊體。可在該第一晶片310之該第一主動面312上黏貼一晶片貼附層390，並在該晶片貼附層390上方黏貼一暫時性金屬板360。其中，如第6A圖所示，該暫時性金屬板360係具有複數個可供該些銲線320通過之通孔361。
接著，如第6B圖所示，以一銲針(圖未繪出)依序形成該些銲線320於該第一晶片310之該些第一電極311上，每一銲線320係具有一第一端321以及一第二端322，其中該第 一端321係接合於對應之第一電極311，該第二端322係通過該通孔361而遠離該第一晶片310曲折延伸，並接合在該暫時性金屬板360。
之後，如第6C圖所示，形成一封膠體330以密封該第一晶片310、該第二晶片350與該些銲線320。具體而言，該封膠體330係填充於該些通孔361，以形成上述之絕緣凸塊332。因此，該些銲線320除了該些第二端322之外的其餘部位係可被該封膠體330完全密封，可消除該些銲線320與其它封裝材料的接合界面，避免該些銲線320的剝離。
之後，如第5及6C圖所示，在該封膠體330形成之後，移除該暫時性金屬板360，以使形成於該底面331上之複數個絕緣凸塊332為突出外露，並且該些銲線320之該些第二端322係貫穿並突出於該些絕緣凸塊332。較佳地，該些銲線320之該些第二端322係大致橫置於該封膠體330之該底面331，可提供較大之導電面積，提高電性連接傳輸品質。
詳細而言，上述移除該暫時性金屬板360之方法係包含選擇性化學蝕刻(selective chemical etching)，即可以利用不同的化學溶液選擇性的蝕刻移除該暫時性金屬板360，而不移除該些銲線320之該些第二端322，並使該些絕緣凸塊332為外露。
因此，本發明能真正節省基板元件成本，可減少封裝製程，並能使半導體封裝構造更為薄化。此外，本發明利用銲線取代習知基板之線路層、鍍通孔以及對外接 針以及節省習知基板的打線接指與外接墊，故能節省封裝元件而且不會有基板剝離與接針掉落的問題，並能防止水氣侵入至晶片，提高半導體封裝構造之可靠度。
以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，本發明技術方案範圍當依所附申請專利範圍為準。任何熟悉本專業的技術人員可利用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬於本發明技術方案的範圍內。
D1‧‧‧表面覆蓋區域
10‧‧‧銲針
20‧‧‧上模具
21‧‧‧針腳固定孔
30‧‧‧下模具
40‧‧‧膠帶
100‧‧‧半導體封裝構造
110‧‧‧第一晶片
111‧‧‧第一電極
112‧‧‧第一主動面
113‧‧‧第二背面
120‧‧‧銲線
130‧‧‧封膠體
150‧‧‧第二晶片
151‧‧‧第二電極
152‧‧‧第二主動面
153‧‧‧第二背面
160‧‧‧基板
161‧‧‧外接墊
162‧‧‧內接指
170‧‧‧金屬接針
180‧‧‧膜覆線黏膠
190‧‧‧晶片貼附層
200‧‧‧半導體封裝構造
210‧‧‧第一晶片
211‧‧‧第一電極
212‧‧‧第一主動面
213‧‧‧第一背面
214‧‧‧第一矽穿孔
220‧‧‧銲線
221‧‧‧第一端
222‧‧‧第二端
230‧‧‧封膠體
231‧‧‧底面
240‧‧‧硬度強化層
250‧‧‧第二晶片
251‧‧‧第二電極
252‧‧‧第二主動面
253‧‧‧第二背面
254‧‧‧第二矽穿孔
260‧‧‧散熱片
290‧‧‧晶片貼附層
300‧‧‧半導體封裝構造
310‧‧‧第一晶片
311‧‧‧第一電極
311‧‧‧第一主動面
312‧‧‧第一背面
320‧‧‧銲線
321‧‧‧第一端
322‧‧‧第二端
330‧‧‧封膠體
331‧‧‧底面
332‧‧‧絕緣凸塊
340‧‧‧導通線路
350‧‧‧第二晶片
351‧‧‧第二電極
352‧‧‧第二主動面
353‧‧‧第二背面
354‧‧‧導電凸塊
360‧‧‧暫時性金屬板
361‧‧‧通孔
390‧‧‧晶片貼附層
第1圖：一種習知具有外接針之半導體封裝構造之截面示意圖。
第2圖：依據本發明之第一具體實施例，一種免用基板與接針之半導體封裝構造之截面示意圖。
第3圖：依據本發明之第一具體實施例，該半導體封裝構造所使用之一銲線之立體示意圖。
第4A至4G圖：依據本發明之第一具體實施例，繪示在該半導體封裝構造之製程中元件之立體或截面示意圖。
第5圖：依據本發明之第二具體實施例，一種免用基板與接針之半導體封裝構造之截面示意圖。
第6A至6C圖：依據本發明之第二具體實施例，繪示 在該半導體封裝構造之製程中元件之截面示意圖。
200‧‧‧半導體封裝構造
210‧‧‧第一晶片
211‧‧‧第一電極
212‧‧‧第一主動面
213‧‧‧第一背面
214‧‧‧第一矽穿孔
220‧‧‧銲線
221‧‧‧第一端
222‧‧‧第二端
230‧‧‧封膠體
231‧‧‧底面
240‧‧‧硬度強化層
250‧‧‧第二晶片
251‧‧‧第二電極
252‧‧‧第二主動面
253‧‧‧第二背面
254‧‧‧第二矽穿孔
260‧‧‧散熱片
290‧‧‧晶片貼附層

Claims (36)

  1. 一種免用基板與接針之半導體封裝構造，包含：一第一晶片，係具有複數個第一電極；複數個銲線，每一銲線係具有一第一端以及一第二端，其中該第一端係接合於對應之第一電極，該第二端係遠離該第一晶片曲折延伸；以及一封膠體，係密封該第一晶片與該些銲線，該封膠體係具有一底面；其中，該些銲線之該些第二端係突出且外露於該封膠體之該底面，以形成複數個外接針點；並且，該半導體封裝構造係另包含有一硬度強化層，其係形成於該些銲線之外露第二端之表面。
  2. 如申請專利範圍第1項所述之免用基板與接針之半導體封裝構造，其中該些銲線之該些第二端係大致垂直於該封膠體之該底面。
  3. 如申請專利範圍第1項所述之免用基板與接針之半導體封裝構造，其中該些銲線之該些第二端係大致橫置於該封膠體之該底面。
  4. 如申請專利範圍第1項所述之免用基板與接針之半導體封裝構造，其中該些銲線之該些第二端係為扇出狀延伸並超出該第一晶片之一表面覆蓋區域(footprint area)。
  5. 如申請專利範圍第1項所述之免用基板與接針之半導體封裝構造，其中該些銲線除了該些第二端之外的其餘部位係被該封膠體完全密封。
  6. 如申請專利範圍第1項所述之免用基板與接針之半導體封裝構造，其中該封膠體於該底面上係形成有複數個絕緣凸塊，並且該些銲線之該些第二端係貫穿並突出於該些絕緣凸塊。
  7. 如申請專利範圍第1項所述之免用基板與接針之半導體封裝構造，其中該些第一電極係包含複數個銲墊。
  8. 如申請專利範圍第1項所述之免用基板與接針之半導體封裝構造，其中該些第一電極係包含複數個電性貫通該第一晶片之矽穿孔。
  9. 如申請專利範圍第1或8項所述之免用基板與接針之半導體封裝構造，另包含有至少一第二晶片，其係疊設於該第一晶片相對於該些銲線之另一表面，該第二晶片係具有複數個第二電極，其係電性連接至該些第一電極。
  10. 如申請專利範圍第9項所述之免用基板與接針之半導體封裝構造，其中該些第二電極係包含複數個導電凸塊。
  11. 如申請專利範圍第9項所述之免用基板與接針之半導體封裝構造，其中該些第二電極係包含複數個電性貫通該第二晶片之矽穿孔。
  12. 如申請專利範圍第9項所述之免用基板與接針之半導體封裝構造，其中該第二晶片係具有一背面，其係外露於該封膠體。
  13. 一種免用基板與接針之半導體封裝構造之製程，包含：提供一第一晶片，係具有複數個第一電極；形成複數個銲線於該第一晶片上，每一銲線係具有一第 一端以及一第二端，其中該第一端係接合於對應之第一電極，該第二端係遠離該第一晶片曲折延伸；形成一封膠體，以密封該第一晶片與該些銲線，該封膠體係具有一底面，其中該些銲線之該些第二端係突出且外露於該封膠體之該底面，以形成複數個外接針點；以及在該封膠體形成之後，形成一硬度強化層於該些銲線之外露第二端之表面。
  14. 如申請專利範圍第13項所述之免用基板與接針之半導體封裝構造之製程，其中該些銲線係由打線方法形成。
  15. 如申請專利範圍第13項所述之免用基板與接針之半導體封裝構造之製程，其中該封膠體係為壓模方法形成，在形成該封膠體之過程中，一上模具係具有複數個針腳固定孔，該些銲線之該些第二端係插置於該些針腳固定孔內。
  16. 如申請專利範圍第13項所述之免用基板與接針之半導體封裝構造之製程，在該封膠體形成之後，另包含之步驟有：由該底面選擇性清潔該些銲線之該些第二端，以確使該些銲線之該些第二端為外露。
  17. 如申請專利範圍第16項所述之免用基板與接針之半導體封裝構造之製程，其中上述選擇性清潔該些銲線的方法係包含反應性電漿蝕刻。
  18. 如申請專利範圍第13項所述之免用基板與接針之半導體封裝構造之製程，其中上述形成該些銲線之步驟中， 該些銲線之該些第二端係接合至一暫時性金屬板，並在該封膠體形成之後，移除該暫時性金屬板。
  19. 如申請專利範圍第18項所述之免用基板與接針之半導體封裝構造之製程，其中上述移除該暫時性金屬板之方法係包含選擇性化學蝕刻，而不移除該些銲線之該些第二端。
  20. 如申請專利範圍第18項所述之免用基板與接針之半導體封裝構造之製程，其中該暫時性金屬板係具有複數個可供該些銲線通過之通孔，該封膠體係填充於該些通孔，以形成於該底面上之複數個絕緣凸塊，並且該些銲線之該些第二端係貫穿並突出於該些絕緣凸塊。
  21. 如申請專利範圍第13項所述之免用基板與接針之半導體封裝構造之製程，其中該些銲線之該些第二端係為扇出狀延伸並超出該第一晶片之一表面覆蓋區域(footprint area)。
  22. 如申請專利範圍第13項所述之免用基板與接針之半導體封裝構造之製程，其中該些銲線除了該些第二端之外的其餘部位係被該封膠體完全密封。
  23. 如申請專利範圍第13項所述之免用基板與接針之半導體封裝構造之製程，其中該些第一電極係包含複數個銲墊。
  24. 如申請專利範圍第13項所述之免用基板與接針之半導體封裝構造之製程，其中該些第一電極係包含複數個電性貫通該第一晶片之矽穿孔。
  25. 如申請專利範圍第13或24項所述之免用基板與接針之半導體封裝構造之製程，另包含之步驟有：疊設至少一第二晶片於該第一晶片相對於該些銲線之另一表面，該第二晶片係具有複數個第二電極，其係電性連接至該些第一電極。
  26. 一種免用基板與接針之半導體封裝構造，包含：一第一晶片，係具有複數個第一電極；複數個銲線，每一銲線係具有一第一端以及一第二端，其中該第一端係接合於對應之第一電極，該第二端係遠離該第一晶片曲折延伸；以及一封膠體，係密封該第一晶片與該些銲線，該封膠體係具有一底面；其中，該些銲線之該些第二端係突出且外露於該封膠體之該底面，以形成複數個外接針點，並且該些銲線之該些第二端係為扇出狀延伸並超出該第一晶片之一表面覆蓋區域。
  27. 如申請專利範圍第26項所述之免用基板與接針之半導體封裝構造，其中該些第一電極係包含複數個電性貫通該第一晶片之矽穿孔。
  28. 如申請專利範圍第27項所述之免用基板與接針之半導體封裝構造，另包含有至少一第二晶片，其係疊設於該第一晶片相對於該些銲線之另一表面，該第二晶片係具有複數個第二電極，其係電性連接至該些第一電極。
  29. 如申請專利範圍第28項所述之免用基板與接針之半導 體封裝構造，其中該些第二電極係包含複數個導電凸塊。
  30. 如申請專利範圍第28項所述之免用基板與接針之半導體封裝構造，其中該些第二電極係包含複數個電性貫通該第二晶片之矽穿孔。
  31. 如申請專利範圍第28項所述之免用基板與接針之半導體封裝構造，其中該第二晶片係具有一背面，其係外露於該封膠體。
  32. 一種免用基板與接針之半導體封裝構造之製程，包含：提供一第一晶片，係具有複數個第一電極；形成複數個銲線於該第一晶片上，每一銲線係具有一第一端以及一第二端，其中該第一端係接合於對應之第一電極，該第二端係遠離該第一晶片曲折延伸；以及形成一封膠體，以密封該第一晶片與該些銲線，該封膠體係具有一底面，其中該些銲線之該些第二端係突出且外露於該封膠體之該底面，以形成複數個外接針點；其中，上述形成該些銲線之步驟中，該些銲線之該些第二端係接合至一暫時性金屬板，並在該封膠體形成之後，移除該暫時性金屬板，並且該暫時性金屬板係具有複數個可供該些銲線通過之通孔，該封膠體係填充於該些通孔，以形成於該底面上之複數個絕緣凸塊，並且該些銲線之該些第二端係貫穿並突出於該些絕緣凸塊。
  33. 如申請專利範圍第32項所述之免用基板與接針之半導體封裝構造之製程，其中該些銲線之該些第二端係為扇出狀延伸並超出該第一晶片之一表面覆蓋區域。
  34. 如申請專利範圍第32項所述之免用基板與接針之半導體封裝構造之製程，其中上述移除該暫時性金屬板之方法係包含選擇性化學蝕刻，而不移除該些銲線之該些第二端。
  35. 如申請專利範圍第32項所述之免用基板與接針之半導體封裝構造之製程，其中該些第一電極係包含複數個電性貫通該第一晶片之矽穿孔。
  36. 如申請專利範圍第35項所述之免用基板與接針之半導體封裝構造之製程，另包含之步驟有：疊設至少一第二晶片於該第一晶片相對於該些銲線之另一表面，該第二晶片係具有複數個第二電極，其係電性連接至該些第一電極。
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