TWI435429B - 孔對孔貫穿之半導體封裝構造 - Google Patents

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Description

孔對孔貫穿之半導體封裝構造
本發明係有關於一種半導體裝置，特別係有關於一種孔對孔貫穿之半導體封裝構造。
在電子產品的微小化要求下，用以保護半導體晶片並提供外部電路連接的半導體封裝構造需要符合輕薄短小的發展趨勢並且功能與容量應更為加大。習知半導體晶片係以銲墊作為外接電極。
如第1圖所示，為習知一種具有打線槽孔之半導體封裝構造100，以一基板110做為晶片載體與內部電性傳遞媒介，並封製成窗口型球格陣列封裝的類型。該基板110係具有一上表面111、一下表面112以及一打線槽孔113。該第一晶片120係具有複數個在其主動面之第一銲墊123。當該第一晶片120之主動面係貼附於該基板110之上表面，該些第一銲墊123係對準顯露於該打線槽孔113中。並以打線形成複數個第一銲線181穿過該打線槽孔113以電性連接該第一晶片120之該些第一銲墊123至該基板110。一封膠體150密封該第一晶片120與該些第一銲線181，再以複數個外接端子160，例如錫球，設置於該基板110之該下表面112做為對外之焊接接點。
習知半導體封裝構造100之詳細製造流程如第2A至2D圖所示。首先，如第2A圖所示，提供該基板110， 基板110係具有線路結構(圖未繪出)。該打線槽孔113係貫穿該基板110並位於該基板110之一中央位置。預先形成一膠帶或可塗佈黏膠之黏晶層170於該基板110之該上表面111，以供後續黏晶用。如第2B圖所示，在黏晶步驟中，利用該黏晶層170黏貼該第一晶片120之主動面於該基板110之該上表面111，如第2C圖所示，在打線步驟中，形成該些第一銲線181，通過該打線槽孔113以將該第一晶片120之該些第一銲墊123電性連接至該基板110。如第2D圖所示，在模封步驟中，以該封膠體150密封該第一晶片120以及該第一銲線181，以免受到外界污染物的污染。最後，如第1圖所示，再將該些外接端子160設置於該基板110之下表面，以對外接合，並組成球格陣列封裝(BGA package)。此一習知半導體封裝構造100可以縮短第一銲線181由該第一晶片120至該基板110的電性路徑，但由於晶片主動面須朝向基板故僅適用於單晶片之封裝。除了打線方式之外，其它由晶片至基板的電性連接方式尚有覆晶接合(flip chip bond)與引線接合(lead bond)之方式。其是將晶片之主動面的銲墊上設置複數個導電凸塊(或稱為突出狀電極)，藉由晶片翻轉方式接合到基板以完成電性連接。但利用凸塊在晶片與基板之間的結合係為點對點的局部連接，易受到應力影響而造成凸塊斷裂。引線接合則是以基板的跡線施壓打到晶片的銲墊。然而不論覆晶接合與 引線接合其皆需要將晶片之主動面朝向基板，故僅能接合單一晶片。當晶片上再堆疊一個或更多晶片時，並無法使用相同的電性連接方式。
如第3圖所示，其為習知一種多晶片立體堆疊之半導體封裝構造。該半導體封裝構造200係為雙晶片堆疊，其基礎架構係與習知僅能封裝單晶片之半導體封裝構造100相同。更在該第一晶片120的背面上在另行設置一第二晶片240，該第二晶片240之主動面係朝上設置，而呈背對背堆置。並利用複數個第二銲線282連接該第二晶片240之複數個銲墊242至該基板110。然而，該些第二銲線282遠長於該些第一銲線181，可達數倍以上，不利於高頻傳輸並且會有受到模流產生沖線的風險。此外，該些第二銲線282具有一定之打線弧高，在該基板110之二側亦保留有該些第二銲線282往下連接之空間，導致該半導體封裝構造200之整體尺寸在厚度與寬度的增加，所須使用到封膠體150的體積亦相對增加。
有鑒於此，本發明之主要目的係在於提供一種孔對孔貫穿之半導體封裝構造，提供在基板與晶片之間一種極短且堅固的電性連接路徑，可減少封裝尺寸並節省封裝元件與製造成本，更可運用於多晶片堆疊。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。依據本發明所揭示之一種孔對孔貫穿之半 導體封裝構造，主要包含一基板、至少一第一晶片以及複數個導電填料。該基板係具有一上表面、一下表面、複數個通孔以及複數個跡線，其中該些跡線係形成於該基板並延伸至該些通孔。該第一晶片係設置於該基板之該上表面，該第一晶片係具有複數個第一矽穿孔，其係與該些通孔為縱向對應連通，並且該些第一矽穿孔之內壁形成有一導電層，該些跡線係彎折通過該些通孔並進入該些第一矽穿孔。該些導電填料係經由該些跡線的導引以填入該些通孔與該些第一矽穿孔，以使該些跡線電性連接至對應第一矽穿孔內之導電層。在不同實施例中，複數個跡線係延伸至同一通孔。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述半導體封裝構造中，該基板係可另具有一線路層，係包含該些跡線以及複數個外接墊。
在前述半導體封裝構造中，可另包含複數個外接端子，係接合於該些外接墊。
在前述半導體封裝構造中，該些外接端子係可為球狀。
在前述半導體封裝構造中，該些外接端子係可為銲球。
在前述半導體封裝構造中，該線路層係可形成於該上表面，該基板另具有複數個裝置孔，對準於該些外接墊，以供該些外接端子穿過接合。
在前述半導體封裝構造中，該些導電填料係可為液態塗施之導電膠或是銲料。
在前述半導體封裝構造中，可另包含至少一第二晶片，係設置於該第一晶片上，該第二晶片係具有複數個第二矽穿孔，其係與該些第一矽穿孔為縱向對應連通，並且該些第二矽穿孔之內壁亦形成有一導電層，而該些導電填料係更填入該些第二矽穿孔，以使該些跡線電性連接至該些第二矽穿孔內之導電層。
在前述半導體封裝構造中，該第一晶片與該第二晶片之間係可為無黏著貼合。
在前述半導體封裝構造中，可另包含一封膠體，係形成於該基板之該上表面，以密封該第一晶片。
在前述半導體封裝構造中，該封膠體係可更密封該第二晶片。
在前述半導體封裝構造中，該些通孔之孔徑係可大於該些第一矽穿孔。
在前述半導體封裝構造中，每一跡線係可具有斷裂在對應第一矽穿孔內之一第一終端。
在前述半導體封裝構造中，該些跡線係可形成於該下表面。
在前述半導體封裝構造中，該些跡線係可形成於該上表面，每一跡線係更具有斷裂在對應第一矽穿孔內之一第二終端。
在前述半導體封裝構造中，該半導體封裝構造係可 為晶片尺寸封裝，該基板之上表面係不大於該第一晶片之表面覆蓋面積之1.44倍。
在前述半導體封裝構造中，該基板之上表面係可概約相同於該第一晶片之表面覆蓋面積。
在前述半導體封裝構造中，該第一晶片係可更具有複數個第一銲墊，該些第一矽穿孔係對應貫穿該些第一銲墊。
在前述半導體封裝構造中，該些第一矽穿孔係可為周邊配置。
在前述半導體封裝構造中，該些第一矽穿孔係可為中央配置。
在前述半導體封裝構造中，該些通孔係可為長條狀。
在前述半導體封裝構造中，每一通孔係可具有一遠離側以及一鄰近側。
在前述半導體封裝構造中，每一跡線係可具有一殘留斷點，其係鄰近於該遠離側。
在前述半導體封裝構造中，每一跡線係可由該鄰近側延伸至對應之第一矽穿孔內。
由以上技術方案可以看出，本發明之孔對孔貫穿之半導體封裝構造，有以下優點與功效：一、利用基板之通孔縱向對應連通至晶片之矽穿孔以及基板之跡線的彎折進入矽穿孔，有助於導引導電填料以填入矽穿孔，克服在黏晶之後導電填料無法由基板填入不易對準晶片之矽穿孔內的問題。此外， 不會有習知凸塊斷裂或習知沖線之問題，並可減少封裝尺寸並節省封裝元件與製造成本。
二、藉由基板之一線路層同時形成可彎折跡線與外接墊，以使成本降低之基板可用於承載與電性轉接具有矽穿孔之晶片。
三、可運用於多晶片堆疊，並利用導電填料由基板填入多顆晶片之矽穿孔，以降低封裝高度。
四、利用基板之跡線的彎折進入矽穿孔以及導電填料填入矽穿孔，提供基板與晶片之間的電性連接與機械結合，使得晶片之問可無黏著貼合，以降低封裝高度。
以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件，且所顯示之元件並非以實際實施之數目、形狀、尺寸比例繪製，某些尺寸比例與其他相關尺寸比例已經被修飾放大或是簡化，以提供更清楚的描述，實際實施之數目、形狀及尺寸比例為一種選置性之設計，且詳細之元件佈局可能更為複雜。
依據本發明之第一具體實施例，一種孔對孔貫穿之半導體封裝構造舉例說明於第4圖之截面示意圖。該半導體封裝構造300主要包含一基板310、至少一第一晶片320以及複數個導電填料330。
該基板310係具有一上表面311、一下表面312、複數個通孔313以及複數個跡線314，其中該些跡線314係形成於該基板310並延伸至該些通孔313。該些跡線314係為該基板310內線路層之一部份而非外加的元件，通常係為銅線路。該上表面311為晶片設置面，而該下表面312則為外接端子設置面。較佳地，該基板310係可另具有一線路層315，其係包含該些跡線314以及複數個外接墊316，使上述兩者在同一層線路結構，以簡化線路層數，以使成本降低之基板可用於承載與電性轉接具有矽穿孔之晶片。在本實施例中，該線路層315係形成在該基板310之該下表面312。該基板310係可為一種高密度單面導通之多層電路板，例如印刷電路板、陶瓷線路板或電路薄膜，以作為晶片載體並做為晶片之電性傳遞。
如第4圖所示，該第一晶片320係設置於該基板310之該上表面311，該第一晶片320係具有複數個第一矽穿孔321，其係與該些通孔313為縱向對應連通，並且該些第一矽穿孔321之內壁形成有一導電層322。在本實施例中，該些第一矽穿孔321除了貫穿該第一晶片320並分別貫穿複數個位於該第一晶片320主.動面之第一銲墊323。該些導電層322可電性連接對應之該些第一銲墊323。
如第5圖所示，更特別的是，該些跡線314係彎折通過該些通孔313並進入該些第一矽穿孔321。該些第 一矽穿孔321之形成可利用既有的矽穿孔技術，例如IBM公司開發的TSV(Through Silicon Via)晶片連接技術。該些導電填料330係經由該些跡線314的導引以填入該些通孔313與該些第一矽穿孔321，以使該些跡線314電性連接至對應第一矽穿孔321內之導電層322，使得該第一晶片320與該基板310電性連接。在本實施例中，該些導電填料330係可為液態塗施之導電膠(如銀膠或含有大量導電粒子的熱固性樹脂)或是銲料。
因此，利用該基板310之該些通孔313縱向對應連通至該第一晶片320之該些第一矽穿孔321以及該基板310之該些跡線314彎折進入該些第一矽穿孔321的結構，有助於導引該些導電填料330以填入該些第一矽穿孔321，克服在黏晶之後該些導電填料330無法由該基板〕10填入不易對準晶片之矽穿孔內的問題。此外，不會有習知凸塊斷裂或習知沖線之問題，並可減少封裝尺寸並節省封裝元件與製造成本。並以該基板310之該些通孔313作為該些導電填料330的多餘積存孔，不會有溢出的問題。此外，當該些導電填料330過少時，由於該些跡線314已彎折進入該些第一矽穿孔321，只需要連接該些跡線314與該些第一矽穿孔321便可達到該基板310與該晶片320的電性連接，不需要填滿該些通孔313，甚至也可以不需要填滿該些第一矽穿孔321。故可以有較多的製程彈性與較佳的產出良率
如第4圖所示，該半導體封裝構造300可運用於多 晶片堆疊以達到記憶體容量或是功能的擴充。可在該第一晶片320上方設置至少一第二晶片340。該第二晶片340係具有複數個第二矽穿孔341，其係與該些第一矽穿孔321為縱向對應連通，並且該些第二矽穿孔341之內壁亦形成有一導電層342，可電性連接該第二晶片340之複數個對應第二銲墊343。在本實施例中，該些導電填料330亦可填入該第二晶片340之該些第二矽穿孔341內，以電性連接至該第二晶片340。較佳地，該第二晶片340之該些第二銲墊343係為突出狀，以形成一如擋環功能之金屬墊，可阻擋該些導電填料330溢出。由於該些導電填料330能由該基板310填入該些晶片320、340之矽穿孔321、341並連接該些跡線314，故不需要省去習知的凸塊設置高度與打線弧高，以降低封裝高度。
如第4圖所示，該半導體封裝構造300可另包含一封膠體350，其係形成於該基板310之該上表面311，以密封該第一晶片320與該第二晶片340，提供適當的封裝保護以防止電性短路與塵埃污染。如第4及5圖所示，該半導體封裝構造300可另包含複數個外接端子360，其係接合於該些外接墊316，以做為對外之接點。
具體而言，該半導體封裝構造300係可以符合晶片尺寸封裝(Chip－scale Package,CSP)，該基板310之上表面311係不大於該第一晶片320之表面覆蓋面積之1.44倍，並可達到多晶片緊密堆疊，以形成一微小化積 體電路立體配置的晶片尺寸封裝。
請參閱第6A至6F所示，本發明進一步說明該半導體封裝構造300之製造方法，以彰顯本案的功效。
如第6A圖所示，首先提供一基板310，該基板310係作為該半導體封裝構造300之晶片載體，可預先裁切成所需尺寸，或是複數個一體形成一基板條，在封裝之後再切割成個別半導體封裝構造。該基板310之該線路層315係包含該些跡線314以及該些外接墊316。該基板310係具有複數個通孔313，該些通孔313係以雷射、機械鑽孔或是反應性離子蝕刻等等方法形成，該些通孔313係不貫通該些跡線314，亦可不需要在孔內電鍍金屬層。可以一防焊層317覆蓋該線路層315但顯露該些外接墊316，以提供表面絕緣保護，避免外界水氣或塵埃污染。該銲罩層317係為一種低成本絕緣性油墨，可調整其稠度以控制形成厚度。由於該基板310僅具有單面線路層315，可省去電性佈局之複雜度與製程困擾，提高訊號處理高速化，並降低基板之製作成本。該基板310之該上表面311可預先設置一黏晶層370以供後續黏貼晶片之用。該黏晶層370係可利用網印或針筒點膠、貼附等方法形成在該基板310之該上表面311。該黏晶膠層370係可選自於B階膠體、液態膠或聚亞醯胺(PI)膠帶之其中之一。該黏晶層370亦具有對應於該基板310之該些通孔313為較佳。
接著，如第6B圖所示，設置一第一晶片320於該基 板310之該上表面311。該第一晶片320之該些第一矽穿孔321係與該些通孔313為縱向對應連通。具體而言，該第一晶片320係可具有複數個第一銲墊323，其係可設置於該第一晶片320之主動面之周邊，其材質可為鋁。該些第一矽穿孔321係對應貫穿該些第一銲墊323，故該些第一矽穿孔321亦可為周邊配置。在本實施例中，該第一晶片320之主動面係朝下設置，該些第一銲墊323經由該些第一矽穿孔321對應貫穿可如同環狀金屬環，以增加與該些導電填料330的結合面積。
之後，如第6C圖所示，疊設至少一第二晶片340至該第一晶片320之上方，該第一晶片320與該第二晶片340係可為記憶體晶片，或視需求而定，可為能進行編碼、解碼及/或邏輯運算的控制晶片，並可具有相同之尺寸。在該基板310上亦得黏貼二個以上具有相同或不同功能之半導體晶片(圖未繪出)。該第二晶片340係具有複數個第二矽穿孔341，其係與該些第一矽穿孔321為縱向對應連通，並且該些第二矽穿孔341之內壁亦形成有一導電層342。該些第一矽穿孔321與該些矽穿孔341可以一次貫穿孔方式形成。該些導電層322電性連接對應之該些第一銲墊323；該些導電層342可電性連接對應之該些第二銲墊343。
之後，如第6D圖所示，以沖壓方式將該些跡線314彎折並延伸至該些通孔313以及該些第一矽穿孔321內。具體而言，如第6C及7圖所示，該些跡線314係 原本形成於該基板310之該下表面312，一第一終端314A與一殘留斷點314B仍連接在一起。在沖壓之後，如第5圖所示，每一跡線314係可具有斷裂在對應第一矽穿孔321內之一第一終端314A以及一殘留斷點314B，其中該殘留斷點314B可仍位於該下表面312。其形成方法係可利用一沖壓具(圖未繪出)，對準該些通孔313以及該些第一矽穿孔321，往下沖壓該些跡線314，每一跡線314受到壓力後，會由該殘留斷點314B處斷裂，而將跡線314之第一終端314A壓入對應之第一矽穿孔321內(如第5圖所示)。其中該些跡線314與該些導電層322尚在未填入該些導電填料330之時係可為零接合力，而不受該基板310與該晶片320之間之應力影響。
較佳地，如第7圖所示，該些通孔313係可為長條狀。每一通孔313係可具有一鄰近側313A以及一遠離側313B。該些通孔313之孔徑係可大於該些第一矽穿孔321，以利後續將該些導電填料330填入。此外，每一跡線314係可由該鄰近側313A延伸至對應之第一矽穿孔321內。如第5及7圖所示，該跡線314之殘留斷點314B係可鄰近於該遠離側313B。藉以增加該些跡線314在該些第一矽穿孔321內的延伸長度。
之後，如第6E圖所示，由該基板310之該下表面312提供該些導電填料330，在該些跡線314的導引下，該些導電填料330會經由該些通孔313並填入該些第一 矽穿孔321與該些第二矽穿孔341內，以使該些跡線314電性連接至對應之第一矽穿孔321內之導電層322以及第二矽穿孔341內之導電層342，以使該基板310、該第一晶片320與該第二晶片340達成電性連接。因此，該些彎折進入該些第一矽穿孔321之跡線314係作為由基板通孔至矽通孔的填充導引。當該些導電填料330係為熱固性導電膠時，另以一烘烤步驟使其熟化。當該些導電填料330係為銲料時，應另以一回焊步驟使其金屬結合。因此，在適當處理該些導電填料330之後，該些導電填料330能機械結合該基板310、該第一晶片320與該第二晶片340。
具體而言，如第5圖所示，該第一晶片320與該第二晶片340之間係可為無黏著貼合，以使多晶片堆疊高度更小，而該第一晶片320與該第二晶片340的固定可利用該些導電填料330在該些矽穿孔321與341內的結合。因此，該些導電填料330可提供該基板310、該第一晶片320與該第二晶片340之間的電性連接與封膠前機械結合，使得多個堆疊晶片之間可為無黏著貼合，以降低封裝高度。
之後，如第6F圖所示，利用模封(或稱轉移成形)技術使一封膠體350形成於該基板310之該上表面311，並包覆該第一晶片320與該第二晶片340，避免上述元件受到外界污染物的污染。詳細而言，該封膠體350係為一種內含矽氧填充物的絕緣性熱固性樹脂，如環氧模 封化合物(EMC,epoxy molding compound)。在不同實施例中，可利用印刷或點塗方法形成該封膠體350。該封膠體350的形成可以包覆並結合該第一晶片320與該第二晶片340在該基板310上。
最後，如第4及5圖所示，設置該些外接端子360於該些外接墊316上。該些外接端子360係可選自於銲球、錫膏、接觸墊與插針之其中之一。在本實施例中該些外接端子360係可為球狀，該些外接端子360係為銲球，以使該半導體封裝構造300係為球格陣列封裝。
因此，本發明係利用該基板310之該些通孔313垂直連通一或更多晶片的矽穿孔並利用彎折延伸至該些第一矽穿孔321之該些跡線314，以使該些導電填料330能以孔對孔填充方式電性連接該基板310、該第一晶片320與該第二晶片340，以縮短電氣訊號傳輸距離。相較於習知之半導體封裝構造(如第3圖所示)，本發明可有效縮小該半導體封裝構造300之表面接合面積(footprint area)，特別可以符合晶片尺寸封裝之要求並兼具備低成本之優點。
依據本發明之第二具體實施例，另一種孔對孔貫穿之半導體封裝構造舉例說明於第8圖之截面示意圖。該半導體封裝構造400主要包含一基板310、至少一第一晶片320以及複數個導電填料330。主要元件係與第一具體實施例相同並以相同圖號表示之，故可以理解亦具有相同功能並可達成上述功效。
在本實施例中，該第一晶片320之正反二面係可各形成一第一保護層(passivation layer)424，該第二晶片340之正反二面係可各形成一第二保護層454，該些保護層424、454係可為氮化矽(SiN)或聚亞醯胺(polyimide)材質，用以電性隔絕地保護該第一晶片320與該第二晶片340之正反二面，可以防塵、防刮、防水氣及電氣絕緣，也使該第一晶片320與該第二晶片340之間可無黏著貼合及貼平。此外，該導電層322與342係由晶片之正面延伸到反面。在晶片堆疊之後，可直接使該些導電填料330填入以達成該第一晶片320與該第二晶片340之電性連接。由於該第一晶片320與該第二晶片340之間不需要保留在該第二晶片340上的打線弧高亦不需要保留習知的凸塊間隙，故能有效降低該半導體封裝構造400的厚度。透過此種垂直導通方式來達成堆疊晶片到導腳的電性連接，不需要採用銲線，線路也不必繞道晶片側邊，可縮短電氣訊號傳輸距離，故能夠有效提高系統的整合度與效能，符合高頻率晶片和低功耗的封裝要求。此外，不會有凸塊斷裂的問題。
依據本發明之第三具體實施例，另一種孔對孔貫穿之半導體封裝構造舉例說明於第9圖之截面示意圖。該半導體封裝構造500主要包含一基板310、至少一第一晶片320以及複數個導電填料330。主要元件係與第一具體實施例相同並以相同圖號表示之，故可以理解亦具有相同功能，不再予以贅述。
在本實施例中，該第一晶片320之該些第一銲墊323係排列在該第一晶片320之中央位置，該第一晶片320之正反二面並都具有複數個第一銲墊323，並與在該些對應第一矽穿孔321內的導電層322電性連接。該些雙面設置之第一銲墊323可以增加與對應導電填料330的接合面積並具有護墊之功能，可在鑽孔時避免該些第一矽穿孔321的碎裂。而該些第一矽穿孔321係可進一步貫穿對應之該些第一銲墊323。在本實施例中，該些第一矽穿孔321係為中央配置。該基板310係具有一通孔313，該通孔313係與該些第一矽穿孔321為連通，該通孔313之孔徑係可大於該些第一矽穿孔321，以方便後續填充該些導電填料330及沖壓。
如第9及10圖所示，該線路層315係可形成於該基板310之該上表面311並包含該些跡線314，故該些跡線314係形成於該基板310之該上表面311，每一跡線314係可具有斷裂在對應第一矽穿孔321內之一第一終端314A。由於該線路層315與該些第一矽穿孔321的距離可以減少約一個基板之厚度，故每一跡線314係更具有斷裂在對應第一矽穿孔321內之一第二終端514C。在一具體操作中，該些跡線314係對準該些第一矽穿孔321，利用沖壓模治具往下沖壓該些跡線314時，該些跡線314會由在該些通孔321之中心點處斷裂，而形成二(多)段跡線，以形成該些第一終端314A與該些第二終端514C。再利用該些導電填料330經由 該些跡線314的導引以順利地填入該通孔313與該些第一矽穿孔321，以使該些跡線314電性連接至對應第一矽穿孔內321之導電層322，克服在黏晶之後導電填料無法由基板填入至晶片之矽穿孔內的問題。
較佳地，該基板310之該上表面311可不具有防焊層，使得該些跡線314在該上表面311的部分被該黏晶層370直接覆蓋，以使該些跡線314被應力拉伸時能得到該黏晶層370的應力緩衝並可減少基板成本。
具體而言，如第9圖所示，由於該些外接墊316可形成於該基板310之該上表面311，該基板310另具有複數個裝置孔518，該些裝置孔518係對準顯露於該些外接墊316，以供該些外接端子360穿設接合。
在本實施例中，該基板310之該上表面311係可概約相同於該第一晶片320之表面覆蓋面積，符合晶片尺寸封裝，可達到更小之封裝體積。
總而言之，本發明利用基板之通孔縱向對應連通至晶片之矽穿孔以及基板之跡線的彎折進入矽穿孔的結絚，有助於導引導電填料以填入晶片之矽穿孔，提供一種新的封裝架構，能在黏晶之後使導電填料由基板方向填入晶片之矽穿孔內。此外，不會有習知凸塊斷裂或習知沖線之問題，並可減少封裝尺寸並節省封裝元件與製造成本。
以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，本發明技術方案範圍當依 所附申請專利範圍為準。任何熟悉本專業的技術人員可利用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬於本發明技術方案的範圍內。
100‧‧‧半導體封裝構造
110‧‧‧基板
111‧‧‧上表面
112‧‧‧下表面
113‧‧‧打線槽孔
120‧‧‧第一晶片
123‧‧‧第一銲墊
150‧‧‧封膠體
160‧‧‧外接端子
170‧‧‧黏晶層
181‧‧‧第一銲線
200‧‧‧半導體封裝構造
240‧‧‧第二晶片
243‧‧‧第二銲墊
282‧‧‧第二銲線
300‧‧‧半導體封裝構造
310‧‧‧基板
311‧‧‧上表面
312‧‧‧下表面
313‧‧‧通孔
313A‧‧‧鄰近側
313B‧‧‧遠離側
314‧‧‧跡線
314A‧‧‧第一終端
314B‧‧‧殘留斷點
315‧‧‧線路層
316‧‧‧外接墊
317‧‧‧防焊層
320‧‧‧第一晶片
321‧‧‧第一矽穿孔
322‧‧‧導電層
323‧‧‧第一銲墊
330‧‧‧導電填料
340‧‧‧第二晶片
341‧‧‧第二矽穿孔
342‧‧‧導電層
343‧‧‧第二銲墊
350‧‧‧封膠體
360‧‧‧外接端子
370‧‧‧黏晶層
400‧‧‧半導體封裝構造
424‧‧‧第一保護層
454‧‧‧第二保護層
500‧‧‧半導體封裝構造
514C‧‧‧第二終端
518‧‧‧裝置孔
第1圖：為一種習知半導體封裝構造的截面示意圖。
第2A至2D圖：為習知半導體封裝構造在製程中元件的截面示意圖。
第3圖：為另一種習知半導體封裝構造的截面示意圖。
第4圖：為依據本發明第一具體實施例的一種孔對孔貫穿之半導體封裝構造的截面示意圖。
第5圖：為依據本發明第一具體實施例的該半導體封裝構造之特徵局部放大的截面示意圖。
第6A至6F圖：為依據本發明第一具體實施例的該半導體封裝構造在製程中元件的截面示意圖。
第7圖：為依據本發明第一具體實施例的該半導體封裝構造之基板在跡線未切斷前的平面放大示意圖。
第8圖：為依據本發明第二具體實施例的另一種孔對孔貫穿之半導體封裝構造的截面示意圖。
第9圖：為依據本發明第三具體實施例的另一種孔對孔貫穿之半導體封裝構造的截面示意圖。
第10圖：為依據本發明第三具體實施例的該半導體封裝構造在填入導電填料前的局部底視圖。
300‧‧‧半導體封裝構造
310‧‧‧基板
311‧‧‧上表面
312‧‧‧下表面
313‧‧‧通孔
314‧‧‧跡線
315‧‧‧線路層
316‧‧‧外接墊
317‧‧‧防焊層
320‧‧‧第一晶片
321‧‧‧第一矽穿孔
322‧‧‧導電層
323‧‧‧第一銲墊
330‧‧‧導電填料
340‧‧‧外接端子
350‧‧‧第二晶片
351‧‧‧第二矽穿孔
352‧‧‧導電層
353‧‧‧第二銲墊
360‧‧‧封膠體

Claims (28)

  1. 一種孔對孔貫穿之半導體封裝構造，包含：一基板，係具有一上表面、一下表面、複數個通孔以及複數個跡線，其中該些跡線係形成於該基板並延伸至該些通孔；至少一第一晶片，係設置於該基板之該上表面，該第一晶片係具有複數個第一矽穿孔，其係與該些通孔為縱向對應連通，並且該些第一矽穿孔之內壁形成有一導電層，該些跡線係彎折通過該些通孔並進入該些第一矽穿孔；以及複數個導電填料，係經由該些跡線的導引以填入該些通孔與該些第一矽穿孔，以使該些跡線電性連接至對應第一矽穿孔內之導電層。
  2. 如申請專利範圍第1項所述之孔對孔貫穿之半導體封裝構造，其中該基板係另具有一線路層，係包含該些跡線以及複數個外接墊。
  3. 如申請專利範圍第2項所述之孔對孔貫穿之半導體封裝構造，另包含複數個外接端子，係接合於該些外接墊。
  4. 如申請專利範圍第3項所述之孔對孔貫穿之半導體封裝構造，其中該些外接端子係為球狀。
  5. 如申請專利範圍第4項所述之孔對孔貫穿之半導體封裝構造，其中該些外接端子係為銲球。
  6. 如申請專利範圍第3項所述之孔對孔貫穿之半導體封裝構造，其中該線路層係形成於該上表面，該基板另具有 複數個裝置孔，對準於該些外接墊，以供該些外接端子穿過接合。
  7. 如申請專利範圍第1項所述之孔對孔貫穿之半導體封裝構造，其中該些導電填料係為液態塗施之導電膠或是銲料。
  8. 如申請專利範圍第1項所述之孔對孔貫穿之半導體封裝構造，另包含至少一第二晶片，係設置於該第一晶片上，該第二晶片係具有複數個第二矽穿孔，其係與該些第一矽穿孔為縱向對應連通，並且該些第二矽穿孔之內壁亦形成有一導電層，而該些導電填料係更填入該些第二矽穿孔，以使該些跡線電性連接至該些第二矽穿孔內之導電層。
  9. 如申請專利範圍第8項所述之孔對孔貫穿之半導體封裝構造，其中該第一晶片與該第二晶片之間為無黏著貼合。
  10. 如申請專利範圍第8或9項所述之孔對孔貫穿之半導體封裝構造，另包含一封膠體，係形成於該基板之該上表面，以密封該第一晶片之側邊與該第二晶片之上方。
  11. 如申請專利範圍第1項所述之孔對孔貫穿之半導體封裝構造，另包含一封膠體，係形成於該基板之該上表面，以密封該第一晶片。
  12. 如申請專利範圍第1項所述之孔對孔貫穿之半導體封裝構造，其中該些通孔之孔徑係大於該些第一矽穿孔。
  13. 如申請專利範圍第1項所述之孔對孔貫穿之半導體封裝構造，其中每一跡線係具有斷裂在對應第一矽穿孔內 之一第一終端。
  14. 如申請專利範圍第13項所述之孔對孔貫穿之半導體封裝構造，其中該些跡線係形成於該下表面。
  15. 如申請專利範圍第13項所述之孔對孔貫穿之半導體封裝構造，其中當該些跡線係形成於該上表面，每一跡線係更具有斷裂在對應第一矽穿孔內之一第二終端。
  16. 如申請專利範圍第1項所述之孔對孔貫穿之半導體封裝構造，其中該半導體封裝構造係為晶片尺寸封裝，該基板之上表面係不大於該第一晶片之表面覆蓋面積之1.44倍。
  17. 如申請專利範圍第16項所述之孔對孔貫穿之半導體封裝構造，其中該基板之上表面係概約相同於該第一晶片之表面覆蓋面積。
  18. 如申請專利範圍第1項所述之孔對孔貫穿之半導體封裝構造，其中該第一晶片係更具有複數個第一銲墊，該些第一矽穿孔係對應貫穿該些第一銲墊。
  19. 如申請專利範圍第1項所述之孔對孔貫穿之半導體封裝構造，其中該些第一矽穿孔係為周邊配置。
  20. 如申請專利範圍第1項所述之孔對孔貫穿之半導體封裝構造，其中該些第一矽穿孔係為中央配置。
  21. 如申請專利範圍第1項所述之孔對孔貫穿之半導體封裝構造，其中該些通孔係為長條狀。
  22. 如申請專利範圍第21項所述之孔對孔貫穿之半導體封裝構造，其中每一通孔係具有一遠離側以及一鄰近側。
  23. 如申請專利範圍第22項所述之孔對孔貫穿之半導體封裝構造，其中每一跡線係具有一殘留斷點，其係鄰近於該遠離側。
  24. 如申請專利範圍第22項所述之孔對孔貫穿之半導體封裝構造，其中每一跡線係由該鄰近側延伸至對應之第一矽穿孔內。
  25. 一種孔對孔貫穿之半導體封裝構造，包含：一基板，係具有一上表面、一下表面、至少一通孔以及複數個跡線，其中該些跡線係形成於該基板並延伸至該通孔；至少一第一晶片，係設置於該基板之該上表面，該第一晶片係具有複數個第一矽穿孔，其係與該通孔為縱向對應連通，並且該些第一矽穿孔之內壁形成有一導電層，該些跡線係彎折通過該通孔並進入該些第一矽穿孔；以及複數個導電填料，係經由該些跡線的導引以填入該通孔與該些第一矽穿孔，以使該些跡線電性連接至對應第一矽穿孔內之導電層。
  26. 如申請專利範圍第25項所述之孔對孔貫穿之半導體封裝構造，其中每一跡線係具有斷裂在對應第一矽穿孔內之一第一終端與一第二終端。
  27. 如申請專利範圍第25或26項所述之孔對孔貫穿之半導體封裝構造，其中該些跡線係形成於該上表面。
  28. 如申請專利範圍第27項所述之孔對孔貫穿之半導體封 裝構造，另包含一黏晶層，以黏接該基板與該第一晶片，其中該些跡線在該上表面的部分被該黏晶層直接覆蓋。
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