TW201729291A - 半導體封裝件及其製造方法 - Google Patents

半導體封裝件及其製造方法 Download PDF

Info

Publication number
TW201729291A
TW201729291A TW105137404A TW105137404A TW201729291A TW 201729291 A TW201729291 A TW 201729291A TW 105137404 A TW105137404 A TW 105137404A TW 105137404 A TW105137404 A TW 105137404A TW 201729291 A TW201729291 A TW 201729291A
Authority
TW
Taiwan
Prior art keywords
frame
semiconductor wafer
semiconductor package
layer
conductive
Prior art date
Application number
TW105137404A
Other languages
English (en)
Other versions
TWI692030B (zh
Inventor
朴潤默
Original Assignee
Ｎｅｐｅｓ股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ｎｅｐｅｓ股份有限公司 filed Critical Ｎｅｐｅｓ股份有限公司
Publication of TW201729291A publication Critical patent/TW201729291A/zh
Application granted granted Critical
Publication of TWI692030B publication Critical patent/TWI692030B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

公開了一種包括穿孔的半導體封裝件以及製造方法。半導體封裝件包括：框架，具有容納部，並被構造成通過設置在容納部周圍的穿孔在其上部與下部之間傳輸電訊號；一個或更多個半導體晶片，容納在容納部中；佈線部，設置在框架和半導體晶片下方，並被構造為將穿孔連接到半導體晶片；包封件，被成型，以將框架和半導體晶片一體化；導電球或導電柱，連接到穿孔的上部。

Description

半導體封裝與其製造方法
本發明是有關於一種半導體封裝件及其製造方法，且特別是有關於一種包括穿孔的半導體封裝件及其製造方法。
近來，在半導體裝置中，隨著由於小型化製程技術和功能的多樣化而引起的晶片尺寸的減小和輸入端子與輸出端子的數量的增加，電極焊盤之間的節距逐漸減小，加速了各種功能的聚合，並因此已經出現了將各種裝置集成在單個封裝件中的系統級封裝件技術。另外，為了使操作之間的噪音最小化並改善訊號速率，系統級封裝件技術正在變成可保持短訊號距離的三維（3D）堆疊技術。
同時，除了這樣的用於技術改善的需要之外，為了控制產品成本、增加產量並減少製造成本，正在引進通過堆疊多個半導體晶片形成的半導體封裝件。例如，正在採用多個半導體晶片堆疊在單個半導體封裝件中的多晶片封裝件（MCP）和不同類型的堆疊晶片作為單個系統操作的系統級封裝件（SiP）。
雖然作為用於將諸如半導體裸片的高密度積體電路（IC）模組化的封裝件的SiP被應用到難以確保安裝空間的可攜式終端，但是近年來它正在以各種方式被應用到其它產品。
以這種方式，近年來，半導體封裝件已經逐漸最小化，其厚度也已經減小。
然而，在相關領域的層疊封裝件（PoP）中，將半導體封裝件纖薄化存在限制，難以滿足由最小化而引起的精細節距。
因此，提供本發明的示例實施例以基本上解決由於相關領域的限制和缺點而導致的一個或更多個問題。
本發明的示例實施例提供了一種能夠製造纖薄封裝件和精細節距的半導體封裝件及其製造方法。
在一些示例實施例中，半導體封裝件包括：框架，具有容納部，並被構造成通過設置在容納部周圍的穿孔在其上部與下部之間傳輸電訊號；一個或更多個半導體晶片，容納在容納部中；佈線部，設置在框架和半導體晶片下方，並被構造為將穿孔連接到半導體晶片；包封件，被成型，以將框架和半導體晶片一體化；導電球，連接到穿孔的上部，其中，框架被提供為印刷電路板（PCB），印刷電路板具有設置在其中心處的芯層和堆疊在芯層的上表面上的保護層，穿孔包括填充穿過框架的過孔的穿透部和被構造為從穿透部的上部沿芯層的上表面延伸到穿透部的外側的連接延伸部，保護層具有形成為暴露連接延伸部的開口。
容納部可以形成在框架的中心處，過孔可以被設置為多個，多個過孔可以設置在容納部的周圍，導電球可以連接到連接延伸部。
連接延伸部可以在框架的寬度方向上延伸穿透部的剖面區域。
框架可以被提供為PCB，其中，上保護層和下保護層分別可以堆疊在芯層的上表面和芯層的下表面上，連接延伸部可以包括沿芯層的上表面延伸的上連接延伸部和沿芯層的下表面延伸的下連接延伸部，其中，上保護層可以具有形成為暴露上連接延伸部的開口，下保護層可以具有形成為暴露下連接延伸部的開口。
開口可以被設置為具有比連接延伸部的面積大的面積，以容納在連接延伸部中，連接延伸部的側表面可以被開口暴露。
包封件可以通過在導電球附近凹入而形成有凹區域，導電球的側表面可以被凹區域暴露。
凹區域可以形成為向下被錐化，傾斜的表面可以設置在凹區域的側表面上。
佈線部可以包括：第一絕緣層，堆疊在框架和半導體晶片的一個表面上，以暴露半導體晶片的訊號焊盤和穿孔的一個表面；佈線層，設置在第一絕緣層上，並被構造為將半導體晶片的訊號焊盤連接到穿孔的一個表面；第二絕緣層，被構造為覆蓋佈線層，並使佈線層絕緣。
另外，半導體封裝件還可以包括設置在佈線部下方的外部連接端子，以電連接到佈線層。
另外，導電球可以包括焊球。
另外，導電球可以具有平坦的上表面，包封件的上表面和導電球的上表面可以共面。
另外，框架可以被設置為具有與半導體晶片的高度相同的高度或高於半導體晶片的高度。
在其它示例實施例中，製造半導體封裝件的方法包括：設置具有形成在其中的穿孔的框架；將導電球附著到穿孔的一側；在第一載體上設置框架，使得導電球被設置在其上；設置半導體晶片，以容納在框架的容納部中；設置半導體晶片的有源表面，以面向下；使用包封件密封框架、半導體晶片和導電球，以集成為單個結構；去除第一載體；將包封件的一個表面設置在第二載體上；在去除第一載體的表面上形成佈線層；去除第二載體；通過研磨第二載體被去除的表面來暴露導電球。
另外，凹區域可以被形成為通過蝕刻圍繞暴露的導電球的包封件來暴露導電球的外側表面。
在下文中，將參照附圖詳細地描述本發明的示例實施例。以下描述的示例實施例僅是示例，以將本發明的範圍更加清楚地傳達給本領域的技術人員的，而本發明不限於此。本發明可以以其它示例實施例來實施。為了清楚地解釋本發明，附圖中省略了與描述無關的部分，為了便於解釋，可以誇大附圖中的元件的寬度、長度和厚度。貫穿該說明書，同樣的附圖標記表示同樣的元件。另外，如這裡使用的，術語“和/或”包括一個或更多個相關所列項的任何組合和所有組合。
圖1是示出根據本發明的第一實施例的半導體封裝件100的剖視圖。
根據本發明的第一實施例的半導體封裝件100可以包括：框架120，包含穿孔160；一個或更多個半導體晶片110（110-1和110-2），容納在框架120的容納部121中；佈線部130，電連接到半導體晶片110和穿孔160；包封件140，被成型，以將框架120和半導體晶片110一體化；外部連接端子150，電連接到佈線部130，並將半導體封裝件100連接到外部電路（未示出）。
半導體晶片110可以包括第一半導體晶片110-1和第二半導體晶片110-2。第一半導體晶片110-1可以是積體電路（IC）（或裸片），第二半導體晶片110-2可以是有源元件或無源元件。可選擇地，與附圖不同，根據本發明的第一實施例的半導體封裝件100可以僅包括單個半導體晶片。
可選擇地，第一半導體晶片110-1和第二半導體晶片110-2可以是記憶體晶片或邏輯晶片。例如，記憶體晶片可以包括動態隨機存取記憶體（DRAM）、靜態隨機存取記憶體（SRAM）、快閃記憶體、相變隨機存取記憶體（PRAM）、電阻式隨機存取記憶體（ReRAM）、鐵電隨機存取記憶體（FeRAM）、磁阻隨機存取記憶體（MRAM）等。例如，邏輯晶片可以是控制記憶體晶片的控制器。
第一半導體晶片110-1和第二半導體晶片110-2可以是相同類型的晶片或不同類型的晶片。例如，第一半導體晶片110-1和第二半導體晶片110-2可以被提供為不同類型的晶片，並可以以晶片彼此電連接並作為單個系統操作的系統級封裝件（SiP）的形式來設置。
第一半導體晶片110-1可以包括有源表面111，有源表面111包括其中形成有電路的有源區域。另外，與有源表面111相對的表面可以是非有源表面112。用於與外部交換訊號的訊號焊盤113可以形成在有源表面111上。訊號焊盤113可以與第一半導體晶片110-1集成。
訊號焊盤113電連接到佈線部130。訊號焊盤113和佈線部130可以通過凸塊或導電黏合材料來連接。例如，該連接可以是使用金屬（諸如鉛（Pb）和錫（Sn））的熔融材料鍵合的焊接點。
第一半導體晶片110-1和第二半導體晶片110-2可以設置在容納部121中，容納部121形成在框架120的中心處。另外，半導體晶片110的側表面可以與框架120間隔開。另外，半導體晶片110與框架120之間的間隙可以填充有包封件140。
另外，第一半導體晶片110-1的有源表面111可以設置為面向下，因此可以面對佈線部130。在此情況下，第一半導體晶片110-1的有源表面111（即，下表面）和框架120的下表面可以共面。
另外，第一半導體晶片110-1和第二半導體晶片110-2的高度可以與框架120的高度相同或低於框架120的高度。在附圖中，第一半導體晶片110-1的高度示出為與框架120的高度的相同，第二半導體晶片110-2的高度示出為低於框架120的高度。由於半導體晶片110未從框架120的上部突出，因此半導體晶片110可以免受外部衝擊。
框架120可以包括：容納部121，容納半導體晶片110，並形成在框架120的中心處；多個穿孔（即，多個過孔122），形成在容納部121周圍。容納部121可以設置為位於框架120的中心處的開口區域，或者可以形成為穿過框架120。
例如，在俯視圖中，框架120可以具有被與容納部121對應的區域變空的矩形形狀，或者設置為被與容納部121對應的區域間隔開的一對矩形形狀。另外，框架120可以設置為具有代替以上形狀的另一形狀。
另外，過孔122可以形成為穿過框架120並沿半導體晶片110的邊緣設置為多個。另外，在垂直方向上傳輸電訊號的穿孔160設置在過孔122中。以下將詳細地描述穿孔160。
框架120可以是通孔框架。通孔框架可以設置為穿過其形成有穿孔160的基底。例如，框架120可以是其上形成有電路的印刷電路板（PCB）。可選擇地，框架120可以是絕緣框架。絕緣框架可以包括絕緣材料。例如，絕緣材料可以包括矽、玻璃、陶瓷、塑膠或聚合物。
在附圖中，PCB被示出為框架120的示例。PCB可以包括設置在其中心處的芯層123以及設置在芯層123上方和下方的保護層124。例如，芯層123可以是插件（interposer），保護層124可以是覆蓋插件的兩個表面的鈍化層。
另外，框架120可以用作支撐半導體封裝件100的支撐構件。框架120可以用作支撐半導體晶片並保護半導體晶片免受外部濕氣或衝擊的框架。
另外，當框架120由金屬製成時，可以使由製造製程中產生的熱導致的翹曲最小化，並且其可以有利於散熱和遮罩噪音。
穿孔160可以在半導體封裝件100的垂直方向上傳輸電訊號。例如，穿孔160的一側連接到設置在框架120的一個表面處的佈線部130，並且可以通過佈線層132和134電連接到第一半導體晶片110-1和/或第二半導體晶片110-2，穿孔160的另一側可以電連接到外部電路或堆疊在半導體封裝件100上的另一個半導體封裝件（未示出）。
另外，穿孔160的一側可以電連接到外部連接端子150。
另外，可以通過設置在框架120中的過孔122在垂直方向上設置穿孔160。穿孔160可以是填充過孔122的導電材料。例如，穿孔160可以設置為具有圓柱形形狀。
可選擇地，穿孔160可以是過孔122的內周表面塗覆的金屬層。可選擇地，穿孔160可以具有焊球形狀等並穿過過孔122，或者可以是填充過孔122的阻焊墨。
同時，形成穿孔160的方法包括無電解電鍍、電解電鍍、濺射、印刷等。
同時，雖然附圖中未示出，但是框架120可以包括多條訊號引線（未示出）。訊號引線可以附著到框架120的一個表面。
另外，穿孔160可以包括容納在過孔122中的穿透部161以及設置在穿透部161的上部和下部中的至少一處的連接延伸部162。連接延伸部162可以設置為具有比穿透部161的面積大的面積。因此，連接延伸部162可以擴大穿孔160的連接面積，因此可以改善其連接可靠性。
參照附圖，連接延伸部162可以與穿透部161集成。可選擇地，與附圖不同，連接延伸部162可以具有附著到穿透部161的一端的焊盤的形狀。
另外，電連接到連接延伸部162的上部或穿透部161的導電柱163可以附著到穿孔160的一個表面。導電柱163可以電連接到外部端子（未示出），外部端子設置在穿孔160上並且設置在可堆疊在半導體封裝件100上的封裝件的下部上。
導電柱163可以由包括金屬的導電材料製成，並可以包括例如銅（Cu）。另外，導電柱163可以設置為具有圓柱形形狀。另外，導電柱163的上表面可以不比以下將描述的包封件140的上表面處於更高水平處。例如，導電柱163的上表面和包封件140的上表面可以共面。
佈線部130可以將半導體晶片110電連接到穿孔160。佈線部130可以例如通過重排金屬導線的製程來形成。
佈線部130可以包括佈線層132和134以及絕緣層131、133和135。佈線層132和134可以包括例如金屬的導電材料。例如，佈線層132和134可以包括銅、鋁或它們的合金。另外，絕緣層131、133和135可以包括有機絕緣材料或無機絕緣材料。例如，絕緣層131、133和135可以包括環氧樹脂。
絕緣層131、133和135可以形成為具有三層結構，佈線層132和134可以置於絕緣層131、133和135之間。例如，佈線部130可以包括第一佈線層132、第二佈線層134、第一絕緣層131、第二絕緣層133和第三絕緣層135，第一佈線層132和第二佈線層134被設置為具有兩層結構並彼此電連接，第一絕緣層131使半導體晶片110和框架120與第一佈線層132的一個表面絕緣，第二絕緣層133使第一佈線層132的另一表面與第二佈線層134的一個表面絕緣，第三絕緣層135使第二佈線層134的另一表面與外部絕緣。
另外，第一佈線層132可以連接到穿孔160和半導體晶片110，第二佈線層134可以連接到以下將描述的外部連接端子150。
佈線部130可以再佈線半導體晶片110以形成電路。該製程也被稱作積層製程（build-up process）。即，半導體晶片110可以通過佈線部130來再佈線，因此半導體封裝件100可以具有扇出結構。因此，可以最小化半導體晶片110的輸入和輸出端子，也可以增加輸入和輸出端子的數量。
包封件140可以被成型，以將第一半導體晶片110-1、第二半導體晶片110-2、框架120和佈線部130集成。包封件140可以包括絕緣材料，例如，環氧成型化合物（EMC）或密封劑。
包封件140可以以流體態注入，然後在高溫環境下固化。例如，上面的製程可以包括加熱並壓縮包封件140的製程，在此情況下，可以通過添加真空製程來去除包封件140中的氣體等。在固化包封件140的同時框架120、第一半導體晶片110-1和第二半導體晶片110-2被集成為單個結構包封件。
另外，包封件140可以填充框架120的容納部121與半導體晶片110之間的間隙以及第一半導體晶片110-1與第二半導體晶片110-2之間的間隙。另外，包封件140可以設置為覆蓋框架120和半導體晶片110的上部。另外，包封件140可以設置為圍繞框架120的邊緣。因此，框架120和半導體晶片110可以被包封件140圍繞並且不被暴露到外部，並且可以保護框架120和半導體晶片110免受外部衝擊。
另外，由於包封件140密封框架120和半導體晶片110的上表面和側表面，因此可以使在製造製程中由框架120濕氣吸附而產生的氣體的量最小化，因此可以穩定製程。另外，由於防止了框架120直接吸附濕氣，因此可以使由於濕氣吸附而導致的變形最小化。
在具有扇出結構的半導體封裝件100中，外部連接端子150被設置為具有大於半導體晶片110的有源區域的連接區域。這裡，外部連接端子150的連接區域指最外側的外部連接端子150連接到佈線層132和134時形成的區域，半導體晶片110的有源區域指連接最外側訊號焊盤113時形成的區域。
外部連接端子150連接到佈線層132和134，以將半導體封裝件100電連接到外部電路或另一個半導體封裝件（未示出）。在附圖中，儘管焊球被示出為外部連接端子150的示例，但是外部連接端子150可以包括焊料凸塊等。另外，在外部連接端子150的表面上執行了諸如有機塗覆或金屬鍍覆等的表面處理，因此可以防止表面被氧化。例如，有機塗覆可以是有機焊料保護（OSP）塗覆，可以通過金（Au）、鎳（Ni）、鉛（Pb）或銀（Ag）鍍覆來執行金屬鍍覆。
由於根據本發明的第一實施例的半導體封裝件100包括在垂直方向上穿過框架120的穿孔160，因此半導體封裝件100可以在垂直方向上傳輸電訊號。具體地，連接到穿孔160的上部的外部端子（未示出）可以電連接至連接到穿孔160的下部的佈線部130，佈線部130可以連接到半導體晶片110。
另外，可以通過連接到穿孔160的上部的導電柱163來幫助外部端子（未示出）的連接。
具體地，包封件140可以形成有暴露導電柱163的凹區域141。另外，凹區域141可以包括將外部端子（未示出）引導到導電柱163的引導表面。例如，凹區域141可以形成為向下錐化。例如，凹區域141可以具有錐形形狀的部分。
如上所述，導電柱163被設置並且凹區域141形成在包封件140中，因此，當另一個封裝件（未示出）堆疊在半導體封裝件100上時，封裝件的外部端子（未示出）可以容易地與導電柱163對準，並可以改善其連接可靠性。
接著，將參照附圖描述根據第一實施例的製造半導體封裝件100的製程。圖2至圖11是示出根據本發明的第一實施例的製造半導體封裝件100的製程的剖視圖。
圖2示出了設置其中形成有穿孔160的框架120的製程。
參照圖2，框架120可以被提供為PCB。即，框架120可以包括佈置在其中心處的芯層123、堆疊在芯層123上方和下方的保護層124。
另外，框架120可以處於其中設置有穿孔160的狀態。即，形成在框架120中的過孔122可以被穿孔160填充。
另外，穿孔160可以包括在垂直方向上穿過芯層123的穿透部161以及沿芯層123的上表面和下表面擴大穿透部161的連接區域的連接延伸部162。
在附圖中，連接延伸部162被示出為形成在芯層123的上表面和下表面兩者上。然而，與附圖不同，連接延伸部162可以僅形成在其表面上或者可以不形成在任何表面上。
另外，可以在單個製程中形成穿孔160和連接延伸部162。例如，連接延伸部162可以是訊號引線。可選擇地，在形成穿孔160之後，可以將連接延伸部162形成為附著到穿孔160。例如，連接延伸部162可以是訊號焊盤。
另外，可以將保護層124設置為覆蓋連接延伸部162。在此情況下，保護層124可以包括絕緣體。
圖3示出了通過在保護層124中形成開口124a和124b來暴露穿孔160的製程，圖4示出了附著導電柱163的製程。
參照圖3，通過形成在框架120的兩個表面中的開口124a和124b來暴露穿孔160。例如，可以通過形成在框架120的一個表面中的開口124a或124b來暴露穿孔160的連接延伸部162。
在附圖中，形成在框架120的一個表面中的開口124a或124b的面積被示出為小於連接延伸部162的面積。另外，可以將芯層123不形成為被開口124a和124b暴露。
可選擇地，與附圖不同，開口124a和124b的面積可以大於連接延伸部162的面積。在此情況下，由於暴露了連接延伸部162的側表面，因此可以改善導電柱163的連接可靠性。即，即使當導電柱163錯位時，也增加了導電柱163和連接延伸部162可電連接的可能性。
參照圖4，導電柱163可以是例如銅（Cu）柱。另外，導電柱163下部的截面面積可以小於形成在框架120的一個表面中的開口124a的截面面積。即，由於具有相對小的面積的導電柱163連接到具有被開口124a暴露的相對大的面積的連接延伸部162，可以有助於導電柱163的對準製程，並且可以改善其連接可靠性。另外，如上所述，當暴露連接延伸部162的側表面時，因為開口124a的面積大於連接延伸部162的面積，所以可以在附著導電柱163的製程中進一步改善連接可靠性。
參照附圖，形成在穿孔160的上部中的開口124a是導電柱163連接於此的區域，形成在穿孔160的下部中的開口124b是以下將描述的第一佈線層132連接於此的區域。
圖5示出了在第一載體170上的附著製程。
參照圖5，將框架120設置在第一載體170上，將第一半導體晶片110-1和第二半導體晶片110-2設置在形成在框架120的中心處的容納部121中。可以通過結合層171將框架120和第一半導體晶片110-1與第二半導體晶片110-2固定到第一載體170。
在此情況下，將框架120設置在第一載體170上，使得導電柱163面向上，將第一半導體晶片110-1設置在第一載體170上，使得有源表面111面向下。
另外，可以將第一半導體晶片110-1和第二半導體晶片110-2設置為與框架120的容納部121的側表面分離，可以將兩個半導體晶片110-1和110-2設置為彼此分離。
同時，儘管第一半導體晶片110-1的有源表面111被示出為直接附著到圖5中的結合層171，但是電連接到訊號焊盤113的訊號傳輸部（未示出）可以結合到結合層171，因此，與附圖不同，可以將第一半導體晶片110-1設置為與結合層171分離。
同時，儘管在附圖中單個半導體封裝件100被示出為在第一載體170上製造，可以將多個框架120和半導體晶片110以預定的間隔附著到第一載體170，因此，與附圖不同，可以在一個製程中同時地製造多個半導體封裝件100。
用於支撐框架120和半導體晶片110的第一載體170可以由具有高剛性和低熱應變的材料製成。第一載體170可以由剛性材料製成，可以將諸如成型製品或聚醯亞胺帶等的材料用作第一載體170。
可以將雙側黏合膜用作結合層171，可以將結合層171的一個表面固定地附著到第一載體170，可以將結合層171的其它表面附著到框架120等。
圖6示出了使包封件140成型的製程。
參照圖6，可以通過在第一載體170與上模具（未示出）之間注入包封件來將處於流體態的包封件140設置在第一載體170上，並且可以在高溫下通過上模具來壓縮並固化包封件140。
通過將包封件140注入到模具中來使包封件140填充框架120與第一半導體晶片110-1和第二半導體晶片110-2之間的間隙，並將包封件設置為覆蓋框架120以及第一半導體晶片110-1和第二半導體晶片110-2的上部，並設置為圍繞框架120的兩側。
隨著時間的推移，固化包封件140，在該製程中，將框架120、第一半導體晶片110-1和第二半導體晶片110-2一體化。
儘管處於流體態的包封件140被描述為作為成型包封件140的方法注入，但是可以使用塗覆、印刷等不同的方法。另外，在相關領域中通用的各種技術可以被用作成型包封件140的方法。
同時，在附圖中，包封件140被示出為被設置成具有覆蓋導電柱163的合適的高度。然而，與附圖不同，可以將包封件140形成為暴露導電柱163的端部。即，為了在成型包封件140的製程中暴露導電柱163的端部，可以調節包封件140的厚度。這在後續製程中可以省略蝕刻包封件140以暴露導電柱163的端部的製程方面是有意義的。
為了調節包封件140的厚度，遮罩構件（未示出）可以與導電柱163的暴露部分接觸。遮罩構件可以是用於防止上模具（未示出）和包封件140黏合的膜，並可以是例如釋放膜。另外，遮罩構件包括單獨地插入到上模具的下部的構件。
遮罩構件可以具有彈性，從而容納導電柱163的暴露部分。因此，當包封件140填充第一載體170與遮罩構件之間的間隙時，導電柱163的暴露部分可以不被包封件140密封。
圖7示出了在第二載體180上的附著製程，圖8示出了形成佈線部130和外部連接端子150的製程。
參照圖7，將固化的包封件140的一個表面設置在第二載體180上。在此情況下，將包封件140設置為向上暴露第一半導體晶片110-1和第二半導體晶片110-2的有源表面111及框架120的一個表面。另外，暴露佈置在框架120的上表面上的穿孔160的一端。
用於支撐框架120、半導體晶片110和包封件140的第二載體180可以由具有高剛性和低熱應變的材料製成。第二載體180可以由剛性材料製成，可以將諸如成型製品、聚醯亞胺帶等的材料用作第二載體180。
可以將雙側黏合膜用作結合層181，可以將結合層181的一個表面固定地附著到第二載體180，可以將結合層181的另一表面附著到包封件140。
參照圖8，可以在框架120、第一半導體晶片110-1和第二半導體晶片110-2中的每個的一個表面上形成佈線部130。另外，可以將外部連接端子150附著到佈線部130的上部。
具體地，可以將第一絕緣層131堆疊在框架120、第一半導體晶片110-1和第二半導體晶片110-2中的每個的一個表面上，以暴露穿孔160和第一半導體晶片110-1的訊號焊盤113的部分。通過雷射製程、化學製程等蝕刻第一絕緣層131的方法可以用作暴露第一絕緣層131的一部分的方法。
另外，在第一絕緣層131上形成第一佈線層132。第一佈線層132可以通過第一絕緣層131的暴露部分來電連接到訊號焊盤113和穿孔160，並且可以形成再佈線層。另外，可以使用諸如沉積、電鍍等的各種方法來形成第一佈線層132。另外，可以以圖案預先形成在其中的狀態在第一絕緣層131上堆疊第一佈線層132，或者可以在將第一佈線層132堆疊在第一絕緣層131上之後通過遮罩來形成圖案。
另外，可以在第一絕緣層131的一個表面上堆疊第二絕緣層133，以暴露第一佈線層132的一部分。另外，可以在第二絕緣層133上形成第二佈線層134。可以將第二佈線層134為連接到第一佈線層132，並且可以形成再佈線層。另外，可以在第二絕緣層133的一個表面上堆疊第三絕緣層135，以暴露第二佈線層134的一部分。另外，可以將外部連接端子150附著到第三絕緣層135的暴露區域，並電連接到第二佈線層134。
第一絕緣層131的描述可以應用到第二絕緣層133和第三絕緣層135的描述，第一佈線層132的描述可以應用到第二佈線層134的描述。
另外，儘管附圖中示出了包括具有兩層結構的佈線層132和134的佈線部130，但是佈線部130可以包括具有與附圖不同的一層結構的佈線層。在此情況下，可以設置具有兩層結構的絕緣層。
外部連接端子150附著到佈線部130的一個表面，並將半導體封裝件100電連接到外部部件。外部部件可以是外部電路或另一個半導體封裝件（未示出）。雖然焊球在附圖中被示出為外部連接端子150的示例，但是外部連接端子150可以包括焊料凸塊等。
圖9示出了去除第二載體180的製程，圖10示出了通過研磨包封件140來暴露導電柱163的製程，圖11了示出在導電柱163附近形成凹區域141的製程。
參照圖9，可以去除支撐包封件140的一個表面的第二載體180。另外，可以設置中間產品，使得外部連接端子150面向下。
同時，儘管未在附圖中示出，但是可以通過結合層將中間產品固定到另一個載體（未示出）。另外，結合層或載體可以容納外部連接端子150以防止外部連接端子150損壞。
參照圖10，可以通過研磨包封件140的一個表面來暴露導電柱163的端部。在此情況下，也可以研磨導電柱163的端部的部分。
參照圖11，可以通過蝕刻導電柱163的周圍來形成凹區域141。凹區域141可以引導連接到的導電柱163的外部端子（未示出）以電連接到導電柱163。另外，由於增大了導電柱163和外部端子（未示出）的連接區域，因此可允許對準誤差。即，可以降低對準製程的困難程度。
同時，儘管凹區域141在附圖中被示出為被蝕刻以暴露框架120的部分，但是可以蝕刻凹區域141，使得框架120與附圖不同地不被暴露。
圖12是示出根據本發明的第一實施例的層疊封裝件（PoP）的剖視圖。
在根據本發明的第一實施例的PoP中，另一封裝件190被堆疊在圖11中示出的半導體封裝件100上並連接到圖11中示出的半導體封裝件100。堆疊的封裝件190可以是半導體晶片、半導體封裝件、電路板等。
堆疊的封裝件190可以包括電路部191和連接端子192。連接端子192電連接到電路部191。
連接端子192可以連接到半導體封裝件100的導電柱163。例如，連接端子192可以被設置為焊球。另外，連接端子192和導電柱163可以彼此連接，使得穿孔160的一端不被暴露到外部。
圖13是示出根據本發明的第一實施例的第一修改實施例的半導體封裝件101的剖視圖。
在根據第一修改實施例的半導體封裝件101中，可以設置不同類型的導電柱163-1。具體地，導電柱163-1可以被設置為具有比穿孔160的連接延伸部162的截面面積大的截面面積。即，在根據第一修改實施例的半導體封裝件101中，由於導電柱163-1被設置為具有比穿孔160的截面面積大的截面面積，因此可以改善其連接可靠性。
例如，連接延伸部162可以被設置，使得其整個區域被暴露。具體地，形成在框架120的保護層124中的開口124c可以形成為具有適合於將連接延伸部162容納在其中的尺寸。因此，連接延伸部162的側表面可以被開口124c暴露。
另外，導電柱163-1可以連接到被開口124c暴露的連接延伸部162的整個區域。即，導電柱163-1可以連接到連接延伸部162的側表面和連接延伸部162的上表面。
同時，當導電柱163-1錯位時，導電柱163-1可以僅連接到連接延伸部162的一個表面。然而，在此情況下，可以保持導電柱163-1的連接可靠性。
圖14是示出根據本發明的第一實施例的第二修改實施例的半導體封裝件102的剖視圖。
在根據第二修改實施例的半導體封裝件102中，上佈線部200可以堆疊在包封件140上。上佈線部200可以包括：第一上絕緣層201堆疊在包封件140上，並被設置為暴露導電柱163的一端；上佈線層202，電連接到導電柱163，並在第一上絕緣層201上形成圖案；第二上絕緣層203，堆疊在第一上絕緣層201上，並被設置為暴露上佈線層202的部分。
另外，在根據第二修改實施例的半導體封裝件102中，凹區域141（見圖11）可以不形成在導電柱163附近。即，如圖10中所示，可以在通過研磨包封件140的一個表面暴露導電柱163的端部之後形成上佈線部200。
圖15是示出根據本發明的第二實施例的半導體封裝件103的剖視圖。
在根據本發明的第二實施例的半導體封裝件103中，導電柱163-2可以被設置為具有球形形狀。例如，導電柱163-2可以是焊球。
由於導電柱163-2被設置為具有可變形的球形形狀，因此導電柱163-2可以容易地連接到穿孔160。當導電柱163-2被設置為焊球時，其形狀可以在連接製程中進行修改，可以在修改形狀的製程中擴大與穿孔160的接觸面積。
另外，當導電柱163-2被設置為焊球時，導電柱163-2可以容易地連接到外部端子（未示出）。例如，當外部端子（未示出）也被設置為焊球時，能夠在將外部端子（未示出）連接到導電柱163-2的製程中執行自對準。另外，由於焊球的柔性（焊球的形狀可變形性），可以克服因半導體封裝件的翹曲而產生的臺階。
另外，可以設置穿孔160的連接延伸部162，使得其整個區域被暴露。具體地，形成在框架120的保護層124中的開口124c可以被形成為具有適合於將連接延伸部162容納在其中的尺寸。因此，連接延伸部162的側表面可以被開口124c暴露。
在附圖中，導電柱163-2被示出為僅連接到連接延伸部162的上表面。然而，與附圖不同，導電柱163-2可以連接到連接延伸部162，以將連接延伸部162容納在其中。即，導電柱163-2可以連接到連接延伸部162的側表面和連接延伸部162的上表面。即，儘管導電柱163-2的對準誤差，也可以改善其連接可靠性。
另外，可以在研磨包封件140的製程中將導電柱163-2的上部平坦化。隨著導電柱163-2的上部被平坦化，可以擴大與外部端子（未示出）的接觸面積。在此情況下，導電柱163-2的上表面和包封件140的上表面可以共面。
接著，將參照附圖描述根據第二實施例的製造半導體封裝件103的製程。圖16至圖25是示出根據本發明的第二實施例的製造半導體封裝件103的製程的剖視圖。
圖16示出了設置其中形成有穿孔160的框架120的製程。
參照圖16，框架120可以被提供為PCB。即，框架120可以包括佈置在其中心處的芯層123以及堆疊在芯層123上方和下方的保護層124。
另外，框架120可以處於其中設置有穿孔160的狀態。即，形成在框架120中的過孔122可以填充有穿孔160。
另外，穿孔160可以包括在垂直方向上穿過芯層123的穿透部161以及沿芯層123的上表面和下表面擴大穿透部161的連接區域的連接延伸部162。儘管連接延伸部162在附圖中被示出為形成在芯層123的上表面和下表面兩者上，但是連接延伸部162可以僅形成在其一個表面上，或者可以不形成其兩個表面上。
另外，可以在單個製程中形成穿孔160和連接延伸部162。例如，連接延伸部162可以是訊號引線。可選擇地，在形成穿孔160之後，可以將連接延伸部162形成為附著到穿孔160。例如，連接延伸部162可以是訊號焊盤。
另外，可以將保護層124設置為覆蓋連接延伸部162。在此情況下，保護層124可以包括絕緣體。
圖17示出了通過在保護層124中形成開口124b和124c而暴露穿孔160的製程，圖18示出了附著導電柱163-2的製程。
參照圖17，通過形成在框架120的兩個表面中的開口124b和124c來暴露穿孔160。例如，可以通過形成在框架120的兩個表面中的開口124b或124c來暴露穿孔160的連接延伸部162。
在此情況下，形成在框架120的上表面中的開口124c的面積可以大於連接延伸部162的面積，形成在框架120的下表面中的開口124b的面積可以小於連接延伸部162的面積。即，可以通過形成在框架120的上表面中的開口124c來暴露連接延伸部162的側表面，可以不通過形成在框架120的下表面中的開口124b來暴露連接延伸部162的側表面。
參照圖18，導電柱163-2可以是例如焊球。在附著到穿孔160之前，導電柱163-2可以具有球形形狀。然而，在附著製程期間，可以通過施加的壓力來修改導電柱163-2的下部的形狀，可以在導電柱163-2與穿孔160之間應用表面接觸而不是點接觸。
另外，導電柱163-2的下部的截面面積可以小於形成在框架120的一個表面中的開口124c的截面面積。即，由於具有相對小的面積的導電柱163-2連接到具有被開口124c暴露的相對大的面積的連接延伸部162，因此可以有助於導電柱163的對準製程，並且可以改善其連接可靠性。
參照附圖，形成在穿孔160的上部中的開口124c是導電柱163-2所連接到的區域，形成在穿孔160的下部中的開口124b是以下將描述的第一佈線層132所連接到的區域。
圖19示出了在第一載體170上的附著製程，圖20示出了成型包封件140的製程，圖21示出了在第二載體180上的附著製程，圖22示出了形成佈線部130和外部連接端子150的製程，圖23示出了去除第二載體180的製程。
將用圖5至圖9的描述來替換圖19至圖23的描述。
圖24示出了通過研磨包封件140來暴露導電柱163-2的製程，圖25示出了在導電柱163-2附近形成凹區域141-1的製程。
參照圖24，可以通過研磨包封件140的一個表面來暴露導電柱163-2的端部。在此情況下，也可以研磨導電柱163-2的端部的一部分。當將導電柱163-2設置為具有球形形狀時，可以將其上部研磨以形成平坦的剖面。
參照圖25，可以通過蝕刻導電柱163-2的周圍來形成凹區域141-1。凹區域141-1可以引導連接到導電柱163-2的外部端子（未示出）電連接到導電柱163-2。另外，擴大了導電柱163-2與外部端子（未示出）之間的連接區域，因此可以允許對準誤差。即，可以降低對準製程中的困難程度。
同時，儘管凹區域141-1在附圖中被示出為被蝕刻以暴露框架120的部分，但是與附圖不同，可以蝕刻凹區域141-1，使得框架120不被暴露。
圖26是示出根據本發明的第二實施例的PoP的剖視圖。
在根據本發明的第二實施例的PoP中，另一個封裝件190堆疊在圖25中示出的半導體封裝件103上並連接到圖25中示出的半導體封裝件103。堆疊的封裝件190可以是半導體晶片、半導體封裝件、電路板等。
堆疊的封裝件190可以包括電路部191和連接端子192。連接端子192電連接到電路部191。
連接端子192可以連接到半導體封裝件103的導電柱163-2。例如，連接端子192可以被設置為焊球。另外，連接端子192和導電柱163-2可以被連接，使得穿孔160的一端不被暴露到外側。
圖27是示出根據本發明的第二實施例的修改實施例的PoP的剖視圖。
參照圖27，在PoP中，另一封裝件190堆疊在根據本發明的第二實施例的修改實施例的半導體封裝件104上並連接到半導體封裝件104。
在半導體封裝件104中，凹區域141-1（見圖26）可以不形成在導電柱163-2附近。即，如圖24中所示，在通過研磨包封件140-1的一個表面暴露導電柱163-2的端部之後，另一封裝件190可以堆疊在半導體封裝件104上並連接到半導體封裝件104。
參照圖12和圖27，與導電柱163如圖12中所示被設置為銅柱的情況相比，當導電柱163-2被設置為焊球時，可以增加與外部連接端子192的對準範圍。因此，即使當不形成用於引導外部端子的對準的凹區域141-1（見圖26）時，也不增大堆疊另一封裝件190的製程的困難程度。
在根據本發明的實施例的半導體封裝件及其製造方法中，使用穿過框架的通孔和設置在通孔上的導電柱，因此可以克服對精細節距的限制，同時能使封裝件纖薄化。
另外，形成凹區域，因此可以減少精細節距誤差的數量。
另外，當將導電柱設置為焊球時，能夠執行自對準並且能夠克服翹曲。
另外，當使用金屬設置框架時，可以減少封裝件的翹曲，並且有利於散熱和噪音遮罩。
另外，使用在研磨包封件的同時暴露導電柱的製程，因此可以降低暴露導電柱的製程的困難程度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、102、103‧‧‧半導體封裝件
101‧‧‧半導體封裝件
110-1‧‧‧第一半導體晶片
110-2‧‧‧第二半導體晶片
111‧‧‧有源表面
112‧‧‧非有源表面
113‧‧‧訊號焊盤
120‧‧‧框架
121‧‧‧容納部
122‧‧‧過孔
123‧‧‧芯層
124‧‧‧保護層
124a、124b、124c‧‧‧開口
130‧‧‧佈線部
131‧‧‧第一絕緣層
132‧‧‧第一佈線層
133‧‧‧第二絕緣層
134‧‧‧第二佈線層
135‧‧‧第三絕緣層
140‧‧‧包封件
141、141-1‧‧‧凹區域
150‧‧‧外部連接端子
160‧‧‧穿孔
161‧‧‧穿透部
162‧‧‧連接延伸部
163、163-1、163-2‧‧‧導電柱
170‧‧‧第一載體
171‧‧‧結合層
180‧‧‧第二載體
181‧‧‧結合層
190‧‧‧封裝件
191‧‧‧電路部
192‧‧‧連接端子
200‧‧‧上佈線部
201‧‧‧第一上絕緣層
202‧‧‧上佈線層
203‧‧‧第二上絕緣層
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。 圖1是示出根據本發明的第一實施例的半導體封裝件的剖視圖。 圖2至圖11是示出根據本發明的第一實施例的製造半導體封裝件的製程的剖視圖。 圖12是示出根據本發明的第一實施例的層疊封裝件（PoP）的剖視圖。 圖13是示出根據本發明的第一實施例的第一修改實施例的半導體封裝件的剖視圖。 圖14是示出根據本發明的第一實施例的第二修改實施例的半導體封裝件的剖視圖。 圖15是示出根據本發明的第二實施例的半導體封裝件的剖視圖。 圖16至圖25是示出根據本發明的第二實施例的製造半導體封裝件的製程的剖視圖。 圖26是示出根據本發明的第二實施例的PoP的剖視圖。 圖27是示出根據本發明的第二實施例的修改實施例的PoP的剖視圖。
100‧‧‧半導體封裝件
110-1‧‧‧第一半導體晶片
110-2‧‧‧第二半導體晶片
111‧‧‧有源表面
112‧‧‧非有源表面
113‧‧‧訊號焊盤
120‧‧‧框架
121‧‧‧容納部
122‧‧‧過孔
123‧‧‧芯層
124‧‧‧保護層
124a‧‧‧開口
130‧‧‧佈線部
131‧‧‧第一絕緣層
132‧‧‧第一佈線層
133‧‧‧第二絕緣層
134‧‧‧第二佈線層
135‧‧‧第三絕緣層
140‧‧‧包封件
141‧‧‧凹區域
150‧‧‧外部連接端子
160‧‧‧穿孔
161‧‧‧穿透部
162‧‧‧連接延伸部
163‧‧‧導電柱

Claims (22)

  1. 一種半導體封裝件，所述半導體封裝件包括： 框架，具有容納部，並被構造成通過設置在所述容納部周圍的穿孔在其上部與下部之間傳輸電訊號； 至少一個半導體晶片，容納在所述容納部中； 佈線部，設置在所述框架和所述半導體晶片下方，所述佈線部被構造為將所述穿孔連接到所述半導體晶片； 包封件，被成型，以將所述框架和所述半導體晶片一體化； 導電柱，連接到所述穿孔的上部， 其中，所述框架被提供為印刷電路板，所述印刷電路板具有設置在其中心處的芯層和堆疊在所述芯層的上表面上的保護層， 其中，所述穿孔包括： 穿透部，填充穿過所述框架的過孔； 連接延伸部，在所述穿透部的上部上沿所述芯層的上表面延伸到所述穿透部的外側， 其中，所述保護層具有暴露所述連接延伸部的開口。
  2. 如申請專利範圍第1項所述的半導體封裝件，其中，所述容納部形成在所述框架的中心處，所述過孔被設置成多個，所述多個過孔設置在所述容納部的周圍， 其中，所述導電柱連接到所述連接延伸部。
  3. 如申請專利範圍第2項所述的半導體封裝件，其中，所述連接延伸部在所述框架的寬度方向上延伸所述穿透部的剖面區域。
  4. 如申請專利範圍第1項所述的半導體封裝件，其中，所述框架被提供為所述印刷電路板，其中，上保護層和下保護層分別堆疊在所述芯層的上表面和所述芯層的下表面上， 其中，所述連接延伸部包括： 上連接延伸部，沿所述芯層的上表面延伸； 下連接延伸部，沿所述芯層的下表面延伸， 其中，所述上保護層具有暴露所述上連接延伸部的開口，所述下保護層具有暴露所述下連接延伸部的開口。
  5. 如申請專利範圍第1項所述的半導體封裝件，其中，所述導電柱連接到位於比所述連接延伸部的區域大的區域中的所述穿孔，以容納位於所述導電柱內側的所述連接延伸部，所述連接延伸部在所述框架的表面上被暴露。
  6. 如申請專利範圍第1項所述的半導體封裝件，其中，所述包封件形成有凹區域，以暴露所述導電柱的外側，所述凹區域向下被錐化。
  7. 如申請專利範圍第1項所述的半導體封裝件，其中，所述佈線部包括： 第一絕緣層，堆疊在所述框架和所述半導體晶片的表面上，以暴露所述半導體晶片的訊號焊盤和所述穿孔的表面； 佈線層，設置在所述第一絕緣層上，並且被構造為將所述半導體晶片的所述訊號焊盤連接到所述穿孔的表面； 第二絕緣層，覆蓋所述佈線層並使所述佈線層絕緣。
  8. 如申請專利範圍第1項所述的半導體封裝件，其中，所述包封件的上表面和所述導電柱的上表面共面。
  9. 如申請專利範圍第1項所述的半導體封裝件，所述半導體封裝件還包括堆疊在所述包封件的上部的上佈線部， 其中，所述上佈線部包括： 第一上絕緣層，堆疊在所述包封件的表面上，以暴露所述導電柱的端部； 上佈線層，設置在所述第一上絕緣層上，並被構造為連接到所述導電柱； 第二上絕緣層，覆蓋所述上佈線層並使所述上佈線層絕緣。
  10. 如申請專利範圍第1項所述的半導體封裝件，其中，所述框架被設置為具有與所述半導體晶片的高度相同的高度，或者具有比所述半導體晶片的高度高的高度。
  11. 一種半導體封裝件，所述半導體封裝件包括： 框架，具有容納部，並被構造為通過設置在所述容納部周圍的穿孔在其上部與下部之間傳輸電訊號； 至少一個半導體晶片，容納在所述容納部中； 佈線部，設置在所述框架和所述半導體晶片下方，所述佈線部被構造為將所述穿孔連接到所述半導體晶片； 包封件，被成型，以將所述框架和所述半導體晶片一體化； 導電球，連接到所述穿孔的上部， 其中，所述框架被提供為印刷電路板，所述印刷電路板具有設置在其中心處的芯層和堆疊在所述芯層的上表面上的保護層， 其中，所述穿孔包括： 穿透部，填充穿過所述框架的過孔； 連接延伸部，在所述穿透部的上部上沿所述芯層的上表面延伸到所述穿透部的外側， 其中，所述保護層具有暴露所述連接延伸部的開口。
  12. 如申請專利範圍第11項所述的半導體封裝件，其中，所述容納部形成在所述框架的中心處，所述過孔被設置為多個，所述多個過孔設置在所述容納部的周圍， 其中，所述導電球連接到所述連接延伸部。
  13. 如申請專利範圍第12項所述的半導體封裝件，其中，所述連接延伸部在所述框架的寬度方向上延伸所述穿透部的剖面區域。
  14. 如申請專利範圍第11項所述的半導體封裝件，其中，所述框架被提供為所述印刷電路板，其中，上保護層和下保護層分別堆疊在所述芯層的上表面上和所述芯層的下表面上， 其中，所述連接延伸部包括： 上連接延伸部，沿所述芯層的上表面延伸， 下連接延伸部，沿所述芯層的下表面延伸， 其中，所述上保護層具有暴露所述上連接延伸部的開口，所述下保護層具有暴露所述下連接延伸部的開口。
  15. 如申請專利範圍第11項所述的半導體封裝件，其中，所述開口被設置在比所述連接延伸部的區域大的區域中，以容納位於導電柱內側的所述連接延伸部，所述連接延伸部在所述框架的表面上被暴露。
  16. 如申請專利範圍第11項所述的半導體封裝件，其中，所述包封件形成有暴露導電柱的外側的凹區域，所述凹區域向下被錐化。
  17. 如申請專利範圍第11項所述的半導體封裝件，其中，所述佈線部包括： 第一絕緣層，堆疊在所述框架和所述半導體晶片的表面上，以暴露所述半導體晶片的訊號焊盤和所述穿孔的表面； 佈線層，設置在所述第一絕緣層上，並被構造為將所述半導體晶片的所述訊號焊盤連接到所述穿孔的表面； 第二絕緣層，覆蓋所述佈線層並使所述佈線層絕緣。
  18. 如申請專利範圍第11項所述的半導體封裝件，其中，所述導電球具有平坦的上表面，所述包封件的上表面和所述導電球的上表面共面。
  19. 一種製造半導體封裝件的方法，所述方法包括以下步驟： 形成具有容納部的框架，所述框架被構造為通過設置在所述容納部周圍的穿孔在其上部與下部之間傳輸電訊號； 在所述容納部中設置半導體晶片； 將包封件成型，以使所述框架和所述半導體晶片一體化； 在所述半導體晶片的有源表面上形成佈線部； 去除所述包封件的面對所述佈線部的部分，以暴露形成在所述框架中的導電柱的端部或導電球的端部。
  20. 如申請專利範圍第19項所述的方法，其中，所述導電柱的端部或所述導電球的端部被形成為與所述包封件共面。
  21. 如申請專利範圍第19項所述的方法，還包括：在暴露所述導電柱的端部或所述導電球的端部之後，在所述導電柱的端部或所述導電球的端部所暴露的附近蝕刻所述包封件，以形成凹區域。
  22. 如申請專利範圍第21項所述的方法，其中，所述連接延伸部的形成在所述框架的所述穿孔上的表面通過形成所述凹區域被完全地暴露。
TW105137404A 2015-11-17 2016-11-16 半導體封裝件及其製造方法 TWI692030B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562256686P 2015-11-17 2015-11-17
US62/256,686 2015-11-17
US201562264847P 2015-12-08 2015-12-08
US62/264,847 2015-12-08

Publications (2)

Publication Number Publication Date
TW201729291A true TW201729291A (zh) 2017-08-16
TWI692030B TWI692030B (zh) 2020-04-21

Family

ID=57577346

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105137404A TWI692030B (zh) 2015-11-17 2016-11-16 半導體封裝件及其製造方法

Country Status (4)

Country Link
US (1) US10410968B2 (zh)
KR (2) KR101681031B1 (zh)
CN (1) CN106711094B (zh)
TW (1) TWI692030B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10373887B2 (en) 2017-09-15 2019-08-06 Samsung Electronics Co., Ltd. Fan-out semiconductor package
TWI809149B (zh) * 2018-11-27 2023-07-21 南韓商三星電機股份有限公司 混合中介層以及包括其的半導體封裝

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106960799B (zh) * 2016-01-12 2022-11-22 恩智浦美国有限公司 集成电路装置及其三维扇出结构和制造方法
JP6939568B2 (ja) * 2016-01-15 2021-09-22 ソニーグループ株式会社 半導体装置および撮像装置
KR101987333B1 (ko) * 2017-03-29 2019-06-11 주식회사 심텍 윈도우 프레임을 적용한 초박형 인쇄회로기판 및 그 제조 방법
US10784220B2 (en) * 2017-03-30 2020-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Plurality of semiconductor devices encapsulated by a molding material attached to a redistribution layer
US10468339B2 (en) * 2018-01-19 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Heterogeneous fan-out structure and method of manufacture
KR102202635B1 (ko) * 2018-02-21 2021-01-13 주식회사 네패스 비아 프레임 및 이를 포함하는 반도체 패키지
SG10201802515PA (en) 2018-03-27 2019-10-30 Delta Electronics Int’L Singapore Pte Ltd Packaging process
DE102019117844A1 (de) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte-schaltung-package und verfahren
KR20200044497A (ko) * 2018-10-19 2020-04-29 삼성전기주식회사 팬-아웃 반도체 패키지
SG10201809987YA (en) * 2018-11-09 2020-06-29 Delta Electronics Int’L Singapore Pte Ltd Package structure and packaging process
KR102431331B1 (ko) * 2019-04-04 2022-08-11 주식회사 네패스 반도체 패키지 및 그 제조 방법
CN112010260B (zh) * 2019-05-30 2024-02-09 上海微电子装备（集团）股份有限公司 一种键合设备、键合系统和键合方法
CN110634756A (zh) * 2019-08-09 2019-12-31 上海先方半导体有限公司 一种扇出封装方法及封装结构
CN112652605A (zh) * 2019-10-09 2021-04-13 财团法人工业技术研究院 多芯片封装件及其制造方法
CN111987132A (zh) * 2020-09-02 2020-11-24 山东傲晟智能科技有限公司 一种显示装置
CN114980481A (zh) * 2021-05-06 2022-08-30 英诺赛科(苏州)科技有限公司 一种适于实施氮化物基半导体装置的印刷电路板、半导体模块及其制造方法
US20230178508A1 (en) * 2021-12-08 2023-06-08 Nxp Usa, Inc. Semiconductor device with open cavity and method therefor
CN117423664A (zh) * 2022-07-08 2024-01-19 长鑫存储技术有限公司 半导体封装组件及制备方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123524A (ja) * 2005-10-27 2007-05-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板
US8178963B2 (en) * 2007-01-03 2012-05-15 Advanced Chip Engineering Technology Inc. Wafer level package with die receiving through-hole and method of the same
US20090127686A1 (en) * 2007-11-21 2009-05-21 Advanced Chip Engineering Technology Inc. Stacking die package structure for semiconductor devices and method of the same
JP5372579B2 (ja) * 2009-04-10 2013-12-18 新光電気工業株式会社 半導体装置及びその製造方法、並びに電子装置
US8216918B2 (en) * 2010-07-23 2012-07-10 Freescale Semiconductor, Inc. Method of forming a packaged semiconductor device
JP5728423B2 (ja) * 2012-03-08 2015-06-03 株式会社東芝 半導体装置の製造方法、半導体集積装置及びその製造方法
US9991190B2 (en) * 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
DE112013002672T5 (de) * 2012-05-25 2015-03-19 Nepes Co., Ltd Halbleitergehäuse, Verfahren zum Herstellen desselben und Gehäuse auf Gehäuse
KR101398811B1 (ko) 2012-05-31 2014-05-27 에스티에스반도체통신 주식회사 웨이퍼 레벨 패키지 및 그 제조방법
US8963311B2 (en) * 2012-09-26 2015-02-24 Apple Inc. PoP structure with electrically insulating material between packages
US9287245B2 (en) * 2012-11-07 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Contoured package-on-package joint
KR101515777B1 (ko) * 2013-04-22 2015-05-04 주식회사 네패스 반도체 패키지 제조방법
US8980691B2 (en) * 2013-06-28 2015-03-17 Stats Chippac, Ltd. Semiconductor device and method of forming low profile 3D fan-out package
US9305853B2 (en) * 2013-08-30 2016-04-05 Apple Inc. Ultra fine pitch PoP coreless package
KR101553463B1 (ko) * 2014-01-27 2015-09-15 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
JP2015185575A (ja) 2014-03-20 2015-10-22 イビデン株式会社 導電ポスト付き配線板の製造方法
TWI571983B (zh) * 2014-11-25 2017-02-21 矽品精密工業股份有限公司 電子封裝件及其製法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10373887B2 (en) 2017-09-15 2019-08-06 Samsung Electronics Co., Ltd. Fan-out semiconductor package
TWI670807B (zh) * 2017-09-15 2019-09-01 南韓商三星電子股份有限公司 扇出型半導體封裝
US10658260B2 (en) 2017-09-15 2020-05-19 Samsung Electronics Co., Ltd. Fan-out semiconductor package
TWI809149B (zh) * 2018-11-27 2023-07-21 南韓商三星電機股份有限公司 混合中介層以及包括其的半導體封裝

Also Published As

Publication number Publication date
US20170141043A1 (en) 2017-05-18
US10410968B2 (en) 2019-09-10
KR101681031B1 (ko) 2016-12-01
TWI692030B (zh) 2020-04-21
CN106711094A (zh) 2017-05-24
KR101681028B1 (ko) 2016-12-01
CN106711094B (zh) 2020-01-10

Similar Documents

Publication Publication Date Title
TWI692030B (zh) 半導體封裝件及其製造方法
JP5043743B2 (ja) 半導体装置の製造方法
US7838334B2 (en) Package-on-package device, semiconductor package and method for manufacturing the same
US7579690B2 (en) Semiconductor package structure
JP5280014B2 (ja) 半導体装置及びその製造方法
US9129870B2 (en) Package structure having embedded electronic component
US20060197206A1 (en) Stacked device package for peripheral and center device pad layout device
KR101656269B1 (ko) 반도체 패키지 및 그 제조방법
KR20130038404A (ko) 스택 다이 ｂｇａ 또는 ｌｇａ 컴포넌트 어셈블리
JP2009520366A (ja) 積層型モールド成形パッケージ及び同パッケージの形成方法
KR20080007893A (ko) 적층형 반도체 패키지 및 그의 제조방법
KR101809521B1 (ko) 반도체 패키지 및 그 제조방법
US10978431B2 (en) Semiconductor package with connection substrate and method of manufacturing the same
KR20170128781A (ko) 반도체 패키지 및 그 제조방법
KR101944007B1 (ko) 반도체 패키지 및 그 제조방법
US9299650B1 (en) Integrated circuit packaging system with single metal layer interposer and method of manufacture thereof
KR101494414B1 (ko) 반도체패키지, 반도체패키지유닛 및 반도체패키지 제조방법
CN111725146A (zh) 电子封装件及其制法
KR101494411B1 (ko) 반도체패키지 및 이의 제조방법
KR101345035B1 (ko) 반도체 패키지 및 그 제조 방법
CN116072634A (zh) 电子封装件及其制法
KR20130050077A (ko) 스택 패키지 및 이의 제조 방법
CN111710672A (zh) 一种半导体封装件及其制备方法
KR101123797B1 (ko) 적층 반도체 패키지
KR101819558B1 (ko) 반도체 패키지 및 그 제조방법