TWI670807B - 扇出型半導體封裝 - Google Patents

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TWI670807B
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insulating layer
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河昇秀
李賢錫
金善湖
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南韓商三星電子股份有限公司
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Abstract

一種扇出型半導體封裝，包括具有貫穿孔的核心構件。半導體晶片在所述貫穿孔中，且具有帶有連接墊的主動面與相對於所述主動面的非主動面。包封體包封所述核心構件的至少部分及所述半導體晶片的至少部分且填充所述貫穿孔的至少部分。連接構件在所述核心構件及所述半導體晶片的所述主動面上，並包括與所述連接墊電性連接的重佈線層。所述核心構件包括凹槽部分，所述凹槽部分在其上配置有所述連接構件的所述核心構件的下部中，從所述貫穿孔的壁貫穿直到所述核心構件的外側表面。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，更具體而言，有關於一種電性連接結構朝向半導體晶片所配置的區域之外延伸的扇出型半導體封裝。
[相關申請案的交叉引用]
本申請案主張2017年9月15日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0118705號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
半導體晶片相關技術發展中的近期重大趨勢為減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對於小尺寸半導體晶片等的需求快速增加，需要實現包括多個引腳的同時具有緊密尺寸的半導體封裝。
被建議來滿足上所述技術需求的半導體封裝技術的一種類型是扇出型半導體封裝。扇出型封裝具有緊密尺寸並將連接端子自半導體晶片所配置的區域朝外重佈線。
本揭露的一態樣可提供一種扇出型半導體封裝，包括：核心構件，其配置於半導體晶片被包封的區域中，且可支撐所述扇出型半導體封裝。視需要，所述核心構件可包括佈線，並且儘管包括所述核心構件，可實質上防止在包封體中的空隙問題。
根據本揭露的一態樣，所述核心構件可包括在所述核心構件的下部中用作為空氣路徑的凹槽部分。
根據本揭露的一態樣，扇出型半導體封裝可包括具有貫穿孔的核心構件。半導體晶片在所述貫穿孔中，且具有帶有連接墊的主動面與相對於所述主動面的非主動面。包封體包封所述核心構件的至少部分及所述半導體晶片的至少部分且填充所述貫穿孔的至少部分。連接構件在所述核心構件及所述半導體晶片的所述主動面上，並包括與所述連接墊電性連接的重佈線層。所述核心構件包括凹槽部分，所述凹槽部分在其上配置有所述連接構件的所述核心構件的下部中從所述貫穿孔的壁貫穿直到所述核心構件的外側表面。
100A‧‧‧扇出型半導體封裝
100B‧‧‧扇出型半導體封裝
100C‧‧‧扇出型半導體封裝
100‧‧‧本體
110‧‧‧核心構件
111‧‧‧絕緣層
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化層
130‧‧‧包封體
140‧‧‧連接構件
141‧‧‧絕緣層
142‧‧‧重佈線層
143‧‧‧通孔
150‧‧‧鈍化層
151‧‧‧開口
160‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
210‧‧‧膠帶
1000‧‧‧電子裝置
1010‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101‧‧‧本體
1110‧‧‧主板
1120‧‧‧電子組件
1130‧‧‧相機模組
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2160‧‧‧凸塊下金屬層
2170‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧布線圖案
2243‧‧‧通孔
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301‧‧‧中介基板
2302‧‧‧中介基板
2500‧‧‧主板
110H‧‧‧貫穿孔
111a‧‧‧絕緣層
111b‧‧‧絕緣層
111c‧‧‧絕緣層
112a‧‧‧佈線層
112b‧‧‧佈線層
112c‧‧‧佈線層
112d‧‧‧佈線層
113a‧‧‧通孔
113b‧‧‧通孔
113c‧‧‧通孔
2243h‧‧‧通孔孔洞
GA1‧‧‧凹槽部分
GA2‧‧‧凹槽部分
I-I'‧‧‧剖線
II-II'‧‧‧剖線
III-III'‧‧‧剖線
θ‧‧‧角度
根據以下結合附圖的詳細描述，將更清楚地理解本揭露的上述及其他態樣、特徵及優點，在所附圖式中：圖1為說明電子裝置系統的實例的方塊示意圖。
圖2為說明電子裝置的實例的立體示意圖。
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖。
圖5為說明安裝於中介基板上並最終安裝於電子裝置的主板上的扇入型半導體封裝的剖視示意圖。
圖6為說明嵌入在中介基板中並最終安裝於電子裝置的主板上的扇入型半導體封裝的剖視示意圖。
圖7為說明扇出型半導體封裝的剖視示意圖。
圖8為說明安裝於電子裝置的主板上的扇出型半導體封裝的剖視示意圖。
圖9為說明例示性扇出型半導體封裝的剖視示意圖。
圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的平面示意圖。
圖11為說明圖9的扇出型半導體封裝的包封製程的示意圖。
圖12為說明另一例示性扇出型半導體封裝的剖視示意圖。
圖13為沿圖12的扇出型半導體封裝的剖線II-II’所截取的平面示意圖。
圖14為說明另一例示性扇出型半導體封裝的剖視示意圖。圖15為沿圖14的扇出型半導體封裝的剖線III-III’所截取的平面示意圖。
在下文中，將參照所附圖式說明本揭露中的例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小組件的形狀、尺寸等。
在本文中，下側、下部、下表面等是用來指稱關於圖式的剖面，朝向扇出型半導體封裝的安裝面的方向，而上側、上部、上表面等是用來指稱與朝向扇出型半導體封裝的安裝面的方向相反的方向。然而，這些方向是為了方便解釋而定義，且申請專利範圍並不特別受上述所定義的方向限制。
在說明書中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當以「第一」及「第二」來指稱元件時，所述元件不不受限於此。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情況下，第一元件可稱作第二元件，而不偏離本文闡述的申請專利範圍的範疇。。相似地，第二元件亦可稱作第一元件。
本文中所使用的用語「例示性實施例」並不意指同一例示性實施例，而是提供來強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所提供的例示性實施例被認為能夠藉由彼此整體地或部分地組合而實現。舉例而言，即使並未在另一例示性實施例中說明在特定例示性實施例中說明的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾 的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
本文中所使用的用語僅為說明例示性實施例使用，而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。
電子裝置
圖1為說明電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。這些組件可連接至以下將說明的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括記憶體晶片，例如揮發性記憶體(例如：動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等。晶片相關組件1020亦可包括應用處理器晶片，例如中央處理器(例如：中央處理單元(central processing unit，CPU))、圖形處理器(例如：圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等。晶片相關組件1020可進一步包括邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020不限於此， 亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可與彼此組合。
網路相關組件1030可包括被設計為依照以下協定操作的組件：例如無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030不限於此，亦可包括被設計為依照多種其他無線標準或協定或者有線標準或協定操作的組件。另外，網路相關組件1030可與彼此組合，且亦可與 上述的晶片相關組件1020一起組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040不限於此，且亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與彼此組合，可與上述的晶片相關組件1020及/或網路相關組件1030一起組合。
取決於電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件。這些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070或電池1080。可包括(但未繪示)的其他組件包括例如音訊編解碼器、視訊編解碼器、功率放大器、羅盤、加速度計、陀螺儀、揚聲器、大容量儲存單元(例如：硬碟驅動機)、光碟(compact disk，CD)驅動機、數位多功能光碟(digital versatile disk，DVD)驅動機等。然而，其他組件不限於此，且亦可取決於電子裝置1000的類型等包括用於各種其他目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機((digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、 筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000不限於此，且可為任何其他電子裝置。
圖2為說明電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可出於各種目的被用於上述的各種電子裝置中。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至主板1110。另外，可物理連接或電性連接至主板1110的其他組件或可不物理連接或不電性連接至主板1110的其他組件(例如相機模組1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用處理器，但不限於此。所述電子裝置不僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。半導體晶片本身可能不能作為已完成的產品，且亦可能因外部物理性或化學性影響而受損。半導體晶片可進行封裝，並於電子裝置等中以封裝狀態使用。
需要半導體封裝的一個原因是半導體晶片與電子裝置的主板之間在電性連接方面的寬度差異。詳細而言，半導體晶片的連接墊的尺寸及在連接墊之間的間隔非常精細，而用於電子裝置的主板的組件安裝墊的尺寸及在這些墊之間的間隔明顯比半導體 晶片的大。因此，可能難以將半導體晶片直接安裝於主板上，並需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
取決於半導體封裝的結構及目的，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地說明扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖。
參照圖式，半導體晶片2220可例如為裸露狀態下的積體電路(IC)，並可包括由矽(Si)、鍺(Ge)、砷化鎵(GaAs)等製成的本體2221。在本體2221的一個表面上可有包括諸如鋁(Al)等導電材料的連接墊2222形成，且在本體2221的一個表面上可有諸如氧化物膜、氮化物膜等鈍化層2223形成並覆蓋連接墊2222的至少部分。因為連接墊2222相對較小，所以很難將積體電路(IC)安裝在中級印刷電路板(PCB)上或安裝在電子裝置的主板等上。
因此連接構件2240可取決於半導體晶片2220的尺寸而形成以重佈線連接墊2222。可藉由以下步驟來形成連接構件2240：使用絕緣材料(諸如感光成像介電(PID)樹脂)在半導體晶片2220上形成絕緣層2241；形成通孔孔洞2243h而對連接墊2222提供開口，然後形成布線圖案2242及通孔2243。可形成保 護連接構件2240的鈍化層2250。可形成於鈍化層2250中的開口2251，且凸塊下金屬層2260等可於開口2251中形成。因此可製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有其中半導體晶片的所有連接墊(例如：輸入/輸出(I/O)端子)都配置於半導體晶片內部的的封裝形式。所述封裝可具有優異的電特性並以低成本製造。因此，已經以扇入型半導體封裝形式製造出安裝於智慧型電話中的許多元件。詳細而言，已開發出安裝於智慧型電話中的許多元件以在具有小型尺寸的同時實施快速訊號傳遞。
然而，由於所有輸入/輸出端子都需要配置於扇入型半導體封裝的半導體晶片內部，因此扇入型半導體封裝具有較大的空間限制。難以將此結構應用於具有大量輸入/輸出端子的半導體晶片，或應用於具有小型尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法直接在電子裝置的主板上安裝並使用。甚至當半導體晶片的輸入/輸出端子的尺寸及在那些輸入/輸出端子之間的間隔藉由重佈線製程而增加時，輸入/輸出端子的尺寸及間隔可能不足以允許扇入型半導體封裝直接安裝電子裝置的主板上。
圖5為說明安裝於中介基板上並最終安裝於電子裝置的主板上的扇入型半導體封裝的剖視示意圖。
圖6為說明嵌入在中介基板中並最終安裝於電子裝置的 主板上的扇入型半導體封裝的剖視示意圖。
參照圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(其為輸入/輸出端子)可透過中介基板2301進行重佈線。扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上，其中扇入型半導體封裝2200安裝在中介基板2301上。可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入於單獨的中介基板2302中。半導體晶片2220的連接墊2222(其為輸入/輸出端子)可藉由中介基板2302進行重佈線，其中扇入型半導體封裝2200嵌入於中介基板2302中，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在扇入型半導體封裝嵌入於中介基板中的狀態下在電子裝置的主板上安裝及使用。
扇出型半導體封裝
圖7為說明扇出型半導體封裝的剖視示意圖。
參照圖式，在扇出型半導體封裝2100中，例如，可藉由包封體2130保護半導體晶片2120的外側，且可藉由連接構件2140將半導體晶片2120的連接墊2122朝半導體晶片2120外重佈線。在連接構件2140上可進一步形成鈍化層2150，及於鈍化層2150 的開口中可形成凸塊下金屬層2160。在凸塊下金屬層2160上可形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(圖中未繪示)等的積體電路(IC)。連接構件2140可包括絕緣層2141；重佈線層2142，形成於絕緣層2141上；及通孔2143，將連接墊2122與重佈線層2142彼此電性連接。
扇出型半導體封裝具有以下形式：透過形成在半導體晶片上的連接構件使半導體晶片的輸入/輸出端子可重佈線並朝半導體晶片外配置。在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要朝半導體晶片內配置。因此，在扇入型半導體封裝中，當半導體晶片的尺寸減少時，需要減少焊球的尺寸及間距，使得可能不能使用標準化的焊球佈局。另一方面，如上所述，扇出型半導體封裝具有以下形式：透過形成在半導體晶片上的連接構件使半導體晶片的輸入/輸出端子重佈線並朝半導體晶片外配置。因此，即使當半導體晶片的尺寸減少時，標準化的球佈局仍可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝可安裝於電子裝置的主板上而不需要單獨的中介基板。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的剖視示意圖。
參照圖式，扇出型半導體封裝2100可透過焊球2170等安裝於電子裝置的主板2500上。扇出型半導體封裝2100包括連接構件2140，連接構件2140形成在半導體晶片2120上且能夠將連接墊2122重佈線到半導體晶片2120的垂直面的外部的扇出區 域。標準化的球佈局因此可照原樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100可安裝在電子裝置的主板2500上而無需使用單獨的中介基板等。
因為扇出型半導體封裝可安裝在電子裝置的主板上而無需使用單獨的中介基板，所以扇出型半導體封裝可以比使用中介基板的扇入型半導體封裝的厚度更小的厚度實施。因此，扇出型半導體封裝可小型化及薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可以較使用印刷電路板(PCB)的一般層疊封裝(POP)型的形式更小型(compact)的形式實施，且可解決因出現翹曲(warpage)現象而造成的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等的印刷電路板(PCB)是不同概念，其中印刷電路板具有與扇出型半導體封裝不同的規格及目的等，且有扇入型半導體封裝嵌入其中。
在下文中，將參照圖式描述包括核心構件的扇出型半導體封裝，所述核心構件配置於半導體晶片被包封的區域中並支撐扇出型半導體封裝。視需要，核心構件可包括佈線。下文所述的扇出型半導體封裝可實質上防止在其包封體中的空隙問題。
圖9為說明例示性扇出型半導體封裝的剖視示意圖。
圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的 平面示意圖。
參照圖式，根據本揭露的例示性實施例的扇出型半導體封裝100A可包括具有貫穿孔110H的核心構件110。半導體晶片120可配置於核心構件110的貫穿孔110H中，且可具有主動面及相對於主動面的非主動面，所述主動面具有連接墊122配置於其上。包封體130可包封核心構件110的至少部分及半導體晶片120的至少部分且可填充貫穿孔110H的至少部分。連接構件140可配置於核心構件110及半導體晶片120的主動面上，且可包括與連接墊122電性連接的重佈線層142。鈍化層150可連同凸塊下金屬層160及電性連接結構170配置於連接構件140上，所述凸塊下金屬層160配置於鈍化層150的開口151中，所述電性連接結構170配置於鈍化層150上並連接至凸塊下金屬層160。
一般可藉由包封體簡單地包封半導體晶片並在經包封的半導體晶片的主動面上形成重佈線層而製造半導體封裝。然而，這種半導體封裝的翹曲難以控制，並且在各種佈線設計中存在限制。為了解決這樣的問題，核心構件可在半導體晶片被包封的區域提供有貫穿孔。因此可藉由核心構件控制半導體封裝的翹曲，且藉由設計在核心構件中的佈線可實現各種類型的佈線設計。然而，當引入核心構件時，空隙可能在例如以下位置產生：在貫穿孔的壁與包封體之間、在半導體晶片的側表面與包封體之間及/或在包封體與重佈線層的絕緣層之間。由於這些空隙，可能發生諸如分層等問題。
在根據例示性實施例的扇出型半導體封裝100A中，一或多個凹槽部分GA1可形成於核心構件110的下部中。凹槽部分GA1可由貫穿孔110H的壁穿入至核心構件110中並穿出核心構件110的外側表面。具有這種形式的凹槽部分GA1可用作為空氣路徑，從而防止當用包封體130包封半導體晶片及核心構件時產生空隙。也就是說，當用包封體130包封半導體晶片120及核心構件110時，包封體130可經由凹槽部分GA1朝向或向核心構件110外部的鋸線或切線填滿以防止空隙產生。為了解決僅部分被包封體填充的風險，任何未填充區域可藉由在添加包封體130後使用壓力烘箱進行補償。當使用如上所述藉由壓力填充包封體的方式時，可近乎實現實質上無空隙的結構。
以下將更詳細說明根據例示性實施例的扇出型半導體封裝100A中所包括的個別的組件。
核心構件110可根據其材料改善扇出型半導體封裝100A的剛性，且可用來確保包封體130的厚度均勻性。當佈線層、通孔等形成於核心構件110中時，扇出型半導體封裝100A可作為層疊封裝(POP)類型封裝使用。核心構件110可具有貫穿孔110H，其中半導體晶片120配置於貫穿孔110H中並與核心構件110隔開預定距離，且半導體晶片120的側表面被核心構件110圍繞。然而，此形式僅為舉例說明，並可經各式修改以具有其他形式，而核心構件110可依此形式執行另一功能。
核心構件110可包括絕緣層111。絕緣材料可作為絕緣層 111的材料。絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或者核心材料(例如：玻璃纖維、玻璃布或玻璃織物)及/或無機填料一起浸漬於熱固性樹脂或熱塑性樹脂中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。具有高剛性的材料(諸如包括玻璃纖維等的預浸體)可用作為絕緣層111的材料，且核心構件110可用作為用於控制扇出型半導體封裝100A的翹曲的支撐構件。
一或多個凹槽部分GA1可於核心構件110的下部中形成。例如，凹槽部分GA1可於核心構件110的下部的四個角落區域中形成。個別凹槽部分GA1可由貫穿孔110H的壁穿出至核心構件110的外側表面。如上所述，具有這種形式的凹槽部分GA1可用作為空氣路徑，從而防止或最小化當用包封體130包封半導體晶片及核心構件時產生空隙。沿著核心構件110的邊緣貫穿核心構件110的下部的凹槽部分GA2亦可於一或多個核心構件110的下部的外側部分中形成。個別凹槽部分GA1可連接至凹槽部分GA2以有效防止或最小化當形成包封體130時產生空隙。
核心構件110的貫穿孔110H可具有錐形，其中核心構件110的壁以預定角度(θ)傾斜。錐形可為在貫穿孔110H的上開口區域的寬度大於在貫穿孔110H的下開口區域的寬度的形狀。也就是說，貫穿孔可具有接近倒梯形的形狀。當核心構件110的貫 穿孔110H具有上述的錐形時，包封體130可更容易地形成以進一步減少空隙產生。
為了便於解釋，於圖9的剖視圖中所繪示的凹槽部分GA1及凹槽部分GA2為如完全貫穿核心構件110的下部，但凹槽部分GA1可於核心構件110的下部的特定區域中形成，如於圖10的平面圖中所繪示的，且多個凹槽部分GA1可取決於設計而以各種方式形成。
半導體晶片120可為以數百至數百萬個或更多個的數量的元件整合於單一晶片中提供的積體電路(IC)。積體電路可例如為處理器晶片(更具體而言，應用處理器(AP))，諸如中央處理器(例如中央處理單元(CPU))、圖形處理器(例如圖形處理單元(GPU))、現場可程式閘陣列(field programmable gate array，FPGA)、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等，但不限於此。積體電路可為邏輯晶片，諸如類比至數位轉換器、應用專用積體電路(ASIC)等，或者可為記憶體晶片，諸如揮發性記憶體(例如：動態隨機存取記憶體(DRAM))、非揮發性記憶體(例如：唯讀記憶體(ROM))、快閃記憶體等。上述元件亦可彼此組合。
半導體晶片120可以主動晶圓為基礎形成。半導體晶片120可包括本體121，其中基礎材料可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122中的每一者的 材料可為導電材料，諸如鋁(Al)等。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。連接墊122的下表面可經由鈍化層123具有相對於包封體130的下表面的台階，使得包封體130可填充在鈍化層123與連接構件140之間的空間的至少部分。台階可防止包封體130滲出到連接墊123的下表面中。絕緣層(未繪示)等可進一步配置於其它所需的位置中。半導體晶片120可為裸晶(bare die)。重佈線層(未繪示)可形成在半導體晶片120的主動面上，且凸塊(未繪示)等可連接至連接墊122。
包封體130可保護核心構件110、半導體晶片120等。包封體130的形式不受特別限制，但可為包封體130圍繞核心構件110的至少部分、半導體晶片120等的至少部分的形式。例如，包封體130可覆蓋核心構件110及半導體晶片120的非主動面，且可填充在貫穿孔110H的壁與半導體晶片120的側表面之間的空間。包封體130亦可填充在半導體晶片120的鈍化層123與連接構件140之間的空間的至少部分。包封體130可填充貫穿孔110H而因此用作為黏合劑並減少半導體晶片120的彎曲。包封體130可填充凹槽部分GA1的至少部分及凹槽部分GA2的至少部分。也就是說，可執行包封製程以防止或最小化空隙缺陷，藉此將包封體130排到凹槽部分GA1及凹槽部分GA2中。
包封體130的材料不受特別限制。例如，可使用絕緣材料作為包封體130的材料。絕緣材料可為：熱固性樹脂，例如環 氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或者核心材料(例如：玻璃纖維、玻璃布或玻璃織物)及/或無機填料一起浸漬於熱固性樹脂或熱塑性樹脂中的樹脂，例如預浸體、味之素構成膜(ABF)、FR-4、雙馬來醯亞胺三嗪(BT)等。或者，亦可使用感光成像包封體(PIE)樹脂作為絕緣材料。
連接構件140可將半導體晶片120的連接墊122重佈線。具有各種功能的數十至數百個半導體晶片120的連接墊122可藉由連接構件140進行重佈線，且取決於其功能，可透過電性連接結構170物理連接或電性連接至外部源。連接構件140可包括：絕緣層141，配置於核心構件110及半導體晶片120的主動面上；重佈線層142，配置於絕緣層141上；以及通孔143，貫穿絕緣層141並將連接墊122及重佈線層142彼此連接。圖式將連接構件140繪示為包括一個絕緣層、一個重佈線層及一個通孔層，但連接構件140亦可包括更多數量的絕緣層、重佈線層及通孔層。
絕緣層141中的每一者的材料可為絕緣材料。亦可使用感光性絕緣材料(諸如PID樹脂)作為絕緣材料。亦即，絕緣層141中的每一者可為感光性絕緣層。當絕緣層141具有感光性性質時，絕緣層141可形成以具有較小厚度，並可更容易地實現通孔143的精密間距。絕緣層141中的每一者可為包括絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141包括多個層時，絕緣層141的材料可彼此相同或者可彼此不同。當絕緣層141包括多個層時， 絕緣層141可彼此整合，使得在其之間的邊界可不明顯。
重佈線層142可實質上用來將連接墊122重佈線。重佈線層142中的每一者的材料可為導電材料，諸如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層142可視其對應層的設計執行各種功能。例如，重佈線層142可包括接地圖案、電源圖案、訊號圖案等。訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。重佈線層142可包括通孔接墊圖案、電性連接結構接墊圖案等。重佈線層142中的每一者可具有大約0.5μm至15μm的厚度。
通孔143可將在不同層上形成的重佈線層142、連接墊122等彼此電性連接，而導致在扇出型半導體封裝100A中的電性通路。通孔143中的每一者的材料例如可為導電材料，諸如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。導電材料可完全填充於通孔143中的每一者，或者導電材料亦可沿通孔中的每一者的壁形成。通孔143可具有諸如錐形、圓柱形等形狀。
鈍化層150可保護連接構件140不受外部物理或化學損害。鈍化層150可具有暴露連接構件140的重佈線層142的至少部分的開口151。在鈍化層150中所形成的開口151的數量可為數十至數千個。鈍化層150的材料不受特別限制，且可為絕緣材料。絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如 聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或者核心材料(例如：玻璃纖維、玻璃布或玻璃織物)及/或無機填料一起浸漬於熱固性樹脂或熱塑性樹脂中的樹脂，例如預浸體、味之素構成膜(ABF)、FR-4、雙馬來醯亞胺三嗪(BT)等。或者，可使用阻焊劑。
凸塊下金屬層160可改善電性連接結構170的連接可靠性，以改善扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可連接至經由鈍化層150的開口151而暴露的連接構件140的重佈線層142。凸塊下金屬層160可藉由使用導電金屬的金屬化方法於鈍化層150的開口151中形成。
電性連接結構170可外部物理連接或外部電性連接扇出型半導體封裝100A。例如，扇出型半導體封裝100A可透過電性連接結構170安裝在電子裝置的主板上。電性連接結構170中的每一者可由傳導材料形成，例如焊料等。然而，電性連接結構170中的每一者的材料不特別限於此。電性連接結構170中的每一者可為接腳、球、引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包括銅(Cu)柱及焊料。當電性連接結構170形成為單層結構時，電性連接結構170可包括錫-銀焊料或銅(Cu)。然而，電性連接結構170不限於此。
電性連接結構170的數量、間隔、形式等不受特別限制，並可視設計細節選擇。電性連接結構170可根據連接墊122的數 量以數十至數千的量提供，或者可以數十至數千或更多或者數十至數千或更少的量提供。當電性連接結構170為焊球時，電性連接結構170可覆蓋凸塊下金屬層160延伸至鈍化層150的一個表面上的側表面，且連接可靠性可更為優異。
電性連接結構170的至少一者可配置於扇出區域中。扇出區域為從半導體晶片120垂直下方的區域向外的區域。相較於扇入型封裝，扇出型封裝可具有優異的可靠性，扇出型封裝可實施多個輸入/輸出(I/O)端子，且扇出型封裝可有利於三維內連線(3D interconnection)。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等，扇出型封裝可被製造為較小的厚度，並可具有價格競爭力。
雖然未繪示於圖式中，可視需要在貫穿孔110H的壁上形成金屬薄膜以散熱或阻擋電磁波。多個執行彼此相同或不同的功能的半導體晶片120可配置於貫穿孔110H中，且諸如電感器、電容器等單獨的被動組件可配置於貫穿孔110H中。被動組件(例如：包括電感器、電容器等的表面安裝技術(SMT)組件)可配置於鈍化層150的表面上。
圖11包括說明圖9的扇出型半導體封裝的包封製程的示意圖。
參照圖11，可首先將具有貫穿孔110H的核心構件110附著到膠帶210上。可藉由雷射製程於核心構件110中預先形成凹槽部分GA1及凹槽部分GA2。半導體晶片120可附著到膠帶210 經由貫穿孔110H暴露的區域。可藉由將包封體130層疊在膠帶210上執行包封製程。透過凹槽部分GA1及凹槽部分GA2填充包封體130時可增加壓力，且凹槽部分GA1及凹槽部分GA2可用作為通氣孔。因此，可防止或最小化當用包封體130包封半導體晶片120及核心構件110時產生空隙。當用包封體130包封半導體晶片120及核心構件110時，包封體130可透過凹槽部分GA1及凹槽部分GA2填滿到核心構件110的外部的鋸線以防止空隙產生。為了解決僅部分被包封體填充，未填充區域可在堆疊包封體130後使用壓力烘箱進行補償。當使用如上所述藉由壓力填充包封體的方式時，可近乎實現實質上無空隙的結構。填充於鋸線中的包封體可在鋸開扇出型半導體封裝時移除。至少部分填充有包封體130的角落區域的凹槽部分GA2與內部設計區域的凹槽部分GA1可保留於個別的扇出型半導體封裝100A中。
圖12為說明另一例示性扇出型半導體封裝的剖視示意圖。
圖13為沿圖12的扇出型半導體封裝的剖線II-II’所截取的平面示意圖。
參照圖式，在根據本揭露的另一例示性實施例的扇出型半導體封裝100B中，核心構件110可包括與連接構件140接觸的第一絕緣層111a。與連接構件140接觸的第一佈線層112a可嵌入於第一絕緣層111a的表面中。第二佈線層112b可配置於第一絕緣層111a的相對表面上。第二絕緣層111b可配置於第一絕緣層 111a上並可覆蓋第二佈線層112b。第三佈線層112c可配置於第二絕緣層111b上。第一佈線層112a、第二佈線層112b以及第三佈線層112c可電性連接至連接墊122。分別而言，第一佈線層112a與第二佈線層112b可經由貫穿第一絕緣層111a的第一通孔113a而彼此電性連接，而第二佈線層112b與第三佈線層112c可經由貫穿第二絕緣層111b的第二通孔113b而彼此電性連接。
上述的凹槽部分GA1及凹槽部分GA2可於第一絕緣層111a的下部中形成。因此，如上所述，在扇出型半導體封裝100B中，可防止或最小化當形成包封體130時產生空隙。在圖12的剖視圖中，凹槽部分GA1及凹槽部分GA2是不可見的，以便於更容易地描述根據另一例示性實施例的扇出型半導體封裝100B的特徵，但於圖13中，凹槽部分GA1及凹槽部分GA2藉由所繪示的虛線顯示。凹槽部分GA1及凹槽部分GA2的剖面的形狀可類似於圖9中所繪示的形狀，且凹槽部分GA1的至少部分及凹槽部分GA2的至少部分可填充有包封體130。
在第一絕緣層111a中嵌入第一佈線層112a可顯著減少或消除由於第一佈線層112a的厚度所產生的台階，且連接構件140的絕緣距離因此可變得固定。也就是說，在自連接構件140的重佈線層142至第一絕緣層111a的下表面的距離與自連接構件140的重佈線層142至半導體晶片120的連接墊122的距離之間的差異可最小化或不存在。例如，此差異可小於第一佈線層112a的厚度。因此，可更容易地實現連接構件140的高密度佈線設計。
核心構件110的第一佈線層112a的下表面所配置的水平高度可高於半導體晶片120的連接墊122的下表面。另外，在連接構件140的重佈線層142與核心構件110的第一佈線層112a之間的距離可大於在連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。這是因為第一佈線層112a凹陷於第一絕緣層111a中。具有凹陷於第一絕緣層111a中的第一佈線層112a使得第一絕緣層111a的下表面及第一佈線層112a的下表面之間具有台階，可防止包封體130的材料滲出而污染第一佈線層112a。核心構件110的第二佈線層112b所配置的水平高度可在半導體晶片120的主動面與非主動面之間。核心構件110可以對應於半導體晶片120的厚度的厚度形成。因此，核心構件110中所形成的第二佈線層112b所配置的水平高度可在半導體晶片120的主動面與非主動面之間。
核心構件110的佈線層112a、佈線層112b及佈線層112c的厚度可大於連接構件140的重佈線層142的厚度。因為核心構件110的厚度可等於或大於半導體晶片120的厚度，所以佈線層112a、佈線層112b及佈線層112c可取決於核心構件110的尺度而具有大尺寸。另一方面，連接構件140的重佈線層142的尺寸相對小於佈線層112a、佈線層112b及佈線層112c的尺寸以實現薄化。
絕緣層111a及絕緣層111b中的每一者的材料不受特別限制且可使用絕緣材料。絕緣材料可為：熱固性樹脂，例如環氧樹 脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或者核心材料(例如：玻璃纖維、玻璃布或玻璃織物)及/或無機填料一起浸漬於熱固性樹脂或熱塑性樹脂中的樹脂，例如預浸體、味之素構成膜(ABF)、FR-4、雙馬來醯亞胺三嗪(BT)等。或者，亦可使用感光成像介電(PID)樹脂作為絕緣材料。
佈線層112a、佈線層112b以及佈線層112c可用於將半導體晶片120的連接墊122重佈線。佈線層112a、佈線層112b及佈線層112c中的每一者的材料可為導電材料，諸如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。佈線層112a、佈線層112b以及佈線層112c可視其對應層的設計執行各種功能。例如，佈線層112a、佈線層112b以及佈線層112c可包括接地圖案、電源圖案、訊號圖案等。訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。佈線層112a、佈線層112b及佈線層112c可包括通孔接墊、佈線接墊、電性連接結構接墊等。
通孔113a及通孔113b可將在不同層上形成的佈線層112a、佈線層112b及佈線層112c彼此電性連接，導致在核心構件110中的電性通路。通孔113a及通孔113b中的每一者的材料可為導電材料。通孔113a及通孔113b中的每一者可以導電材料完全填充，或者導電材料亦可沿通孔孔洞中每一者的壁形成。通孔113a及通孔113b中的每一者可具有相關領域中已知的所有形狀，諸如 錐形、圓柱形等。當第一通孔113a的孔洞形成時，第一佈線層112a的一些接墊可用作為終止元件(stopper)，且因此第一通孔113a中的每一者具有上表面的寬度大於下表面的寬度的錐形可為有利的。第一通孔113a可與第二佈線層112b的接墊圖案整合。另外，當第二通孔113b的孔洞形成時，一些第二佈線層112b的接墊亦可用作為終止元件，因此類似地，第二通孔113b中的每一者具有上表面大於下表面的寬度的錐形可為有利的。第二通孔113b可與第三佈線層112c的接墊圖案整合。
在下文中，省略與上述那些態樣重疊的說明。
圖14為說明另一例示性扇出型半導體封裝的剖視示意圖。
圖15為沿圖14的扇出型半導體封裝的剖線III-III’所截取的平面示意圖。
參照圖式，在根據本揭露的另一例示性實施例的扇出型半導體封裝100C中，核心構件110可包括第一絕緣層111a。第一佈線層112a及第二佈線層112b可分別配置於第一絕緣層111a的相對表面上。第二絕緣層111b可配置於第一絕緣層111a下方並覆蓋第一佈線層112a。第三佈線層112c可配置於第二絕緣層111b下方。第三絕緣層111c可配置於第一絕緣層111a上方並可覆蓋第二佈線層112b。第四佈線層112d可配置於第三絕緣層111c上方。第一佈線層112a、第二佈線層112b、第三佈線層112c及第四佈線層112d可電性連接至連接墊122。因為核心構件110可包括數量 較大的佈線層112a、佈線層112b、佈線層112c及佈線層112d，所以連接構件140可被進一步簡化。這可抑制在製造過程期間發生的缺陷引起的良率下降。第一佈線層112a、第二佈線層112b、第三佈線層112c以及第四佈線層112d可經由各自貫穿第一絕緣層111a、第二絕緣層111b以及第三絕緣層111c的第一通孔113a、第二通孔113b以及第三通孔113c而彼此電性連接。
上述凹槽部分GA1及凹槽部分GA2可在第一絕緣層111a下方的第二絕緣層111b的下部中形成。因此，如上所述，在扇出型半導體封裝100C中，可防止或最小化當形成包封體130時產生空隙。在圖14的剖視圖中，凹槽部分GA1及凹槽部分GA2位於不可見的位置，以便於更容易地描述根據另一例示性實施例的扇出型半導體封裝100C的特徵，但凹槽部分GA1及凹槽部分GA2可如於圖15中所繪示的形成。凹槽部分GA1及凹槽部分GA2的剖面的形狀可類似於圖9中所繪示的形狀，且凹槽部分GA1的至少部分及凹槽部分GA2的至少部分可填充有包封體130。
第一絕緣層111a的厚度可大於第二絕緣層111b的厚度或大於第三絕緣層111c的厚度。第一絕緣層111a可相對較厚以維持剛性，且可增加第二絕緣層111b及第三絕緣層111c以形成更多數量的佈線層112c及佈線層112d。第一絕緣層111a可包括不同於第二絕緣層111b的絕緣材料及第三絕緣層111c的絕緣材料的絕緣材料。舉例而言，第一絕緣層111a可例如為包括核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為 包括填料及絕緣樹脂的味之素構成膜或感光成像介電(PID)膜。然而，第一絕緣層111a的材料、第二絕緣層111b的材料及第三絕緣層111c的材料不以此為限。第一絕緣層111a的材料可比第二絕緣層111b的材料及第三絕緣層111c的材料更堅固，使絕緣層111a提供剛性。貫穿第一絕緣層111a的第一通孔113a的直徑可大於貫穿第二絕緣層111b的第二通孔113b的直徑及貫穿第三絕緣層111c的第三通孔113c的直徑。
核心構件110的第三佈線層112c的下表面所配置的水平高度可低於半導體晶片120的連接墊122的下表面。在連接構件140的重佈線層142與核心構件110的第三佈線層112c之間的距離可小於在連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。第三佈線層112c可在第二絕緣層111b上以突出的形式配置，使其與連接構件140接觸。核心構件110的第一佈線層112a及第二佈線層112b所配置的個別的水平高度可皆在半導體晶片120的主動面與非主動面之間。核心構件110可形成與半導體晶片120的厚度對應的厚度。因此，形成於核心構件110中的第一佈線層112a及第二佈線層112b所配置的水平高度可在半導體晶片120的主動面與非主動面之間。
核心構件110的佈線層112a、佈線層112b、佈線層112c及佈線層112d的厚度可大於連接構件140的重佈線層142的厚度。因為核心構件110的厚度可等於或大於半導體晶片120的厚度，所以佈線層112a、佈線層112b、佈線層112c及佈線層112d 可具有較大的尺寸。另一方面，考量薄度，連接構件140的重佈線層142可具有相對小的尺寸。
在各種實施例的前述討論中，僅為了方便和可讀性而省略了重疊的描述。
如上文所闡述的，根據本揭露的例示性實施例，扇出型半導體封裝包括配置於半導體晶片被包封的區域中的核心構件。核心構件可支撐扇出型半導體封裝且含有佈線。儘管包括核心構件，但扇出型半導體封裝可實質上防止在包封體中的空隙問題。
雖然例示性實施例已顯示及闡述如上，但對於技術領域中具有通常知識者而言顯然可在不脫離如由所附的申請專利範圍所定義的本揭露的範圍下進行修改及變化。

Claims (22)

  1. 一種扇出型半導體封裝，包括：核心構件，具有貫穿孔；半導體晶片，配置於所述貫穿孔中且具有主動面及相對所述主動面的非主動面，所述主動面具有連接墊；包封體，包封所述核心構件的至少部分及所述半導體晶片的至少部分並填充所述貫穿孔的至少部分；以及連接構件，在所述核心構件及所述半導體晶片的所述主動面上並包括與所述半導體晶片的所述連接墊電性連接的重佈線層，其中所述核心構件包括凹槽部分，所述凹槽部分沿著所述核心構件的下表面，所述凹槽面向所述連接構件且從所述貫穿孔延伸至所述核心構件在周邊方向上的外表面。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述包封體填充所述凹槽部分的至少部分。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述凹槽部分包括分別在所述核心構件的所述下部的四個角落中的第一凹槽部分至第四凹槽部分。
  4. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述核心構件包括第五凹槽部分，所述第五凹槽部分在所述核心構件的所述下部的外側部分中沿著所述核心構件的邊緣貫穿所述核心構件的所述下部，及其中所述第一凹槽部分至第四凹槽部分與所述第五凹槽部分連接。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述核心構件的所述貫穿孔具有錐形。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述半導體晶片包括鈍化層，所述鈍化層在所述主動面上並覆蓋所述連接墊的至少部分，以及其中所述包封體填充所述鈍化層與所述連接構件之間的空間的至少部分。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述核心構件包括：第一絕緣層，與所述連接構件接觸；第一佈線層，與所述連接構件接觸並嵌入於所述第一絕緣層中；及第二佈線層，配置於所述第一絕緣層的第二表面上，所述第二表面相對於所述第一絕緣層中嵌有所述第一佈線層的第一表面，以及其中所述第一佈線層及所述第二佈線層與所述連接墊電性連接。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述核心構件進一步包括在所述第一絕緣層上並覆蓋所述第二佈線層的第二絕緣層及在所述第二絕緣層上的第三佈線層，以及其中所述第三佈線層與所述連接墊電性連接。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述凹槽部分於所述第一絕緣層的下部中形成。
  10. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一絕緣層的下表面具有相對於所述第一佈線層的下表面的台階。
  11. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述核心構件包括第一絕緣層及分別在所述第一絕緣層的相對表面上的第一佈線層及第二佈線層，及其中所述第一佈線層及所述第二佈線層與所述連接墊電性連接。
  12. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述核心構件進一步包括：第二絕緣層，在所述第一絕緣層上並覆蓋所述第一佈線層；第三佈線層，在所述第二絕緣層上；第三絕緣層，在所述第一絕緣層上並覆蓋所述第二佈線層；及第四佈線層，在所述第三絕緣層上，以及其中所述第三佈線層及所述第四佈線層與所述連接墊電性連接。
  13. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述凹槽部分於所述第二絕緣層的下部中形成。
  14. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述第一絕緣層的厚度大於所述第二絕緣層的厚度及所述第三絕緣層的厚度。
  15. 一種扇出型半導體封裝，包括：連接構件；電子組件，在所述連接構件上；及核心構件，在所述連接構件上並包括貫穿孔，所述電子組件位於所述貫穿孔內，且所述核心構件包括一或多個沿著所述核心構件的下表面的凹槽，所述一或多個凹槽面向所述連接構件且從所述貫穿孔延伸至所述核心構件在周邊方向上的外表面。
  16. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述核心構件進一步包括面向所述連接構件並沿所述核心構件的外周延伸的周邊凹槽。
  17. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述核心構件的所述貫穿孔在平面圖中在面向所述連接構件的所述核心構件的下側上的下部面積小於在平面圖中在相對所述下側的所述核心構件的上側的上部面積。
  18. 如申請專利範圍第15項所述的扇出型半導體封裝，其中：所述電子組件包括主動面，所述主動面面向所述連接構件並包括多個連接墊；以及所述連接構件包括重佈線層，所述重佈線層與所述電子組件的所述多個連接墊電性連接。
  19. 一種扇出型半導體封裝，包括：連接構件，包括上表面及下表面、重佈線層及電性連接結構，所述電性連接結構從所述下表面突出並與所述重佈線層電性連接；半導體晶片，在所述連接構件的所述上表面上方並包括連接墊，所述連接墊在所述半導體晶片面向所述連接構件的下表面上，所述連接墊與所述連接構件的所述重佈線層電性連接；核心構件，在所述連接構件的所述上表面上方並包括：貫穿孔，含有所述半導體晶片；佈線層，與所述連接構件的所述重佈線層電性連接；及第一凹槽到第四凹槽，面向所述連接構件並從所述貫穿孔的個別內角落延伸至所述核心構件在周邊方向的個別外角落；以及包封體，在所述半導體晶片及所述核心構件上方、在所述半導體晶片與所述核心構件之間的所述貫穿孔中及在所述第一凹槽到所述第四凹槽的至少部分中。
  20. 如申請專利範圍第19項所述的扇出型半導體封裝，其中：所述核心構件進一步包括外部凹槽，所述外部凹槽面向所述連接構件、沿所述核心構件的外圍延伸並連接至所述第一凹槽到所述第四凹槽，及所述包封體實質上填充所述第一凹槽到所述第四凹槽及在所述外部凹槽的至少部分中。
  21. 如申請專利範圍第20項所述的扇出型半導體封裝，其中所述貫穿孔具有錐形，所述貫穿孔的面積朝所述連接構件減少。
  22. 如申請專利範圍第19項所述的扇出型半導體封裝，其中所述核心構件包括多個絕緣層，且所述多個絕緣層的其中一個比所述多個絕緣層的任何其他個厚，並含有與所述多個絕緣層的任何其他個的材料不同的材料。
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