JP2001007260A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2001007260A
JP2001007260A JP18031099A JP18031099A JP2001007260A JP 2001007260 A JP2001007260 A JP 2001007260A JP 18031099 A JP18031099 A JP 18031099A JP 18031099 A JP18031099 A JP 18031099A JP 2001007260 A JP2001007260 A JP 2001007260A
Authority
JP
Japan
Prior art keywords
resin
mounting
semiconductor device
substrate
cavity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP18031099A
Other languages
English (en)
Inventor
Yoshihiko Chiba
義彦 千葉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP18031099A priority Critical patent/JP2001007260A/ja
Publication of JP2001007260A publication Critical patent/JP2001007260A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】従来の上型金型と下型金型を用いた技術を基本
にして、製造の自動化が容易で、かつクリーニングの作
業効率が良い半導体装置及びその製造方法を提供する。 【解決手段】放熱板7と積層基板31を下型金型82上
に位置合わせして搭載し、上型金型92を下降させた後
固定し、樹脂注入口17から熱硬化性樹脂11をキャビ
ティ61内に注入し、予備的な加熱を行い樹脂11を予
備的に硬化させる。従って、本発明の半導体装置の製造
方法における樹脂注入工程では、従来技術のようなプレ
ートを用いることなく、樹脂注入を行うことができると
いう効果がある。又、従来のポッティング方式で問題で
あった放熱板7と積層基板31の水平度についても何ら
問題とならず、樹脂を注入することが出来る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に放熱板を備え、半導体チップを樹
脂により封止する樹脂封止型の半導体装置及びその製造
方法に関する。
【0002】
【従来の技術】最初に、図4を参照して従来のキャビテ
ィダウン(Cavity Down)BGA(BallGrid Array)につ
いて説明する。
【0003】近年半導体チップ4は、高速化及び大規模
化が急速に進んでおり、このため半導体チップで発生す
る熱量は数ワット〜数十ワットと非常に大きくなってい
る。この熱を効率的に放熱するため、半導体チップ4を
銅又はアルミニュームなどからなる放熱板7上に直接搭
載している。又、多ピン化に伴って、BGAが多用され
るようになってきている。
【0004】図4に示す放熱板付のキャビティダウンB
GAの製造方法を簡単に説明すると、まず初めに積層基
板3と一体化した放熱板7上に半導体チップを搭載す
る。次に、半導体チップ4上に形成したボンディングパ
ッド(図示せず)と積層基板3上に形成した端子ランド
(図示せず)をボンディングワイヤ5で接続した後、半
導体チップ4及びボンディングワイヤ5を封止するよう
に樹脂封止する。
【0005】次に、半田ボール2を積層基板3上に、半
導体チップ4の搭載方向と同一方向に搭載し、キャビテ
ィダウンBGAの製造を完了する。
【0006】このキャビティダウンBGAをマザーボー
ド1上に搭載する場合、半田ボール2に対応するマザー
ボード1上の端子ランドに、半田ペースト(図示せず)
を前もって印刷しておき、半田ボール2と半田ペースト
を位置合わせし、半田リフローの処理を行って、半田ボ
ール2とマザーボード1上の端子ランドを溶融し、キャ
ビティダウンBGAとマザーボード1を一体化する。
【0007】図4の構造からわかるように、半導体チッ
プ4を搭載する空間である凹部すなわちキャビティ6
が、外部端子と接続する半田ボール2と同一方向の下方
を向いているので、キャビティダウンと言われている。
このキャビティダウンBGAは、放熱特性に優れている
ものの、キャビティアップBGAのように、ゲートメッ
キ部を設けることが困難であるため、通常の金型の設計
思想が使用できないという問題がある。
【0008】上記の問題点について、図5及び図6を参
照して詳細に説明する。
【0009】図5(a)は、キャビティアップBGAの
構造断面図であり、半田ボール2は、積層基板3を挟ん
で半導体チップ4と反対側に搭載される。図5(b)
は、キャビティアップBGAの樹脂封止工程を説明する
ための説明図であり、積層基板3上に搭載された半導体
チップ4と積層基板3に形成された端子ランド間をボン
ディングワイヤ5で結線した後、積層基板3を下型金型
8上に位置合わせして搭載し、上型金型9を下降させた
後固定し、ゲート10から樹脂11を注入する。
【0010】このとき、図5(c)のキャビティアップ
BGAの模式的平面図に示すように、積層基板3上のゲ
ート10に対応する箇所に金メッキを施したゲートメッ
キ部16を設けることにより、熱硬化した樹脂11を積
層基板3から剥がれ易くし、樹脂のゲート部での切断を
容易に行うことが出来る。
【0011】次に、図6(a),(b)を参照して、キ
ャビティダウンBGAの場合の問題点について説明す
る。
【0012】図6(a)は、キャビティダウンBGAの
構造断面図であり、半田ボール2は、積層基板3を挟ん
で半導体チップと同一側に搭載される。
【0013】図6(b)は、キャビティダウンBGAの
模式的平面図であり、図5(c)と同様なゲートメッキ
部16’を設けた場合は、ゲートメッキ部16’を設け
た箇所に半田ボール2を配置することが出来ない。仮
に、ゲートメッキ部16’上に半田ボール2を配置した
場合、ゲートメッキ部16’を介して半田ボール2同士
がショートしてしまう。従って、配置可能な半田ボール
2の数が減少し、外部端子数が少なくなるという問題が
ある。
【0014】以上説明したように、キャビティダウンB
GAは、キャビティアップBGAのように、ゲートメッ
キ部を設けることが困難であるため、通常の金型の設計
思想が使用できないことがわかる。
【0015】上記の問題を解決するためのキャビティダ
ウンBGAの製造方法は、従来2通りあり、図7,8を
参照してこれらの製造方法と問題点について説明する。
【0016】図7は、ポッティング方式によるキャビテ
ィダウンBGAの第1の製造方法を示す製造工程図であ
り、半導体チップ4をボンディングした後、液状樹脂1
3を半導体チップ4の表面に滴下する。このとき、積層
基板3上に半導体チップ4を取り囲みように樹脂ダム1
2が設けられ、この樹脂ダム12により液状樹脂13が
積層基板3上の半田ボール2を搭載する箇所まで漏れだ
すのを防いでいる。
【0017】この製造工程は大きく分けて次の3つの問
題がある。
【0018】第1の問題点:樹脂量の調整が困難であ
る。
【0019】すなわち、滴下する液状樹脂13の樹脂量
が多い場合は、この液状樹脂13が樹脂ダム12を越え
てあふれてしまい、外観不良や半田ボール2が搭載出来
なくなるなどの問題が発生する。一方、樹脂量が少ない
場合は、ボンディングワイヤ5が露出してしまう場合が
ある。
【0020】第2の問題点:液状樹脂13の滴下工程に
おけるキャビティダウンBGAの水平度の管理が困難で
ある。すなわち、キャビティダウンBGAが傾いている
と、液状樹脂13が樹脂ダム12からあふれ出してしま
う。
【0021】第3の問題点:液状樹脂13が高価であ
る。
【0022】次に、図8を参照してプレート方式による
キャビティダウンBGAの製造方法と問題点について説
明する。
【0023】半導体チップ4を放熱板7に搭載して、ボ
ンディングワイヤ5で半導体チップ4のボンディングパ
ッドと積層基板3の端子ランドとを結線した後、下型金
型81上に放熱板7と積層基板3及びプレート14を位
置合わせした後搭載し、上型金型91を下降させ固定す
る。
【0024】プレート14には、樹脂11を注入するた
めのゲート101が設けられており、プレート14の一
部と上型金型91の一部とで、樹脂11を注入するため
の開口部であるランナー15を形成する。
【0025】樹脂11は、ランナー15を通りゲート1
01を経て、半導体チップ4とボンディングワイヤ5及
び積層基板3を被うように充填される。樹脂11を予備
的に熱硬化した後、上型金型91とプレート14とを分
離し、ゲート101とランナー15に充填された樹脂1
1を除去する。
【0026】このプレート方式によるキャビティダウン
BGAの製造方法は、ランナー15の上面A、ランナー
15の下面B、プレート14の下面Cが樹脂により汚れ
るので、これらの面をクリーニングする必要がある。ま
た、実際にはこれらの面に付着したバリや樹脂屑が落下
して下型金型81の上面に付着するので、さらにもう一
面下型金型81の上面をクリーニングしなければならな
い。
【0027】通常の上型金型と下型金型を用いる樹脂封
止では、上型金型の下面と下型金型の上面の2面のみを
クリーニングするだけでよいので、本従来方法では2倍
のクリーニング工数がかかり、作業効率が悪い。
【0028】また、プレート14は、上下金型に較べて
非常に薄いため、分離後急速に温度が下がる。従って、
上下金型とプレート14の熱膨張に差が生じる。このた
め、上下金型の温度が低下し、上下金型とプレート14
との機械的精度が回復するまで次の封入工程に進むこと
が出来ず、生産効率が悪い。
【0029】さらに、プレート14を用いるので、自動
化が困難という問題がある。
【0030】
【発明が解決しようとする課題】上述したように、ポッ
ティング方式によるキャビティダウンBGAの製造方法
は、第1に滴下する樹脂量の調整が困難であること、第
2に液状樹脂13の滴下工程におけるキャビティダウン
BGAの水平度の管理が困難であること、第3に液状樹
脂13が高価であることの問題がある。
【0031】また、プレート方式によるキャビティダウ
ンBGAの製造方法は、上型金型と下型金型及びプレー
トのクリーニング作業効率が悪く、かつ自動化が困難と
いう問題がある。
【0032】そのため、本発明による半導体装置及びそ
の製造方法の目的は、特殊な封止方式であるポッティン
グ封止方式における滴下工程や、一般的な封入金型以外
の治工具であるプレートを用いず、従来の上型金型と下
型金型を用いた技術を基本にして、製造の自動化が容易
で、かつクリーニングの作業効率が良い半導体装置及び
その製造方法を提供することにある。
【0033】
【課題を解決するための手段】そのため、本発明による
半導体装置は、半導体素子を載置した搭載基板と、前記
半導体素子を平面的に取り囲むように前記搭載基板上に
載置され、配線パターンが形成されている配線基板と、
前記半導体素子の各電極と前記配線基板上に設けられた
金属製の端子ランドとを接続する金属細線と、前記半導
体素子と、前記金属細線と、前記搭載基板の少なくとも
一部、前記配線基板の少なくとも一部を封止する封止樹
脂と、前記配線基板上に載置された複数の金属製の半田
ボールと、前記配線基板の上面と前記搭載基板の下面間
に、前記封止樹脂に達するように樹脂を注入するための
貫通口である樹脂注入口と、を備えたことを特徴として
いる。
【0034】さらに、本発明の半導体装置の製造方法
は、中央部に開口部を有し配線パターンが形成されてい
る配線基板を載置した搭載基板上の前記中央部に、半導
体素子を固着する工程と、前記半導体素子の各電極と前
記配線基板上に設けられた金属製の端子ランドとを金属
細線により接続する工程と、前記搭載基板と前記配線基
板を金型のキャビティ内にセットする工程と、前記配線
基板の上面と前記搭載基板の下面間に設けた樹脂注入口
から、前記キャビティ内に樹脂を注入する工程と、前記
配線基板上に複数の金属製の半田ボールを載置する工程
と、を備えたことを特徴としている。
【0035】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【0036】図1は、本発明の半導体装置の製造方法の
実施の形態を示す模式的断面図である。図1において、
図4〜図8に示す従来のものと同一符号で示す部分は、
同一もしくは相当部分を示し詳しい説明は省略する。
【0037】図1(a)において、積層基板31を搭載
した放熱板7上に半導体チップ4を搭載する。放熱板7
と積層基板31との間に樹脂を水平方向から注入するた
めの開口部である樹脂注入口17が設けられている。ま
た、積層基板31上の半田ボール2を搭載する箇所に
は、半田ボール搭載用電極パッド18が形成され、半田
ボール搭載用電極パッド18と端子ランド21を除いた
領域には、絶縁性の樹脂であるソルダーレジスト19が
形成されている。
【0038】次に図1(b)において、半導体チップ4
の表面上に形成された電極であるボンディングパッド2
0と、積層基板31上に形成された端子ランド21とを
ボンディングワイヤ5で結線する。このときの斜視図を
図2(a)に示す。ここで22は、端子ランド21と半
田ボール搭載用電極パッド18とを接続するための配線
パターンである。
【0039】次に図1(c)において、放熱板7と積層
基板31を下型金型82上に位置合わせして搭載し、上
型金型92を下降させた後固定し、樹脂注入口17から
熱硬化性樹脂11をキャビティ61内に注入し、予備的
な加熱を行い樹脂11を予備的に硬化させる。
【0040】従って、本発明の半導体装置の製造方法に
おける樹脂注入工程では、従来技術のようなプレートを
用いることなく、樹脂注入を行うことができるという効
果がある。又、従来のポッティング方式で問題であった
放熱板7と積層基板31の水平度についても何ら問題と
ならず、樹脂を注入することが出来る。
【0041】次に図1(d)において、上型金型92と
下型金型82とを離間して、放熱板7と積層基板31を
ベーク炉に入れ180℃前後の温度で加熱し、樹脂11
を本格的に硬化させる。引き続いて、半田ボール2を半
田ボール搭載用電極パッド18上に搭載する。
【0042】本発明の半導体装置を示す図1(d)に対
応する斜視図を図2(b)に示す。
【0043】なお、上記の説明において、図2(a),
(b)に示すように、樹脂注入口17は、積層基板31
の一辺に設けたが、積層基板31の2辺の交差線に位置
するコーナー部に設けても良い。また、放熱板7と積層
基板31の境界に設けるのではなく、放熱板を穿つよう
にして、すなわち放熱板7の側面から水平方向に開口
し、半導体チップ4と積層基板31間のキャビティ61
に達するように樹脂注入口17を形成しても良く、同様
に、積層基板31を水平方向にキャビティ61に貫通す
るように形成しても良い。又、樹脂注入口17を複数設
けることにより、樹脂注入時間を短縮することが出来
る。
【0044】さらに、図3に示すように、樹脂注入口1
7の大きさを一定とせず、半導体チップ4の近傍で上方
に向かって広くし、開口断面積を大きくとることも可能
である。これにより、矢印で示すように、樹脂11が半
導体チップ4の近傍で、半導体チップ4の表面方向に流
れ易くなるという効果がある。
【0045】また、図1(c)の樹脂注入の工程で、樹
脂注入する前にエアベント(図示せず)から脱気しても
良い。これにより、空気が樹脂11と乱流状態をおこ
し、ボイドが発生するのを防止することが出来る。
【0046】
【発明の効果】以上説明したように、本発明による半導
体装置はプレートを用いることなく、通常の上型金型と
下型金型だけを用いて製造が可能となるため、金型のク
リーニングが従来のプレート方式と較べて大幅に効率改
善する。
【0047】さらに、プレートを用いないので、製造工
程の自動化が容易である。
【0048】また、ポッティング方式と比して、製造方
法が安定するので歩留まりが向上すると共に、高価な液
状樹脂を用いないので製造コスト上有利である。
【図面の簡単な説明】
【図1】本発明の半導体装置の製造方法の実施の形態を
示す模式的断面図である。
【図2】図1(b)及び図1(d)における斜視図であ
る。
【図3】図1(c)の別の実施の形態を表す模式的断面
図である。
【図4】従来のキャビティダウンBGAの模式的断面図
である。
【図5】従来のキャビティアップBGAの製造工程にお
ける模式的構造断面図及び平面図である。
【図6】従来のキャビティダウンBGAの製造工程にお
ける模式的構造断面図及び平面図である。
【図7】従来のポッティング方式を用いたキャビティダ
ウンBGAの製造工程における模式的構造断面図であ
る。
【図8】従来のプレートを用いたキャビティダウンBG
Aの製造工程における模式的構造断面図である。
【符号の説明】
1 マザーボード 2 半田ボール 3,31 積層基板 4 半導体チップ 5 ボンディングワイヤ 6,61 キャビティ 7 放熱板 8,81,82 下型金型 9,91,92 上型金型 10,101 ゲート 11 樹脂 12 樹脂ダム 13 液状樹脂 14 プレート 15 ランナー 16,16’ ゲートメッキ部 17 樹脂注入口 18 半田ボール搭載用電極パッド 19 ソルダーレジスト

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子を載置した搭載基板と、 前記半導体素子を平面的に取り囲むように前記搭載基板
    上に載置され、配線パターンが形成されている配線基板
    と、 前記半導体素子の各電極と前記配線基板上に設けられた
    金属製の端子ランドとを接続する金属細線と、 前記半導体素子と、前記金属細線と、前記搭載基板の少
    なくとも一部、前記配線基板の少なくとも一部を封止す
    る封止樹脂と、 前記配線基板上に載置された複数の金属製の半田ボール
    と、 前記配線基板の上面と前記搭載基板の下面間に、前記封
    止樹脂に達するように樹脂を注入するための貫通口であ
    る樹脂注入口と、を備えた半導体装置。
  2. 【請求項2】 前記搭載基板が、前記半導体素子で発熱
    する熱を放熱するための放熱板であることを特徴とする
    請求項1記載の半導体装置。
  3. 【請求項3】 前記樹脂注入口の一部を、前記搭載基板
    又は前記積層基板の2辺の側面の公差線に位置するコー
    ナー部に設けた請求項1記載の半導体装置。
  4. 【請求項4】 前記樹脂注入口を複数設けたことを特徴
    とする請求項1記載の半導体装置。
  5. 【請求項5】 前記封止樹脂は、熱硬化性樹脂であるこ
    とを特徴とする請求項1記載の半導体装置。
  6. 【請求項6】 前記注入口は、前記半導体素子近傍の開
    口断面積が前記樹脂を注入する箇所の開口断面積よりも
    大である請求項1記載の半導体装置。
  7. 【請求項7】 中央部に開口部を有し配線パターンが形
    成されている配線基板を載置した搭載基板上の前記中央
    部に、半導体素子を固着する工程と、 前記半導体素子の各電極と前記配線基板上に設けられた
    金属製の端子ランドとを金属細線により接続する工程
    と、 前記搭載基板と前記配線基板を金型のキャビティ内にセ
    ットする工程と、 前記配線基板の上面と前記搭載基板の下面間に設けた樹
    脂注入口から、前記キャビティ内に樹脂を注入する工程
    と、 前記配線基板上に複数の金属製の半田ボールを載置する
    工程と、を備える半導体装置の製造方法。
JP18031099A 1999-06-25 1999-06-25 半導体装置及びその製造方法 Pending JP2001007260A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18031099A JP2001007260A (ja) 1999-06-25 1999-06-25 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18031099A JP2001007260A (ja) 1999-06-25 1999-06-25 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2001007260A true JP2001007260A (ja) 2001-01-12

Family

ID=16080986

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18031099A Pending JP2001007260A (ja) 1999-06-25 1999-06-25 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP2001007260A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106129024A (zh) * 2016-08-16 2016-11-16 中山大象动力科技有限公司 一种基于散热设计的功率半导体器件模块
CN108964242A (zh) * 2018-09-06 2018-12-07 深圳硕日新能源科技有限公司 一种太阳能控制器
CN109509726A (zh) * 2017-09-15 2019-03-22 三星电机株式会社 扇出型半导体封装件

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106129024A (zh) * 2016-08-16 2016-11-16 中山大象动力科技有限公司 一种基于散热设计的功率半导体器件模块
CN109509726A (zh) * 2017-09-15 2019-03-22 三星电机株式会社 扇出型半导体封装件
CN109509726B (zh) * 2017-09-15 2022-04-05 三星电子株式会社 扇出型半导体封装件
CN108964242A (zh) * 2018-09-06 2018-12-07 深圳硕日新能源科技有限公司 一种太阳能控制器

Similar Documents

Publication Publication Date Title
US9871015B1 (en) Wafer level package and fabrication method
US7977163B1 (en) Embedded electronic component package fabrication method
US5832600A (en) Method of mounting electronic parts
US6486562B1 (en) Circuit device with bonding strength improved and method of manufacturing the same
US5729437A (en) Electronic part including a thin body of molding resin
JP3619773B2 (ja) 半導体装置の製造方法
EP2005470B1 (en) Lead frame based, over-molded semiconductor package with integrated through hole technology (tht) heat spreader pin(s) and associated method of manufacturing
JP2000323623A (ja) 半導体装置
JP2001127186A (ja) ボールグリッドアレイパッケージ及びその製造方法と半導体装置
KR100369386B1 (ko) 볼그리드어레이반도체패키지용인쇄회로기판및이를이용한볼그리드어레이반도체패키지의봉지방법
JPH07147379A (ja) 半導体装置及びその製造方法
JP2003017517A (ja) 混成集積回路装置およびその製造方法
JP5667381B2 (ja) 半導体装置及びその製造方法
JP2000082714A (ja) 電子部品および電子部品の製造方法
JP4825529B2 (ja) 半導体装置
JP2001007260A (ja) 半導体装置及びその製造方法
JP2009283835A (ja) 半導体装置及びその製造方法
JP2003258158A (ja) 半導体装置の製造方法
JP3428591B2 (ja) 樹脂封止型半導体装置およびその製造方法
JP2016025198A (ja) 半導体装置の製造方法
JP3398580B2 (ja) 半導体装置の製造方法及び基板フレーム
JP2007095964A (ja) 半導体装置の製造方法
KR100439188B1 (ko) 반도체 패키지 몰딩장치
JP2000058699A (ja) 半導体装置およびその製造方法
CN101118861A (zh) 晶片封装结构及其制造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20020702