JP2001127186A - ボールグリッドアレイパッケージ及びその製造方法と半導体装置 - Google Patents

ボールグリッドアレイパッケージ及びその製造方法と半導体装置

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Abstract

(57)【要約】 【課題】 ボールグリッドアレイパッケージにおける半
田ボールを有効利用する。 【解決手段】 銅板２１の表面側に搭載された半導体チ
ップ２８の電極は、該銅板２１上の絶縁材２２を介して
形成された銅箔配線２３により、電極が半田ボール３４
に接続されている。銅板２１には、該銅板２１とは絶縁
されたスルーホール３０が形成されている。銅板２１の
裏面側に搭載された半導体チップ３６の電極は、銅板２
１上に絶縁材２５を介して形成された銅箔配線２６によ
り、スルーホール３０に接続され、スルーホール３０に
より、半田ボール３４に接続されている。そのため、半
導体チップ２８の電極に接続されない余剰の半田ボール
３４が、半導体チップ３６の端子として用いることがで
きる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ボールグリッドア
レイパッケージ（以下、ＢＧＡパッケージという）及び
該ＢＧＡパッケージの製造方法と半導体装置とに関する
ものである。
【０００２】
【従来の技術】図２（ａ），（ｂ）は、従来のＢＧＡパ
ッケージの一例を示す断面図である。図３（ａ），
（ｂ）は、従来のＢＧＡパッケージの他の例を示す断面
図であり、図２中の要素と共通の要素には共通の符号が
付されている。一般的な放熱性を考慮したＢＧＡパッケ
ージでは、厚さ０．３〜０．４ｍｍの銅板１に、厚さ１
０〜３０μｍのポリイミド等からなる絶縁材２が、貼付
けられている。絶縁材２の上に、厚さ１２〜３５μｍの
銅箔配線３が形成されている。銅板１の表面側には、図
２のように、切削加工よって半導体チップ４の搭載箇所
５ａが形成されるか、図３のように、金型絞り加工によ
って半導体チップ４の搭載箇所５ｂが形成され、基板が
構成されている。
【０００３】半導体チップ４は、電極が形成された電極
面とその反対側の背面とを有している。搭載箇所５ａ，
５ｂの底部に導電性或いは絶縁性のペースト６が塗布さ
れ、そこに半導体チップ４が背面を向けて固着されてい
る。半導体チップ４の電極と銅箔配線３とがボンディン
グワイヤ７で接続され、該半導体チップ４の搭載されて
いるキャビティ部分が、エポキシ樹脂８によって充填さ
れている。基板の表面側のエポキシ樹脂８のない部分
に、半田ボール９が格子状に取り付けられている。基板
の表面側のエポキシ樹脂８及び半田ボール９のない場所
は、レジスト膜１０で覆われている。なお、封止後の基
板の反り対策或いは汚れ防止対策として、基板の裏面側
に、図３のように絶縁材１１が貼付けられる場合もあ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
図２及び図３のＢＧＡパッケージでは、次のような課題
があった。図４（ａ），（ｂ）は、図２及び図３のＢＧ
Ａパッケージの課題の説明図である。多ピン化に対応す
るために、半田ボール９からなる格子状の端子の列数を
増加したり、該端子のピッチを狭くすると、図４（ａ）
のように、銅箔配線３の幅とギャップからの制約によ
り、半導体チップ４の電極とボンディングワイヤ７で接
続されるボンディングポスト１２に結線されない余剰端
子１３が多数発生する。また、図２或いは図３のＢＧＡ
パッケージを、図４（ｂ）のようにマザーボード１４に
実装しようとしても、多ピン化に伴って該ＢＧＡパッケ
ージの外形寸法が増加するので実装面積が増大する。よ
って、マザーボード１４の寸法も増大させる必要があっ
た。
【０００５】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、ＢＧＡパッケージに
おいて、次のような構成にしている。即ち、表面と裏面
とを有する板状の基材と、電極が形成された電極面と該
電極面の反対側で該電極を持たない背面とを有し、背面
が基材の表面側に固着された第１の半導体チップと、基
材の表面側に配列された複数の半田ボールと、基材の表
面側に形成され、複数の半田ボールのうちの一部の半田
ボールと導通を持つ第１の配線パターンと、第１の半導
体チップの電極と第１の配線パターンとを接続する第１
の接続部材と、基材の裏面側に形成された第２の配線パ
ターンと、電極面及び背面を有し、基板の裏面側に搭載
された任意数の第２の半導体チップと、第２の半導体チ
ップの電極と第２の配線パターンとを接続する第２の接
続部材と、基材に形成され、基材の表面側の複数の半田
ボールのうちの残った半田ボールと基材の裏面側の第２
の配線パターンとを接続するスルーホールと、第１の半
導体チップの電極面を封止する第１の封止部材と、第２
の半導体チップの電極面を封止する第２の封止部材と
を、備えている。
【０００６】第２の発明は、第１の発明における第２の
半導体チップは、背面を基材の裏面側に固定し、第２の
接続部材は、ボンディングワイヤで構成している。第３
の発明は、第１の発明における第２の接続部材は、第２
の半導体チップの電極に突設された複数のバンプで構成
し、第２の半導体チップは、電極側が基材の裏面側に対
向し、バンプによって電極が第２の配線パターンに接続
されている。
【０００７】第４の発明は、ＢＧＡパッケージにおい
て、次のような構成にしている。即ち、表面と裏面とを
有する板状の基材と、電極が形成された電極面と該電極
面の反対側で該電極を持たない背面とを有し、背面が基
材の表面側に固着された第１の半導体チップと、基材の
表面側に配列された複数の半田ボールと、基材の表面側
に形成され、複数の半田ボールのうちの一部の半田ボー
ルと導通を持つ第１の配線パターンと、第１の半導体チ
ップの電極と第１の配線パターンとを接続する第１の接
続部材と、基材の裏面側に形成された第２の配線パター
ンと、端子のみが露出し、他が既に封止された任意数の
半導体装置と、半導体装置の端子と第２の配線パターン
とを接続する第２の接続部材と、基材に形成され、基材
の表面側の複数の半田ボールのうちの残った半田ボール
に基材の裏面側の第２の配線パターンを接続するスルー
ホールと、第１の半導体チップの電極面を封止する第１
の封止部材とを備えている。
【０００８】第５の発明は、第３の発明のＢＧＡパッケ
ージを製造するＢＧＡパッケージの製造方法において、
次のような製造方法を講じている。即ち、表面と裏面と
を有する板状の基材にスルーホールを形成し、該基材の
表面側に第１の配線パターンを形成すると共に基材の裏
面側にスルーホールと導通を持つ第２の配線パターンを
形成するパターン形成処理とを最初に行う。そして、パ
ターン形成処理の後に、電極が形成された電極面と該電
極面の反対側で該電極を持たない背面とを有する第１の
半導体チップを、背面を基材の表面側に向けて固着し、
第１の半導体チップの電極と第１の配線パターンとを第
１の接続部材で接続する第１の搭載処理と、第１の半導
体チップの前記電極面を第１の封止樹脂で封止する第１
の封止処理と、パターン形成処理の後の第１の搭載処理
及び第１の封止処理の前または後に、電極が形成された
電極面と電極面の反対側で該電極を持たない背面とを有
し、電極には導電性のバンプが突設された第２の半導体
チップを、電極面側を基材の裏面側に対向させ、第２の
配線パターンに該バンプを加熱圧着することにより、第
２の半導体チップを該基材に搭載する第２の搭載処理
と、搭載された第２の半導体チップと基材の間に、第２
の半導体チップの横から液状の第２の封止樹脂を注入
し、液状の第２の封止樹脂を硬化させて第２の半導体チ
ップの電極面を封止する第２の封止処理と、基材の表面
側に、第１の配線パターンと導通を持つ半田ボール及び
スルーホールと導通を持つ半田ボールを形成する半田ボ
ール形成処理とを行うようにしている。
【０００９】第６の発明は、第３の発明のＢＧＡパッケ
ージを製造するＢＧＡパッケージの製造方法において、
次のような製造方法を講じている。即ち、表面と裏面と
を有する板状の基材にスルーホールを形成し、該基材の
表面側に第１の配線パターンを形成すると共に該基材の
裏面側に該スルーホールに導通を持つ第２の配線パター
ンを形成するパターン形成処理と、前記パターン形成処
理の前または後に、基材の第２の半導体チップ搭載予定
領域に表面から裏面に貫通する孔を形成する貫通孔形成
処理とを行う。そして、パターン形成処理及び貫通孔形
成処理の後に、電極が形成された電極面と該電極面の反
対側で電極を持たない背面とを有し、電極には導電性の
バンプが突設された第２の半導体チップを、電極面側を
基材の裏面側に対向させ、第２の配線パターンにバンプ
を加熱圧着することにより、第２の半導体チップを基材
に搭載する第１の搭載処理と、第２の半導体チップの電
極面と基材の裏面との間に孔を介して液状の第２の封止
樹脂を注入し、液状の第２の封止樹脂を硬化させて第２
の半導体チップの電極面を封止する第１の封止処理と、
第１の封止処理の後に、電極が形成された電極面と該電
極面の反対側で電極を持たない背面とを有する第１の半
導体チップを、背面を基材の表面側に向けて固着し、第
１の半導体チップの電極と第１の配線パターンとを第１
の接続部材で接続する第２の搭載処理と、第１の半導体
チップの電極面を第１の封止樹脂で封止する第１の封止
処理と、基材の表面側に、第１の配線パターンと導通を
持つ半田ボール及びスルーホールと導通を持つ半田ボー
ルを形成する半田ボール形成処理とを行うようにしてい
る。
【００１０】第７の発明は、第３の発明のＢＧＡパッケ
ージを製造するＢＧＡパッケージの製造方法において、
次のような製造方法を講じている。即ち、表面と裏面と
を有する板状の基材にスルーホールを形成し、基材の表
面側に第１の配線パターンを形成すると共に基材の裏面
側にスルーホールに導通を持つ第２の配線パターンを形
成するパターン形成処理を行う。そして、パターン形成
処理の後に、電極が形成された電極面と該電極面の反対
側で該電極を持たない背面とを有する第１の半導体チッ
プを、背面を基材の表面側に向けて固着し、第１の半導
体チップの電極と第１の配線パターンとを第１の接続部
材で接続する第１の搭載処理と、第１の半導体チップの
電極面を第１の封止樹脂で封止する第１の封止処理と、
パターン形成処理の後の第１の搭載処理及び第１の封止
処理の前または後に、基材の第２の半導体チップ搭載予
定領域にテープ状の第２の封止樹脂を置くテープ載置処
理と、電極が形成された電極面と該電極面の反対側で該
電極を持たない背面とを有し、電極には導電性のバンプ
が突設された第２の半導体チップを、電極面側を基材の
裏面側に対向させ、第２の配線パターンに該バンプを加
熱圧着することにより、第２の半導体チップを基材に搭
載する第２の搭載処理と、これと同時に行われ、第２の
封止樹脂を溶融させた後に硬化させ、第２の半導体チッ
プの電極面を封止する第２の封止工程と、基材の表面側
に、第１の配線パターンと導通を持つ半田ボール及びス
ルーホールと導通を持つ半田ボールを形成する半田ボー
ル形成工程とを、行うようにしている。
【００１１】第１から第７の発明によれば、以上のよう
にＢＧＡパッケージ及び該ＢＧＡパッケージの製造方法
を構成したので、基材の表面側には、第１の半導体チッ
プが搭載され、基材の裏面側には第２の半導体チップま
たは半導体装置が搭載される。この第２の半導体チップ
の電極または半導体装置の端子は、第２の配線パターン
及びスルーホールを介して基材の表面側の半田ボールと
接続される。そのため、第２の半導体チップまたは半導
体装置への信号の入出力には、その半田ボールが用いら
れる。
【００１２】また、第８の発明は、半導体装置におい
て、表面と裏面とを有する基板と、その基板の表面に形
成された第１の外部電極と、基板の表面に搭載されると
ともに、第１の外部電極と電気的に接続された第１の半
導体チップと、基板の表面に形成された第２の外部電極
と、基板の裏面に搭載されるとともに、第２の外部電極
と、基板に形成されたスルーホールを介して電気的に接
続された第２の半導体チップとを含むようにしている。
【００１３】第９の発明は、第８の発明の半導体装置に
おいて、第１の半導体装置は、基板の表面に形成された
第１の配線パターンを介して第１の外部電極に電気的に
接続し、第２の半導体チップは、基板の裏面に形成され
た第２の配線パターンを介して第２の外部電極に電気的
に接続した構成にしている。
【００１４】第１０の発明は、第８の発明の半導体装置
における第２の外部電極は実質的に、基板のコーナー部
近傍に設けている。第１１の発明は、第８の発明の半導
体装置において、基板には凹部を形成し、第１の半導体
チップはこの凹部内に配置している。第１２の発明は、
第８の発明の半導体装置において、第１の外部電極及び
第２の外部電極は半田ボールで構成している。第８から
第１２の発明によれば、以上のように半導体装置を構成
したので、基板の表面に第１の外部電極及び第２の外部
電極が形成されている。基板の表面に第１の半導体チッ
プが搭載され、裏面に第２の半導体チップが搭載され
る。第１の半導体チップは第１の外部電極に電気的に接
続され、第２の半導体チップは、スルーホールを介して
第２の外部電極に電気的に接続される。そのため、第２
の半導体チップへの信号の入出力は、基板の表面に形成
された第２の外部電極が用いられる。
【００１５】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すＢＧＡパッケー
ジの断面図である。図５（ａ）〜（ｃ）は、図１のＢＧ
Ａパッケージのベースとなる基板２０を示す図であり、
図１中の要素と共通の要素には共通の符号が付されてい
る。このＢＧＡパッケージのベースとなる基板２０に
は、厚さ０．３〜０．４ｍｍの銅板２１が基材として用
いられている。銅板２１の表面側には、従来と同様に厚
さ１０〜３０μｍのポリイミド等からなる絶縁材２２が
貼付けられ、該絶縁材２２の上に厚さ１２〜３５μｍの
第１の配線パターンである銅箔配線２３が形成されてい
る。銅箔配線２３の上部は、一部を残してソルダーレジ
スト２４が塗布されている。銅板２１の裏面側には、図
５（ｂ）のように、厚さ１０〜３０μｍのポリイミド等
からなる絶縁材２５が貼付けられ、該絶縁材２５の上に
厚さ１２〜３５μｍの第２の配線パターンである銅箔配
線２６が形成されている。銅箔配線２６の上は、一部を
残してソルダーレジスト２７が塗布されている。
【００１６】例えば、金型絞り加工により、銅板２１の
表面側には、第１の半導体チップ２８の搭載箇所２９が
凹状に形成されている。銅板２１には、さらに、表面と
裏面をつなぐスルーホール３０が形成されている。スル
ーホール３０は、銅板２１とは絶縁されている。各銅箔
配線２３，２６の一端が、後述するボンディングワイヤ
に接続されるボンディングポスト２５ａ，２６ａになっ
ている。裏面側の銅箔配線２６の他端は、スルーホール
３０に接続されている。搭載箇所２９に例えば絶縁ペー
スト３１が塗布され、該搭載箇所２９に、半導体チップ
２８が電極面とは反対の背面を向けて固着されている。
半導体チップ２８の電極と銅箔配線２３とが第１の接続
部材であるボンディングワイヤ３２で接続され、該半導
体チップ２８の搭載されているキャビティ部分が、第１
の封止樹脂のエポキシ樹脂３３によって封止されてい
る。基板２０の表面側には、複数の半田ボール３４が例
えば格子状に配置されている。銅箔配線２３のソルダー
レジスト２７の開口した部分に、半田ボール３４が形成
され、さらに、各スルーホール３０も半田ボール３４と
導通を持つように形成されている。
【００１７】このような基板２０の裏面側の一部に導電
性或いは絶縁性のペースト３５が塗布され、図１のよう
に、第２の半導体チップ３６が搭載され、半導体チップ
３６の背面がペースト３５によって固着されている。半
導体チップ３６の電極と銅箔配線２６のボンディングポ
スト２６ａとが、第２の接続部材であるボンディングワ
イヤ３７により、接続されている。この半導体チップ３
６も、第２の封止樹脂であるエポキシ樹脂３８により、
封止されている。半導体チップ２８，３６が搭載された
図１のＢＧＡパッケージでは、信号が半田ボール３４及
び銅箔配線２３を介して半導体チップ２８に入出力され
るばかりでなく、半田ボール３４、スルーホール３０及
び銅箔配線２６を介して半導体チップ３６に信号が入出
力される。
【００１８】以上のように、この第１の実施形態では、
基材２１の表面側と裏面側の両方に銅泊配線２３，２６
を形成すると共に、該基材２１にスルーホール３０を設
け、基材２１の裏面側に搭載した半導体チップ３６の電
極を表面側に配列した半田ボール３４に接続したので、
半導体チップ２８に接続できなかった半田ボール３４、
つまり、余剰端子を半導体チップ３６の端子として有効
に使用することができる。また、半導体チップ２８と半
導体チップ３６とを基材２１の両側に搭載するので、マ
ザーボードに実装する時の実装面積を低減でき、マザー
ボードの面積も小さくできる。
【００１９】第２の実施形態 図６は、本発明の第２の実施形態を示すＢＧＡパッケー
ジの断面図である。図７（ａ），（ｂ）は、図６のＢＧ
Ａパッケージのベースとなる基板４０を示す図であり、
図６中の要素と共通の要素には共通の符号が付されてい
る。このＢＧＡパッケージのベースとなる基板４０は、
第１の実施形態と同様の銅板４１が基材として用いら
れ、該銅板４１の表面側には、厚さ１０〜３０μｍの絶
縁材４２が貼付けられている。絶縁材４２の上に、厚さ
１２〜３５μｍの第１の配線パターンである銅箔配線４
３が形成されている。銅箔配線４３の上部は、一部を残
してソルダーレジスト４４が塗布されている。
【００２０】銅板４１の裏面側には、図７（ｂ）のよう
に、厚さ１０〜３０μｍのポリアミド等からなる絶縁材
４５が貼付けられ、該絶縁材４５の上に、厚さ１２〜３
５μｍの第２の配線パターンである銅箔配線４６が形成
されている。銅箔配線４６の上は、一部を残してソルダ
ーレジスト４７が塗布されている。金型絞り加工によ
り、銅板４１の表面側に第１の半導体チップ４８の搭載
箇所４９が凹状に形成されている。銅板４１には、さら
に、該銅板４１とは絶縁され、表面側と裏面側をつなぐ
スルーホール５０が形成されている。銅箔配線４３の一
端が、ボンディングワイヤに接続されるボンディングポ
スト４３ａになっている。裏面側の銅箔配線４６の一端
が後述する金バンプに接続されるランド４６ａになって
おり、例えば該ランド４６ａには、下地にＮｉメッキが
施され、さらに、その上に金メッキが施されている。
【００２１】銅箔配線４６の他端は、スルーホール５０
に接続されている。搭載箇所４９の底部には例えば絶縁
ペースト５１が塗布され、該搭載箇所４９に、第１の半
導体チップ４８が電極面とは反対の背面を向けて搭載さ
れている。半導体チップ４８の電極と銅箔配線４３とが
第１の接続部材であるボンディングワイヤ５２で接続さ
れ、該半導体チップ４８の搭載されているキャビティ部
分が、第１の封止樹脂のエポキシ樹脂５３によって封止
されている。複数の半田ボール５４が基板５０の表面側
に例えば格子状に配置されている。各銅箔配線４３のソ
ルダーレジスト４７の開口した部分に、半田ボール５４
が形成され、さらに、各スルーホール５０も半田ボール
５４に接続されている。
【００２２】以上のような基板４０の裏面側に、第２の
接続部材である金バンプ５５が電極に突設された第２の
半導体チップ５６が搭載されている。この場合、半導体
チップ５６の電極が金バンプで銅箔配線４６に接続され
ているので、基板４０の裏面側に該半導体チップ５６の
電極面が対向している。基板４０の裏面側と半導体チッ
プ５６の電極面との間が、第２の封止樹脂５７によって
封止されている。
【００２３】図８（ａ）〜（ｄ）は、図６のＢＧＡパッ
ケージの製造工程の概要を示す断面図である。この第２
の実施形態のＢＧＡパッケージは、図８（ａ）〜（ｄ）
の工程により、製造される。まず、図８の（ａ）の工程
において、パターン形成処理により、銅板４１にスルー
ホール５０を形成し、銅板４１の表面側に絶縁材４２を
貼付け、その上に銅箔配線４３を形成し、銅板４１の裏
面側に絶縁材４５を貼付け、さらに、該絶縁材４５の上
に銅箔配線４６を形成する。銅箔配線４３，４６の必要
部分にソルダーレジスト４４，４７を塗布した後、第１
の搭載処理により、半導体チップ４８を搭載箇所４９に
固着し、該半導体チップ４８の電極をボンディングワイ
ヤ５２で銅箔配線４３と接続する。そして、第１の封止
処理を行い、半導体チップ４８の電極面をエポキシ樹脂
５３で封止する。一方、半導体チップ５６の電極面の電
極には、金バンプ５５を突設させておく。
【００２４】図８（ｂ）の工程において、第２の搭載処
理により、半導体チップ５６の電極面を銅板４１の裏面
に対向させて金バンプ５５をランド４６ａに当接し、熱
圧着法によって接続する。さらに、半導体チップ５６の
電極面と銅板４１の裏面側との間に、液状の樹脂５７を
側面から注入する。図８（ｃ）の工程において、第２の
封止処理を行い、加熱により、注入した樹脂５７を硬化
させ、半導体チップ５６の電極面を封止する。図８
（ｄ）の工程において、銅板４１の表面側の銅箔配線４
３及びスルーホール５０の該表面側に半田ボール５４を
形成する。半導体チップ４８，５６が搭載された図７の
ＢＧＡパッケージでは、信号が半田ボール５４及び銅箔
配線４３を介して半導体チップ４８に入出力されるばか
りでなく、半田ボール５４、スルーホール５０及び銅箔
配線４６を介して信号が半導体チップ５４に入出力され
る。
【００２５】以上のように、この第２の実施形態では、
銅板４１の裏面側に形成された銅泊配線４６とスルーホ
ール５０とを設け、銅板４１の裏面側に搭載した半導体
チップ４６の電極を表面側に配列した半田ボール５４に
接続したので、半導体チップ４８に接続できなかった半
田ボール５４を半導体チップ５６の端子として有効に使
用することができる。また、半導体チップ４８と半導体
チップ５６とを銅板４１の両側に搭載するので、マザー
ボードに実装する時の実装面積を低減でき、マザーボー
ドの面積も小さくできる。さらに、半導体チップ５６の
搭載を金バンプ５５にて行うので、第１の実施形態より
も短時間で接続できる。
【００２６】第３の実施形態 図９（ａ）〜（ｄ）は、本発明の第３の実施形態を示す
ＢＧＡパッケージの製造方法の断面図であり、第２の実
施形態の図６中の要素と共通の要素には共通の符号が付
されている。
【００２７】この第３の実施形態では、図６と同様のＢ
ＧＡパッケージに対する第２の実施形態とは異なる製造
方法を説明する。まず、図９（ａ）の工程において、パ
ターン形成処理を行い、銅板４１の表面側に絶縁材４２
を貼付け、その上に銅箔配線４３を形成し、銅板４１の
裏面側に絶縁材４５を貼付け、該絶縁材４５の上に銅箔
配線４６を形成し、さらに、スルーホール５０も基材４
１に形成する。銅箔配線４３，４６の必要部分にソルダ
ーレジスト４４，４７を塗布する。また、貫通孔形成処
理を行い、銅板４１の表面側から裏面側に貫通する孔６
０を、半導体チップ５６の搭載予定位置の中央に形成し
ておく。一方、半導体チップ５６の電極面の電極には、
金バンプ５５を突設させておく。
【００２８】図９（ｂ）の工程において、第１の搭載処
理により、半導体チップ５６の電極面を銅板４１の裏面
に対向させて金バンプ５５をランド４６ａに当接し、熱
圧着法によって接続する。そして、孔６０を介して液状
の樹脂５７を半導体チップ５６の電極面と基板４０の裏
面側との間に注入する。図９（ｃ）の工程において、第
１の封止処理を行い、液状の樹脂５７を加熱硬化させ、
半導体チップ５６の電極面を封止する。
【００２９】図９（ｄ）の工程において、第２の搭載処
理により、半導体チップ４８を搭載箇所４９に固着し、
該半導体チップ４８の電極をボンディングワイヤ５２で
銅箔配線４３と接続する。そして、第２の封止処理を行
い、半導体チップ４８の電極面をエポキシ樹脂５３で封
止する。図９（ｅ）の工程において、半田ボール形成処
理により、銅板４１の表面側の銅箔配線４３及びスルー
ホール５０の該表面側に半田ボール５４を形成する。
【００３０】以上のように、この第３の実施形態では、
第２の実施形態と同様に、銅板４１の裏面側に形成され
た銅泊配線４６とスルーホール５０とを設け、銅板４１
の裏面側に搭載した半導体チップ４６の電極を表面側に
配列した半田ボール５４に接続したので、半導体チップ
４８に接続できなかった半田ボール５４を半導体チップ
５６の端子として有効に使用することができる。半導体
チップ４８と半導体チップ５６とを銅板４１の両側に搭
載するので、マザーボードに実装する時の実装面積を低
減でき、マザーボードの面積も小さくできる。さらに、
半導体チップ５６の搭載を金バンプ５５にて行うので、
第１の実施形態よりも短時間で接続できる。その上、樹
脂５７が貫通孔６０から注入されるので、該樹脂５７が
均一に分布し、完成後の熱応力による樹脂５７の膨脹収
縮が原因で、半導体チップ５６の接続信頼性が劣化する
ことを、予防できる。
【００３１】第４の実施形態 図１０（ａ）〜（ｃ）は、本発明の第４の実施形態を示
すＢＧＡパッケージの製造方法の断面図であり、第２の
実施形態の図６中の要素と共通の要素には共通の符号が
付されている。この第３の実施形態では、図６と同様の
ＢＧＡパッケージに対する第２の実施形態とは異なる製
造方法を説明する。まず、図１０（ａ）の工程におい
て、パターン形成処理を行い、銅板４１の表面側に絶縁
材４２を貼付け、その上に銅箔配線４３を形成し、銅板
４１の裏面側に絶縁材４５を貼付け、該絶縁材４５の上
に銅箔配線４６を形成し、スルーホール５０も基材４１
に形成する。銅箔配線４３，４６の必要部分にソルダー
レジスト４４，４７を塗布する。ここで、第１の搭載処
理により、半導体チップ４８を搭載箇所４９に固着し、
該半導体チップ４８の電極をボンディングワイヤ５２で
銅箔配線４３と接続する。そして、第１の封止処理を行
い、半導体チップ４８の電極面をエポキシ樹脂５３で封
止する。一方、半導体チップ５６の電極面の電極には、
金バンプ５５を突設させておくと共に、テープ状に形成
された樹脂５７を用意する。
【００３２】図１０（ｂ）の工程において、テープ載置
処理により、基板４０の裏面側の半導体チップ５６の搭
載予定領域にテープ状の樹脂５７を載置し、続いて、第
２の搭載処理を行い、半導体チップ５６の電極面を銅板
４１の裏面に対向させて金バンプ５５をランド４６ａに
当接し、熱圧着法によって接続する。このとき、第２の
封止処理が同時に行われ、テープ状の樹脂５７が加熱さ
れて溶融して硬化するる。よって、半導体チップ５６の
電極面が封止される。図１０（ｃ）の工程において、銅
板４１の表面側の銅箔配線４３及びスルーホール５０の
該表面側に半田ボール５４を形成する。
【００３３】以上のように、この第４の実施形態では、
第２及び第３の実施形態と同様に、銅板４１の裏面側に
形成された銅泊配線４６とスルーホール５０とを設け、
銅板４１の裏面側に搭載した半導体チップ４６の電極を
表面側に配列した半田ボール５４に接続したので、半田
ボール５４を半導体チップ５６の端子として有効に使用
することができると共に、マザーボードに実装する時の
実装面積を低減でき、マザーボードの面積も小さくでき
る。その上、半導体チップ５６の搭載を金バンプ５５に
て行うので、第１の実施形態よりも短時間で接続でき
る。さらに、半導体チップ５６の封止を、バンプ５５の
接続と同時にできるので、第２及び第３の実施形態より
も、短時間で封止できることなる。
【００３４】第５の実施形態 図１１は、本発明の第５の実施形態を示すＢＧＡパッケ
ージの断面図である。図１２（ａ），（ｂ）は、図１１
のＢＧＡパッケージのベースとなる基板７０を示す図で
あり、図１１中の要素と共通の要素には共通の符号が付
されている。このＢＧＡパッケージのベースとなる基板
７０は、第１の実施形態と同様の銅板７１が基材として
用いられ、該銅板７１の表面側には、厚さ１０〜３０μ
ｍの絶縁材７２が貼付けられている。絶縁材７２の上
に、厚さ１２〜３５μｍの第１の配線パターンである銅
箔配線７３が形成されている。銅箔配線７３の上部は、
一部を残してソルダーレジスト７４が塗布されている。
【００３５】銅板７１の裏面側には、図１２（ｂ）のよ
うに、厚さ１０〜３０μｍのポリイミド等からなる絶縁
材７５が貼付けられ、該絶縁材７５の上に、厚さ１２〜
３５μｍの第２の配線パターンである銅箔配線７６が形
成されている。銅箔配線７６の上は、一部を残してソル
ダーレジスト７７が塗布されている。金型絞り加工によ
り、銅板７１の表面側に第１の半導体チップ７８の搭載
箇所７９が凹状に形成されている。銅板７１には、さら
に、表面と裏面をつなぐスルーホール８０が形成されて
いる。銅箔配線７３の一端が、ボンディングワイヤに接
続されるボンディングポスト７３ａになっている。裏面
側の銅箔配線７６の一端が半田ボール接続用ランド７６
ａになっており、例えば該ランド７６ａは、例えば耐熱
性プリフラックスがコートされている。
【００３６】銅箔配線７６の他端は、スルーホール８０
に接続されている。搭載箇所７９の底部には例えば絶縁
ペースト８１が塗布され、該搭載箇所７９に、第１の半
導体チップ７８が電極面とは反対の背面を向けて搭載さ
れている。半導体チップ７８の電極と銅箔配線７３とが
第１の接続部材であるボンディングワイヤ８２で接続さ
れ、該半導体チップ７８の搭載されているキャビティ部
分が、第１の封止樹脂のエポキシ樹脂８３によって封止
されている。複数の半田ボール８４が基板８０の表面側
に例えば格子状に配置されている。各銅箔配線７３のソ
ルダーレジスト７７の開口した部分に、半田ボール８４
が形成され、さらに、各スルーホール８０も半田ボール
８４に接続されている。
【００３７】以上のような基板７０の裏面側に、第２の
接続部材となる半田ボール８５のみが電極面から露出し
たチップ・サイズ・パッケージ等の半導体装置８６が搭
載されている。半導体装置８６の端子が半田ボール８５
で銅箔配線７６のランド７６ａに接続されている。この
ようなＢＧＡパッケージを製造する場合には、半導体装
置８６の半田ボール８５を加熱リフローしては、該半導
体装置８６の端子を銅箔配線７６のランド７６ａに接続
し、最後に、半田ボール８４を形成することにより、半
田ボール８４の変形が防止される。
【００３８】以上のように、この第５の実施形態では、
銅板７１の裏面側に形成された銅泊配線７６とスルーホ
ール８０とを設け、銅板７１の裏面側に搭載した半導体
装置８６の端子を表面側に配列した半田ボール８４に接
続したので、半導体チップ７８に接続できなかった半田
ボール８４を半導体装置８６の端子として有効に使用す
ることができる。その上，半導体装置８６は、事前に封
止されているので、第２から第４の実施形態では必要で
あった樹脂５７が不要であり、部材費の低減が可能であ
る。なお、本発明は、上記実施形態に限定されず種々の
変形が可能である。例えば、第１、第２及び第４の実施
形態では、基板２０，４０の表面側の半導体チップ２
８，４８をよりも先に搭載しているが、逆に、半導体チ
ップ３６，５６を先に搭載するようにしていもよい。
【００３９】
【発明の効果】以上詳細に説明したように、第１から第
７の発明によれば、基材に形成されたスルーホールと、
該基材の裏面側に形成された第２の配線パターンとを有
すると共に、基材の表面側に第１の半導体チップを搭載
し、基材の裏面側に第２の半導体チップまたは半導体装
置を搭載し、該第２の半導体チップまたは半導体装置の
電極或いは端子を第２の配線パターン及びスルーホール
を介して半田ボールと接続したので、第１の半導体チッ
プに接続できなかった半田ボール、つまり、余剰端子を
第２の半導体チップまたは半導体装置の端子として有効
に使用することができる。マザーボードに実装する時の
実装面積を低減でき、マザーボードの面積も小さくでき
る。
【００４０】第８から第１２の発明によれば、第１の半
導体チップを基板の表面に搭載し、第２の半導体チップ
を基板の裏面に搭載し、これら第１及び第２の半導体チ
ップの信号の入出力が、共に基板の表面に形成された第
１及び第２の外部電極で行うようにしたので、マザーボ
ードに実装する時の実装面積を低減でき、マザーボード
の面積を小さくできる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＢＧＡパッケー
ジの断面図である。
【図２】従来のＢＧＡパッケージの一例を示す断面図で
ある。
【図３】従来のＢＧＡパッケージの他の例を示す断面図
である。
【図４】図２及び図３のＢＧＡパッケージの課題の説明
図である。
【図５】図１のＢＧＡパッケージのベースとなる基板２
０を示す図である。
【図６】本発明の第２の実施形態を示すＢＧＡパッケー
ジの断面図である。
【図７】図６のＢＧＡパッケージのベースとなる基板４
０を示す図である。
【図８】図６のＢＧＡパッケージの製造工程の概要を示
す断面図である。
【図９】本発明の第３の実施形態を示すＢＧＡパッケー
ジの製造方法の断面図である。
【図１０】本発明の第４の実施形態を示すＢＧＡパッケ
ージの製造方法の断面図である。
【図１１】本発明の第５の実施形態を示すＢＧＡパッケ
ージの断面図である。
【図１２】図１１のＢＧＡパッケージのベースとなる基
板７０を示す図である。
【符号の説明】
２１，４１，７１ 銅板 ２３，２６，４３，４６，７３，７６ 銅箔配線 ２８，３６，４８，５６ 半導体チップ ３０，５０，８０ スルーホール ３２，３７，４２，８２ ボンディングワイヤ ３４，５４，８４ 半田ボール ６０ 貫通孔 ８６ 半導体装置

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 表面と裏面とを有する板状の基材と、 電極が形成された電極面と該電極面の反対側で該電極を
    持たない背面とを有し、該背面が前記基材の表面側に固
    着された第１の半導体チップと、 前記基材の表面側に配列された複数の半田ボールと、 前記基材の表面側に形成され、前記複数の半田ボールの
    うちの一部の半田ボールと導通を持つ第１の配線パター
    ンと、 前記第１の半導体チップの前記電極と前記第１の配線パ
    ターンとを接続する第１の接続部材と、 前記基材の裏面側に形成された第２の配線パターンと、 前記電極面及び背面を有し、前記基板の裏面側に搭載さ
    れた任意数の第２の半導体チップと、 前記第２の半導体チップの前記電極と前記第２の配線パ
    ターンとを接続する第２の接続部材と、 前記基材に形成され、該基材の表面側の前記複数の半田
    ボールのうちの残った半田ボールと該基材の裏面側の前
    記第２の配線パターンとを接続するスルーホールと、 前記第１の半導体チップの前記電極面を封止する第１の
    封止部材と、 前記第２の半導体チップの前記電極面を封止する第２の
    封止部材とを、備えたことを特徴とするボールグリッド
    アレイパッケージ。
  2. 【請求項２】 前記第２の半導体チップは、前記背面を
    前記基材の裏面側に固定し、 前記第２の接続部材は、ボンディングワイヤで構成した
    ことを特徴とする請求項１記載のボールグリッドアレイ
    パッケージ。
  3. 【請求項３】 前記第２の接続部材は、前記第２の半導
    体チップの電極に突設された複数のバンプで構成し、 前記第２の半導体チップは、前記電極側が前記基材の裏
    面側に対向し、前記バンプによって前記電極が前記第２
    の配線パターンに接続されていることを特徴とする請求
    項１記載のボールグリッドアレイパッケージ。
  4. 【請求項４】 表面と裏面とを有する板状の基材と、 電極が形成された電極面と該電極面の反対側で該電極を
    持たない背面とを有し、該背面が前記基材の表面側に固
    着された第１の半導体チップと、 前記基材の表面側に配列された複数の半田ボールと、 前記基材の表面側に形成され、前記複数の半田ボールの
    うちの一部の半田ボールと導通を持つ第１の配線パター
    ンと、 前記第１の半導体チップの前記電極と前記第１の配線パ
    ターンとを接続する第１の接続部材と、 前記基材の裏面側に形成された第２の配線パターンと、 前記端子のみが露出し、他が既に封止された任意数の半
    導体装置と、 前記半導体装置の端子と前記第２の配線パターンとを接
    続する第２の接続部材と、 前記基材に形成され、該基材の表面側の前記複数の半田
    ボールのうちの残った半田ボールに該基材の裏面側の前
    記第２の配線パターンを接続するスルーホールと、 前記第１の半導体チップの前記電極面を封止する第１の
    封止部材とを、備えたことを特徴とするボールグリッド
    アレイパッケージ。
  5. 【請求項５】 請求項３記載のボールグリッドアレイパ
    ッケージを製造するボールグリッドアレイパッケージの
    製造方法において、 表面と裏面とを有する板状の基材にスルーホールを形成
    し、該基材の表面側に第１の配線パターンを形成すると
    共に該基材の裏面側に該スルーホールと導通を持つ第２
    の配線パターンを形成するパターン形成処理と、 前記パターン形成処理の後に、電極が形成された電極面
    と該電極面の反対側で該電極を持たない背面とを有する
    第１の半導体チップを、該背面を前記基材の表面側に向
    けて固着し、該第１の半導体チップの該電極と前記第１
    の配線パターンとを第１の接続部材で接続する第１の搭
    載処理と、 前記第１の半導体チップの前記電極面を第１の封止樹脂
    で封止する第１の封止処理と、 前記パターン形成処理の後の前記第１の搭載処理及び前
    記第１の封止処理の前または後に、電極が形成された電
    極面と該電極面の反対側で該電極を持たない背面とを有
    し、該電極には導電性のバンプが突設された第２の半導
    体チップを、該電極面側を前記基材の裏面側に対向さ
    せ、前記第２の配線パターンに該バンプを加熱圧着する
    ことにより、該第２の半導体チップを該基材に搭載する
    第２の搭載処理と、 前記搭載された第２の半導体チップと前記基材の間に、
    該第２の半導体チップの横から液状の第２の封止樹脂を
    注入し、該液状の第２の封止樹脂を硬化させて該第２の
    半導体チップの電極面を封止する第２の封止処理と、 前記基材の表面側に、前記第１の配線パターンと導通を
    持つ半田ボール及び前記スルーホールと導通を持つ半田
    ボールを形成する半田ボール形成処理とを、含むことを
    特徴とするボールグリッドアレイパッケージの製造方
    法。
  6. 【請求項６】 請求項３記載のボールグリッドアレイパ
    ッケージを製造するボールグリッドアレイパッケージの
    製造方法において、 表面と裏面とを有する板状の基材にスルーホールを形成
    し、該基材の表面側に第１の配線パターンを形成すると
    共に該基材の裏面側に該スルーホールに導通を持つ第２
    の配線パターンを形成するパターン形成処理と、 前記パターン形成処理の前または後に、前記基材の第２
    の半導体チップ搭載予定領域に前記表面から前記裏面に
    貫通する孔を形成する貫通孔形成処理と、 前記パターン形成処理及び前記貫通孔形成処理の後に、
    電極が形成された電極面と該電極面の反対側で該電極を
    持たない背面とを有し、該電極には導電性のバンプが突
    設された第２の半導体チップを、該電極面側を前記基材
    の裏面側に対向させ、前記第２の配線パターンに該バン
    プを加熱圧着することにより、該第２の半導体チップを
    該基材に搭載する第１の搭載処理と、 前記第２の半導体チップの前記電極面と前記基材の裏面
    との間に前記孔を介して液状の第２の封止樹脂を注入
    し、該液状の第２の封止樹脂を硬化させて該第２の半導
    体チップの電極面を封止する第１の封止処理と、 前記第１の封止処理の後に、電極が形成された電極面と
    該電極面の反対側で該電極を持たない背面とを有する第
    １の半導体チップを、該背面を前記基材の表面側に向け
    て固着し、該第１の半導体チップの該電極と前記第１の
    配線パターンとを第１の接続部材で接続する第２の搭載
    処理と、 前記第１の半導体チップの前記電極面を第１の封止樹脂
    で封止する第１の封止処理と、 前記基材の表面側に、前記第１の配線パターンと導通を
    持つ半田ボール及び前記スルーホールと導通を持つ半田
    ボールを形成する半田ボール形成処理とを、含むことを
    特徴とするボールグリッドアレイパッケージの製造方
    法。
  7. 【請求項７】 請求項３記載のボールグリッドアレイパ
    ッケージを製造するボールグリッドアレイパッケージの
    製造方法において、 表面と裏面とを有する板状の基材にスルーホールを形成
    し、該基材の表面側に第１の配線パターンを形成すると
    共に該基材の裏面側に該スルーホールに導通を持つ第２
    の配線パターンを形成するパターン形成処理と、 前記パターン形成処理の後に、電極が形成された電極面
    と該電極面の反対側で該電極を持たない背面とを有する
    第１の半導体チップを、該背面を前記基材の表面側に向
    けて固着し、該第１の半導体チップの該電極と前記第１
    の配線パターンとを第１の接続部材で接続する第１の搭
    載処理と、 前記第１の半導体チップの前記電極面を第１の封止樹脂
    で封止する第１の封止処理と、 前記パターン形成処理の後の第１の搭載処理及び第１の
    封止処理の前または後に、前記基材の第２の半導体チッ
    プ搭載予定領域にテープ状の第２の封止樹脂を置くテー
    プ載置処理と、 電極が形成された電極面と該電極面の反対側で該電極を
    持たない背面とを有し、該電極には導電性のバンプが突
    設された第２の半導体チップを、該電極面側を前記基材
    の裏面側に対向させ、前記第２の配線パターンに該バン
    プを加熱圧着することにより、該第２の半導体チップを
    該基材に搭載する第２の搭載処理と、 前記第２の搭載処理と同時に行われ、前記第２の封止樹
    脂を溶融させた後に硬化させ、前記第２の半導体チップ
    の前記電極面を封止する第２の封止工程と、 前記基材の表面側に、前記第１の配線パターンと導通を
    持つ半田ボール及び前記スルーホールと導通を持つ半田
    ボールを形成する半田ボール形成工程とを、含むことを
    特徴とするボールグリッドアレイパッケージの製造方
    法。
  8. 【請求項８】 表面と裏面とを有する基板と、 前記基板の前記表面に形成された第１の外部電極と、 前記基板の前記表面に搭載されるとともに、前記第１の
    外部電極と電気的に接続された第１の半導体チップと、 前記基板の前記表面に形成された第２の外部電極と、 前記基板の前記裏面に搭載されるとともに、前記第２の
    外部電極と、前記基板に形成されたスルーホールを介し
    て電気的に接続された第２の半導体チップとを、含むこ
    とを特徴とする半導体装置。
  9. 【請求項９】 前記第１の半導体装置は、前記基板の前
    記表面に形成された第１の配線パターンを介して前記第
    １の外部電極に電気的に接続され、前記第２の半導体チ
    ップは、前記基板の前記裏面に形成された第２の配線パ
    ターンを介して前記第２の外部電極に電気的に接続され
    たことを特徴とする請求項８記載の半導体装置。
  10. 【請求項１０】 前記第２の外部電極は実質的に、前記
    基板のコーナー部近傍に設けたことを特徴とする請求項
    ８記載の半導体装置。
  11. 【請求項１１】 前記基板には凹部が形成され、前記第
    １の半導体チップはこの凹部内に配置されることを特徴
    とする請求項８記載の半導体装置。
  12. 【請求項１２】 前記第１の外部電極及び前記第２の外
    部電極は半田ボールであることを特徴とする請求項８記
    載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006520531A (ja) * 2003-02-21 2006-09-07 フリースケール セミコンダクター インコーポレイテッド マルチダイ半導体パッケージ
US7352052B2 (en) 2004-04-30 2008-04-01 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method therefor

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6916682B2 (en) * 2001-11-08 2005-07-12 Freescale Semiconductor, Inc. Semiconductor package device for use with multiple integrated circuits in a stacked configuration and method of formation and testing
US6617181B1 (en) * 2002-02-01 2003-09-09 Lsi Logic Corporation Flip chip testing
US7205647B2 (en) * 2002-09-17 2007-04-17 Chippac, Inc. Semiconductor multi-package module having package stacked over ball grid array package and having wire bond interconnect between stacked packages
US6838761B2 (en) * 2002-09-17 2005-01-04 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages and having electrical shield
US20040061213A1 (en) * 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US7053476B2 (en) * 2002-09-17 2006-05-30 Chippac, Inc. Semiconductor multi-package module having package stacked over die-down flip chip ball grid array package and having wire bond interconnect between stacked packages
US7064426B2 (en) * 2002-09-17 2006-06-20 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages
US6972481B2 (en) * 2002-09-17 2005-12-06 Chippac, Inc. Semiconductor multi-package module including stacked-die package and having wire bond interconnect between stacked packages
EP1556895A4 (en) 2002-10-08 2009-12-30 Chippac Inc SEMICONDUCTOR STACKED MULTIPLE CAPSULATION MODULE WITH INVERTED SECOND CAPACITY
US7034387B2 (en) * 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
US6833628B2 (en) * 2002-12-17 2004-12-21 Delphi Technologies, Inc. Mutli-chip module
JP2004200464A (ja) * 2002-12-19 2004-07-15 Anden 金属配線板
US20040217471A1 (en) * 2003-02-27 2004-11-04 Tessera, Inc. Component and assemblies with ends offset downwardly
US7239024B2 (en) * 2003-04-04 2007-07-03 Thomas Joel Massingill Semiconductor package with recess for die
WO2005059967A2 (en) * 2003-12-17 2005-06-30 Chippac, Inc. Multiple chip package module having inverted package stacked over die
US20050258527A1 (en) * 2004-05-24 2005-11-24 Chippac, Inc. Adhesive/spacer island structure for multiple die package
US20050269692A1 (en) 2004-05-24 2005-12-08 Chippac, Inc Stacked semiconductor package having adhesive/spacer structure and insulation
US8552551B2 (en) * 2004-05-24 2013-10-08 Chippac, Inc. Adhesive/spacer island structure for stacking over wire bonded die
US7253511B2 (en) * 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
US7405474B1 (en) * 2004-10-12 2008-07-29 Cypress Semiconductor Corporation Low cost thermally enhanced semiconductor package
US20080203552A1 (en) * 2005-02-15 2008-08-28 Unisemicon Co., Ltd. Stacked Package and Method of Fabricating the Same
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
US7372141B2 (en) * 2005-03-31 2008-05-13 Stats Chippac Ltd. Semiconductor stacked package assembly having exposed substrate surfaces on upper and lower sides
WO2006118720A2 (en) * 2005-03-31 2006-11-09 Stats Chippac Ltd. Semiconductor assembly including chip scale package and second substrate and having exposed substrate surfaces on upper and lower sides
US7429786B2 (en) * 2005-04-29 2008-09-30 Stats Chippac Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
US7354800B2 (en) 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7582960B2 (en) 2005-05-05 2009-09-01 Stats Chippac Ltd. Multiple chip package module including die stacked over encapsulated package
US7394148B2 (en) * 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
TWI261350B (en) * 2005-09-02 2006-09-01 Wintek Corp Electronic member with conductive connection structure
US7511371B2 (en) * 2005-11-01 2009-03-31 Sandisk Corporation Multiple die integrated circuit package
US7352058B2 (en) * 2005-11-01 2008-04-01 Sandisk Corporation Methods for a multiple die integrated circuit package
US7511359B2 (en) * 2005-12-29 2009-03-31 Intel Corporation Dual die package with high-speed interconnect
US7768125B2 (en) 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7750482B2 (en) 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
JP2007305955A (ja) * 2006-04-10 2007-11-22 Toshiba Corp 半導体装置及びその製造方法
KR20090012933A (ko) * 2007-07-31 2009-02-04 삼성전자주식회사 반도체 패키지, 스택 모듈, 카드, 시스템 및 반도체패키지의 제조 방법
JP5110441B2 (ja) * 2008-01-15 2012-12-26 大日本印刷株式会社 半導体装置用配線部材、半導体装置用複合配線部材、および樹脂封止型半導体装置
US8159830B2 (en) * 2009-04-17 2012-04-17 Atmel Corporation Surface mounting chip carrier module
KR102059402B1 (ko) * 2013-04-15 2019-12-26 삼성전자주식회사 전자소자 패키지 및 이에 사용되는 패키지 기판
DE102013219992A1 (de) * 2013-10-02 2015-04-02 Conti Temic Microelectronic Gmbh Schaltungsvorrichtung und Verfahren zu deren Herstellung
KR102243285B1 (ko) * 2014-07-01 2021-04-23 삼성전자주식회사 반도체 패키지
CN107564877A (zh) * 2016-06-30 2018-01-09 华邦电子股份有限公司 半导体元件封装体及半导体元件封装制程

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH053183A (ja) * 1991-06-26 1993-01-08 Nec Corp 半導体装置及びその製造方法
JPH1079405A (ja) * 1996-09-04 1998-03-24 Hitachi Ltd 半導体装置およびそれが実装された電子部品
JPH1093013A (ja) * 1996-09-17 1998-04-10 Seiko Epson Corp 半導体装置
JPH10270477A (ja) * 1997-03-27 1998-10-09 Hitachi Ltd 半導体パッケージ製造方法
JPH10270497A (ja) * 1997-03-27 1998-10-09 Sumitomo Bakelite Co Ltd 半導体素子固定方法
JPH1174421A (ja) * 1997-08-30 1999-03-16 Mitsui High Tec Inc 複合型半導体装置
JPH11233571A (ja) * 1998-02-12 1999-08-27 Hitachi Ltd 半導体装置及びアンダーフィル材並びに熱硬化性フィルム材
JPH11251360A (ja) * 1998-03-04 1999-09-17 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4987100A (en) * 1988-05-26 1991-01-22 International Business Machines Corporation Flexible carrier for an electronic device
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
DE3935680A1 (de) * 1989-10-26 1991-05-02 Standard Elektrik Lorenz Ag Verfahren zum herstellen einer metallkern-leiterplatte
US5227338A (en) * 1990-04-30 1993-07-13 International Business Machines Corporation Three-dimensional memory card structure with internal direct chip attachment
JP2819523B2 (ja) * 1992-10-09 1998-10-30 インターナショナル・ビジネス・マシーンズ・コーポレイション 印刷配線板及びその製造方法
US5796164A (en) * 1993-05-11 1998-08-18 Micromodule Systems, Inc. Packaging and interconnect system for integrated circuits
JPH08167630A (ja) * 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
US5798564A (en) * 1995-12-21 1998-08-25 Texas Instruments Incorporated Multiple chip module apparatus having dual sided substrate
JP2828053B2 (ja) * 1996-08-15 1998-11-25 日本電気株式会社 半導体装置
US5869889A (en) * 1997-04-21 1999-02-09 Lsi Logic Corporation Thin power tape ball grid array package
US5900675A (en) * 1997-04-21 1999-05-04 International Business Machines Corporation Organic controlled collapse chip connector (C4) ball grid array (BGA) chip carrier with dual thermal expansion rates
US5981312A (en) * 1997-06-27 1999-11-09 International Business Machines Corporation Method for injection molded flip chip encapsulation
US5899705A (en) * 1997-11-20 1999-05-04 Akram; Salman Stacked leads-over chip multi-chip module
DE69934153T2 (de) * 1998-02-02 2007-09-20 Shin-Etsu Chemical Co., Ltd. Verfahren zur Montage von Flip-Chip-Halbleiterbauelementen
JP3648053B2 (ja) * 1998-04-30 2005-05-18 沖電気工業株式会社 半導体装置
US6232667B1 (en) * 1999-06-29 2001-05-15 International Business Machines Corporation Technique for underfilling stacked chips on a cavity MLC module

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH053183A (ja) * 1991-06-26 1993-01-08 Nec Corp 半導体装置及びその製造方法
JPH1079405A (ja) * 1996-09-04 1998-03-24 Hitachi Ltd 半導体装置およびそれが実装された電子部品
JPH1093013A (ja) * 1996-09-17 1998-04-10 Seiko Epson Corp 半導体装置
JPH10270477A (ja) * 1997-03-27 1998-10-09 Hitachi Ltd 半導体パッケージ製造方法
JPH10270497A (ja) * 1997-03-27 1998-10-09 Sumitomo Bakelite Co Ltd 半導体素子固定方法
JPH1174421A (ja) * 1997-08-30 1999-03-16 Mitsui High Tec Inc 複合型半導体装置
JPH11233571A (ja) * 1998-02-12 1999-08-27 Hitachi Ltd 半導体装置及びアンダーフィル材並びに熱硬化性フィルム材
JPH11251360A (ja) * 1998-03-04 1999-09-17 Toshiba Corp 半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006520531A (ja) * 2003-02-21 2006-09-07 フリースケール セミコンダクター インコーポレイテッド マルチダイ半導体パッケージ
JP4680888B2 (ja) * 2003-02-21 2011-05-11 フリースケール セミコンダクター インコーポレイテッド マルチダイ半導体パッケージ及びその形成方法
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