JP3565090B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP3565090B2
JP3565090B2 JP15330499A JP15330499A JP3565090B2 JP 3565090 B2 JP3565090 B2 JP 3565090B2 JP 15330499 A JP15330499 A JP 15330499A JP 15330499 A JP15330499 A JP 15330499A JP 3565090 B2 JP3565090 B2 JP 3565090B2
Authority
JP
Japan
Prior art keywords
semiconductor device
flexible substrate
adhesive
semiconductor element
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP15330499A
Other languages
English (en)
Other versions
JP2000082722A (ja
Inventor
伸晃 橋元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP15330499A priority Critical patent/JP3565090B2/ja
Priority to TW88111384A priority patent/TW448514B/zh
Priority to US09/347,519 priority patent/US6335563B1/en
Publication of JP2000082722A publication Critical patent/JP2000082722A/ja
Application granted granted Critical
Publication of JP3565090B2 publication Critical patent/JP3565090B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。
【０００２】
【発明の背景】
半導体装置の小型化を追求するとベアチップ実装が理想的であるが、品質の保証及び取り扱いが難しいため、パッケージ形態に加工することで対応してきた。特に多端子化の要求に応じたパッケージ形態として、近年、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ
Ａｒｒａｙ）型パッケージが開発されてきた。ＢＧＡ型パッケージは、基板に外部端子であるバンプをエリアアレイ状に配置し、面実装できるようにしたものである。
【０００３】
ＢＧＡ型パッケージの一つとして、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）技術に用いられるテープキャリアが適用されて、このテープキャリアがベースになるＴ−ＢＧＡ（Ｔａｐｅ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型パッケージがある。これによれば、テープキャリアの特徴を活かして、狭ピッチ化及び多端子化の半導体装置が提供できる。
【０００４】
ただし、テープキャリアは、剛性がなく反りやすいことから、保持板（スティフナ）の貼り付けが必要であった。この点、テープキャリア以外のフレキシブル基板であっても同様であった。従来、スティフナは接着剤によって貼り付けられていたので、その貼り付け工程が煩雑になっていた。
【０００５】
本発明は、この問題点を解決するものであり、その目的は、製造工程が簡略化された半導体装置の製造方法を提供することにある。
【００２７】
（１）本発明に係る半導体装置の製造方法は、配線パターンが形成されたフレキシブル基板上に接着剤を設ける工程と、
前記フレキシブル基板上の第１領域において、半導体素子に形成されてなる複数の電極と前記配線パターンとを前記接着剤によって接着する工程と、
前記第１の領域とは異なる前記フレキシブル基板上の第２領域において、前記フレキシブル基板と保持材を前記接着剤により貼り付ける工程と、
前記半導体素子の前記複数の電極及び前記保持材と前記フレキシブル基板との間に、一括して圧力を加える工程と、
を含む。
【００２８】
本発明によれば、半導体素子をフレキシブル基板に接着するときの接着剤を利用して保持材を貼り付けることができる。すなわち、接着剤を半導体素子よりも外側まで設けておくだけで、保持材をフレキシブル基板に貼り付けることができ、接着剤の塗布を省略することができる。こうして、保持材を容易に接着することができる。
【００２９】
なお、ここで保持材とは、フレキシブル基板の平坦性を確保するためのもので、パッケージの補強にも寄与する。保持材として、例えば、金属板などの剛性のあるものが使用されることが多い。
【００３１】
（２）この半導体装置の製造方法において、
前記接着剤には導電粒子が分散されてなり、加えられた圧力により前記半導体素子の電極と前記配線パターンとを前記導電粒子により電気的に接続してもよい。
【００３４】
本発明とは異なり、先に半導体素子がフレキシブル基板にフェースダウンボンディングされた場合には、接着剤が劣化する前に、電極と配線パターンとが接合され、両者間の良好な電気的接続を確保することができる。
【００３５】
（３）この半導体装置の製造方法において、
前記保持材を、前記半導体素子を囲むように載置してもよい。
【００３７】
本発明に係る方法によれば、半導体素子の電気的接続及び保持材の接着を同時に行うことができる。
【００３８】
（４）この半導体装置の製造方法において、
前記接着剤は熱硬化性を有する材料から形成されてなり、
前記半導体素子及び前記保持材を、前記接着剤を介して前記フレキシブル基板に貼り付けてから、前記接着剤を加熱する工程を含んでもよい。
【００３９】
このように、接着剤が熱硬化性を有する材料からなる場合には、半導体素子及び保持材の両方を貼り付けてから加熱することで、一度に両方をフレキシブル基板に固定することができる。
（５）この半導体装置の製造方法は、
前記配線パターンに電気的に導通する外部電極を形成する工程をさらに含み、
前記外部電極を形成する工程は、加熱のためのリフロー工程を含み、
前記リフロー工程で、前記外部電極の形成と同時に前記接着剤を加熱してもよい。
【００４０】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。図１〜図５は、実施の形態に係る半導体装置の製造方法を示す図である。本実施の形態に係る製造方法では、ＢＧＡパッケージが適用される半導体装置を製造するが、ＣＳＰ（ＣｈｉｐＳｉｚｅ／Ｓｃａｌｅ Ｐａｃｋａｇｅ） が適用される半導体装置の製造に本発明を適用してもよい。
【００４１】
本実施の形態では、図１に示す個片のフレキシブル基板１０が使用される。あるいは、フレキシブル基板１０として、例えば、ＴＡＢ技術で使用される長尺のテープキャリアを使用してもよい。その場合、テープキャリアは別の工程で個片に打ち抜かれる。
【００４２】
フレキシブル基板１０は、ポリイミド樹脂などから形成され絶縁性を有するが、材料は限定されない。このフレキシブル基板１０には、図１に示すように、複数のスルーホール１２が形成されている。これらのスルーホール１２の上をまたいで、配線パターン１４が形成されている。なお、スルーホール１２の上を含む領域は、広い領域のランドとなっている。この構成により、スルーホール１２を介して、フレキシブル基板１０における配線パターン１４の形成面とは反対側の面に、外部電極５０（図５参照）を形成することができる。また、配線パターン１４には、スルーホール１２以外の領域に、半導体素子３０の電極３２との接合用のランド（図示せず）が形成されている。
【００４３】
スルーホール１２は、図５に示すように半導体素子３０の搭載領域内及びその外の両方に形成されている。こうすることで、半導体素子３０の搭載領域内及びその外の両方に外部電極５０を有する ＦＡＮ−ＩＮ／ＦＡＮ−ＯＵＴ 型の半導体装置１を得ることができる。なお、本発明の適用において、半導体素子３０の搭載領域内に外部電極５０を形成することは必須ではなく、半導体素子３０の搭載領域の外側のみに外部電極５０を形成するようにスルーホール１２を形成してもよい。
【００４４】
フレキシブル基板１０には、保護層１６が形成されている。保護層１６は、少なくとも配線パターン１４における半導体素子３０との接合部を除いて、この配線パターン１４を覆って保護している。保護層１６として、ソルダレジスト等の絶縁性を有する材料が使用されることが好ましい。
【００４５】
本実施の形態で述べた片面のフレキシブル基板１０以外に、両面フレキシブル基板を用いても良い。この場合、外部電極は、半導体素子の載置面とは逆の面に形成されるランド上に形成しても良い。または、多層フレキシブル基板、ビルドアップ型フレキシブル基板を用いても良い。
【００４６】
本実施の形態で、半導体素子３０の実装の形態は、フェースアップボンディングであってもフェースダウンボンディングであってもよい。フェースアップボンディングでは、半導体素子３０の電極３２と配線パターン１４は、ワイヤーボンディングもしくはＴＡＢボンディングで接続され、その後半導体素子３０の実装部は樹脂で覆われることが多い。フェースダウンボンディングでは、導電樹脂ペーストによるもの、Ａｕ−Ａｕ、Ａｕ−Ｓｎ、ハンダなどによる金属接合によるもの、絶縁樹脂の収縮力によるものなどの形態があり、そのいずれの形態を用いてもよい。本実施の形態では、異方性導電材料２０を使用して半導体チップ３０をフェースダウンボンディングする構成で説明する。
【００４７】
フレキシブル基板１０における配線パターン１４の形成された面には、異方性導電材料２０を設ける。異方性導電材料２０は、接着剤（バインダ）に導電粒子（フィラー）が分散されてなる。本実施の形態では、接着剤として熱硬化性樹脂が使用されるが、熱可塑性樹脂を使用してもよい。また、異方性導電材料２０として、予めシート状に形成された異方性導電膜が使用されることが多いが、液状のものを使用してもよい。本実施の形態では、接着剤として異方性導電膜（ＡＣＦ）を使用するが、本発明では、接着剤は半導体素子３０を接着するためのものであるから、絶縁性の接着剤を使用してもよい。
【００４８】
異方性導電材料２０は、フレキシブル基板１０における半導体素子３０の搭載領域（電極３２を有する面に対応する第１領域）よりも外側の領域（第１領域の周囲に相当する第２領域）に至るまで設けられる。すなわち、異方性導電材料２０は、保護層１６の上にも設けられる。なお、第２領域の裏面には、後述するように、外部電極５０が設けられる。
【００４９】
次に、図２に示すように、異方性導電材料２０に、半導体素子３０の複数の電極３２を有する面を押圧する。この工程は、電極３２を配線パターン１４のランド（図示せず）上に位置合わせをしてから行う。こうして、半導体素子３０の電極３２と配線パターン１４との間で、異方性導電材料２０に含まれる導電粒子が押しつぶされて、電極３２と配線パターン１４とが電気的に導通する。この状態では、異方性導電材料２０からなる接着剤をまだ硬化させない。
【００５０】
次に、図３に示すように、保持材４０をフレキシブル基板１０に貼り付ける。保持材４０は、フレキシブル基板１０を補強して平坦性を確保するためのもので、剛性があれば材料は限定されない。例えば、ステンレス鋼や銅系合金などの金属を使用することが多いが、プラスチックやセラミックスなどの絶縁性を有する材料で形成してもよい。本実施の形態では、配線パターン１４上に保護層１６が設けられており、保護層１６が絶縁性を有していれば、金属製の保持材４０を使用しても、配線パターン１４と保持材４０との電気的な導通を遮断することができる。あるいは、保持材４０を絶縁性を有する材料で形成すれば、保護層１６がなくてもよい。また、保持材４０における少なくとも異方性導電材料２０との接触面に絶縁層を形成すれば、保持材４０が金属製であっても、配線パターン１４と保持材４０との電気的な導通を遮断することができる。
【００５１】
保持材４０の中央には、半導体素子３０を避ける開口部４２が形成されている。あるいは、保持材４０は、半導体素子３０を囲む形状、例えばロ字状をなしている。したがって、保持材４０は、半導体素子３０の外周側において、異方性導電材料２０を介して、フレキシブル基板１０に接着される。また、保持材４０の厚みは、半導体素子３０の厚みよりも厚いことが好ましい。こうすることで、半導体素子３０をフレキシブル基板１０に実装した後に保持材４０をフレキシブル基板１０に貼り付けるときに、半導体素子３０の厚みがじゃまになることなく、平坦面を有するツールを使用して、保持材４０を貼り付けることができる。
【００５２】
なお、半導体素子３０をフレキシブル基板１０にフェースダウンボンディングしてから、保持材４０をフレキシブル基板１０に貼り付けることが好ましい。こうすることで、異方性導電材料２０の劣化がないときに、電極３２と配線パターン１４との接合を図るので、両者間の良好な電気的な接続を図ることができる。
【００５３】
続いて、図４に示す状態で、異方性導電材料２０の全体を加熱する。上述したように、異方性導電材料２０は、熱硬化性であるから加熱されることで硬化する。こうして、半導体素子３０及び保持材４０がフレキシブル基板１０に固定される。
【００５４】
そして、図５に示すように、スルーホール１２を介して、配線パターン１４に電気的に導通する外部電極５０を形成する。本実施の形態では、外部電極５０は、ハンダボールである。ハンダボールの形成には、ハンダ球及びフラックス、又はクリームハンダなどを設けてから、これを加熱して溶融するリフロー工程が行われる。したがって、上述した異方性導電材料２０の加熱を省略し、このリフロー工程で、ハンダボールの形成と同時に異方性導電材料２０を加熱してもよい。外部電極５０の少なくとも一つ（多くの場合、複数）は、保持材４０が設けられた第２領域の裏面に位置する。これにより、保持材４０によって、外部電極５０のコプラナリティが確保される。
【００５５】
こうして得られた半導体装置１によれば、半導体素子３０及び保持材４０のいずれもが、異方性導電材料２０を介してフレキシブル基板１０に接着されている。すなわち、保持材４０を接着するための接着剤を、異方性導電材料２０とは別に設ける必要がないので、保持材４０の接着工程を容易に行うことができる
図６は、本実施の形態の変形例を示す図である。同図に示す半導体装置２は、保持材６０の構成において、図５に示す半導体装置１と異なり、それ以外の構成は同じであるので同一の符号を付する。
【００５６】
保持材６０は、異方性導電材料２０によってフレキシブル基板１０に接着されるのみならず、半導体素子３０に接触している。詳しくは、保持材６０は、外周部においてフレキシブル基板１０と接触し、中央部において、半導体素子３０における電極３２を有する面とは反対側の面に接触する。そのために、保持材６０は、中央部がくぼんだ形状をしている。あるいは、中央部に凹部を形成することで同様の機能を果たすようにしてもよい。なお、保持材６０と半導体素子３０との接触部は、熱伝導性の接着剤（図示せず）によって接着されることが好ましい。また、保持材６０は、熱伝導性の高い材料で構成されることが好ましい。
【００５７】
この構成によれば、半導体素子３０と保持材６０とが接触しているので、半導体素子３０の駆動により生じた熱を保持材６０に伝えることができる。特に、半導体素子３０と保持材６０とを、熱伝導性の高い接着剤６１で接着することが好ましい。そして、保持材６０によって、より広い表面積での放熱が可能になる。その意味で、保持材６０は、ヒートスプレッダとしての機能を果たし、半導体素子３０の熱の発散を促進することができる。
【００５８】
なお、保持材６０と基板１０との間に、閉空間が形成されないことが好ましい。そのために、例えば、保持材６０に少なくとも一つ又は複数の穴６２を形成する。あるいは、基板１０に穴を形成してもよい。
【００５９】
さらに、図４に示す状態に至る工程は変形が可能である。例えば、図１に示すようにフレキシブル基板１０に異方性導電材料２０を設けた後、半導体素子３０及び保持材４０を同時又は別工程で異方性導電材料２０上に載せて、両者を一括して加圧してもよい。こうすることで、異方性導電材料２０に対して、半導体素子３０の電気的接続及び保持材４０の接着を同時に行うことができる。この場合でも、保持材４０の代わりに、図６に示す保持材６０を使用することができる。
【００６０】
図７には、本発明を適用した半導体装置１を実装した回路基板１０００が示されている。回路基板には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板には例えば銅からなる配線パターンが所望の回路となるように形成されていて、それらの配線パターンと半導体装置１の外部電極５０とを機械的に接続することでそれらの電気的導通を図る。
【００６１】
そして、この回路基板１０００を備える電子機器として、図８には、ノート型パーソナルコンピュータ１２００が示されている。
【００６２】
なお、半導体装置と同様に多数のバンプを必要とする面実装用の電子部品であれば、能動部品か受動部品かを問わず、本発明を応用することができる。電子部品として、例えば、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリューム又はヒューズなどがある。
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態に係る半導体装置の製造方法を示す図である。
【図２】図２は、本発明の実施の形態に係る半導体装置の製造方法を示す図である。
【図３】図３は、本発明の実施の形態に係る半導体装置の製造方法を示す図である。
【図４】図４は、本発明の実施の形態に係る半導体装置の製造方法を示す図である。
【図５】図５は、本発明の実施の形態に係る半導体装置の製造方法を示す図である。
【図６】図６は、本発明の実施の形態の変形例を示す図である。
【図７】図７は、本実施の形態に係る回路基板を示す図である。
【図８】図８は、本発明に係る方法を適用して製造された半導体装置を実装した回路基板を備える電子機器を示す図である。
【符号の説明】
１ 半導体装置
１０ フレキシブル基板
１２ スルーホール
１４ 配線パターン
１６ 保護層
２０ 異方性導電材料
３０ 半導体素子
３２ 電極
４０ 保持材
４２ 開口部
５０ 外部電極

Claims (5)

  1. 配線パターンが形成されたフレキシブル基板上に接着剤を設ける工程と、
    前記フレキシブル基板上の第１領域において、半導体素子に形成されてなる複数の電極と前記配線パターンとを前記接着剤によって接着する工程と、
    前記第１の領域とは異なる前記フレキシブル基板上の第２領域において、前記フレキシブル基板と保持材を前記接着剤により貼り付ける工程と、
    前記半導体素子の前記複数の電極及び前記保持材と前記フレキシブル基板との間に、一括して圧力を加える工程と、
    を含む半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記接着剤には導電粒子が分散されてなり、加えられた圧力により前記半導体素子の電極と前記配線パターンとを前記導電粒子により電気的に接続する半導体装置の製造方法。
  3. 請求項１又は請求項２記載の半導体装置の製造方法において、
    前記保持材を、前記半導体素子を囲むように載置する半導体装置の製造方法。
  4. 請求項１乃至３のいずれかに記載の半導体装置の製造方法において、
    前記接着剤は熱硬化性を有する材料から形成されてなり、
    前記半導体素子及び前記保持材を、前記接着剤を介して前記フレキシブル基板に貼り付けてから、前記接着剤を加熱する工程を含む半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記配線パターンに電気的に導通する外部電極を形成する工程をさらに含み、
    前記外部電極を形成する工程は、加熱のためのリフロー工程を含み、
    前記リフロー工程で、前記外部電極の形成と同時に前記接着剤を加熱する半導体装置の製造方法。
JP15330499A 1998-07-06 1999-06-01 半導体装置の製造方法 Expired - Fee Related JP3565090B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP15330499A JP3565090B2 (ja) 1998-07-06 1999-06-01 半導体装置の製造方法
TW88111384A TW448514B (en) 1998-07-06 1999-07-05 Semiconductor device and its manufacture, circuit board and electronic apparatus
US09/347,519 US6335563B1 (en) 1998-07-06 1999-07-06 Semiconductor device, method of fabricating the same, circuit board, and electronic device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP20582498 1998-07-06
JP10-205824 1998-07-06
JP15330499A JP3565090B2 (ja) 1998-07-06 1999-06-01 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2000082722A JP2000082722A (ja) 2000-03-21
JP3565090B2 true JP3565090B2 (ja) 2004-09-15

Family

ID=26481964

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15330499A Expired - Fee Related JP3565090B2 (ja) 1998-07-06 1999-06-01 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US6335563B1 (ja)
JP (1) JP3565090B2 (ja)
TW (1) TW448514B (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3180794B2 (ja) * 1999-02-19 2001-06-25 日本電気株式会社 半導体装置及びその製造方法
JP2001257239A (ja) * 2000-03-13 2001-09-21 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2001308220A (ja) * 2000-04-24 2001-11-02 Nec Corp 半導体パッケージ及びその製造方法
TW454320B (en) * 2000-05-12 2001-09-11 Siliconware Precision Industries Co Ltd Semiconductor devices with heat-dissipation stiffener and manufacturing method thereof
US6841862B2 (en) 2000-06-30 2005-01-11 Nec Corporation Semiconductor package board using a metal base
US6459144B1 (en) * 2001-03-02 2002-10-01 Siliconware Precision Industries Co., Ltd. Flip chip semiconductor package
JP4659262B2 (ja) * 2001-05-01 2011-03-30 富士通セミコンダクター株式会社 電子部品の実装方法及びペースト材料
JP2002353369A (ja) * 2001-05-28 2002-12-06 Sharp Corp 半導体パッケージおよびその製造方法
TWI221664B (en) * 2002-11-07 2004-10-01 Via Tech Inc Structure of chip package and process thereof
JP4654865B2 (ja) * 2005-09-30 2011-03-23 パナソニック株式会社 電子部品実装方法
US20070120240A1 (en) * 2005-11-29 2007-05-31 3M Innovative Properties Company Circuit substrate and method of manufacture
US7649254B2 (en) * 2006-05-01 2010-01-19 Flextronics Ap, Llc Conductive stiffener for a flexible substrate
KR100826982B1 (ko) * 2006-12-29 2008-05-02 주식회사 하이닉스반도체 메모리 모듈
US20090091021A1 (en) * 2007-10-03 2009-04-09 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
US8017873B2 (en) * 2008-03-03 2011-09-13 Himax Technologies Limited Built-in method of thermal dissipation layer for driver IC substrate and structure thereof
DE102008052244A1 (de) * 2008-10-18 2010-04-22 Carl Freudenberg Kg Flexible Leiterplatte
WO2016153069A1 (ja) * 2015-03-26 2016-09-29 デクセリアルズ株式会社 可撓性実装モジュール体の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5162262A (en) * 1989-03-14 1992-11-10 Mitsubishi Denki Kabushiki Kaisha Multi-layered interconnection structure for a semiconductor device and manufactured method thereof
US5646439A (en) * 1992-05-13 1997-07-08 Matsushita Electric Industrial Co., Ltd. Electronic chip component with passivation film and organic protective film
US5261593A (en) * 1992-08-19 1993-11-16 Sheldahl, Inc. Direct application of unpackaged integrated circuit to flexible printed circuit
JPH09509792A (ja) * 1994-12-23 1997-09-30 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 支持ウェーハ上に接着した半導体物質の層中に半導体素子が形成した半導体装置の製造方法
JPH08288424A (ja) * 1995-04-18 1996-11-01 Nec Corp 半導体装置
JP3457123B2 (ja) * 1995-12-07 2003-10-14 株式会社リコー 半導体装置
US6249046B1 (en) * 1997-02-13 2001-06-19 Seiko Epson Corporation Semiconductor device and method for manufacturing and mounting thereof, and circuit board mounted with the semiconductor device
US6075710A (en) * 1998-02-11 2000-06-13 Express Packaging Systems, Inc. Low-cost surface-mount compatible land-grid array (LGA) chip scale package (CSP) for packaging solder-bumped flip chips

Also Published As

Publication number Publication date
TW448514B (en) 2001-08-01
JP2000082722A (ja) 2000-03-21
US6335563B1 (en) 2002-01-01

Similar Documents

Publication Publication Date Title
TWI529878B (zh) 集成電路封裝件及其裝配方法
JP3876953B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3838331B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
KR100533673B1 (ko) 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기
JP3565090B2 (ja) 半導体装置の製造方法
JP4828164B2 (ja) インタポーザおよび半導体装置
US20050142691A1 (en) Mounting structure of semiconductor chip, semiconductor device and method of making the semiconductor device
JP2003068931A (ja) 半導体パッケージ及びその製造方法
US7006353B2 (en) Apparatus and method for attaching a heat sink to an integrated circuit module
JP2000133672A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
KR20020018133A (ko) 전자 장치 및 그 제조 방법
JP2001298115A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US6815830B2 (en) Semiconductor device and method of manufacturing the same, circuit board and electronic instrument
US7169643B1 (en) Semiconductor device, method of fabricating the same, circuit board, and electronic apparatus
JP2000243864A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3460559B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2000150560A (ja) バンプ形成方法及びバンプ形成用ボンディングツール、半導体ウエーハ、半導体チップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器
KR100510518B1 (ko) 반도체 장치 및 반도체 장치의 패키지 방법
JP2002026071A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
WO1998050950A1 (fr) Dispositif semi-conducteur et production de ce dispositif
JP2658967B2 (ja) 電子パッケージ組立体用支持部材およびこれを用いた電子パッケージ組立体
JP3841135B2 (ja) 半導体装置、回路基板及び電子機器
JP2001068604A (ja) 固定樹脂、異方性導電樹脂、半導体装置及びその製造方法、回路基板並びに電子機器
JP2748771B2 (ja) フィルムキャリア半導体装置及びその製造方法
JP2004288815A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040224

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040407

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040518

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040531

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090618

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100618

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110618

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110618

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120618

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130618

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130618

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees