JPH1093013A - 半導体装置 - Google Patents
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- JPH1093013A JPH1093013A JP24535196A JP24535196A JPH1093013A JP H1093013 A JPH1093013 A JP H1093013A JP 24535196 A JP24535196 A JP 24535196A JP 24535196 A JP24535196 A JP 24535196A JP H1093013 A JPH1093013 A JP H1093013A
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- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】半導体パッケージにおけるボールグリッドアレ
イに関し、片面に複数のＩＣチップを搭載しなければな
らなかったため、ＩＣチップの基板上の搭載エリアが大
きく、完成品としての半導体装置のサイズが大きくなり
実装効率が低下するという課題があった。 【解決手段】基板１の下面（半田ボール１０形成側）に
凹部１３を設け、裏面にもＩＣチップ５を搭載するよう
にした。ＩＣチップ５は、基板１の裏面に設けられた凹
部１３に搭載されて接着剤８で接着され、金線９で基板
裏面の配線パターン６に電気的に接合され、この基板裏
面の配線パターン６とスルーホール１１を経由して半田
ボール１０に接続される。ＩＣチップ５と半田ボール１
０との接続は、スルーホール１１を経由せずに丸で囲ん
だＡ部１４のように基板裏面の配線パターン１４から直
接半田ボール１０へ接続してもよい。
イに関し、片面に複数のＩＣチップを搭載しなければな
らなかったため、ＩＣチップの基板上の搭載エリアが大
きく、完成品としての半導体装置のサイズが大きくなり
実装効率が低下するという課題があった。 【解決手段】基板１の下面（半田ボール１０形成側）に
凹部１３を設け、裏面にもＩＣチップ５を搭載するよう
にした。ＩＣチップ５は、基板１の裏面に設けられた凹
部１３に搭載されて接着剤８で接着され、金線９で基板
裏面の配線パターン６に電気的に接合され、この基板裏
面の配線パターン６とスルーホール１１を経由して半田
ボール１０に接続される。ＩＣチップ５と半田ボール１
０との接続は、スルーホール１１を経由せずに丸で囲ん
だＡ部１４のように基板裏面の配線パターン１４から直
接半田ボール１０へ接続してもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の構造
に関するもので、特に半導体装置の外部との電気的接続
端子として半田等の導電性で球状、または半球状の外部
端子を用いるボールグリッドアレイにおいて複数のＩＣ
チップを搭載する場合の、ＩＣチップの搭載構造に関す
るものである。
に関するもので、特に半導体装置の外部との電気的接続
端子として半田等の導電性で球状、または半球状の外部
端子を用いるボールグリッドアレイにおいて複数のＩＣ
チップを搭載する場合の、ＩＣチップの搭載構造に関す
るものである。
【０００２】
【従来の技術】従来この種の半導体装置は、図５に従来
の半導体装置に関する第一の例の断面図を示す。本例の
場合は、３個のＩＣチップ、すなわちＩＣチップＡ３、
ＩＣチップＢ４、ＩＣチップＣ５を基板１に搭載する場
合の例であるが、図２に示す第一の例によれば、複数の
ＩＣチップ：ＩＣチップＡ３、ＩＣチップＢ４、ＩＣチ
ップＣ５は、基板１の片面（図１における基板１の上面
側）に搭載され、接着剤８で接着され、金線９で配線パ
ターン２に電気的に接合され、この配線パターン２とス
ルーホール１１を経由して基板１裏面における、外部と
の電気的コンタクト用に装着された半田ボール１０につ
ながるようになっていた。なお、ＩＣチップＡ３、ＩＣ
チップＢ４、ＩＣチップＣ５は保護のため樹脂１２によ
って封止される。
の半導体装置に関する第一の例の断面図を示す。本例の
場合は、３個のＩＣチップ、すなわちＩＣチップＡ３、
ＩＣチップＢ４、ＩＣチップＣ５を基板１に搭載する場
合の例であるが、図２に示す第一の例によれば、複数の
ＩＣチップ：ＩＣチップＡ３、ＩＣチップＢ４、ＩＣチ
ップＣ５は、基板１の片面（図１における基板１の上面
側）に搭載され、接着剤８で接着され、金線９で配線パ
ターン２に電気的に接合され、この配線パターン２とス
ルーホール１１を経由して基板１裏面における、外部と
の電気的コンタクト用に装着された半田ボール１０につ
ながるようになっていた。なお、ＩＣチップＡ３、ＩＣ
チップＢ４、ＩＣチップＣ５は保護のため樹脂１２によ
って封止される。
【０００３】また、図６は、従来の半導体装置に関する
第二の例に関する断面図を示すが、図２に示す従来の半
導体装置の第二の例の場合は、基板１の裏面に凹部１３
を形成し、その部分にＩＣチップＡ３、ＩＣチップＢ４
を搭載し、接着剤８で接着され、金線９で配線パターン
２に電気的に接合され、この配線パターン２とスルーホ
ール１１を経由して、基板１裏面における、外部との電
気的コンタクト用に装着された半田ボール１０に接続さ
れるようになっていた。ＩＣチップＡ３、ＩＣチップＢ
４は、保護のため樹脂１２によって封止される。
第二の例に関する断面図を示すが、図２に示す従来の半
導体装置の第二の例の場合は、基板１の裏面に凹部１３
を形成し、その部分にＩＣチップＡ３、ＩＣチップＢ４
を搭載し、接着剤８で接着され、金線９で配線パターン
２に電気的に接合され、この配線パターン２とスルーホ
ール１１を経由して、基板１裏面における、外部との電
気的コンタクト用に装着された半田ボール１０に接続さ
れるようになっていた。ＩＣチップＡ３、ＩＣチップＢ
４は、保護のため樹脂１２によって封止される。
【０００４】なお、基板１に設ける凹部１３は、加工上
の都合など必要に応じて基板１の上面側に設ける場合も
ある。
の都合など必要に応じて基板１の上面側に設ける場合も
ある。
【０００５】また、従来の第二の例に関しては、ＩＣチ
ップのＩ／Ｏ数が多い場合や、ＧＮＤ層／電源層を設け
る場合などのように、基板の多層化が必要な場合に適用
されることが多い。
ップのＩ／Ｏ数が多い場合や、ＧＮＤ層／電源層を設け
る場合などのように、基板の多層化が必要な場合に適用
されることが多い。
【０００６】
【発明が解決しようとする課題】前述の半導体装置にお
いては、例えば図５に示す従来の半導体装置の第一の例
の場合は、基板１の片面（上面）のみ、すなわち片面の
みに複数のＩＣチップを搭載するため、基板１上のＩＣ
チップの占有面積が大きくなり、半導体装置を実装基板
への搭載する時の半導体装置の占有面積も大きくなり、
１個の半導体装置に複数のＩＣチップを搭載することに
よる実装面積の縮小という効果が少なくなってしまうと
いう課題があった。
いては、例えば図５に示す従来の半導体装置の第一の例
の場合は、基板１の片面（上面）のみ、すなわち片面の
みに複数のＩＣチップを搭載するため、基板１上のＩＣ
チップの占有面積が大きくなり、半導体装置を実装基板
への搭載する時の半導体装置の占有面積も大きくなり、
１個の半導体装置に複数のＩＣチップを搭載することに
よる実装面積の縮小という効果が少なくなってしまうと
いう課題があった。
【０００７】また、図６に示す従来の半導体装置の第二
の例の場合は、やはり片面（裏面）のみにＩＣチップを
搭載するが、ＩＣチップを搭載する基板１の裏面には半
田ボール１０が形成されているため、複数のＩＣチップ
を搭載しようとしても、半田ボール１０の形成エリアと
干渉するので、ＩＣチップの搭載エリアまたは半田ボー
ルの形成エリアのどちらかを縮小せねばならず、結果と
して「搭載ＩＣチップの数を減らす」、「搭載ＩＣチッ
プのサイズを小さくする」、「半田ボールの数を減らす
か半田ボールのピッチを狭めて半田ボールの搭載エリア
を縮小する」等の対応が必要になり、従来の第一の例よ
りも半田ボール搭載エリアの分だけＩＣチップを搭載可
能な面積が縮小し、実装基板への実装効率のいっそうの
低下をもたらすという課題があった。
の例の場合は、やはり片面（裏面）のみにＩＣチップを
搭載するが、ＩＣチップを搭載する基板１の裏面には半
田ボール１０が形成されているため、複数のＩＣチップ
を搭載しようとしても、半田ボール１０の形成エリアと
干渉するので、ＩＣチップの搭載エリアまたは半田ボー
ルの形成エリアのどちらかを縮小せねばならず、結果と
して「搭載ＩＣチップの数を減らす」、「搭載ＩＣチッ
プのサイズを小さくする」、「半田ボールの数を減らす
か半田ボールのピッチを狭めて半田ボールの搭載エリア
を縮小する」等の対応が必要になり、従来の第一の例よ
りも半田ボール搭載エリアの分だけＩＣチップを搭載可
能な面積が縮小し、実装基板への実装効率のいっそうの
低下をもたらすという課題があった。
【０００８】
【課題を解決するための手段】前述のような課題は、基
板の下面に少なくともＩＣチップが搭載できるだけの凹
部を設け、基板の下面の凹部と基板の上面の各々に各１
個以上の（複数の）ＩＣチップを搭載するようにする
（基板の両面搭載とする）ことで、従来の片面実装ボー
ルグリッドアレイでは実現できなかった、パッケージに
使用する基板へのＩＣの搭載効率の向上という課題をを
解決できる。
板の下面に少なくともＩＣチップが搭載できるだけの凹
部を設け、基板の下面の凹部と基板の上面の各々に各１
個以上の（複数の）ＩＣチップを搭載するようにする
（基板の両面搭載とする）ことで、従来の片面実装ボー
ルグリッドアレイでは実現できなかった、パッケージに
使用する基板へのＩＣの搭載効率の向上という課題をを
解決できる。
【０００９】
【作用】基板上に導電性パターンを形成し、ＩＣチップ
を搭載し、金線等の導電性接続手段で導電性パターンと
の電気的コンタクトをとり、該導電性パターンを介して
外部との電気的コンタクトをとる半田等の導電性で半球
状の外部端子に接続し、チップの周辺を樹脂封止するよ
うな、ボールグリッドアレイタイプの半導体装置におい
て、基板の下面に少なくともＩＣチップが搭載できるだ
けの凹部を設け、基板の上面と、下面の凹部の各々に各
１個以上の（複数の）ＩＣチップを搭載することによっ
て基板の両面にＩＣチップを搭載でき、基板の片面にし
かＩＣチップを搭載できなかった図４に示した従来の第
一の例、図５に示した従来の第二の例に対して、半導体
装置に搭載するＩＣチップの数が同じならば、基板片面
当りのＩＣチップ数は（基板の反対側にのＩＣチップを
振り分けることによって）少なくて済むので、基板に関
して片面当りのＩＣチップの占有面積が減少し、基板の
サイズを小さくでき（結果として半導体装置のサイズを
小さくでき）、半導体装置の実装基板への実装時の占有
面積が減少し、実装効率が向上する。また、半導体装置
内部に用いる基板サイズを小さくできるので、材料費
（基板代）を下げられ、製品のコストの低減が可能にな
る。
を搭載し、金線等の導電性接続手段で導電性パターンと
の電気的コンタクトをとり、該導電性パターンを介して
外部との電気的コンタクトをとる半田等の導電性で半球
状の外部端子に接続し、チップの周辺を樹脂封止するよ
うな、ボールグリッドアレイタイプの半導体装置におい
て、基板の下面に少なくともＩＣチップが搭載できるだ
けの凹部を設け、基板の上面と、下面の凹部の各々に各
１個以上の（複数の）ＩＣチップを搭載することによっ
て基板の両面にＩＣチップを搭載でき、基板の片面にし
かＩＣチップを搭載できなかった図４に示した従来の第
一の例、図５に示した従来の第二の例に対して、半導体
装置に搭載するＩＣチップの数が同じならば、基板片面
当りのＩＣチップ数は（基板の反対側にのＩＣチップを
振り分けることによって）少なくて済むので、基板に関
して片面当りのＩＣチップの占有面積が減少し、基板の
サイズを小さくでき（結果として半導体装置のサイズを
小さくでき）、半導体装置の実装基板への実装時の占有
面積が減少し、実装効率が向上する。また、半導体装置
内部に用いる基板サイズを小さくできるので、材料費
（基板代）を下げられ、製品のコストの低減が可能にな
る。
【００１０】
【発明の実施の形態】本発明の実施例を以下に説明す
る。
る。
【００１１】図１は、本発明の半導体装置に関する第一
の実施例の断面図である。
の実施例の断面図である。
【００１２】図１に示す本発明の半導体装置の実施例に
よれば、本実施例の場合は、３個のＩＣチップ、すなわ
ちＩＣチップＡ３、ＩＣチップＢ４、ＩＣチップＣ５を
基板１に搭載する場合の実施例であるが、ＩＣチップ
Ａ３、ＩＣチップＢ４は基板１の片面（図１における基
板１の上面側）に搭載され、接着剤８で接着され、金線
９で配線パターン２に電気的に接合され、この配線パタ
ーン２とスルーホール１１を経由して基板１裏面の外部
との電気的コンタクト用に装着された半田ボール１０に
接続されている。次にＩＣチップＣ５は、基板１の裏面
（半田ボール１０の形成側）に設けられた凹部１３に搭
載されて接着剤８で接着され、金線９で基板裏面の配線
パターン６に電気的に接合され、この基板裏面の配線パ
ターン６とスルーホール１１を経由して半田ボール１０
に接続される。ＩＣチップＣ５と半田ボール１０との接
続は、スルーホール１１を経由せずに丸で囲んだＡ部１
４のように基板裏面の配線パターン１４から直接半田ボ
ール１０へ接続してもよい。なお、ＩＣチップＡ３、Ｉ
ＣチップＢ４、ＩＣチップＣ５は保護のため樹脂１２に
よって封止する。凹部設ける理由は、樹脂封止部分の裏
面へのはみ出しを少なくするためＩＣチップを基板内に
沈み込ませるために形成する。
よれば、本実施例の場合は、３個のＩＣチップ、すなわ
ちＩＣチップＡ３、ＩＣチップＢ４、ＩＣチップＣ５を
基板１に搭載する場合の実施例であるが、ＩＣチップ
Ａ３、ＩＣチップＢ４は基板１の片面（図１における基
板１の上面側）に搭載され、接着剤８で接着され、金線
９で配線パターン２に電気的に接合され、この配線パタ
ーン２とスルーホール１１を経由して基板１裏面の外部
との電気的コンタクト用に装着された半田ボール１０に
接続されている。次にＩＣチップＣ５は、基板１の裏面
（半田ボール１０の形成側）に設けられた凹部１３に搭
載されて接着剤８で接着され、金線９で基板裏面の配線
パターン６に電気的に接合され、この基板裏面の配線パ
ターン６とスルーホール１１を経由して半田ボール１０
に接続される。ＩＣチップＣ５と半田ボール１０との接
続は、スルーホール１１を経由せずに丸で囲んだＡ部１
４のように基板裏面の配線パターン１４から直接半田ボ
ール１０へ接続してもよい。なお、ＩＣチップＡ３、Ｉ
ＣチップＢ４、ＩＣチップＣ５は保護のため樹脂１２に
よって封止する。凹部設ける理由は、樹脂封止部分の裏
面へのはみ出しを少なくするためＩＣチップを基板内に
沈み込ませるために形成する。
【００１３】次に本発明の半導体装置の第一の実施例に
関する製造方法について図を用いて説明するが、図２は
本発明の半導体装置に関する第一の実施例の製造方法を
示す概略図で、第一の実施例で、（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）の順に組立加工を行う
場合の各工程における断面図を示すが、（ａ）は組立加
工に投入前の本発明の半導体装置に用いる基板の初期状
態を示す断面図、（ｂ）は、本発明の半導体装置におけ
る基板の裏面にＩＣチップを搭載したときの断面図、
（ｃ）は基板の表面にＩＣを搭載したときの断面図、
（ｄ）は基板の表面を樹脂封止した時の断面図、（ｅ）
は基板の裏面を樹脂封止した時の断面図、（ｆ）は外部
端子となる半田ボールをつけたときの断面図である。
関する製造方法について図を用いて説明するが、図２は
本発明の半導体装置に関する第一の実施例の製造方法を
示す概略図で、第一の実施例で、（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）の順に組立加工を行う
場合の各工程における断面図を示すが、（ａ）は組立加
工に投入前の本発明の半導体装置に用いる基板の初期状
態を示す断面図、（ｂ）は、本発明の半導体装置におけ
る基板の裏面にＩＣチップを搭載したときの断面図、
（ｃ）は基板の表面にＩＣを搭載したときの断面図、
（ｄ）は基板の表面を樹脂封止した時の断面図、（ｅ）
は基板の裏面を樹脂封止した時の断面図、（ｆ）は外部
端子となる半田ボールをつけたときの断面図である。
【００１４】図２によれば、図２中の（ａ）に示す基板
１は、まず図２中の（ｂ）に示すように受け台１６に載
せられ、凹部１３にＩＣチップＣ５を搭載され、接着剤
８によって基板１に接着され、金線９のワイヤボンディ
ングが行われる。次に図２中の（ｃ）に示されるよう
に、基板１は反転され、ＩＣチップＣ５の搭載部に対し
て金線９が当たらないように逃げ１８が形成された受け
台１７に載せられ、ＩＣチップＡ３、ＩＣチップＢ４が
搭載されて接着剤８で接着され、金線９でワイヤボンデ
ィングが行われる。更に、（ｄ）に示すように基板１の
ＩＣチップＡ３、ＩＣチップＢ４の搭載側をトランスフ
ァーモールド加工によって樹脂封止し、続いて（ｅ）の
ごとく基板１を反転してＩＣチップＣ５側をポッティン
グし、最後に（ｆ）のように半田ボールをリフローによ
る加熱によって基板１に接合して電気的接合端子とす
る。
１は、まず図２中の（ｂ）に示すように受け台１６に載
せられ、凹部１３にＩＣチップＣ５を搭載され、接着剤
８によって基板１に接着され、金線９のワイヤボンディ
ングが行われる。次に図２中の（ｃ）に示されるよう
に、基板１は反転され、ＩＣチップＣ５の搭載部に対し
て金線９が当たらないように逃げ１８が形成された受け
台１７に載せられ、ＩＣチップＡ３、ＩＣチップＢ４が
搭載されて接着剤８で接着され、金線９でワイヤボンデ
ィングが行われる。更に、（ｄ）に示すように基板１の
ＩＣチップＡ３、ＩＣチップＢ４の搭載側をトランスフ
ァーモールド加工によって樹脂封止し、続いて（ｅ）の
ごとく基板１を反転してＩＣチップＣ５側をポッティン
グし、最後に（ｆ）のように半田ボールをリフローによ
る加熱によって基板１に接合して電気的接合端子とす
る。
【００１５】なお、接着剤８は、導電性でも非導電性で
もよい。一般的には、銀含有の熱硬化性エポキシ樹脂が
用いられることが多いが、シリコンゴムなどを用いるこ
ともあり、導電／非導電、低応力性、非揮発性など、必
要な物性、加工条件等用途によって選択すればよい。ま
た、第一の実施例の構造においてポッティングとトラン
スファーモールドの順序を逆にしてもよい。また、図３
に本発明の半導体装置に関する第二の実施例の断面図を
示すが、図３に示す本発明の半導体装置に関する第二の
実施例によるように、本発明の半導体装置の第一の実施
例と同様にチップ搭載〜導電性接続手段による配線パタ
ーンへの導電性接続までを行い、その後基板１の上下両
面ともポッティング剤７で封止してもよい。本発明の第
二の実施例の場合、トランスファーモールドしないた
め、封止加工用の金型が不要となり初期投資の低減が可
能で、かつ金型加工期間がないので製品製作期間が短い
という点で本発明の半導体装置の第一の実施例と相違点
を有する。
もよい。一般的には、銀含有の熱硬化性エポキシ樹脂が
用いられることが多いが、シリコンゴムなどを用いるこ
ともあり、導電／非導電、低応力性、非揮発性など、必
要な物性、加工条件等用途によって選択すればよい。ま
た、第一の実施例の構造においてポッティングとトラン
スファーモールドの順序を逆にしてもよい。また、図３
に本発明の半導体装置に関する第二の実施例の断面図を
示すが、図３に示す本発明の半導体装置に関する第二の
実施例によるように、本発明の半導体装置の第一の実施
例と同様にチップ搭載〜導電性接続手段による配線パタ
ーンへの導電性接続までを行い、その後基板１の上下両
面ともポッティング剤７で封止してもよい。本発明の第
二の実施例の場合、トランスファーモールドしないた
め、封止加工用の金型が不要となり初期投資の低減が可
能で、かつ金型加工期間がないので製品製作期間が短い
という点で本発明の半導体装置の第一の実施例と相違点
を有する。
【００１６】さらに、基板１に搭載するＩＣチップの数
に関しては、本発明の半導体装置に関する第一の実施例
（図１）、第二の実施例（図３）では３個であったが、
図４に本発明の半導体装置に関する第三の実施例を示す
が、図４に示す本発明の半導体装置に関する第三の実施
例によれば、基板１に搭載するＩＣチップの数は図４に
示すように、複数のＩＣチップ１５を搭載してもよく、
その際は図のように基板１裏面において、凹部１３を複
数設けるか、複数個のチップが入るようなサイズの穴部
を設けてもよい。
に関しては、本発明の半導体装置に関する第一の実施例
（図１）、第二の実施例（図３）では３個であったが、
図４に本発明の半導体装置に関する第三の実施例を示す
が、図４に示す本発明の半導体装置に関する第三の実施
例によれば、基板１に搭載するＩＣチップの数は図４に
示すように、複数のＩＣチップ１５を搭載してもよく、
その際は図のように基板１裏面において、凹部１３を複
数設けるか、複数個のチップが入るようなサイズの穴部
を設けてもよい。
【００１７】
【発明の効果】以上述べたように、本発明の半導体装置
によれば、基板の下面に少なくともＩＣチップが搭載で
きるだけの凹部を設け、基板の上面と、下面の凹部の各
々に各１個以上の（複数の）ＩＣチップを搭載すること
によって、基板の両面にＩＣチップを搭載でき、基板の
片面にしかＩＣチップを搭載できなかった図５に示した
従来の第一の例、図６に示した従来の第二の例に比較し
て、半導体装置に搭載するＩＣチップの数が同じなら
ば、基板片面当りのＩＣチップ数は（基板の反対側にの
ＩＣチップを振り分けることによって）少なくて済むの
で、基板に関して片面当りのＩＣチップの占有面積が減
少し、基板のサイズを小さくでき（結果として半導体装
置のサイズを小さくでき）、半導体装置の実装基板への
実装時の占有面積が減少し、実装効率が向上するという
効果を有する。また、基板サイズを小さくできるので、
材料費（基板代）の低減が可能になり、製品コストを低
減できるという効果を有する。
によれば、基板の下面に少なくともＩＣチップが搭載で
きるだけの凹部を設け、基板の上面と、下面の凹部の各
々に各１個以上の（複数の）ＩＣチップを搭載すること
によって、基板の両面にＩＣチップを搭載でき、基板の
片面にしかＩＣチップを搭載できなかった図５に示した
従来の第一の例、図６に示した従来の第二の例に比較し
て、半導体装置に搭載するＩＣチップの数が同じなら
ば、基板片面当りのＩＣチップ数は（基板の反対側にの
ＩＣチップを振り分けることによって）少なくて済むの
で、基板に関して片面当りのＩＣチップの占有面積が減
少し、基板のサイズを小さくでき（結果として半導体装
置のサイズを小さくでき）、半導体装置の実装基板への
実装時の占有面積が減少し、実装効率が向上するという
効果を有する。また、基板サイズを小さくできるので、
材料費（基板代）の低減が可能になり、製品コストを低
減できるという効果を有する。
【図１】本発明の半導体装置に関する第一の実施例の断
面図。
面図。
【図２】本発明の半導体装置に関する第一の実施例の製
造方法を示す概略図。
造方法を示す概略図。
【図３】本発明の半導体装置に関する第二の実施例の断
面図。
面図。
【図４】本発明の半導体装置に関する第三の実施例の断
面図。
面図。
【図５】従来の半導体装置に関する第一の例の断面図。
【図６】従来の半導体装置に関する第二の例の断面図。
１．基板 ２．配線パターン ３．ＩＣチップＡ ４．ＩＣチップＢ ５．ＩＣチップＣ ６．基板裏面の配線パターン ７．ポッティング剤 ８．接着剤 ９．金線 １０．半田ボール １１．スルーホール １２．樹脂 １３．凹部 １４．Ａ部 １５．複数のＩＣチップ １６．受け治具１ １７．受け治具２ １８．逃げ
Claims (1)
- 【請求項１】基板面に導電性パターンを形成し、ＩＣチ
ップを搭載し、金線等の導電性接続手段で導電性パター
ンとの電気的コンタクトをとり、該導電性パターンを介
して外部との電気的コンタクトをとるための半田等の導
電性で半球状の外部端子に接続し、チップの周辺を樹脂
封止するような、ボールグリッドアレイタイプの半導体
装置において、通常基板の片面のみにＩＣチップを搭載
しなければならないところを、基板の下面に少なくとも
ＩＣチップが搭載できるだけの凹部を設け、基板の上面
と下面の凹部の各々に導電性パターンを形成し、各１個
以上の（複数の）ＩＣチップを搭載し、金線等の導電性
接続手段で導電性パターンとの電気的コンタクトをと
り、該導電性パターンを介して外部との電気的コンタク
トをとるための半田等の導電性で球状、または半球状の
外部端子に接続し、チップの周辺を樹脂封止するように
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24535196A JPH1093013A (ja) | 1996-09-17 | 1996-09-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24535196A JPH1093013A (ja) | 1996-09-17 | 1996-09-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1093013A true JPH1093013A (ja) | 1998-04-10 |
Family
ID=17132389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24535196A Withdrawn JPH1093013A (ja) | 1996-09-17 | 1996-09-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1093013A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127186A (ja) * | 1999-10-25 | 2001-05-11 | Oki Electric Ind Co Ltd | ボールグリッドアレイパッケージ及びその製造方法と半導体装置 |
| KR100326822B1 (ko) * | 1998-04-30 | 2002-03-04 | 가네꼬 히사시 | 감소된 두께를 갖는 반도체 장치 및 그의 제조 방법 |
| US6673651B2 (en) | 1999-07-01 | 2004-01-06 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device including semiconductor elements mounted on base plate |
| JP2004158825A (ja) * | 2003-07-17 | 2004-06-03 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2007318076A (ja) * | 2006-05-25 | 2007-12-06 | Samsung Electro Mech Co Ltd | Ｓｉｐモジュール |
| JP2008117937A (ja) * | 2006-11-03 | 2008-05-22 | Toppan Printing Co Ltd | マルチチップモジュールおよびインターポーザ |
| CN111816577A (zh) * | 2020-05-15 | 2020-10-23 | 甬矽电子(宁波)股份有限公司 | 基板双面封装芯片的方法和基板双面封装芯片的结构 |
-
1996
- 1996-09-17 JP JP24535196A patent/JPH1093013A/ja not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326822B1 (ko) * | 1998-04-30 | 2002-03-04 | 가네꼬 히사시 | 감소된 두께를 갖는 반도체 장치 및 그의 제조 방법 |
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| US7427810B2 (en) | 1999-07-01 | 2008-09-23 | Oki Electric Industry Co., Ltd. | Semiconductor device including semiconductor element mounted on another semiconductor element |
| US7592690B2 (en) | 1999-07-01 | 2009-09-22 | Oki Semiconductor Co., Ltd. | Semiconductor device including semiconductor elements mounted on base plate |
| US7723832B2 (en) | 1999-07-01 | 2010-05-25 | Oki Semiconductor Co., Ltd. | Semiconductor device including semiconductor elements mounted on base plate |
| US8008129B2 (en) | 1999-07-01 | 2011-08-30 | Oki Semiconductor Co., Ltd. | Method of making semiconductor device packaged by sealing resin member |
| US8486728B2 (en) | 1999-07-01 | 2013-07-16 | Oki Semiconductor Co., Ltd. | Semiconductor device including semiconductor elements mounted on base plate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |