JP2003249607A - 半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents

半導体装置及びその製造方法、回路基板並びに電子機器

Info

Publication number
JP2003249607A
JP2003249607A JP2002049513A JP2002049513A JP2003249607A JP 2003249607 A JP2003249607 A JP 2003249607A JP 2002049513 A JP2002049513 A JP 2002049513A JP 2002049513 A JP2002049513 A JP 2002049513A JP 2003249607 A JP2003249607 A JP 2003249607A
Authority
JP
Japan
Prior art keywords
semiconductor device
radiator
substrate
manufacturing
wiring pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2002049513A
Other languages
English (en)
Inventor
Toshiki Nakayama
敏紀 中山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2002049513A priority Critical patent/JP2003249607A/ja
Priority to CN03106176A priority patent/CN1441489A/zh
Priority to US10/375,866 priority patent/US20040012099A1/en
Publication of JP2003249607A publication Critical patent/JP2003249607A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334Auxiliary members in encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4905Shape
    • H01L2224/49051Connectors having different shapes
    • H01L2224/49052Different loop heights
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01028Nickel [Ni]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires

Abstract

(57)【要約】 【課題】 半導体装置の放熱性を向上させるとともに、
電気的特性の安定化を図ることにある。 【解決手段】 半導体装置は、配線パターン14が形成
された基板11と、基板11に搭載された半導体チップ
20と、基板11上で半導体チップ20を封止する封止
部51と、基板11の上方で封止部51に支持されてな
る半導体チップ20の放熱体32と、を含み、放熱体3
2は、配線パターン14の一部に電気的に接続されてな
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、回路基板並びに電子機器に関する。
【0002】
【発明の背景】半導体装置の開発においては、半導体チ
ップの電気的特性の安定化を図ることが重要である。例
えば、導電箔にGND電位の部分を接続することが知ら
れている。こうすることで、半導体チップにおける他の
デバイスへのノイズの発生や、他のデバイスからのノイ
ズの受け取りを減少させることができる。導電箔の面積
が大きいとノイズを減少させる効果が高い。
【0003】ところで、小型の半導体装置を考慮する
と、半導体装置の部品点数は少ないほうが好ましい。ま
た、半導体装置の信頼性を高めるためには、半導体チッ
プの放熱性を向上させることも重要になってくる。
【0004】本発明は、上述した課題を解決するための
ものであり、その目的は、半導体装置の放熱性を向上さ
せるとともに、電気的特性の安定化を図ることにある。
【0005】
【課題を解決するための手段】(1)本発明に係る半導
体装置は、配線パターンが形成された基板と、前記基板
に搭載された半導体チップと、前記基板上で前記半導体
チップを封止する封止部と、前記基板の上方で前記封止
部に支持されてなる前記半導体チップの放熱体と、を含
み、前記放熱体は、前記配線パターンの一部に電気的に
接続されてなる半導体装置。
【0006】本発明によれば、半導体チップの熱を放射
するための放熱体が配線パターンの一部に電気的に接続
されている。例えば、配線パターンのGND電位の部分
を放熱体に導通させることによって、半導体チップの電
気的特性の安定化を図ることができる。配線パターンに
導通される部分は、半導体チップの熱を放射する放熱体
の部分であるので、部品点数を少なくすることができ、
半導体装置内のスペースを有効に利用することができ
る。
【0007】(2)この半導体装置において、前記配線
パターンに第1の端部がボンディングされ、前記放熱体
に向けて引き出されてなるワイヤをさらに含み、前記ワ
イヤの中間部が前記放熱体に接触することで、前記放熱
体が前記配線パターンに電気的に接続されてもよい。
【0008】これによれば、ワイヤの中間部が放熱体に
接触している。ワイヤの高さをコントロールすること
で、簡単に、配線パターンと放熱体とを電気的に接続す
ることができる。
【0009】(3)この半導体装置において、前記半導
体チップは、電極を有する面が前記基板とは反対側を向
いてなり、前記ワイヤの第2の端部は、前記半導体チッ
プの電極にボンディングされてもよい。
【0010】(4)この半導体装置において、前記ワイ
ヤの第2の端部は、前記基板の前記配線パターンに電気
的に接続されてもよい。
【0011】(5)この半導体装置において、前記基板
に設けられ、前記放熱体に向けて延びるピンをさらに含
み、前記ピンの先端部が前記放熱体に接触することで、
前記放熱体が前記配線パターンに電気的に接続されても
よい。
【0012】これによれば、基板に設けられたピンが放
熱体に接触している。所定の高さのピンを設けるだけ
で、より簡単に、配線パターンと放熱体とを電気的に接
続することができる。
【0013】(6)この半導体装置において、前記基板
は、前記配線パターンに電気的に接続されたスルーホー
ルを含み、前記ピンの基端部は前記スルーホールに挿入
されてもよい。
【0014】これによって、ピンを基板上に確実に固定
することができる。
【0015】(7)この半導体装置において、前記ピン
は、前記放熱体の方向に弾力性を有してもよい。
【0016】これによって、ピンによって放熱体に与え
られる応力を緩和することができる。
【0017】(8)この半導体装置において、前記放熱
体の一部は、前記基板の方向に屈曲してなり、前記放熱
体の前記屈曲部が前記配線パターンに接触してもよい。
【0018】これによって、部品点数を減らすことがで
きるので、コストを抑えることができる。
【0019】(9)この半導体装置において、前記放熱
体は、前記基板とは反対側において前記封止部から露出
してもよい。
【0020】これによって、半導体チップの電気的特性
を安定にするとともに、放熱性をより向上させることが
できる。
【0021】(10)この半導体装置において、前記放
熱体は、前記基板とは反対側において前記封止部で覆わ
れてもよい。
【0022】(11)この半導体装置において、前記放
熱体は、前記封止部の側部に露出してもよい。
【0023】(12)この半導体装置において、前記放
熱体の少なくともいずれか一方の面は、粗面に形成され
てもよい。
【0024】(13)この半導体装置において、前記放
熱体には、複数の貫通穴が形成され、前記貫通穴内に前
記封止部の材料が充填されてもよい。
【0025】これによって、放熱体と封止部の材料との
密着性を向上させることができる。
【0026】(14)この半導体装置において、前記放
熱体は、前記基板の方向に突起してなる凸部を有しても
よい。
【0027】これによって、放熱体と半導体チップとの
距離が小さくなるので、半導体チップの放熱性をさらに
向上させることができる。
【0028】(15)本発明に係る回路基板は、上記半
導体装置が実装されてなる。
【0029】(16)本発明に係る電子機器は、上記半
導体装置を有する。
【0030】(17)本発明に係る半導体装置の製造方
法は、(a)放熱体を型の凹部にセットし、(b)配線
パターンを有し半導体チップが搭載されてなる基板を、
前記半導体チップを前記凹部内に配置するように前記型
にセットし、(c)前記凹部に封止材を充填すること
で、前記半導体チップを封止するとともに、前記放熱体
を取り付けることを含み、前記(c)工程で、前記配線
パターンの一部を前記放熱体に電気的に接続させた状態
で、前記封止材を充填する。
【0031】本発明によれば、配線パターンの一部を、
半導体チップの熱を放射するための放熱体に電気的に接
続させた状態で、封止材を充填する。例えば、配線パタ
ーンのGND電位の部分を放熱体に導通させることによ
って、半導体チップの電気的特性の安定化を図ることが
できる。配線パターンに導通される部分は、半導体チッ
プの熱を放射する放熱体の部分であるので、部品点数を
少なくすることができ、半導体装置内のスペースを有効
に利用することができる。
【0032】(18)この半導体装置の製造方法におい
て、前記(b)工程前に、ワイヤの第1の端部を、前記
配線パターンにボンディングすることをさらに含み、前
記(c)工程で、前記ワイヤの中間部を前記放熱体に接
触させた状態で、前記封止材を充填してもよい。
【0033】これによれば、ワイヤの中間部を放熱体に
接触させる。ワイヤの高さをコントロールすることで、
簡単に、配線パターンと放熱体とを電気的に接続するこ
とができる。
【0034】(19)この半導体装置の製造方法におい
て、前記半導体チップは、電極を有する面が前記基板と
は反対側を向いてなり、前記(b)工程前に、前記ワイ
ヤの第2の端部を、前記半導体チップの前記電極にボン
ディングすることをさらに含んでもよい。
【0035】(20)この半導体装置の製造方法におい
て、前記(b)工程前に、前記ワイヤの第2の端部を、
前記基板の前記配線パターンにボンディングすることを
さらに含んでもよい。
【0036】(21)この半導体装置の製造方法におい
て、前記(b)工程前に、前記基板にピンを設けること
をさらに含み、前記(c)工程で、前記ピンの先端部を
前記放熱体に接触させた状態で、前記封止材を充填して
もよい。
【0037】これによれば、基板に設けたピンを放熱体
に接触させる。所定の高さのピンを設けるだけで、より
簡単に、配線パターンと放熱体とを電気的に接続するこ
とができる。
【0038】(22)この半導体装置の製造方法におい
て、前記基板は、前記配線パターンに電気的に接続され
たスルーホールを含み、前記ピンの基端部を前記スルー
ホールに挿入してもよい。
【0039】これによって、ピンを基板上に確実に固定
することができる。
【0040】(23)この半導体装置の製造方法におい
て、前記ピンは、前記放熱体の方向に弾力性を有しても
よい。
【0041】これによって、ピンによって放熱体に与え
られる応力を緩和することができる。
【0042】(24)この半導体装置の製造方法におい
て、前記(a)工程前に、前記放熱体の一部を立ち上げ
るように屈曲させることをさらに含み、前記(c)工程
で、前記放熱体の前記屈曲部を前記配線パターンに接触
させた状態で、前記封止材を充填してもよい。
【0043】これによって、部品点数を減らすことがで
きるので、コストを抑えることができる。
【0044】(25)この半導体装置の製造方法におい
て、前記基板には、複数の前記半導体チップが平面的に
並べて搭載され、前記(a)工程で、複数の前記放熱体
が一体化してなる集合体を、前記型の前記凹部にセット
し、前記(b)工程で、前記基板を前記複数の半導体チ
ップを前記凹部内に配置するようにセットし、前記
(c)工程で、前記複数の半導体チップを封止するとと
もに、前記集合体を取り付けてもよい。
【0045】これによれば、複数の放熱体を一括して取
り付けることができるので、生産性が向上する。
【0046】(26)この半導体装置の製造方法におい
て、前記(c)工程後に、(d)前記封止部及び前記基
板を、前記集合体ごと切断することで、前記放熱体を備
える個片にすることをさらに含んでもよい。
【0047】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。ただし、本発明は、以下の
実施の形態に限定されるものではない。
【0048】(第1の実施の形態)図1〜図6は、本発
明の第1の実施の形態に係る半導体装置及びその製造方
法を示す図である。図1は、本実施の形態に係る半導体
装置を示す図である。この半導体装置は、基板11と、
半導体チップ20と、半導体チップ20を封止する封止
部51と、半導体チップ20の熱を放射する放熱体32
と、を含む。
【0049】基板11は、半導体装置のインターポーザ
と呼ばれる。基板11は、有機系(ポリイミド基板)又
は無機系(セラミック基板、ガラス基板)のいずれの材
料から形成されてもよく、これらの複合構造(ガラスエ
ポキシ基板)から形成されてもよい。基板11の平面形
状は限定されないが、矩形をなすことが多い。基板11
は、単層又は多層基板のいずれでもよい。
【0050】基板11は、複数の配線からなる配線パタ
ーン14を有する。配線パターン14は、基板11の片
面又は両面に形成される。基板11には、一方の面と他
方の面とを電気的に接続するための複数のスルーホール
16が形成されていてもよい。スルーホール16は、図
1に示すように導電材料で埋められてもよいし、内壁面
にメッキされてもよい。こうすることで、基板11の両
面から電気的な接続を図ることができる。
【0051】半導体チップ20の形状は限定されない
が、図1に示すように直方体(立方体を含む)をなすこ
とが多い。半導体チップ20は、図示しないトランジス
タやメモリ素子などからなる集積回路が形成されてい
る。半導体チップ20は、集積回路と電気的に接続した
少なくとも1つ(多くの場合複数)の電極22を有す
る。電極22は、半導体チップ20の面の端部に、外形
の2辺又は4辺に沿って配置されてもよいし、面の中央
部に形成されてもよい。電極は、アルミニウム系又は銅
系の金属で形成されてもよい。また、半導体チップ20
には、電極22の中央部を避けて端部を覆って、パッシ
ベーション膜(図示しない)が形成されている。パッシ
ベーション膜は、例えば、SiO2、SiN、ポリイミ
ド樹脂などで形成することができる。
【0052】半導体チップ20は、基板11に搭載され
ている。図1に示す例では、電極22を有する面(例え
ば能動面)を基板11とは反対側(上方向)を向けて搭
載されている。言い換えれば、半導体チップ20は、基
板11にフェースアップ実装されている。半導体チップ
20は、接着剤を介して基板11に接着されてもよい。
【0053】図1に示す例では、基板11に1つの半導
体チップ20が搭載されている。変形例として、基板1
1に複数の半導体チップが立体的に積層されてもよい。
その場合、最上段に搭載される半導体チップに、半導体
チップ20及びその周囲の構成を置き換えることで、本
実施の形態を適用してもよい。本発明は、スタック型の
半導体装置にも適用することができる。
【0054】半導体チップ20は、配線パターン14に
電気的に接続されている。ワイヤ24によって、両者の
電気的な接続を図ってもよい。その場合、ボールバンプ
法を適用してもよい。すなわち、ツール(例えばキャピ
ラリ)の外部に引き出したワイヤ24の先端部をボール
状に溶融させ、その先端部を電極に熱圧着する(超音波
振動も併用すると好ましい)ことで、ワイヤ24を電極
22に電気的に接続してもよい。例えば、ワイヤ24
を、半導体チップ20の電極22にボンディングした
後、基板11の配線パターン14にボンディングしても
よい。その場合、図1に示すように、電極22上にはバ
ンプが形成される。
【0055】封止部51は、基板11上に設けられ、半
導体チップ20を封止する。封止部51の材料は、例え
ば樹脂(エポキシ樹脂など)であってもよい。封止方法
は限定されず、例えば、後述するように、型の凹部に封
止の材料を充填することで行ってもよいし、ポッティン
グ法を適用して行ってもよい。
【0056】放熱体32は、半導体チップ20の熱を放
射するものである。放熱体32は、ヒートシンクと呼ぶ
こともできる。放熱体32は、熱交換に適した材料で形
成されることが好ましいが、その材料は限定されない。
例えば、銅系又は鉄系の材料で形成してもよい。図1に
示す例では、放熱体32は、板状に形成されている。こ
れによれば、加工が簡単であるので、コストを抑えるこ
とができる。放熱体32は、1つの部材を一体的に加工
してもよいし、複数の部材を組み合わせることで形成し
てもよい。例えば、エッチング法やメッキ法(電解又は
無電解メッキ)などで化学的に加工してもよく、プレス
加工や切断加工などで機械的に加工してもよい。
【0057】放熱体32には、図示しない金属皮膜(例
えばメッキ皮膜)が形成されてもよい。例えば、放熱体
32のうち、外部に露出する部分(図1では封止部51
から露出する部分)に金属皮膜が形成されてもよい。放
熱体32が銅系の材料で形成される場合には、金属皮膜
としてニッケルメッキが施されてもよい。こうすること
で、放熱体32の熱伝導を高めることができる。
【0058】図1に示す例では、放熱体32は、基板1
1とは反対側において封止部51から露出している。こ
うすることで、半導体チップ20の放熱性を向上させる
ことができる。
【0059】図1に示すように、基板11には、複数の
外部端子52が設けられてもよい。外部端子52は、ハ
ンダボールであってもよい。外部端子52は、基板11
の配線パターン14のランド部上に設けてもよい。図1
に示す例では、外部端子52は、スルーホール16の位
置に配置されている。
【0060】本実施の形態では、図1及び図2に示すよ
うに、半導体チップにボンディングされる複数のワイヤ
のうち、一部のワイヤ26(図2では1つの半導体チッ
プに1つであるが、複数であってもよい)は、放熱体3
2に接触している。図1は、ワイヤ26の部分での半導
体装置の断面図である。
【0061】ワイヤ26は、上述のワイヤ24と同一材
料(例えば金系の材料)及び同一の形成方法で形成され
てもよい。ワイヤ26は、半導体チップ20のワイヤボ
ンディング工程で、ワイヤ24と同時に形成することが
できる。あるいは、ワイヤ26の材料は、ワイヤ24の
材料と異なっていてもよく、導電材料であればその材料
は限定されない。
【0062】ワイヤ26は、第1及び第2の端部27、
28を有する。第2の端部28は、第1の端部27とは
反対側の端部である。第1の端部27は、配線パターン
14(例えばランド)にボンディングされている。その
場合、両者間にバンプ(図示しない)が介在してもよ
い。そして、図1に示す例では、第2の端部28は、半
導体チップ20の電極22にボンディングされている。
この場合も、両者間にバンプが介在してもよい。あるい
は、ワイヤ26とバンプとの材料が同一である場合、第
2の端部28は該バンプを含むということもできる。
【0063】図2に示すように、ワイヤ26は、他のワ
イヤ24よりもループ形状が高くなっている。詳しく
は、図1に示すように、ワイヤ26の中間部(第1及び
第2の端部27、28を除いた一部(例えば頂部))
は、放熱体32に向けて、ワイヤ24の中間部(例えば
頂部)よりも高くなるように引き出されている。
【0064】言い換えれば、ワイヤ26は、電極22上
の第2の端部28から、放熱体32に向けて放熱体32
に接触するに至る高さに引き出されている。そして、ワ
イヤ26は、放熱体32と接触する中間部から、基板1
1に向けて引き出されることで、第1の端部27で配線
パターン14に電気的に接続されている。すなわち、ワ
イヤ26の中間部が放熱体32に接触することで、放熱
体32が配線パターン14に電気的に接続されている。
【0065】本実施の形態に係る半導体装置によれば、
半導体チップ20の熱を放射するための放熱体32が配
線パターン14の一部に電気的に接続されている。例え
ば、配線パターン14のGND電位の部分を放熱体32
に導通させることによって、半導体チップ20の電気的
特性の安定化を図ることができる。すなわち、半導体チ
ップ20における他のデバイスへのノイズの発生や、他
のデバイスからのノイズの受け取りを減少させることが
できる。
【0066】また、配線パターン14に導通される部分
は、半導体チップ20の熱を放射する放熱体32の部分
である。そのため、部品点数を少なくすることができ、
半導体装置内のスペースを有効に利用することができ
る。さらに、放熱体32の面積を大きくすることで、ノ
イズを減少させる効果を高くするとともに、半導体チッ
プ20の放熱性をさらに向上させることができる。
【0067】図1に示す例によれば、ワイヤ26の高さ
(ループ形状の高さ)をコントロールすることで、簡単
に、配線パターン14と放熱体32とを電気的に接続す
ることができる。また、ワイヤ26は、放熱体32の方
向に弾力性を有するので、放熱体32への応力を小さく
しつつ、放熱体32と確実に接触させることが可能とな
る。
【0068】次に、本実施の形態に係る半導体装置の製
造方法を説明する。図2〜図6は、図1に示す半導体装
置の製造方法の一例を示す図である。以下の例では、基
板10上の複数の半導体チップ20を、一括封止する工
程を含む。なお、本実施の形態に係る半導体装置の製造
方法は、これに限定されず、1つの半導体チップ20を
個々に封止してもよい。
【0069】まず図2に示すように、基板10を用意す
る。基板10は、個片になると半導体装置のインターポ
ーザとなる。基板10には、複数の半導体チップ20を
搭載するために、複数の搭載領域12が設けられてい
る。搭載領域12は、基板10のいずれか一方又は両方
の面に形成されている。図1に示す例では、複数の搭載
領域12は、基板10の面上で複数行複数列(マトリク
ス状)に配列されている。
【0070】図2に示すように、基板10の複数の搭載
領域12のそれぞれに、半導体チップ20を搭載する。
複数の半導体チップ20を基板10に平面的に並べる。
図2に示す例では、半導体チップ20を、電極を上に向
けてボンディング(フェースアップ実装)する。
【0071】次に、ワイヤボンディング工程を行う。詳
しくは、半導体チップ20と配線パターン14とを電気
的に接続するワイヤ24、26を形成する。ワイヤ2
4、26は、同一の製造装置で同時に形成してもよい。
あるいは、複数の半導体チップ20に対して、複数のワ
イヤ24(又は複数のワイヤ26)を一括して形成した
後に、複数のワイヤ26(又は複数のワイヤ24)を一
括して形成してもよい。ワイヤ26のループ形状を、ワ
イヤ24のループ形状よりも高く形成する。
【0072】図3に示すように、複数の放熱体(半導体
チップ20の熱を放射するもの)を含む集合体30を用
意する。複数の放熱体32は一体化されてなる。集合体
30は、個片になると半導体チップ20の放熱体32と
なる。
【0073】本実施の形態では、図4に示す型40を使
用して、基板10上の複数の半導体チップ20を封止す
るとともに、集合体30を基板10に取り付ける。
【0074】型40は凹部42を有する。型40は、金
型であってもよい。凹部42は、複数の半導体チップ2
0を収容できる大きさ(幅及び深さ)で形成されてい
る。凹部42の底面44は、平らな面であってもよい。
【0075】図4に示すように、集合体30を型40の
凹部42にセットする。集合体30の平面形状を、凹部
42の平面形状(例えば底面44の形状)に対応させて
(例えば同一形状に)形成すれば、集合体を凹部42に
投げ込むだけで、簡単にセットすることができる。
【0076】図4に示す例では、集合体30(放熱体3
2となる部分)を、凹部40の底面44に接触させた状
態でセットしている。詳しくは、板状をなす集合体30
の一方の面を、凹部42の底面44に接触させた状態で
セットする。これによって、図5に示すように、放熱体
32を基板10とは反対側において封止材から露出させ
ることができる。したがって、半導体チップ20の放熱
性を向上させることができる。また、集合体30と型4
0との接触部分には封止材が回り込まないので、封止材
の付着による型40のクリーニングの回数を減らすこと
ができる。
【0077】次に、基板10を型40にセットする。そ
の場合、複数の半導体チップ20を凹部42内に配置す
る。そして、凹部42に封止材を流し込むことで、複数
の半導体チップ20を一括封止する。詳しくは、ワイヤ
26の中間部を放熱体32に接触させた状態で封止材を
充填する。封止材には、樹脂を使用すればよい。その場
合、樹脂はモールド樹脂と呼ぶこともできる。これによ
れば、複数の半導体チップ20を一括封止するので、生
産性を向上させることができる。
【0078】こうして、複数の半導体チップ20と、集
合体30と、の間に封止材を設ける。集合体30は、封
止材に接着される。すなわち、封止材の充填によって、
基板10に集合体30を取り付けることができる。
【0079】こうして、図5に示すように、複数の半導
体チップ20を内蔵する半導体装置1を製造することが
できる。半導体装置1は、基板10と、複数の半導体チ
ップ20と、複数の半導体チップ20を封止する封止部
50と、複数の放熱体32の部分が一体化されてなる集
合体30と、を含む。図5に示す例では、集合体30
は、基板10とは反対側において封止部50から露出し
ている。半導体装置1は、その後の工程で個片に切断さ
れる。すなわち、半導体装置1は、複数の個片の半導体
装置3(図1参照)を製造するための中間製品である。
【0080】半導体装置1を切断する工程の前に、図5
に示すように、基板10に複数の外部端子52を設けて
もよい。この時点では、複数の半導体装置3に一括して
外部端子52を設けることができるので生産性に優れ
る。
【0081】次に、図6に示すように、半導体装置1
(複数の半導体チップ20を内蔵する)を切断する。詳
しくは、封止部50及び基板10を、集合体30ごと切
断する。切断治具(例えばシリコンウェハの切断に使用
されるブレード)54によって切断してもよい。図6に
示すように、集合体30の側から切断してもよく、ある
いは基板10の側から切断してもよい。予め切断ライン
L(例えば2点鎖線に示すライン)を形成しておけば、
切断の位置決めが容易になる。
【0082】この方法によれば、複数の放熱体32を一
体化してなる集合体30を型40にセットすることで、
複数の放熱体32を一括して基板10に取り付けること
ができる。そのため、例えば、複数の放熱体32を複数
の半導体チップ20に対して一括して位置決めできるな
ど、放熱体32を備える半導体装置の生産性を向上させ
ることができる。
【0083】本発明は、この実施の形態に限定されるも
のではなく、様々な形態に適用可能である。以下の実施
の形態の説明では、他の実施の形態と共通する事項(構
成、作用、機能及び効果)は省略する。なお、本発明
は、複数の実施の形態を組み合わせることで達成される
事項も含む。
【0084】(第2の実施の形態)図7は、第2の実施
の形態に係る半導体装置を示す図である。本実施の形態
では、ワイヤ120の中間部が放熱体32に接触してい
る。そして、ワイヤ120の両方の端部(第1及び第2
の端部122、124)は、いずれも基板11上の配線
パターン14にボンディングされている。
【0085】ワイヤ120の材料及び形成方法は、上述
のワイヤ26の内容を適用することができる。ワイヤ1
20は、第1及び第2の端部122、124を有する。
第2の端部124は、第1の端部122とは反対側の端
部である。第1の端部122は、配線パターン14(例
えばランド)にボンディングされている。その場合、両
者間にバンプが介在してもよい。あるいは、ワイヤ12
0とバンプとの材料が同一である場合、第1の端部12
2は該バンプを含むということもできる。そして、図2
に示す例では、第2の端部124も、配線パターン14
(例えばランド)にボンディングされている。この場合
も、両者間にバンプ(図示しない)が介在してもよい。
【0086】図7に示すように、ワイヤ120は、他の
ワイヤ24よりもループ形状が高くなっている。詳しく
は、図7に示すように、ワイヤ120の中間部(第1及
び第2の端部122、124を除いた一部)は、放熱体
32に向けて、ワイヤ120の中間部よりも高くなるよ
うに引き出されている。
【0087】言い換えれば、ワイヤ120は、電極22
上の第1の端部122から、放熱体32に向けて放熱体
32に接触するに至る高さに引き出されている。そし
て、ワイヤ120は、放熱体32と接触する中間部か
ら、基板10に向けて引き出されることで、第2の端部
124で配線パターン14に電気的に接続されている。
すなわち、ワイヤ120の中間部が放熱体32に接触す
ることで、放熱体32が配線パターン14に電気的に接
続されている。
【0088】変形例として、半導体チップ20を基板1
1にフェースダウン実装してもよい。その場合、半導体
チップ20の電極22上には、バンプが形成されること
が多い。
【0089】本実施の形態においても上述の実施の形態
と同様の効果を得ることができる。なお、半導体装置の
製造方法においては、上述の事項から導き出せるので省
略する。
【0090】(第3の実施の形態)図8は、第3の実施
の形態に係る半導体装置を示す図である。本実施の形態
では、基板11上のピン130が放熱体32に接触して
いる。ピン130は、基板11上で配線パターン14に
電気的に接続しており、放熱体32に向けて延びてい
る。
【0091】ピン130は、導電材料であればその材料
は限定されない。例えば、ピン130は、配線パターン
14と同一材料で形成してもよい。ピン130の形状は
限定されないが、所定の高さを有することが好ましい。
ピン130は、基板10に設けられている。例えば、ピ
ン130の基端部134を、基板11のスルーホール1
8に挿入してもよい。こうすることで、ピンを基板11
上に確実に固定することができる。また、ピン130
を、スルーホール18を介して、簡単に配線パターン1
4に電気的に接続することができる。なお、図8に示す
例では、スルーホール18は、例えば、メッキ法によっ
て内壁面のみに導電材料が設けられている。変形例とし
て、配線パターン14の形成工程で、同時にピン130
を立体的に形成してもよい。その場合、ピン130は、
配線パターン14に一体化してなる。
【0092】ピン130の先端部132は、放熱体32
に接触している。図8に示すように、ピン130は、先
端部132が屈曲して、J字形状(詳しくは逆J字形
状)をなしてもよい。すなわち、先端部132は撓んで
いる。こうすることで、ピン130と放熱体32との接
触面積を大きくすることができる。また、ピン130
は、放熱体32の方向(上方向(又は下方向))に弾力
性を有してもよい。ピン130は、バネであってもよい
し、スプリングコネクタであってもよい。あるいは、ピ
ン130として弾力性を有する導電材料を使用してもよ
い。これによって、ピン130によって放熱体に与えら
れる応力を緩和することができる。
【0093】本実施の形態によれば、基板に設けられた
ピンが放熱体に接触している。所定の高さのピンを設け
るだけで、より簡単に、配線パターンと放熱体とを電気
的に接続することができる。
【0094】本実施の形態においても上述の実施の形態
と同様の効果を得ることができる。なお、半導体装置の
製造方法においては、上述の事項から導き出せるので省
略する。
【0095】(第4の実施の形態)図9及び図10は、
第4の実施の形態に係る半導体装置を示す図である。詳
しくは、図9は半導体装置の断面図であり、図10は図
9に示す半導体装置の上面図である。本実施の形態で
は、放熱体140の一部が配線パターン14に電気的に
接続している。放熱体140の事項は、上述の放熱体3
2の事項を可能な限り適用することができる。
【0096】図9に示すように、放熱体140の一部が
基板10の方向に屈曲してもよい。屈曲部142は、図
10に示すように放熱体140の端部を除く部分(内側
の部分)に形成してもよい。図10に示す例では、放熱
体140の一部を、長尺状(細長い形状)に、いずれか
1つの短辺を除く部分(対向する長辺及び残りの短辺)
で切り出している。屈曲部142は、切断治具(カッタ
ー)で切り出した後に、曲げ加工することができる。屈
曲部142の形成は、封止工程前に行う。なお、図10
に示すように、放熱体140の屈曲部142には、封止
部51が露出する。
【0097】変形例として、屈曲部142は、放熱体1
40の端部に形成してもよい。すなわち、放熱体140
の外周を部分的に切り出して、屈曲部142を形成して
もよい。
【0098】本実施の形態によれば、上述の効果を達成
できるだけでなく、半導体装置の部品点数を減らすこと
ができるので、コストを抑えることができる。なお、半
導体装置の製造方法についてはすでに説明した通りであ
る。
【0099】(第5の実施の形態)図11及び図12
は、第5の実施の形態の半導体装置を示す図である。以
下の実施の形態(第5〜第9の実施の形態)では、放熱
体の形状及び半導体装置の製造方法が上述の実施の形態
と異なっている。
【0100】本実施の形態では、集合体60(放熱体6
2)の少なくとも一方の面(片面又は両面)は、粗面に
形成されている。
【0101】図11に示すように、集合体60における
基板10を向く側の面64が、粗面になっていてもよ
い。集合体60の面64を、その平坦性をなくすように
荒らしてもよい。集合体60の面64は、サンドブラス
トを用いて機械的に、又はプラズマ、紫外線、オゾン等
を用いて物理的に、エッチング材を用いて化学的に荒ら
すことができる。また、ディンプル加工することで粗面
を形成することもできる。なお、少なくとも集合体60
の放熱体62の部分が粗面に形成されていればよい。
【0102】これによれば、集合体60(又は放熱体6
2)における基板10を向く側は、封止材(又は封止部
51)との接触部となる。そのため、集合体60と封止
材との接着面積を増大させたり、物理的、化学的な接着
力を増大させたりして、両者の密着性を向上させること
ができる。
【0103】図12に示すように、集合体70における
基板10とは反対側の面74が、粗面になっていてもよ
い。図8に示す例では、集合体70の面74は、封止材
から露出している。少なくとも集合体70の放熱体72
の部分が粗面に形成されていればよい。
【0104】これによれば、集合体70(又は放熱体7
2)における基板10とは反対側の面74を粗面にする
ことで、露出面積を大きくすることができる。そのた
め、半導体チップの放熱性をさらに向上させることがで
きる。
【0105】図示する例とは別に、集合体の両面(少な
くとも放熱体となる部分の両面)を粗面に形成してもよ
い。こうすることで、上述の両方の効果を達成すること
ができる。
【0106】(第6の実施の形態)図13は、第6の実
施の形態の半導体装置を示す図である。本実施の形態で
は、集合体80(図13では切断後の放熱体82)に
は、複数の貫通穴84が形成されている。貫通穴84
は、集合体80の基板10を向く面とそれとは反対の面
とを貫通している。貫通穴84は、集合体80の少なく
とも放熱体82の部分に形成される。複数の貫通穴84
は、エッチング等で化学的に、又はドリル等で物理的に
形成してもよい。
【0107】集合体80に貫通穴84を形成すること
で、貫通穴84内にも封止材が入り込むので、集合体8
0(又は放熱体82)と封止材(又は封止部51)との
密着性を向上させることができる。
【0108】(第7の実施の形態)図14及び図15
は、第7の実施の形態の半導体装置の製造方法を示す図
である。本実施の形態では、集合体90には、凸部94
が形成されている。
【0109】図14に示すように、凸部94を、型40
の凹部42の開口側に向けてセットする。すなわち、凸
部94を半導体チップ20に対向させる。
【0110】集合体90の複数の放熱体92となる部分
に、凸部94を形成する。すなわち、1つの凸部94
を、いずれか1つの半導体チップ20に対応するように
形成する。凸部94の平面形状は、半導体チップ20の
平面形状よりも小さくてもよい。例えば、図14に示す
ように、半導体チップ20の各辺に沿って複数の電極2
2が並ぶ場合に、凸部94は、複数の電極22で囲まれ
た領域の内側に配置されるような平面形状を有してもよ
い。これによれば、凸部94をワイヤ24を避けて配置
できるので、集合体90とワイヤ24との接触を回避す
ることができる。また、ワイヤ24のループ高さに制限
されずに、放熱体92を凸部94により部分的に厚くす
ることができるので、半導体チップ20の放熱性を向上
させることができる。なお、図14に示すように、凸部
94は、半導体チップ20の面と非接触となるようにし
てもよい。
【0111】集合体90への凸部94の形成方法は、例
えば、ハーフエッチング法を適用して形成してもよい。
あるいは、メッキ法を形成してもよい。それらの場合、
集合体90は、1つの部材で形成される。これらとは別
に、集合体90の放熱体92となる部分に、別の部材
(同一材料であるか別材料であるかを問わない)を取り
付けることで、集合体90に凸部94を設けてもよい。
その場合、両者を、溶接、接着又は機械的接合(かしめ
加工など)によって取り付けてもよい。
【0112】その後、所定の工程(封止工程及び切断工
程)を行い、図15に示す個片の半導体装置を得ること
ができる。
【0113】本実施の形態によれば、放熱体92の凸部
94を半導体チップ20に向けて配置する。したがっ
て、放熱体92と半導体チップ20との距離が小さくな
るので、半導体チップ20の放熱性をさらに向上させる
ことができる。
【0114】(第8の実施の形態)図16及び図17
は、第8の実施の形態の半導体装置の製造方法を示す図
である。本実施の形態では、集合体100の外周端部に
は、立ち上げ部104が形成されている。すなわち、集
合体100の外周は、立ち上げ形成されている。
【0115】図16に示すように、集合体100の放熱
体102の部分を、立ち上げ部104によって、凹部4
2の底面44から浮かした状態でセットする。図16に
示す例では、集合体100は、立ち上げ部104を除く
部分で、凹部42の底面44に非接触になっている。
【0116】立ち上げ部104は、集合体100の外周
端部の全てに設けられてもよく、部分的(例えば矩形の
集合体100の角部又は対向する2辺)に設けられても
よい。立ち上げ部104の形成方法は、例えば、ハーフ
エッチング法、メッキ法又は機械的な絞り加工を施すこ
とで、1つの部材から形成してもよい。あるいは、集合
体100の外周端部に、別の部材(同一材料であるか別
材料であるかを問わない)を取り付けることで、立ち上
げ部104を設けてもよい。
【0117】その後、所定の工程(封止工程及び切断工
程)を行い、図17に示す個片の半導体装置を得ること
ができる。放熱体104は、凹部42の底面44から浮
いた状態で封止されるので、図17に示すように、放熱
体104を基板10とは反対側において封止材で覆うこ
とができる。こうすることで、放熱体102を外部に露
出させずに、半導体チップ20の放熱性を向上させるこ
とができる。なお、図17に示すように、放熱体102
は、半導体装置の側部から露出してもよい。
【0118】(第9の実施の形態)図18及び図19
は、第9の実施の形態の半導体装置の製造方法を示す図
である。本実施の形態では、集合体110には、切断ラ
インL(図6参照)に沿って、縦断面がほぼ連続する形
状をなす突起部114が形成されている。すなわち、集
合体110の平面視において、突起部114は切断ライ
ンLに沿って延びる帯状(所定幅を有する)をなし、突
起部114によって区画された領域が放熱体112とな
る。突起部114の幅は、切断工程での切断治具54
(図6参照)の刃の幅よりも大きいことが好ましい。こ
うすることで、突起部114の中心軸を簡単に切断する
ことができる。
【0119】図18に示すように、突起部114を、型
40の凹部42の開口側に向けてセットする。すなわ
ち、突起部114を基板10側に向けてセットする。図
18に示す例では、突起部114には、突起の先端部が
細くなるテーパが付されている。
【0120】図18に示すように、集合体110の突起
部114とは反対側に窪み116が形成されてもよい。
窪み116は、縦断面がほぼ連続する形状をなしてい
る。すなわち、集合体110の平面視において、窪み1
16は切断ラインLに沿って延びる溝になっている。図
18に示す例では、窪み116には、開口が広くなるテ
ーパが付されている。こうすることで、例えば、集合体
110を窪み116の側から切断する場合に、切断治具
54の刃の位置を窪み116(又は突起部114)の中
心軸に合わせることができるので、正確に切断すること
が可能になる。なお、窪み116には、封止材は充填さ
れなくてもよい。
【0121】集合体110への突起部114(及び窪み
116)の形成方法は、機械的な絞り加工を施すこと
で、1つの部材から形成してもよい。あるいは、別部材
を取り付けることで形成してもよい。
【0122】その後、所定の工程(封止工程及び切断工
程)を行い、図19に示す個片の半導体装置を得ること
ができる。切断工程では、突起部114(又は窪み11
6)を切断するので、個片の半導体装置の上部113及
び側部115には、放熱体112が露出する。図19に
示す例では、放熱体112は、角錐台形状の一部を構成
している。変形例として、放熱体112は、球体の一部
(例えば半球)を構成してもよい。
【0123】これによれば、放熱体112は、半導体チ
ップ20を囲むように設けられている。これによって、
半導体チップ20の放熱性をさらに向上させることがで
きる。また、配線パターン14のGND電位の部分を放
熱体112に導通させることで、半導体チップ20の電
気的特性をより安定にすることができる。また、窪み1
16を形成することで、切断ラインLの位置を認識する
ことができるので、切断の位置決めが容易になる。
【0124】(第10の実施の形態)図20は、上述の
実施の形態を適用した回路基板が示されている。半導体
装置3は、回路基板1000に実装されている。回路基
板1000には、例えば、ガラスエポキシ基板等の有機
系基板を用いることが一般的である。回路基板1000
には例えば銅等からなる配線パターンが所望の回路とな
るように形成されていて、配線パターンと半導体装置3
の外部端子とが接合されている。
【0125】本発明の実施の形態に係る半導体装置を有
する電子機器として、図21にはノート型パーソナルコ
ンピュータ2000が示され、図22には携帯電話30
00が示されている。
【0126】本発明は、上述した実施の形態に限定され
るものではなく、種々の変形が可能である。例えば、本
発明は、実施の形態で説明した構成と実質的に同一の構
成(例えば、機能、方法及び結果が同一の構成、あるい
は目的及び結果が同一の構成)を含む。また、本発明
は、実施の形態で説明した構成の本質的でない部分を置
き換えた構成を含む。また、本発明は、実施の形態で説
明した構成と同一の作用効果を奏する構成又は同一の目
的を達成することができる構成を含む。また、本発明
は、実施の形態で説明した構成に公知技術を付加した構
成を含む。
【図面の簡単な説明】
【図1】図1は、本発明の第1の実施の形態を示す図で
ある。
【図2】図2は、本発明の第1の実施の形態を示す図で
ある。
【図3】図3は、本発明の第1の実施の形態を示す図で
ある。
【図4】図4は、本発明の第1の実施の形態を示す図で
ある。
【図5】図5は、本発明の第1の実施の形態を示す図で
ある。
【図6】図6は、本発明の第1の実施の形態を示す図で
ある。
【図7】図7は、本発明の第2の実施の形態を示す図で
ある。
【図8】図8は、本発明の第3の実施の形態を示す図で
ある。
【図9】図9は、本発明の第4の実施の形態を示す図で
ある。
【図10】図10は、本発明の第4の実施の形態を示す
図である。
【図11】図11は、本発明の第5の実施の形態を示す
図である。
【図12】図12は、本発明の第5の実施の形態を示す
図である。
【図13】図13は、本発明の第6の実施の形態を示す
図である。
【図14】図14は、本発明の第7の実施の形態を示す
図である。
【図15】図15は、本発明の第7の実施の形態を示す
図である。
【図16】図16は、本発明の第8の実施の形態を示す
図である。
【図17】図17は、本発明の第8の実施の形態を示す
図である。
【図18】図18は、本発明の第9の実施の形態を示す
図である。
【図19】図19は、本発明の第9の実施の形態を示す
図である。
【図20】図20は、本発明の第10の実施の形態に係
る回路基板を示す図である。
【図21】図21は、本発明の第10の実施の形態に係
る電子機器を示す図である。
【図22】図22は、本発明の第10の実施の形態に係
る電子機器を示す図である。
【符号の説明】
10、11 基板 14 配線パターン 16 スルーホール 18 スルーホール 20 半導体チップ 26 ワイヤ 27 第1の端部 28 第2の端部 30 集合体 32 放熱体 40 型 42 凹部 44 底面 50、51 封止部 60 集合体 62 放熱体 70 集合体 72 放熱体 80 集合体 82 放熱体 84 貫通穴 90 集合体 92 放熱体 94 凸部 100 集合体 102 放熱体 104 立ち上げ部 110 集合体 112 放熱体 113 上部 114 突起部 115 側部 120 ワイヤ 122 第1の端部 124 第2の端部 130 ピン 132 先端部 134 基端部 140 放熱体 142 屈曲部

Claims (26)

    【特許請求の範囲】
  1. 【請求項1】 配線パターンが形成された基板と、 前記基板に搭載された半導体チップと、 前記基板上で前記半導体チップを封止する封止部と、 前記基板の上方で前記封止部に支持されてなる前記半導
    体チップの放熱体と、 を含み、 前記放熱体は、前記配線パターンの一部に電気的に接続
    されてなる半導体装置。
  2. 【請求項2】 請求項1記載の半導体装置において、 前記配線パターンに第1の端部がボンディングされ、前
    記放熱体に向けて引き出されてなるワイヤをさらに含
    み、 前記ワイヤの中間部が前記放熱体に接触することで、前
    記放熱体が前記配線パターンに電気的に接続されてなる
    半導体装置。
  3. 【請求項3】 請求項2記載の半導体装置において、 前記半導体チップは、電極を有する面が前記基板とは反
    対側を向いてなり、 前記ワイヤの第2の端部は、前記半導体チップの電極に
    ボンディングされてなる半導体装置。
  4. 【請求項4】 請求項2記載の半導体装置において、 前記ワイヤの第2の端部は、前記基板の前記配線パター
    ンに電気的に接続されてなる半導体装置。
  5. 【請求項5】 請求項1から請求項4のいずれかに記載
    の半導体装置において、 前記基板に設けられ、前記放熱体に向けて延びるピンを
    さらに含み、 前記ピンの先端部が前記放熱体に接触することで、前記
    放熱体が前記配線パターンに電気的に接続されてなる半
    導体装置。
  6. 【請求項6】 請求項5記載の半導体装置において、 前記基板は、前記配線パターンに電気的に接続されたス
    ルーホールを含み、 前記ピンの基端部は前記スルーホールに挿入されてなる
    半導体装置。
  7. 【請求項7】 請求項5又は請求項6に記載の半導体装
    置において、 前記ピンは、前記放熱体の方向に弾力性を有する半導体
    装置。
  8. 【請求項8】 請求項1から請求項7のいずれかに記載
    の半導体装置において、 前記放熱体の一部は、前記基板の方向に屈曲してなり、 前記放熱体の前記屈曲部が前記配線パターンに接触して
    なる半導体装置。
  9. 【請求項9】 請求項1から請求項8のいずれかに記載
    の半導体装置において、 前記放熱体は、前記基板とは反対側において前記封止部
    から露出してなる半導体装置。
  10. 【請求項10】 請求項1から請求項8のいずれかに記
    載の半導体装置において、 前記放熱体は、前記基板とは反対側において前記封止部
    で覆われてなる半導体装置。
  11. 【請求項11】 請求項1から請求項10のいずれかに
    記載の半導体装置において、 前記放熱体は、前記封止部の側部に露出してなる半導体
    装置。
  12. 【請求項12】 請求項1から請求項11のいずれかに
    記載の半導体装置において、 前記放熱体の少なくともいずれか一方の面は、粗面に形
    成されてなる半導体装置。
  13. 【請求項13】 請求項1から請求項12のいずれかに
    記載の半導体装置において、 前記放熱体には、複数の貫通穴が形成され、 前記貫通穴内に前記封止部の材料が充填されてなる半導
    体装置。
  14. 【請求項14】 請求項1から請求項13のいずれかに
    記載の半導体装置において、 前記放熱体は、前記基板の方向に突起してなる凸部を有
    する半導体装置。
  15. 【請求項15】 請求項1から請求項14のいずれかに
    記載の半導体装置が実装されてなる回路基板。
  16. 【請求項16】 請求項1から請求項14のいずれかに
    記載の半導体装置を有する電子機器。
  17. 【請求項17】 (a)放熱体を型の凹部にセットし、 (b)配線パターンを有し半導体チップが搭載されてな
    る基板を、前記半導体チップを前記凹部内に配置するよ
    うに前記型にセットし、 (c)前記凹部に封止材を充填することで、前記半導体
    チップを封止するとともに、前記放熱体を取り付けるこ
    とを含み、 前記(c)工程で、前記配線パターンの一部を前記放熱
    体に電気的に接続させた状態で、前記封止材を充填する
    半導体装置の製造方法。
  18. 【請求項18】 請求項17記載の半導体装置の製造方
    法において、 前記(b)工程前に、ワイヤの第1の端部を、前記配線
    パターンにボンディングすることをさらに含み、 前記(c)工程で、前記ワイヤの中間部を前記放熱体に
    接触させた状態で、前記封止材を充填する半導体装置の
    製造方法。
  19. 【請求項19】 請求項18記載の半導体装置の製造方
    法において、 前記半導体チップは、電極を有する面が前記基板とは反
    対側を向いてなり、 前記(b)工程前に、前記ワイヤの第2の端部を、前記
    半導体チップの前記電極にボンディングすることをさら
    に含む半導体装置の製造方法。
  20. 【請求項20】 請求項18記載の半導体装置の製造方
    法において、 前記(b)工程前に、前記ワイヤの第2の端部を、前記
    基板の前記配線パターンにボンディングすることをさら
    に含む半導体装置の製造方法。
  21. 【請求項21】 請求項17から請求項20のいずれか
    に記載の半導体装置の製造方法において、 前記(b)工程前に、前記基板にピンを設けることをさ
    らに含み、 前記(c)工程で、前記ピンの先端部を前記放熱体に接
    触させた状態で、前記封止材を充填する半導体装置の製
    造方法。
  22. 【請求項22】 請求項21記載の半導体装置の製造方
    法において、 前記基板は、前記配線パターンに電気的に接続されたス
    ルーホールを含み、 前記ピンの基端部を前記スルーホールに挿入する半導体
    装置の製造方法。
  23. 【請求項23】 請求項21又は請求項22に記載の半
    導体装置の製造方法において、 前記ピンは、前記放熱体の方向に弾力性を有する半導体
    装置の製造方法。
  24. 【請求項24】 請求項17から請求項23のいずれか
    に記載の半導体装置の製造方法において、 前記(a)工程前に、前記放熱体の一部を立ち上げるよ
    うに屈曲させることをさらに含み、 前記(c)工程で、前記放熱体の前記屈曲部を前記配線
    パターンに接触させた状態で、前記封止材を充填する半
    導体装置の製造方法。
  25. 【請求項25】 請求項17から請求項24のいずれか
    に記載の半導体装置の製造方法において、 前記基板には、複数の前記半導体チップが平面的に並べ
    て搭載され、 前記(a)工程で、複数の前記放熱体が一体化してなる
    集合体を、前記型の前記凹部にセットし、 前記(b)工程で、前記基板を前記複数の半導体チップ
    を前記凹部内に配置するようにセットし、 前記(c)工程で、前記複数の半導体チップを封止する
    とともに、前記集合体を取り付ける半導体装置の製造方
    法。
  26. 【請求項26】 請求項25記載の半導体装置の製造方
    法において、 前記(c)工程後に、 (d)前記封止部及び前記基板を、前記集合体ごと切断
    することで、前記放熱体を備える個片にすることをさら
    に含む半導体装置の製造方法。
JP2002049513A 2002-02-26 2002-02-26 半導体装置及びその製造方法、回路基板並びに電子機器 Withdrawn JP2003249607A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2002049513A JP2003249607A (ja) 2002-02-26 2002-02-26 半導体装置及びその製造方法、回路基板並びに電子機器
CN03106176A CN1441489A (zh) 2002-02-26 2003-02-20 半导体装置及其制造方法、电路板和电子仪器
US10/375,866 US20040012099A1 (en) 2002-02-26 2003-02-26 Semiconductor device and manufacturing method for the same, circuit board, and electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002049513A JP2003249607A (ja) 2002-02-26 2002-02-26 半導体装置及びその製造方法、回路基板並びに電子機器

Publications (1)

Publication Number Publication Date
JP2003249607A true JP2003249607A (ja) 2003-09-05

Family

ID=27784567

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002049513A Withdrawn JP2003249607A (ja) 2002-02-26 2002-02-26 半導体装置及びその製造方法、回路基板並びに電子機器

Country Status (3)

Country Link
US (1) US20040012099A1 (ja)
JP (1) JP2003249607A (ja)
CN (1) CN1441489A (ja)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005150350A (ja) * 2003-11-14 2005-06-09 Renesas Technology Corp 半導体装置の製造方法
JP2007507108A (ja) * 2003-09-25 2007-03-22 フリースケール セミコンダクター インコーポレイテッド 半導体パッケージの形成方法及びその構造
JP2008515189A (ja) * 2004-09-28 2008-05-08 フリースケール セミコンダクター インコーポレイテッド 半導体パッケージを形成する方法、及びパッケージ構造
WO2008093414A1 (ja) * 2007-01-31 2008-08-07 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
JP2009289926A (ja) * 2008-05-28 2009-12-10 Shinko Electric Ind Co Ltd 電子部品装置の製造方法
JP2012028484A (ja) * 2010-07-22 2012-02-09 Panasonic Corp モジュールと、その製造方法
JP2016103616A (ja) * 2014-11-28 2016-06-02 Towa株式会社 電子部品、その製造方法及び製造装置
WO2016136021A1 (ja) * 2015-02-27 2016-09-01 Towa株式会社 電子部品、その製造方法及び製造装置
KR101811945B1 (ko) * 2016-03-28 2017-12-22 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이를 제조하는 방법
JP2018010994A (ja) * 2016-07-14 2018-01-18 ローム株式会社 電子部品およびその製造方法
JP2018041899A (ja) * 2016-09-09 2018-03-15 Towa株式会社 電子回路装置及び電子回路装置の製造方法
WO2018164159A1 (ja) * 2017-03-08 2018-09-13 株式会社村田製作所 モジュール
JPWO2020213572A1 (ja) * 2019-04-15 2020-10-22
JPWO2021074980A1 (ja) * 2019-10-16 2021-04-22

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080112151A1 (en) 2004-03-04 2008-05-15 Skyworks Solutions, Inc. Overmolded electronic module with an integrated electromagnetic shield using SMT shield wall components
US7198987B1 (en) * 2004-03-04 2007-04-03 Skyworks Solutions, Inc. Overmolded semiconductor package with an integrated EMI and RFI shield
US8399972B2 (en) * 2004-03-04 2013-03-19 Skyworks Solutions, Inc. Overmolded semiconductor package with a wirebond cage for EMI shielding
DE102004020580A1 (de) * 2004-04-27 2005-11-17 Infineon Technologies Ag Verfahren zur Herstellung eines BGA-Chipmoduls und BGA-Chipmodul
US20060091542A1 (en) * 2004-11-03 2006-05-04 Broadcom Corporation Flip chip package including a heat spreader having an edge with a recessed edge portion and method of making the same
US7271479B2 (en) * 2004-11-03 2007-09-18 Broadcom Corporation Flip chip package including a non-planar heat spreader and method of making the same
WO2007083352A1 (ja) * 2006-01-17 2007-07-26 Spansion Llc 半導体装置およびその製造方法
KR100737098B1 (ko) * 2006-03-16 2007-07-06 엘지이노텍 주식회사 전자파 차폐장치 및 그 제조 공정
US7928538B2 (en) 2006-10-04 2011-04-19 Texas Instruments Incorporated Package-level electromagnetic interference shielding
US7936059B1 (en) * 2007-02-20 2011-05-03 Altera Corporation Lead frame packaging technique with reduced noise and cross-talk
US8067256B2 (en) * 2007-09-28 2011-11-29 Intel Corporation Method of making microelectronic package using integrated heat spreader stiffener panel and microelectronic package formed according to the method
US8310069B2 (en) * 2007-10-05 2012-11-13 Texas Instruements Incorporated Semiconductor package having marking layer
US8360390B2 (en) 2009-01-13 2013-01-29 Enphase Energy, Inc. Method and apparatus for potting an electronic device
TWI393223B (zh) * 2009-03-03 2013-04-11 Advanced Semiconductor Eng 半導體封裝結構及其製造方法
TWI456715B (zh) * 2009-06-19 2014-10-11 Advanced Semiconductor Eng 晶片封裝結構及其製造方法
US20110012035A1 (en) * 2009-07-15 2011-01-20 Texas Instruments Incorporated Method for Precision Symbolization Using Digital Micromirror Device Technology
TWI466259B (zh) * 2009-07-21 2014-12-21 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體的製造方法
TWI405306B (zh) * 2009-07-23 2013-08-11 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體
US20110084372A1 (en) * 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US8378466B2 (en) * 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
TWI497679B (zh) * 2009-11-27 2015-08-21 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8372689B2 (en) * 2010-01-21 2013-02-12 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with three-dimensional fan-out and manufacturing methods thereof
US8320134B2 (en) * 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
TWI411075B (zh) * 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8278746B2 (en) 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
KR20120026909A (ko) * 2010-09-10 2012-03-20 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
CN102456825A (zh) * 2010-10-25 2012-05-16 展晶科技(深圳)有限公司 发光二极管及其制造方法
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
CN102315200A (zh) * 2011-09-02 2012-01-11 华为终端有限公司 一种芯片封装结构、封装方法及电子设备
US8948712B2 (en) 2012-05-31 2015-02-03 Skyworks Solutions, Inc. Via density and placement in radio frequency shielding applications
CN104410373B (zh) 2012-06-14 2016-03-09 西凯渥资讯处理科技公司 包含相关系统、装置及方法的功率放大器模块
CN104885216B (zh) 2012-07-13 2017-04-12 天工方案公司 在射频屏蔽应用中的轨道设计
KR20140070141A (ko) * 2012-11-30 2014-06-10 삼성전자주식회사 열 방출 부를 갖는 반도체 패키지
US20150040819A1 (en) * 2013-08-08 2015-02-12 Energy Materials Research, LLC System and method for forming a silicon wafer
CN104425403B (zh) * 2013-09-02 2017-12-12 日月光半导体制造股份有限公司 半导体封装件、其制造方法及其使用的切割冶具
CN106298695B (zh) 2015-06-05 2019-05-10 台达电子工业股份有限公司 封装模组、封装模组堆叠结构及其制作方法
US11717178B2 (en) * 2016-01-25 2023-08-08 Kyocera Corporation Measurement sensor package and measurement sensor
CN109891584A (zh) * 2017-09-14 2019-06-14 深圳市汇顶科技股份有限公司 芯片封装结构及方法、电子设备
CN111211059B (zh) * 2018-11-22 2023-07-04 矽品精密工业股份有限公司 电子封装件及其制法与散热件
CN111430327B (zh) * 2020-03-05 2022-02-11 广东工业大学 一种高散热扇出型封装结构及封装方法
EP4184566A1 (en) * 2021-11-19 2023-05-24 Nexperia B.V. A semiconductor device and a method of manufacturing such semiconductor device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5476211A (en) * 1993-11-16 1995-12-19 Form Factor, Inc. Method of manufacturing electrical contacts, using a sacrificial member
RU94045886A (ru) * 1992-02-28 1996-06-10 Аавид Инджиниринг Приспособление для крепления теплоотвода на плате прибора поверхностного монтажа
TW418511B (en) * 1998-10-12 2001-01-11 Siliconware Precision Industries Co Ltd Packaged device of exposed heat sink
US6191360B1 (en) * 1999-04-26 2001-02-20 Advanced Semiconductor Engineering, Inc. Thermally enhanced BGA package
JP3269815B2 (ja) * 1999-12-13 2002-04-02 富士通株式会社 半導体装置及びその製造方法
US6437984B1 (en) * 2000-09-07 2002-08-20 Stmicroelectronics, Inc. Thermally enhanced chip scale package
US6472743B2 (en) * 2001-02-22 2002-10-29 Siliconware Precision Industries, Co., Ltd. Semiconductor package with heat dissipating structure
TW511450B (en) * 2001-08-16 2002-11-21 Orient Semiconductor Elect Ltd Heat dissipation plate with inlay pin and its assembly components

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007507108A (ja) * 2003-09-25 2007-03-22 フリースケール セミコンダクター インコーポレイテッド 半導体パッケージの形成方法及びその構造
JP2005150350A (ja) * 2003-11-14 2005-06-09 Renesas Technology Corp 半導体装置の製造方法
JP2008515189A (ja) * 2004-09-28 2008-05-08 フリースケール セミコンダクター インコーポレイテッド 半導体パッケージを形成する方法、及びパッケージ構造
WO2008093414A1 (ja) * 2007-01-31 2008-08-07 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
US8018033B2 (en) 2007-01-31 2011-09-13 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method of the same
JP5120266B2 (ja) * 2007-01-31 2013-01-16 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8497156B2 (en) 2007-01-31 2013-07-30 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method of the same
JP2009289926A (ja) * 2008-05-28 2009-12-10 Shinko Electric Ind Co Ltd 電子部品装置の製造方法
JP2012028484A (ja) * 2010-07-22 2012-02-09 Panasonic Corp モジュールと、その製造方法
JP2016103616A (ja) * 2014-11-28 2016-06-02 Towa株式会社 電子部品、その製造方法及び製造装置
WO2016136021A1 (ja) * 2015-02-27 2016-09-01 Towa株式会社 電子部品、その製造方法及び製造装置
JP2016162840A (ja) * 2015-02-27 2016-09-05 Towa株式会社 電子部品、その製造方法及び製造装置
KR101811945B1 (ko) * 2016-03-28 2017-12-22 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이를 제조하는 방법
JP2018010994A (ja) * 2016-07-14 2018-01-18 ローム株式会社 電子部品およびその製造方法
JP2018041899A (ja) * 2016-09-09 2018-03-15 Towa株式会社 電子回路装置及び電子回路装置の製造方法
WO2018164159A1 (ja) * 2017-03-08 2018-09-13 株式会社村田製作所 モジュール
US10999956B2 (en) 2017-03-08 2021-05-04 Murata Manufacturing Co., Ltd. Module
JPWO2020213572A1 (ja) * 2019-04-15 2020-10-22
WO2020213572A1 (ja) * 2019-04-15 2020-10-22 株式会社村田製作所 電子部品モジュール
JP7192970B2 (ja) 2019-04-15 2022-12-20 株式会社村田製作所 電子部品モジュール
JPWO2021074980A1 (ja) * 2019-10-16 2021-04-22
WO2021074980A1 (ja) * 2019-10-16 2021-04-22 三菱電機株式会社 パワーモジュール
JP7106014B2 (ja) 2019-10-16 2022-07-25 三菱電機株式会社 パワーモジュール

Also Published As

Publication number Publication date
CN1441489A (zh) 2003-09-10
US20040012099A1 (en) 2004-01-22

Similar Documents

Publication Publication Date Title
JP2003249607A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3888439B2 (ja) 半導体装置の製造方法
US10170458B2 (en) Manufacturing method of package-on-package structure
US7122401B2 (en) Area array type semiconductor package fabrication method
US6566164B1 (en) Exposed copper strap in a semiconductor package
US20030178719A1 (en) Enhanced thermal dissipation integrated circuit package and method of manufacturing enhanced thermal dissipation integrated circuit package
US20100294542A1 (en) Substrate for electrical device
TW200415766A (en) Thermally enhanced semiconductor package with EMI shielding
JP2001210743A (ja) 半導体装置及びその製造方法
JP2010147070A (ja) 半導体装置
JP3732194B2 (ja) 半導体装置
JP2005064479A (ja) 回路モジュール
JPH09293808A (ja) 半導体装置
US7235870B2 (en) Microelectronic multi-chip module
JP2002373968A (ja) 電子回路装置およびその製造方法
JP2003110080A (ja) 半導体装置
KR101459566B1 (ko) 히트슬러그, 그 히트슬러그를 포함한 반도체 패키지 및 그 제조방법
JPH1093013A (ja) 半導体装置
JP2005019814A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
KR100260996B1 (ko) 리드프레임을 이용한 어레이형 반도체패키지 및 그 제조 방법
TWI838125B (zh) 半導體封裝及其製造方法
JPH09148482A (ja) 半導体装置
JP2007234683A (ja) 半導体装置およびその製造方法
JP2002110839A (ja) 半導体装置、半導体装置の製造方法及び半導体実装装置
JPH0969588A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041111

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051026

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051102

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20051220

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20051222