DE102004020580A1 - Verfahren zur Herstellung eines BGA-Chipmoduls und BGA-Chipmodul - Google Patents
Verfahren zur Herstellung eines BGA-Chipmoduls und BGA-Chipmodul Download PDFInfo
- Publication number
- DE102004020580A1 DE102004020580A1 DE102004020580A DE102004020580A DE102004020580A1 DE 102004020580 A1 DE102004020580 A1 DE 102004020580A1 DE 102004020580 A DE102004020580 A DE 102004020580A DE 102004020580 A DE102004020580 A DE 102004020580A DE 102004020580 A1 DE102004020580 A1 DE 102004020580A1
- Authority
- DE
- Germany
- Prior art keywords
- chip module
- carrier
- bga chip
- holes
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0102—Calcium [Ca]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15182—Fan-in arrangement of the internal vias
- H01L2924/15183—Fan-in arrangement of the internal vias in a single layer of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0388—Other aspects of conductors
- H05K2201/0394—Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09372—Pads and lands
- H05K2201/09472—Recessed pad for surface mounting; Recessed electrode of component
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Abstract
Die Erfindung betrifft ein Verfahren zur Herstellung eines BGA-Chipmoduls (1) mit den Schritten: Bereitstellen eines Trägers (2), Ausbilden von Löchern (3) an den Stellen, an denen Kontaktierungsstellen des BGA-Chipmoduls gefertigt werden sollen, Ausbilden von Metallisierungsflächen (4) auf einer Oberseite (5) des Trägers (2), wobei die Löcher (3) von Metallisierungsflächen (4) überdeckt sind, Verbinden von Kontaktierungsstellen (6) eines Chips (7) mit den Metallisierungsflächen (4) und Einbringen von Kontaktierungselementen (8) in die Löcher (3). DOLLAR A Zudem betrifft die Erfindung ein BGA-Chipmodul, das nach dem erfindungsgemäßen Verfahren hergestellt ist.
Description
- Die Erfindung betrifft ein Verfahren zur Herstellung eines BGA-Chipmoduls. Außerdem betrifft die Erfindung ein BGA-Chipmodul mit einem Träger, einem auf einer Oberseite des Trägers angeordneten Chip und Kontaktierungsstellen auf der Unterseite des Trägers.
- BGA steht für Ball Grid Array und bezeichnet Chipmodule, deren Kontaktierungsstellen auf der Unterseite des Moduls rasterförmig angeordnet sind. Üblich ist beispielsweise das Vorsehen von 64 Kontaktierungsstellen in einem Rasterabstand von 1,5 mm, 1,27 mm oder 1 mm bei einem Durchmesser der „Balls" von ca. 0,6 mm.
- Derartige BGA-Chipmodule sind beispielsweise von der Internet-Seite "http://ak-bleifrei.izm.fraunhofer.de/servlet/is/532/", zitierend aus dem Fachbuch Wolfgang Scheel (Herausgeber): Baugruppentechnologie der Elektrotechnik, Verlag Technik, Berlin, 1. Auflage 1997, bekannt.
- Der Chip, wobei die Bezeichnung Chip für integrierte Schaltungen verwendet wird, ist in einem Standard-Package aufgebaut. Die Kontaktierungsstellen des Chips müssen bei der Herstellung eines BGA-Chipmoduls mit Kontaktierungsstellen auf der Unterseite des Moduls verbunden werden. Aus der oben genannten Internetseite ist bekannt, einen Träger zu verwenden, der Durchkontaktierungen besitzt, durch die Chipanschlüsse mit Anschlusspads auf der Unterseite des Moduls verbunden werden. Auf die Anschlusspads der Unterseite werden Lötkugeln aufgebracht, so dass die Anschlusspads später mit einer Leiterplatte verbunden werden können.
- Der Nachteil bei diesem Verfahren ist, dass in der Regel teure, mehrlagige Leiterplatten verwendet werden müssen, insbesondere wenn höhere Zuverlässigkeitsanforderungen bestehen, beispielsweise höhere thermische oder thermomechanische Belastungen ohne Beschädigung überstanden werden sollen. Dies macht derartige BGA-Chipmodule teuer, denn es werden viele Umverdrahtungen und Durchkontaktierungen benötigt, um die Anschlüsse an die richtige Stelle zu führen.
- Aufgabe der Erfindung ist es, ein Verfahren zur Herstellung eines BGA-Chipmoduls anzugeben, das günstiger in der Herstellung ist. Außerdem soll ein kostengünstig fertigbares BGA-Chipmodul angegeben werden.
- Diese Aufgabe wird durch ein Verfahren zur Herstellung eines BGA-Chipmoduls gelöst mit den Schritten: Bereitstellen eines Trägers, Ausbilden von Löchern an den Stellen des Trägers, an denen Kontaktierungsstellen des BGA-Chipmoduls gefertigt werden sollen, Ausbilden von Metallisierungsflächen auf einer Oberseite des Trägers, wobei die Löcher von Metallisierungsflächen überdeckt sind, Verbinden von Kontaktierungsstellen eines Chips mit den Metallisierungsflächen und Einbringen von Kontaktierungselementen in die Löcher.
- Bezüglich des Chipmoduls wird die Aufgabe durch ein BGA-Chipmodul der eingangs genannten Art gelöst, das dadurch gekennzeichnet ist, dass der Träger durchgehende Löcher aufweist, die auf der Oberseite mit Metallisierungsflächen überdeckt sind, wobei die Metallisierungsflächen mit Kontaktie rungsstellen des Chips elektrisch verbunden sind und in die Löcher Kontaktierungselemente aufgenommen sind.
- Der Vorteil des erfindungsgemäßen Verfahrens besteht darin, dass das Ausbilden von Löchern in einem Träger sehr günstig umsetzbar ist, beispielsweise durch Stanzen. Das Aufbringen von Metallisierungsflächen ist ebenfalls ein kostengünstiger Herstellungsschritt. Gleiches gilt für das Einbringen von Kontaktierungselementen in die Löcher von der Unterseite des Trägers her. Somit beinhaltet das gesamte Verfahren kostengünstige Herstellungsschritte unter der Verwendung kostengünstiger Ausgangsmaterialien. Gegenüber dem Verfahren nach dem Stand der Technik entfällt die Verwendung teurer mehrlagiger Leiterplatten, die Durchkontaktierungen aufweisen. Ebenfalls entfällt der Verfahrensschritt des Aufbringens von Anschlusspads. Diese werden durch die Kontaktierungselemente ersetzt, die in die Löcher bestückt werden.
- In einer vorteilhaften Ausführungsform handelt es sich bei den Kontaktierungselementen um Lötkugeln. Diese sind so groß, dass sie einerseits die auf der Oberseite des Trägers angeordneten Metallisierungsflächen berühren und andererseits über die Oberfläche der Unterseite hervorstehen, um so die „Balls" des Ball Grid Arrays zu bilden.
- Günstig ist darüber hinaus, als Träger eine Epoxid-Folie zu verwenden. Diese ist kostengünstig und einfach zu verarbeiten. Die dafür erforderliche Verfahrensschritte und Maschinen sind von der Herstellung von Chipkartenmodulen bekannt und bereiten daher keine technologischen Probleme.
- Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels näher erläutert. Es zeigen:
-
1 einen Querschnitt durch ein erfindungsgemäßes BGA-Chipmodul in einer schematischen Darstellung, -
2 eine Draufsicht auf die Kontaktierungsseite des BGA-Chipmoduls und -
3 eine Anordnung mehrerer erfindungsgemäßer BGA-Chipmodule in einem fortlaufenden Trägerband13 . - Die
1 zeigt ein erfindungsgemäßes BGA-Chipmodul, das unter Einsatz des erfindungsgemäßen Verfahrens hergestellt ist. In einer Trägerfolie2 sind mehrere Löcher3 durch Stanzen ausgebildet. Auf einer Oberseite5 der Trägerfolie2 sind Metallisierungsflächen4 derart vorgesehen, dass sie die Löcher3 überdecken. Das Material und die geometrische Ausgestaltung der Kontaktierungsflächen4 ist so gewählt, dass Kontaktierungsstellen6 eines Chips7 , der ebenfalls auf der Trägerfolie2 angeordnet ist, über Verbindungsdrähte11 mit den Kontaktierungsflächen4 elektrisch verbunden werden können. Die Kontaktierungsflächen4 müssen also so angeordnet sein, dass Drahtverbindungen von dem Chip7 zu den Kontaktierungsflächen4 geführt werden können, ohne dass die Drähte mit anderen Drähten in Berührung kommen. Der Chip7 ist über eine Klebeschicht10 mit der Trägerfolie2 verbunden und wird dadurch bei der Montage sicher gehalten. - Die Löcher wurden an Stellen ausgebildet, an denen später Kontaktierungsstellen des fertigen BGA-Chipmoduls
1 vorhanden sein sollen. Die Metallisierungsflächen4 besitzen daher im Bedarfsfall die Form von Leiterbahnen, um einerseits an einer günstigen Stelle bonden und andererseits die Kontaktierungs stellen des BGA-Chipmoduls an der spezifizierten Stelle vorsehen zu können. - Nach der Ausbildung der Metallisierungsflächen
4 sind die Löcher3 auf der Oberseite5 der Trägerfolie2 verschlossen. Von der Unterseite9 her werden sodann Lötkugeln8 bestückt, die in der Ebene der Oberseite der Trägerfolie2 mit der Unterseite der Metallisierungsflächen4 verbunden sind. Die Größe der Lötkugeln8 ist so auf die Dicke der Trägerfolie2 abgestimmt, dass die Lötkugeln8 auf der Unterseite9 überstehen und so "Balls" des "Ball Grid Arrays" bilden. Später besteht die Möglichkeit, das fertige BGA-Chipmodul1 auf eine Leiterplatte aufzusetzen und es mit dieser durch Aufschmelzen der Lötkugeln8 mechanisch und elektrisch zu verbinden. - Auf der Oberseite
5 der Trägerfolie2 ist die den Chip10 umfassende Anordnung mit einer Abdeckschicht12 versehen, die beispielsweise im Spritzguss oder als Glob Top ausgeführt ist. - In der dargestellten Ausführungsform handelt es sich um eine Trägerfolie
3 mit einseitiger Metallisierung. Es liegt jedoch auch im Rahmen der Erfindung, eine Trägerfolie3 mit beidseitiger Metallisierung zu verwenden, wenn dies zur Bereitstellung weitergehender Verbindungsmöglichkeiten notwendig ist. - Im gezeigten Ausführungsbeispiel von
1 wird der Halbleiterchip mittels Wire-Bonding mit den Metallisierungsflächen4 verbunden. In einer anderen Ausführung der Erfindung, die in den Figuren nicht dargestellt ist, ist ein Chip in der sogenannte Flip-Chip-Technik mit den Metallisierungsflächen verbunden. Dabei wird der Chip mit der Kontaktierungsstellen aufweisenden Seite auf die Metallisierungsflächen4 aufge setzt. Dabei sind natürlich zusätzliche Maßnahmen vorzusehen, damit die Kontaktierungsflächen des Chips mit den entsprechenden Gegenkontaktflächen verbunden werden können. Dazu sind Lötbumps geeignet, so dass bei Aufschmelzen der Lötbumps automatisch eine mechanische und elektrische Verbindung zu den Metallisierungsflächen4 geschaffen wird. - Die
2 zeigt eine Draufsicht auf die Unterseite9 eines BGA-Chipmoduls1 . In dem gezeigten Beispiel sind zehn Kontaktierungselemente8 vorgesehen, die symmetrisch angeordnet sind. - Das BGA-Chipmodul
1 ist noch in ein Trägerband13 aufgenommen, so dass es noch durch Ausstanzen vereinzelt werden muss. - Die
3 zeigt zwei BGA-Chipmodule1 , die noch in einem Trägerband13 miteinander verbunden sind. Das Vereinzeln der BGA-Chipmodule kann durch Ausstanzen erfolgen; es könnte aber auch rund um die Chipmodule eine Perforation vorgesehen werden, so dass die Vereinzelung durch Herausdrücken der Module realisiert werden kann. - Wie anhand der Verwendung eines Trägerbandes erkennbar ist, kann für die Herstellung der erfindungsgemäßen BGA-Chipmodule
1 ein üblicher Reel-to-reel-Prozess eingesetzt werden. -
- 1
- BGA-Chipmodul
- 2
- Träger
- 3
- Löcher
- 4
- Metallisierungsflächen
- 5
- Oberseite
- 6
- Kontaktierungsstellen
- 7
- Chip
- 8
- Kontaktierungselemente
- 9
- Unterseite
- 10
- Klebeschicht
- 11
- Verbindungsdrähte
- 12
- Abdeckung
- 13
- Trägerband
Claims (9)
- Verfahren zur Herstellung eines BGA-Chipmoduls (
1 ) mit den Schritten: – Bereitstellen eines Trägers (2 ), – Ausbilden von Löchern (3 ) an den Stellen, an denen Kontaktierungsstellen des BGA-Chipmoduls gefertigt werden sollen, – Ausbilden von Metallisierungsflächen (4 ) auf einer Oberseite (5 ) des Trägers (2 ), wobei die Löcher (3 ) von Metallisierungsflächen (4 ) überdeckt sind, – Verbinden von Kontaktierungsstellen (6 ) eines Chips (7 ) mit den Metallisierungsflächen (4 ) und – Einbringen von Kontaktierungselementen (8 ) in die Löcher (3 ). - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Kontaktierungselemente (
8 ) Lötkugeln sind. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Träger (
2 ) eine Epoxid-Folie ist. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Löcher (
3 ) durch Stanzen gebildet werden. - Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Chip (
7 ) durch Wire-Bonding elektrisch mit den Metallisierungsflächen (4 ) verbunden wird. - BGA-Chipmodul mit – einem Träger (
2 ), – einem auf einer Oberseite (5 ) des Trägers (2 ) angeordneten Chip (7 ) und – Kontaktierungsstellen auf der Unterseite (9 ) des Trägers (2 ), dadurch gekennzeichnet, dass der Träger (2 ) durchgehende Löcher (3 ) aufweist, die auf der Oberseite (5 ) mit Metallisierungsflächen (4 ) überdeckt sind, wobei die Metallisierungsflächen (4 ) mit Kontaktierungsstellen (6 ) des Chips (7 ) elektrisch verbunden sind und in die Löcher (3 ) Kontaktierungselemente (8 ) aufgenommen sind. - BGA-Chipmodul nach Anspruch 6, dadurch gekennzeichnet, dass die Kontaktierungselemente (
8 ) Lötkugeln sind. - BGA-Chipmodul nach Anspruch 6, dadurch gekennzeichnet, dass der Träger (
2 ) eine Epoxid-Folie ist. - BGA-Chipmodul nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass der Chip (
7 ) durch Verbindungsdrähte (11 ) mit den Metallisierungsflächen (4 ) elektrisch verbunden ist.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102004020580A DE102004020580A1 (de) | 2004-04-27 | 2004-04-27 | Verfahren zur Herstellung eines BGA-Chipmoduls und BGA-Chipmodul |
US11/112,739 US20050239237A1 (en) | 2004-04-27 | 2005-04-22 | Method for producing a BGA chip module and BGA chip module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102004020580A DE102004020580A1 (de) | 2004-04-27 | 2004-04-27 | Verfahren zur Herstellung eines BGA-Chipmoduls und BGA-Chipmodul |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102004020580A1 true DE102004020580A1 (de) | 2005-11-17 |
Family
ID=35137004
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102004020580A Ceased DE102004020580A1 (de) | 2004-04-27 | 2004-04-27 | Verfahren zur Herstellung eines BGA-Chipmoduls und BGA-Chipmodul |
Country Status (2)
Country | Link |
---|---|
US (1) | US20050239237A1 (de) |
DE (1) | DE102004020580A1 (de) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8995144B1 (en) * | 2010-06-22 | 2015-03-31 | Marvell International Ltd. | On board wireless module architecture |
KR101163222B1 (ko) * | 2010-09-13 | 2012-07-06 | 에스케이하이닉스 주식회사 | 반도체 패키지 및 그 제조방법 |
RU2659726C1 (ru) * | 2017-10-05 | 2018-07-03 | Российская Федерация, от имени которой выступает Государственная корпорация по космической деятельности "РОСКОСМОС" | Микромодуль |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999057764A1 (en) * | 1998-05-07 | 1999-11-11 | Minnesota Mining And Manufacturing Company | Laminated integrated circuit package |
US20040012099A1 (en) * | 2002-02-26 | 2004-01-22 | Toshinori Nakayama | Semiconductor device and manufacturing method for the same, circuit board, and electronic device |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4426773A (en) * | 1981-05-15 | 1984-01-24 | General Electric Ceramics, Inc. | Array of electronic packaging substrates |
US5454732A (en) * | 1992-10-01 | 1995-10-03 | The Whitaker Corporation | Sealed electrical connector providing insulation displacement wire termination |
WO1995026047A1 (en) * | 1994-03-18 | 1995-09-28 | Hitachi Chemical Company, Ltd. | Semiconductor package manufacturing method and semiconductor package |
JPH0878574A (ja) * | 1994-09-08 | 1996-03-22 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP3679199B2 (ja) * | 1996-07-30 | 2005-08-03 | 日本テキサス・インスツルメンツ株式会社 | 半導体パッケージ装置 |
US6011694A (en) * | 1996-08-01 | 2000-01-04 | Fuji Machinery Mfg. & Electronics Co., Ltd. | Ball grid array semiconductor package with solder ball openings in an insulative base |
US5990545A (en) * | 1996-12-02 | 1999-11-23 | 3M Innovative Properties Company | Chip scale ball grid array for integrated circuit package |
US5935670A (en) * | 1997-02-06 | 1999-08-10 | All-Pak Sales, Inc. | Thermoplastic adhesive dispensing method and apparatus |
JPH1117290A (ja) * | 1997-06-27 | 1999-01-22 | Fuji Photo Film Co Ltd | 多層基板及びその製造方法 |
JPH11233684A (ja) * | 1998-02-17 | 1999-08-27 | Seiko Epson Corp | 半導体装置用基板、半導体装置及びその製造方法並びに電子機器 |
JP3481117B2 (ja) * | 1998-02-25 | 2003-12-22 | 富士通株式会社 | 半導体装置及びその製造方法 |
US6002169A (en) * | 1998-06-15 | 1999-12-14 | Lsi Logic Corporation | Thermally enhanced tape ball grid array package |
US6242815B1 (en) * | 1999-12-07 | 2001-06-05 | Advanced Semiconductor Engineering, Inc. | Flexible substrate based ball grid array (BGA) package |
EP1346411A2 (de) * | 2000-12-01 | 2003-09-24 | Broadcom Corporation | Thermisch und elektrisch verbessertes kugelmatrixgehäuse (bga) |
TW498472B (en) * | 2001-11-27 | 2002-08-11 | Via Tech Inc | Tape-BGA package and its manufacturing process |
US6972430B2 (en) * | 2002-02-20 | 2005-12-06 | Stmicroelectronics S.R.L. | Sublithographic contact structure, phase change memory cell with optimized heater shape, and manufacturing method thereof |
-
2004
- 2004-04-27 DE DE102004020580A patent/DE102004020580A1/de not_active Ceased
-
2005
- 2005-04-22 US US11/112,739 patent/US20050239237A1/en not_active Abandoned
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999057764A1 (en) * | 1998-05-07 | 1999-11-11 | Minnesota Mining And Manufacturing Company | Laminated integrated circuit package |
US20040012099A1 (en) * | 2002-02-26 | 2004-01-22 | Toshinori Nakayama | Semiconductor device and manufacturing method for the same, circuit board, and electronic device |
Also Published As
Publication number | Publication date |
---|---|
US20050239237A1 (en) | 2005-10-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE10259221B4 (de) | Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben | |
DE102005043557B4 (de) | Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontakten zwischen Oberseite und Rückseite | |
DE10250538B4 (de) | Elektronisches Bauteil als Multichipmodul und Verfahren zu dessen Herstellung | |
DE112009000351B4 (de) | Mikroelektronischer Baustein, der Siliziumpatches für Zwischenverbindungen hoher Dichte enthält, und Verfahren zum Herstellen desselben | |
DE102011006489B4 (de) | Leiterplatte mit eingebautem Halbleiterchip und Verfahren zur Herstellung derselben | |
DE112013007312B4 (de) | Zuerst eingehauste und später geätzte dreidimensionale flip-chip system-in-package-struktur und verfahren für deren herstellung | |
DE102008048420A1 (de) | Chip-Anordnung und Verfahren zum Herstellen einer Chip-Anordnung | |
DE19930308A1 (de) | Multichipmodul mit Silicium-Trägersubstrat | |
DE10339770B4 (de) | Verfahren zum Herstellen einer FBGA-Anordnung | |
DE102004001829A1 (de) | Halbleitervorrichtung | |
DE10110203B4 (de) | Elektronisches Bauteil mit gestapelten Halbleiterchips und Verfahren zu seiner Herstellung | |
DE102008022352A1 (de) | Stapelartige Chip-Package-Struktur | |
DE69723801T2 (de) | Herstellungsverfahren einer Kontaktgitter-Halbleiterpackung | |
DE19929606A1 (de) | Integrierte Schaltung und Verfahren zu ihrer Herstellung | |
DE112014001509T5 (de) | Halbleiterbauelement und Fertigungsverfahren dafür | |
DE10124970B4 (de) | Elektronisches Bauteil mit einem Halbleiterchip auf einer Halbleiterchip-Anschlußplatte, Systemträger und Verfahren zu deren Herstellung | |
DE10136655C1 (de) | Multichipmodul in COB Bauweise, insbesondere CompactFlash Card mit hoher Speicherkapazität und Verfahren zur Herstellung desselben | |
DE102013018381B4 (de) | Gehäusesystem mit ohne Lotmaske definierten Kupferanschlussflächen und eingebetteten Kupferanschlussflächen zur Reduzierung der Gehäusesystemhöhe und Verfahren zu dessen Herstellung | |
DE102004010614B4 (de) | Basishalbleiterbauteil für einen Halbleiterbeuteilstapel und Verfahren zur Herstellung desselben | |
DE102004046227B3 (de) | Verfahren zur Herstellung eines Halbleiterbauteils mit Durchkontakten durch eine Kunststoffgehäusemasse und entsprechendes Halbleiterbauteil | |
DE102005051414B3 (de) | Halbleiterbauteil mit Verdrahtungssubstrat und Lotkugeln sowie Verfahren zur Herstellung des Halbleiterbauteils | |
DE102006024147B3 (de) | Elektronisches Modul mit Halbleiterbauteilgehäuse und einem Halbleiterchip und Verfahren zur Herstellung desselben | |
DE102004020580A1 (de) | Verfahren zur Herstellung eines BGA-Chipmoduls und BGA-Chipmodul | |
DE10084657B4 (de) | Modulkarte und Herstellverfahren für diese | |
DE4223371A1 (de) | Verfahren und Platine zur Montage von Bauelementen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8131 | Rejection |