DE112014001509T5 - Halbleiterbauelement und Fertigungsverfahren dafür - Google Patents

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Mitsuhisa Watanabe
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    • H01L2924/351—Thermal stress

Abstract

Ein Chiplaminat (11) in diesem Halbleiterbauelement weist eine Struktur auf bestehend aus einem ersten Halbleiterchip (Zwischenspeicherchip (2b)) und einen zweiten Halbleiterchip (IF-Chip (3)), die zusammen laminiert sind. Der erste Halbleiterchip weist eine schaltungsbildende Schicht und eine erste Höckerelektrode (Oberflächenhöckerelektrode (22a)) auf, die auf einer Oberfläche ausgebildet ist, und eine zweite Höckerelektrode (hintere Höckerelektrode (23a)), die auf der anderen Oberfläche ausgebildet ist. Der zweite Halbleiterchip weist eine schaltungsbildende Schicht und eine dritte Höckerelektrode (Oberflächenhöckerelektrode (22b)) auf, die auf der einen Oberfläche ausgebildet ist, und eine vierte Höckerelektrode (hintere Höckerelektrode (23b)), die auf der anderen Oberfläche ausgebildet ist. Der erste Halbleiterchip und der zweite Halbleiterchip sind zusammen laminiert, so dass die schaltungsbildende Schicht des ersten Halbleiterchips der schaltungsbildenden Schicht des zweiten Halbleiterchips zugewandt ist und die erste Höckerelektrode mit der dritten Höckerelektrode elektrisch verbunden ist.

Description

  • GEBIET DER TECHNIK
  • Die vorliegende Erfindung betrifft ein Halbleiterbauelement und ein Fertigungsverfahren dafür.
  • STAND DER TECHNIK
  • Jüngst wurde einhergehend mit der größeren Miniaturisierung und der höheren Funktionalität von elektronischen Bauelementen ein Chip-on-Chip(CoC)-Halbleiterbauelement bereitgestellt, in dem eine Vielzahl von Halbleiterchips mit Elektroden zusammenlaminiert ist.
  • Als ein Beispiel für ein Verfahren zum Fertigen eines solchen Halbleiterbauelements hat die Patentschrift 1 ( japanische Offenlegungsschrift Nr. 2011-129684 ) offenbart, dass Halbleiterchips mit Elektroden während des Verbindens zwischen Höckerelektroden zum Bilden eines Chiplaminats zusammenlaminiert werden und das Chiplaminat auf einer Oberfläche einer Verdrahtungsplatte aufmontiert wird. Ein Füllmaterial und eine Abdichtharzschicht werden so gepackt, dass eine Bedeckung zwischen den laminierten Halbleiterchips und rundum um die Halbleiterchips bereitgestellt wird, sodass aufgrund der Spannung nicht die Verbindungen zwischen den Elektroden der Halbleiterchips getrennt werden oder keine Risse in den Halbleiterchips selbst entstehen.
  • DOKUMENT DES STANDS DER TECHNIK
  • PATENTSCHRIFT
    • Patentschrift 1: Japanische Offenlegungsschrift Nr. 2011-129684
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • PROBLEME, DIE DIE ERFINDUNG LÖSEN SOLL
  • Mit dem von der Patentschrift 1 offenbarten CoC-Halbleiterbauelement wird das durch Zusammenlaminieren eines ersten Halbleiterchips und eines zweiten Halbleiterchips gebildete Chiplaminat auf einer Oberfläche einer Verdrahtungsplatte aufmontiert, sodass eine Oberfläche, auf der eine schaltungsbildende Schicht des zweiten Halbleiterchips gebildet wurde, einer Oberfläche der Verdrahtungsplatte zugewandt ist. Der erste Halbleiterchip ist zum Beispiel ein Speicherchip und der zweite Halbleiterchip eine Grenzfläche (Interface, IF). Während der Bildung des Chiplaminats wird eine Oberfläche des zweiten Halbleiterchips, auf der die schaltungsbildende Schicht gebildet wurde, durch ein Bondwerkzeug angesaugt und festgehalten, um die Oberfläche des zweiten Halbleiterchips, die der Oberfläche gegenüberliegt, die der Verdrahtungsplatte zugewandt ist – das heißt der anderen Oberfläche, auf der keine schaltungsbildende Schicht gebildet wurde – auf den anderen Halbleiterchip aufzulaminieren. Weil das Bondwerkzeug die eine Oberfläche des zweiten Halbleiterchips, auf der die schaltungsbildende Schicht gebildet wurde, ansaugt und festhält, besteht ein Risiko, dass die schaltungsbildende Schicht des zweiten Halbleiterchips beschädigt, das heißt die Schaltung in der schaltungsbildenden Schicht unterbrochen, und die Zuverlässigkeit des Halbleiterbauelements verringert wird.
  • MITTEL ZUM LÖSEN DER PROBLEME
  • Das Halbleiterbauelement gemäß der vorliegenden Erfindung zum Lösen der oben beschriebenen Aufgabe enthält ein Chiplaminat, das durch Zusammenlaminieren eines ersten Halbleiterchips und eines zweiten Halbleiterchips gebildet ist. Der erste Halbleiterchip ist versehen mit einem Substrat, einer schaltungsbildenden Schicht, die auf einer Oberfläche des Substrats gebildet ist, einer ersten Höckerelektrode, die auf einer auf der schaltungsbildenden Schicht angeordneten Elektrodenkontaktfläche gebildet ist, einer zweiten Höckerelektrode, die auf der anderen Oberfläche des Substrats gebildet ist, und einer ersten Durchgangselektrode, die die erste Höckerelektrode mit der zweiten Höckerelektrode elektrisch verbindet. Der zweite Halbleiterchip ist versehen mit einem Substrat, einer schaltungsbildenden Schicht, die auf einer Oberfläche des Substrats gebildet ist, einer dritten Höckerelektrode, die auf einer auf der schaltungsbildenden Schicht angeordneten Elektrodenkontaktfläche gebildet ist, einer vierten Höckerelektrode, die auf der anderen Oberfläche des Substrats gebildet ist, und einer zweiten Durchgangselektrode, die die dritte Höckerelektrode mit der vierten Höckerelektrode elektrisch verbindet. Der erste Halbleiterchip und der zweite Halbleiterchip sind zusammenlaminiert, sodass die schaltungsbildende Schicht des ersten Halbleiterchips der schaltungsbildenden Schicht des zweiten Halbleiterchips zugewandt ist, und wobei die erste Höckerelektrode mit der dritten Höckerelektrode elektrisch verbunden ist.
  • WIRKUNGEN DER ERFINDUNG
  • Gemäß der vorliegenden Erfindung sind der erste Halbleiterchip und der zweite Halbleiterchip zusammenlaminiert, sodass die schaltungsbildende Schicht des ersten Halbleiterchips der schaltungsbildenden Schicht des zweiten Halbleiterchips zugewandt ist. Folglich wird während der Laminierung des ersten Halbleiterchips und des zweiten Halbleiterchips die andere Oberfläche des zweiten Halbleiterchips, auf der die schaltungsbildende Schicht nicht gebildet wurde, so festgehalten, dass zuerst der zweite Halbleiterchip auf das Halbleiterbauelement auflaminiert wird. Weil die eine Oberfläche des zweiten Halbleiterchips, auf der die schaltungsbildende Schicht gebildet wurde, nicht festgehalten wird, besteht nur ein geringes Risiko, dass die schaltungsbildende Schicht des zweiten Halbleiterchips beschädigt wird.
  • KURZE ERLÄUTERUNG DER ZEICHNUNGEN
  • 1 ist eine Schnittansicht, die das Halbleiterbauelement einer Ausführungsform der vorliegenden Erfindung zeigt;
  • 2 ist eine vergrößerte Schnittansicht, die eine Verbindung zwischen den Höckerelektroden des in 1 gezeigten Halbleiterbauelements zeigt;
  • 3a ist eine Draufsicht, die eine Oberfläche eines Speicherchips zeigt;
  • 3b ist eine Unteransicht, die die andere Oberfläche eines IF-Chips zeigt;
  • 4a ist eine Draufsicht, die einen Prozess zum Zusammenlaminieren einer Vielzahl von Speicherchips und IF-Chips zum Bilden eines Chiplaminats zeigt;
  • 4b ist eine Draufsicht, die einen Prozess zum Zusammenlaminieren einer Vielzahl von Speicherchips und IF-Chips zum Bilden eines Chiplaminats zeigt;
  • 4c ist eine Draufsicht, die einen Prozess zum Zusammenlaminieren einer Vielzahl von Speicherchips und IF-Chips zum Bilden eines Chiplaminats zeigt;
  • 4d ist eine Draufsicht, die einen Prozess zum Zusammenlaminieren einer Vielzahl von Speicherchips und IF-Chips zum Bilden eines Chiplaminats zeigt;
  • 5 ist eine vergrößerte Ansicht, die eine Verbindung zwischen den Höckerelektroden des in 1 gezeigten Halbleiterbauelements, wenn ein IF-Chip auf einen Speicherchip auflaminiert ist, zeigt;
  • 6a ist eine Schnittansicht, die einen Prozess zum Bilden eines Halbleiterbauelements zeigt;
  • 6b ist eine Schnittansicht, die einen Prozess zum Bilden eines Halbleiterbauelements zeigt;
  • 6c ist eine Schnittansicht, die einen Prozess zum Bilden eines Halbleiterbauelements zeigt;
  • 6d ist eine Schnittansicht, die einen Prozess zum Bilden eines Halbleiterbauelements zeigt;
  • 6e ist eine Schnittansicht, die einen Prozess zum Bilden eines Halbleiterbauelements zeigt;
  • 7a ist eine Schnittansicht, die eine beispielhafte Variante eines Prozesses zum Zusammenlaminieren einer Vielzahl von Speicherchips und IF-Chips zum Bilden eines Chiplaminats zeigt;
  • 7b ist eine Schnittansicht, die eine beispielhafte Variante eines Prozesses zum Zusammenlaminieren einer Vielzahl von Speicherchips und IF-Chips zum Bilden eines Chiplaminats zeigt;
  • 7c ist eine Schnittansicht, die eine beispielhafte Variante eines Prozesses zum Zusammenlaminieren einer Vielzahl von Speicherchips und IF-Chips zum Bilden eines Chiplaminats zeigt; und
  • 7d ist eine Schnittansicht, die eine beispielhafte Variante eines Prozesses zum Zusammenlaminieren einer Vielzahl von Speicherchips und IF-Chips zum Bilden eines Chiplaminats zeigt.
  • AUSFÜHRUNGSFORMEN DER ERFINDUNG
  • Ausführungsformen der vorliegenden Erfindung werden nachfolgend mit Bezug auf die beigefügten Zeichnungen ausführlich beschrieben.
  • 1 ist eine Schnittansicht, die das CoC-Halbleiterbauelement gemäß der vorliegenden Erfindung zeigt.
  • Ein Halbleiterbauelement 1 ist mit einer Struktur versehen, in der ein IF-Chip 3 (zweiter Halbleiterchip) auf einer Oberfläche eines Verdrahtungssubstrats 12 aufmontiert ist und drei Zwischenspeicherchips 2b (erste Halbleiterchips) und ein oberster Speicherchip 2a (dritter Halbleiterchip) auf einer Oberfläche des IF-Chips 3 zusammenlaminiert sind. Der IF-Chip 3, der oberste Speicherchip 2a und die Zwischenspeicherchips 2b umfassen ein Chiplaminat 11. Ein Füllmaterial 13 ist in die Zwischenräume zwischen den Chips des Chiplaminats 11 gepackt. Ein Klebeelement 19 ist zwischen das Verdrahtungssubstrat 12 und den IF-Chip 3 gepackt. Ein Abdichtharz 14 bedeckt das Chiplaminat 11 rundum.
  • Die Struktur des Halbleiterbauelements 1 wird nachfolgend ausführlicher beschrieben.
  • Das Verdrahtungssubstrat 12 weist ein rechteckiges Isoliergrundmaterial 12a (zum Beispiel ein Glasepoxidsubstrat) mit auf beiden Oberflächen gebildeten Verdrahtungen (nicht gezeigt) auf, und die Verdrahtungen werden mit Ausnahme von Verbindungskontaktflächen 15 und Kontaktflecken 16, die später beschrieben werden, von einer Isolierfolie 12b (zum Beispiel einer Lötstoppfolie) bedeckt. Eine Vielzahl von Kontaktflecken 16 zum Verbinden mit Lotkugeln 17, die zu äußeren Anschlüssen werden, wird mit einer vorher festgelegten Beabstandung auf der anderen Oberfläche des Verdrahtungssubstrats 12 gebildet. Die Verbindungskontaktflächen 15 auf einer Oberfläche werden über innerhalb des Isoliergrundmaterials 12a gebildete Verdrahtungen mit den Kontaktflecken 16 auf der anderen Oberfläche elektrisch verbunden.
  • Wie in den 1 und 2 gezeigt, wird das Chiplaminat 11 auf einer Oberfläche des Verdrahtungssubstrats 12 aufmontiert, sodass die Verbindungskontaktflächen 15 durch Drahthöcker 18 mit hinteren Höckerelektroden 23b (vierten Höckerelektroden) auf der anderen Oberfläche des IF-Chips 3 des Chiplaminats 11 elektrisch verbunden werden. Während dieser Montage wird das Chiplaminat 11 auf dem Verdrahtungssubstrat 12 aufmontiert, sodass eine Oberfläche des Verdrahtungssubstrats 12 der anderen Oberfläche des IF-Chips 3, auf der die schaltungsbildende Schicht 27 nicht gebildet wurde, zugewandt ist. Das Chiplaminat 11 ist mit einer Struktur versehen, in der ein IF-Chip 3, drei Zwischenspeicherchips 2b und ein oberster Speicherchip 2a in dieser Reihenfolge auf dem Verdrahtungssubstrat 12 zusammenlaminiert sind. Ein Zwischenspeicherchip 2b ist auf den IF-Chip 3 auflaminiert, sodass eine schaltungsbildende Schicht 27 auf einer Oberfläche des IF-Chips 3 einer schaltungsbildenden Schicht 27 auf einer Oberfläche des Zwischenspeicherchips 2b zugewandt ist, und Oberflächenhöckerelektroden 22a (erste Höckerelektroden) auf einer Oberfläche des Zwischenspeicherchips 2b sind mit Oberflächenhöckerelektroden 22b (dritten Höckerelektroden) auf einer Oberfläche des IF-Chips 3 verbunden. Zwei Zwischenspeicherchips 2b sind zusammenlaminiert, sodass die Oberflächenhöckerelektroden 22a auf einer Oberfläche der zweiten Zwischenspeicherchips 2b mit hinteren Höckerelektroden 23a (zweiten Höckerelektroden) auf der anderen Oberfläche des ersten Zwischenspeicherchips 2b verbunden sind. Der dritte Zwischenspeicherchip 2b ist genauso laminiert wie der zweite Zwischenspeicherchip 26. Der dritte Zwischenspeicherchip 2b und der oberste Speicherchip 2a sind zusammenlaminiert, sodass die andere Oberfläche der dritten Zwischenspeicherchips 2b, auf der die schaltungsbildende Schicht 27 nicht gebildet wurde, einer Oberfläche des obersten Speicherchips 2a, auf der die schaltungsbildende Schicht 27 gebildet wurde, zugewandt ist, und hintere Höckerelektroden 22c (fünfte Höckerelektroden) auf einer Oberfläche des obersten Speicherchips 2a sind mit der hinteren Höckerelektrode 23a auf der anderen Oberfläche des dritten Zwischenspeicherchips 2b verbunden.
  • Die Dicke des obersten Speicherchips 2a ist bei einer Betrachtung in der Chiplaminierrichtung größer als die Dicke der Zwischenspeicherchips 2b, um die Starrheit gegen Spannungen, die innerhalb des Chiplaminats 11 auftreten, zu erhöhen, wie später beschrieben wird. Die Dicke des obersten Speicherchips 2a beträgt zum Beispiel 100 μm, und die Dicke der Zwischenspeicherchips 2b und des IF-Chips 3 beträgt 50 μm. Wenngleich das Chiplaminat 11 in der vorliegenden Ausführungsform fünf Chips umfasst, kann das Chiplaminat 11 auch vier oder weniger oder sechs oder mehr Chips umfassen.
  • Das Füllmaterial 13, das ein Harz auf Epoxidbasis oder dergleichen umfasst, ist zwischen und rundum um die laminierten Chips im Chiplaminat 11 gepackt. Das Klebeelement 19, etwa eine nicht leitende Paste (Non-Conductive Paste, NCP), ist zwischen das Verdrahtungssubstrat 12 und den IF-Chip 3 des Chiplaminats 11 gepackt. Das Abdichtharz 14 ist so gebildet, dass der Rand des auf einer Oberfläche des Verdrahtungssubstrats 12 aufmontierten Chiplaminats 11 bedeckt wird. Das Abdichtharz 14 ist bei einer Betrachtung in der Draufsicht im selben Bereich gebildet wie das Verdrahtungssubstrat 12.
  • 3a ist eine Draufsicht, die einen der Speicherchips 2a und 2b zeigt, aus denen das Chiplaminat 11 zusammengesetzt ist. Der Speicherchip 2a oder 2b umfasst ein rechteckiges Siliciumsubstrat 21, und die schaltungsbildende Schicht 27 und die Isolierfolie 12b (siehe 2) sind über einer ganzen Oberfläche des Siliciumsubstrats 21 aufgebracht. In einer mittleren Region einer Oberfläche des Siliciumsubstrats 21 befindet sich eine Vielzahl von Oberflächenhöckerelektroden 22a und 22c auf einer Elektrodenkontaktfläche 28, die auf der schaltungsbildenden Schicht 27 angeordnet ist, und ist so gebildet, dass Reihen gebildet werden, die zu einer Seite des Siliciumsubstrats 21 parallel sind. Eine Vielzahl verstärkender Höckerelektroden 24 ist entlang von zwei Seiten des Siliciumsubstrats 21 gebildet, um Reihen zu bilden, die zu den Reihen der Oberflächenhöckerelektroden 22a und 22c parallel sind. Diese verstärkenden Höckerelektroden 24 verstärken die Höckerelektroden oder sind mit einer Stromquelle verbunden oder an Masse (GND) gelegt, um eine Stromquellen- oder GND-Verstärkung zu bewirken. Wie in 2 gezeigt, haben die Oberflächenhöckerelektroden 22a und 22b die Form von Zylindern, die zum Beispiel Cu umfassen, und sind so aufgebracht, dass sie von einer Oberfläche des Siliciumsubstrats 21 vorstehen. Eine Ni-Plattierungsschicht 29 zum Verhindern einer Diffusion von Cu und eine Au-Plattierungsschicht 30 zum Verhindern einer Oxidation sind auf den Oberflächenhöckerelektroden 22a und 22b gebildet.
  • Der Zwischenspeicherchip 2b weist eine Durchgangselektrode 25a auf, die von der Oberflächenhöckerelektrode 22a auf einer Oberfläche her zur anderen Oberfläche hin eindringt. Auf der anderen Oberfläche des Zwischenspeicherchips 2b vom Siliciumsubstrat 21 her wird eine Vielzahl hinterer Höckerelektroden 23a gebildet, die eine Reihe an Stellen bilden, die den Oberflächenhöckerelektroden 22a auf der einen Oberfläche entsprechen. Die hinteren Höckerelektroden 23a sind mit der auf der anderen Oberfläche exponierten Durchgangselektrode 25a elektrisch verbunden. Das heißt, die Durchgangselektrode 25a des Zwischenspeicherchips 2b und die hinteren Höckerelektroden 23a sind an Stellen angeordnet, die die Oberflächenhöckerelektroden 22a bei einer Betrachtung in der Draufsicht überlappen. Die hinteren Höckerelektroden 23a sind Zylinder, die zum Beispiel Cu umfassen, und sind so aufgebracht, dass sie von der anderen Oberfläche des Siliciumsubstrats 21 vorstehen. Eine leitende Lötschicht 26, die zum Beispiel Sn/Ag-Lot umfasst, ist auf der Oberfläche der hinteren Höckerelektroden 23a des Zwischenspeicherchips 2b aufgebracht. Wie auf der einen Oberfläche ist eine Vielzahl verstärkender Höckerelektroden 24 entlang von zwei Seiten des Siliciumsubstrats 21 gebildet, um eine Reihe zu bilden, die zu den Reihen der Oberflächenhöckerelektroden 22a parallel ist. Die verstärkenden Höckerelektroden 24 auf der anderen Oberfläche sind durch die Durchgangselektrode 25a mit den verstärkenden Höckerelektroden 24 auf der einen Oberfläche verbunden.
  • Auf der anderen Oberfläche des obersten Speicherchips 2a sind hintere Höckerelektroden und verstärkende Höckerelektroden aufgebracht, wie in 1 gezeigt. Um die Starrheit des Chips zu erhöhen, ist keine Durchgangselektrode aufgebracht.
  • 3b ist eine Unteransicht, die die andere Oberfläche des IF-Chips 3 zeigt, aus denen das Chiplaminat 11 zusammengesetzt ist. Der IF-Chip 3 umfasst ein rechteckiges Siliciumsubstrat 21, das in der Draufsicht kleiner ist als die Speicherchips 2a und 2b, und die schaltungsbildende Schicht 27 und die Isolierfolie 12b (siehe 2) sind über einer ganzen Oberfläche des Siliciumsubstrats 21 aufgebracht. Auf einer Oberfläche des Siliciumsubstrats 21 ist eine Vielzahl von Oberflächenhöckerelektroden 22b auf einer Elektrodenkontaktfläche gebildet, die auf der schaltungsbildenden Schicht 27 an Stellen angeordnet ist, die den Stellen entsprechen, an denen die Oberflächenhöckerelektroden 22a und 22c auf einer Oberfläche der Speicherchips 2a und 2b aufgebracht sind. Auf der anderen Oberfläche des Siliciumsubstrats 21 ist eine Vielzahl hinterer Höckerelektroden 23b gebildet, um eine Reihe zu bilden, die parallel zu einer Seite des Siliciumsubstrats an Stellen ist, die zu den Kanten des Siliciumsubstrats 21 hin geneigt sind, im Vergleich zu den Stellen, an denen die Oberflächenhöckerelektroden 22a und 22c auf einer Oberfläche der Speicherchips 2a und 2b aufgebracht sind. Es sind weniger hintere Höckerelektroden 23b des IF-Chips 3 vorhanden als hintere Höckerelektroden 22b, und die Beabstandung zwischen den hinteren Höckerelektroden 23b innerhalb der Reihe der hinteren Höckerelektroden 22b ist größer als die Beabstandung zwischen den Oberflächenhöckerelektroden 22b innerhalb der Reihe der Oberflächenhöckerelektroden 22b.
  • Der IF-Chip 3 weist in einer Reihe gebildete Durchgangselektroden 25b auf, die von der Oberflächenhöckerelektrode 22b auf der anderen Oberfläche her zu der einen Oberfläche hin eindringen. Die auf einer Oberfläche gebildeten hinteren Höckerelektroden 22b sind durch Umverdrahtungen 33 mit der entsprechenden, auf einer Oberfläche des IF-Chips 3 exponierten Durchgangselektrode 25b elektrisch verbunden. Die Zahl der Durchgangselektroden 25b im IF-Chip 3 ist gleich der Zahl der hinteren Höckerelektroden 23b und kleiner als die Zahl der Oberflächenhöckerelektroden 22b. Die Durchgangselektroden 25b und die hinteren Höckerelektroden 23b des IF-Chips 3 sind an Stellen angeordnet, die die Oberflächenhöckerelektroden 22b bei einer Betrachtung in der Draufsicht nicht überlappen. Die Beabstandung zwischen den Durchgangselektroden 25b innerhalb der Reihe der Durchgangselektroden 25b im IF-Chip 3 ist größer als die Beabstandung zwischen den Durchgangselektroden 25a innerhalb der Reihe der Durchgangselektroden 25a im Zwischenspeicherchip 2b. Zum Beispiel sind die Durchgangselektroden 25b im IF-Chip 3 um 200 μm oder noch weiter voneinander beabstandet.
  • Gewöhnlich dehnen sich bei einer hohen Umgebungstemperatur des CoC-Halbleiterbauelements 1 die Durchgangselektroden 25 aus, welche die auf einer Oberfläche der Chips aufgebrachten Elektroden mit der auf der anderen Oberfläche aufgebrachten Elektrode verbinden, wodurch sich die Spannung auf den obersten und den untersten Chip des Chiplaminats 11 konzentriert. Das CoC-Halbleiterbauelement 1 war mit dem Problem behaftet, dass dann, wenn der in der untersten Schicht befindliche IF-Chip 3 eine geringe Beabstandung zwischen den im IF-Chip 3 aufgebrachten Durchgangselektroden 25b aufweist, aufgrund der resultierenden Spannung leicht Risse im Chip entstehen können.
  • Als Gegenmaßnahme in der vorliegenden Ausführungsform ist die Zahl der Durchgangselektroden 25b im IF-Chip 3 kleiner und die Beabstandung zwischen den Durchgangselektroden 25b innerhalb der Reihe größer, um die Starrheit des IF-Chips 3 gegen innerhalb des Halbleiterbauelements 1 auftretende Spannungen zu erhöhen, wodurch das Risiko gesenkt wird, dass Risse zwischen den Durchgangselektroden 25b entstehen. Folglich wird die Zuverlässigkeit des Halbleiterbauelements 1 verbessert. Darüber hinaus ist die schaltungsbildende Schicht 27 des IF-Chips 3 so angeordnet, dass sie keiner Oberfläche des Verdrahtungssubstrats 12 zugewandt ist, wodurch die Erzeugung einer parasitären Kapazität minimiert wird.
  • Als Nächstes wird ein Prozess zum Fertigen des Halbleiterbauelements 1 mit der zuvor beschriebenen Struktur mit Bezug auf die 4a–6e beschrieben.
  • Um das Chiplaminat 11 zu bilden, wie in 4a gezeigt, wird zuerst der oberste Speicherchip 2a auf einem Bondtisch 34 mit einer Ansaugöffnung 34a angeordnet, um die andere Oberfläche des obersten Speicherchips 2a, auf der die schaltungsbildende Schicht 27 nicht gebildet wurde, zu kontaktieren. Der derart angeordnete oberste Speicherchip 2a wird durch den Bondtisch 34 über einen durch die Ansaugöffnung 34a erzeugten Unterdruck festgehalten.
  • Ein Zwischenspeicherchip 2b wird durch ein Bondwerkzeug 35 über einen durch eine Ansaugöffnung 35a im Bondwerkzeug 35 erzeugten Unterdruck festgehalten, und das Bondwerkzeug 35 bewegt den Zwischenspeicherchip 2b bis knapp über den Bondtisch 34. Während dieser Bewegung kontaktiert das Bondwerkzeug 35 nicht die eine Oberfläche des Zwischenspeicherchips 2b, auf der die schaltungsbildende Schicht 27 nicht gebildet wurde, und das Bondwerkzeug 35 kontaktiert die Oberflächenhöckerelektroden 22a. Der Zwischenspeicherchip 2b und der oberste Speicherchip 2a werden dann zusammenlaminiert, sodass die Oberflächenhöckerelektroden 22c auf dem obersten Speicherchip 2a die hinteren Höckerelektroden 23a auf dem Zwischenspeicherchip 2b nicht kontaktieren. Während dieser Laminierung werden der Zwischenspeicherchip 2b und der oberste Speicherchip 2a zusammenlaminiert, sodass die andere Oberfläche des Zwischenspeicherchips 2b, auf der die schaltungsbildende Schicht 27 nicht gebildet wurde, einer Oberfläche des obersten Speicherchips 2a, auf der die schaltungsbildende Schicht 27 gebildet wurde, zugewandt ist. Der zweite und der dritte Zwischenspeicherchip 2b werden durch den gleichen Ablauf auf den ersten Zwischenspeicherchip 2b auflaminiert.
  • Als Nächstes wird der IF-Chip 3 auflaminiert, wie in 4b gezeigt. Der IF-Chip 3 wird durch ein anderes Bondwerkzeug 35 über den durch die Ansaugöffnung 35a erzeugten Unterdruck festgehalten, und das Bondwerkzeug 35 bewegt den IF-Chip 3 bis knapp über den Bondtisch 34. Weil die Oberflächenhöckerelektroden 22b des IF-Chips 3 während dieses Ablaufs, wie in 5 gezeigt, in einer Höckerfreiraumnut 35b eines anderen Bondwerkzeugs 35 gehalten werden, kontaktiert das andere Bondwerkzeug 35 die andere Oberfläche des IF-Chips 3, auf der die schaltungsbildende Schicht 27 nicht gebildet wurde. Der IF-Chip 3 wird dann auf den dritten Zwischenspeicherchip 2b auflaminiert, sodass die schaltungsbildende Schicht 27 auf der einen Oberfläche des IF-Chips 3 der schaltungsbildenden Schicht 27 auf der einen Oberfläche des dritten Zwischenspeicherchips 2b zugewandt ist, und die Oberflächenhöckerelektroden 22a des Zwischenspeicherchips 2b werden mit den Oberflächenhöckerelektroden 22b des IF-Chips 3 verbunden. Sobald die Chips derart zusammenlaminiert worden sind, wird die Lötschicht 26 aller Chips gehärtet. Hierdurch wird eine Vielzahl von Chips laminiert, um das Chiplaminat 11 zu bilden.
  • Wie in 4c gezeigt, ist das gebildete Chiplaminat 11 auf einem Beschichtungstisch 37 angeordnet, dessen eine Oberfläche von einer Beschichtungslage 38 bedeckt wird. Das Füllmaterial 13 wird dann durch ein Dosiergerät 36 in die Zwischenräume des Chiplaminats 11 gepackt. Ein Material, das eine geringe Benetzbarkeit des Füllmaterials aufweist, etwa eine Lage auf Fluorbasis oder eine mit einem Klebstoff auf Siliciumbasis beschichtete Lage, kann als Beschichtungslage 38 verwendet werden. Anschließend wird das ganze Chiplaminat 11 bei einer vorher festgelegten Temperatur, etwa ungefähr 150°C, wärmebehandelt, um das Füllmaterial auszuhärten, während das Chiplaminat vom Beschichtungstisch 37 entfernt wird. Hierdurch wird das Chiplaminat 11 so gebildet, dass das Füllmaterial 13 darauf gepackt wird, wie in 4d gezeigt. Weil in der vorliegenden Ausführungsform als Beschichtungslage 38 eine Lage verwendet wurde, die ein Material umfasst, das eine geringe Benetzbarkeit des Füllmaterials aufweist, widerstand das Füllmaterial 13 einer Anhaftung an der Beschichtungslage 38 während der Aushärtung des Füllmaterials 13.
  • Als Nächstes wird das Verdrahtungssubstrat 12 präpariert, wie in 6a gezeigt. Als Verdrahtungssubstrat 12 wird das Isoliergrundmaterial 12a (zum Beispiel ein Glasepoxidsubstrat) mit auf beiden Oberflächen gebildeten Verdrahtungen (nicht gezeigt) verwendet. Auf einer Oberfläche des Isoliergrundmaterials 12a wird eine Vielzahl von Verbindungskontaktflächen 15 zusammen mit Drahthöckern 18 gebildet, die auf der Oberfläche der Verbindungskontaktflächen 15 zur Verbindung mit dem IF-Chip 3 aufgebracht sind. Eine Vielzahl von Kontaktflecken 16, die mit Lotkugeln 17 verbunden sind, die zu äußeren Anschlüssen werden, wird mit einer vorher festgelegten Beabstandung, zum Beispiel in einer Gitterform, auf der anderen Oberfläche des Isoliergrundmaterials 12a gebildet. Die Vielzahl von Verbindungskontaktflächen 15 wird über Verdrahtungen, die durch das Isoliergrundmaterial 12a verlaufen, mit der Vielzahl von Kontaktflecken 16 elektrisch verbunden. Die Verdrahtungen auf beiden Oberflächen des Isoliergrundmaterials 12a werden mit Ausnahme der Verbindungskontaktflächen 15 und der Kontaktflecken 16 von der Isolierfolie 12b, etwa einer Lötstoppfolie, bedeckt. Das Verdrahtungssubstrat 12 wird durch Vereinzelungslinien 39 in Regionen unterteilt, die Halbleiterbauelemente 1 umfassen.
  • Eine Oberfläche des Verdrahtungssubstrats 12 wird mit einem unausgehärteten Klebeelement 19, etwa einer NCP, beschichtet, um die Verbindungskontaktflächen 15 und die Drahthöcker 18 zu bedecken. Bevor das beschichtete Klebeelement 19 ausgehärtet wird, wie in 6b gezeigt, wird das Chiplaminat 11 auf das Verdrahtungssubstrat 12 auflaminiert, sodass eine Oberfläche des Verdrahtungssubstrats 12 der anderen Oberfläche des IF-Chips 3 des Chiplaminats 11, auf der die schaltungsbildende Schicht 27 nicht gebildet wurde, zugewandt ist. Während dieser Auflaminierung werden die Drahthöcker 18 auf dem Verdrahtungssubstrat 12 durch die Lötschicht 26 mit den Oberflächenhöckerelektroden 22b des IF-Chips 3 des Chiplaminats 11 verbunden. Durch eine derartige Montage des Chiplaminats 11 auf einer Oberfläche des Verdrahtungssubstrats 12 wird der oberste Speicherchip 2a im Chiplaminat 11 an der am weitesten vom Verdrahtungssubstrat 12 entfernten Stelle angeordnet.
  • Nachdem das Chiplaminat 11 auf dem Verdrahtungssubstrat 12 aufmontiert worden ist, wird das Verdrahtungssubstrat 12 in eine Metallform gegeben, die eine obere Matrize und eine untere Matrize in einer Spritzpressvorrichtung (nicht gezeigt) umfasst, um das Chiplaminat 11 mit dem Abdichtharz 14 zu bedecken. Ein Hohlraum (nicht gezeigt) zum gemeinsamen Bedecken der Vielzahl von Chips wird in der oberen Matrize der Metallform gebildet, und das Chiplaminat 11 wird in diesen Hohlraum eingeführt. Anschließend wird das erwärmte und zum Schmelzen gebrachte Abdichtharz 14 in den Hohlraum gespritzt, und das Chiplaminat 11 innerhalb des Hohlraums wird mit dem Abdichtharz 14 bedeckt. Als Abdichtharz 14 wird ein Duroplast verwendet, etwa ein Epoxidharz.
  • Als Nächstes wird das Abdichtharz 14 bei einer vorher festgelegten Temperatur (zum Beispiel etwa 180°C) ausgehärtet, während das Abdichtharz 14 in den Hohlraum gepackt wird. Hierdurch wird das Abdichtharz 14 so gebildet, dass das auf einer Oberfläche des Verdrahtungssubstrats 12 aufmontierte Chiplaminat 11 bedeckt wird, wie in 6c gezeigt, und das Abdichtharz 14 wird ausgehärtet, indem das Abdichtharz 14 bei einer vorher festgelegten Temperatur erhitzt wird. Durch das Bilden des Abdichtharzes 14 nach dem Packen des Füllmaterials 13 und des Klebeelements 19 in die Zwischenräume zwischen den Chips in der vorliegenden Ausführungsform werden Lufteinschlüsse minimiert, die dadurch entstehen, dass in den Zwischenräumen zwischen den Chips Luft zurückbleibt.
  • Nachdem das Abdichtharz 14 auf einer Oberfläche des Verdrahtungssubstrats 12 gebildet worden ist, werden leitende Metallkugeln, die zu den äußeren Anschlüssen des Halbleiterbauelements 1 werden, etwa die Lotkugeln 17, mit den auf der anderen Oberfläche des Verdrahtungssubstrats 12 gebildeten Kontaktflecken 16 verbunden, wie in 6d gezeigt. Die Vielzahl der Lotkugeln 17 kann durch ein Montagewerkzeug (nicht gezeigt), das mit einer Vielzahl von Adsorptionsöffnungen versehen ist, die so gebildet sind, dass sie zu den Stellen der Kontaktflecken 16 auf dem Verdrahtungssubstrat 12 passen, adsorbiert und festgehalten sowie gemeinsam auf den Kontaktflecken 16 aufmontiert werden. Als Nächstes wird das ganze Verdrahtungssubstrat 12 einer Aufschmelzlötung unterzogen, um die Lotkugeln 17 mit den Kontaktflecken 16 zu verbinden. Nachdem die Lotkugeln 17 mit den Kontaktflecken 16 verbunden worden sind, wird das Verdrahtungssubstrat 12 entlang vorher festgelegten Vereinzelungslinien 39 zerschnitten, um eine Vielzahl von CoC-Halbleiterbauelementen 1 zu bilden, wie in 6e gezeigt.
  • Gemäß diesem Fertigungsverfahren, wie in 4b gezeigt, wird die andere Oberfläche des IF-Chips 3, auf der die schaltungsbildende Schicht 27 nicht gebildet ist, durch das Bondwerkzeug 35 festgehalten, wenn der IF-Chip 3 auf die Zwischenspeicherchips 2b auflaminiert wird. Weil die schaltungsbildende Schicht 27 das Bondwerkzeug 35 nicht kontaktiert, besteht infolgedessen nur ein geringes Risiko, dass die schaltungsbildende Schicht 27 des IF-Chips 3 beschädigt wird. Folglich besteht nur ein geringes Risiko, dass die auf der schaltungsbildenden Schicht 27 gebildete Schaltung unterbrochen wird, und die Zuverlässigkeit des Halbleiterbauelements 1 wird verbessert.
  • Die 7a–7d sind Schnittansichten, die beispielhafte Varianten des Prozesses zum Bilden des Chiplaminats 11 des Halbleiterbauelements 1, das zuvor beschrieben wurde, zeigen.
  • In dieser beispielhaften Variante, wie in den 7a und 7b gezeigt, wird die andere Oberfläche des Zwischenspeicherchips 2b, auf der die nicht leitende Folie (Non-Conductive Film, NCF) aufgebracht wurde, auf den obersten Speicherchip 2a auflaminiert. Ebenso, wie in 7c gezeigt, wird die eine Oberfläche des IF-Chips 3, auf der die NCF aufgebracht wurde, auf den dritten Zwischenspeicherchip 2b auflaminiert. Die NCF ist ein Harz, etwa eine Folie auf Epoxidbasis, und beinhaltet ein Material mit Flussmittelaktivität zum Herstellen einer guten Verbindung zwischen Höckerelektroden, wenn die Chips angefügt werden. Beispiele für Materialien mit Flussmittelaktivität sind organische Säuren und Amine. Weil die NCF ein Material mit Flussmittelaktivität beinhaltet, sind die Höckerelektroden gut miteinander verbunden, auch wenn die Chips erst nach dem Aufbringen der NCF verbunden werden, um die Höckerelektroden der Chips zu bedecken.
  • Wie in 7d gezeigt, ist es, weil die NCF bereits zwischen die Chips gepackt wurde, nicht nötig, das Füllmaterial 13 in das derart gebildete Chiplaminat 11 zu packen. Folglich werden durch das Weglassen eines Prozesses zum Packen des Füllmaterials 13 die Fertigungseffizienz verbessert und die Fertigungskosten für das Halbleiterbauelement 1 gesenkt.
  • Wenngleich bevorzugte Ausführungsformen der vorliegenden Erfindung beschrieben wurden, ist die vorliegende Erfindung nicht als auf diese Ausführungsformen beschränkt aufzufassen, und verschiedene Abwandlungen können möglich sein, ohne dass vom Schutzbereich der vorliegenden Erfindung abgewichen wird. Wenngleich in den Ausführungsformen zuvor zum Beispiel Chiplaminate beschrieben wurden, die vier Speicherchips und einen IF-Chip umfassen, kann die vorliegende Erfindung auch anders angewendet werden, sofern eine Struktur eine Vielzahl zusammenlaminierter Halbleiterchips aufweist, etwa ein Laminat aus einem Speicherchip und einem Logikchip.

Claims (11)

  1. Halbleiterbauelement, das Folgendes aufweist: einen ersten Halbleiterchip mit einem Substrat, einer schaltungsbildenden Schicht, die auf einer Oberfläche des Substrats gebildet ist, einer ersten Höckerelektrode, die auf einer auf der schaltungsbildenden Schicht angeordneten Elektrodenkontaktfläche gebildet ist, einer zweiten Höckerelektrode, die auf der anderen Oberfläche des Substrats gebildet ist, und einer ersten Durchgangselektrode, die die erste Höckerelektrode mit der zweiten Höckerelektrode elektrisch verbindet; und einen zweiten Halbleiterchip mit einem Substrat, einer schaltungsbildenden Schicht, die auf einer Oberfläche des Substrats gebildet ist, einer dritten Höckerelektrode, die auf einer auf der schaltungsbildenden Schicht angeordneten Elektrodenkontaktfläche gebildet ist, einer vierten Höckerelektrode, die auf der anderen Oberfläche des Substrats gebildet ist, und einer zweiten Durchgangselektrode, die die dritte Höckerelektrode mit der vierten Höckerelektrode elektrisch verbindet; und enthaltend: ein Chiplaminat mit dem ersten Halbleiterchip und dem zweiten Halbleiterchip, die zusammenlaminiert sind, sodass die schaltungsbildende Schicht des ersten Halbleiterchips der schaltungsbildenden Schicht des zweiten Halbleiterchips zugewandt ist, und wobei die erste Höckerelektrode mit der dritten Höckerelektrode elektrisch verbunden ist.
  2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass es ein Verdrahtungssubstrat mit einer auf einer Oberfläche gebildeten Verbindungskontaktfläche aufweist und das Chiplaminat auf einer Oberfläche des Verdrahtungssubstrats aufmontiert ist, sodass die eine Oberfläche des Verdrahtungssubstrats der anderen Oberfläche des zweiten Halbleiterchips, worauf die schaltungsbildende Schicht nicht gebildet wurde, zugewandt ist, und wobei die Verbindungskontaktfläche mit der vierten Höckerelektrode elektrisch verbunden ist.
  3. Halbleiterbauelement, dadurch gekennzeichnet, dass es Folgendes aufweist: einen ersten Halbleiterchip mit einem Substrat, einer schaltungsbildenden Schicht, die auf einer Oberfläche des Substrats gebildet ist, einer ersten Höckerelektrode, die auf einer auf der schaltungsbildenden Schicht angeordneten Elektrodenkontaktfläche gebildet ist, einer zweiten Höckerelektrode, die auf der anderen Oberfläche des Substrats gebildet ist, und einer ersten Durchgangselektrode, die die erste Höckerelektrode mit der zweiten Höckerelektrode elektrisch verbindet; einen zweiten Halbleiterchip mit einem Substrat, einer schaltungsbildenden Schicht, die auf einer Oberfläche des Substrats gebildet ist, einer dritten Höckerelektrode, die auf einer auf der schaltungsbildenden Schicht angeordneten Elektrodenkontaktfläche gebildet ist, einer vierten Höckerelektrode, die auf der anderen Oberfläche des Substrats gebildet ist, und einer zweiten Durchgangselektrode, die die dritte Höckerelektrode mit der vierten Höckerelektrode elektrisch verbindet; einen dritten Halbleiterchip mit einem Substrat, einer schaltungsbildenden Schicht, die auf einer Oberfläche des Substrats gebildet ist, und einer fünften Höckerelektrode, die auf einer auf der schaltungsbildenden Schicht angeordneten Elektrodenkontaktfläche gebildet ist; und ein Verdrahtungssubstrat, das ein Isoliergrundmaterial umfasst und eine auf einer Oberfläche gebildete Verbindungskontaktfläche aufweist; Bilden eines Chiplaminats durch Zusammenlaminieren des ersten Halbleiterchips und des zweiten Halbleiterchips, sodass die schaltungsbildende Schicht des ersten Halbleiterchips der schaltungsbildenden Schicht des zweiten Halbleiterchips zugewandt ist, und wobei die erste Höckerelektrode mit der dritten Höckerelektrode elektrisch verbunden ist, und Auflaminieren des dritten Halbleiterchips auf den ersten Halbleiterchip, sodass die andere Oberfläche des ersten Halbleiterchips, worauf die schaltungsbildende Schicht nicht gebildet wurde, der schaltungsbildenden Schicht des dritten Halbleiterchips zugewandt ist, und wobei die zweite Höckerelektrode mit der fünften Höckerelektrode elektrisch verbunden ist; und Aufmontieren des Chiplaminats auf der einen Oberfläche des Verdrahtungssubstrats, sodass die eine Oberfläche des Verdrahtungssubstrats der anderen Oberfläche des zweiten Halbleiterchips, worauf die schaltungsbildende Schicht nicht gebildet wurde, zugewandt ist, und wobei die Verbindungskontaktfläche mit der vierten Höckerelektrode elektrisch verbunden ist.
  4. Halbleiterbauelement nach Anspruch 3, dadurch gekennzeichnet, dass die Dicke des dritten Halbleiterchips größer ist als die Dicke des ersten Halbleiterchips bei einer Betrachtung in der Laminierrichtung des ersten Halbleiterchips und des dritten Halbleiterchips.
  5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass es weniger vierte Höckerelektroden gibt als dritte Höckerelektroden.
  6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass es weniger zweite Durchgangselektroden gibt als erste Durchgangselektroden.
  7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die erste Durchgangselektrode und die zweite Höckerelektrode des ersten Halbleiterchips an Stellen angeordnet sind, die die erste Höckerelektrode bei einer Betrachtung in der Draufsicht überlappen; und die zweite Durchgangselektrode und die vierte Höckerelektrode des zweiten Halbleiterchips an Stellen angeordnet sind, die die dritte Höckerelektrode bei einer Betrachtung in der Draufsicht überlappen.
  8. Verfahren zum Fertigen eines Halbleiterbauelements, das ein Chiplaminat enthält, das zusammengesetzt wird durch Zusammenlaminieren eines ersten Halbleiterchips mit einer ersten Höckerelektrode und einer schaltungsbildenden Schicht, die auf einer Oberfläche gebildet sind, und einer zweiten Höckerelektrode, die auf der anderen Oberfläche gebildet ist, eines zweiten Halbleiterchips mit einer dritten Höckerelektrode und einer schaltungsbildenden Schicht, die auf einer Oberfläche gebildet sind, und einer vierten Höckerelektrode, die auf der anderen Oberfläche gebildet ist, und eines dritten Halbleiterchips mit einer fünften Höckerelektrode und einer schaltungsbildenden Schicht, die auf einer Oberfläche gebildet sind; enthaltend: einen Prozess zum Zusammenlaminieren des ersten Halbleiterchips und des dritten Halbleiterchips, sodass die andere Oberfläche des ersten Halbleiterchips, worauf die schaltungsbildende Schicht nicht gebildet wurde, der schaltungsbildenden Schicht des dritten Halbleiterchips zugewandt ist, und wobei die zweite Höckerelektrode mit der fünften Höckerelektrode elektrisch verbunden ist; einen Prozess zum Auflaminieren des zweiten Halbleiterchips auf die eine Oberfläche des ersten Halbleiterchips, sodass die schaltungsbildende Schicht des ersten Halbleiterchips der schaltungsbildenden Schicht des zweiten Halbleiterchips zugewandt ist, und wobei die erste Höckerelektrode mit der dritten Höckerelektrode elektrisch verbunden ist; und einen Prozess zum Auflaminieren eines Chiplaminats auf die eine Oberfläche des Verdrahtungssubstrats, wobei das Chiplaminat zusammengesetzt wird durch Zusammenlaminieren des ersten Halbleiterchips, des zweiten Halbleiterchips und des dritten Halbleiterchips, sodass eine Oberfläche eines Verdrahtungssubstrats, worauf eine Durchgangselektrode gebildet wurde, der anderen Oberfläche des zweiten Halbleiterchips, worauf die schaltungsbildende Schicht nicht gebildet wurde, zugewandt ist, und wobei die Durchgangselektrode mit der vierten Höckerelektrode elektrisch verbunden ist.
  9. Verfahren zum Fertigen eines Halbleiterbauelements nach Anspruch 8, dadurch gekennzeichnet, dass die Dicke des dritten Halbleiterchips größer ist als die Dicke des ersten Halbleiterchips bei einer Betrachtung in der Laminierrichtung des ersten Halbleiterchips und des dritten Halbleiterchips.
  10. Verfahren zum Fertigen eines Halbleiterbauelements nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass es weniger vierte Höckerelektroden gibt als dritte Höckerelektroden.
  11. Verfahren zum Fertigen eines Halbleiterbauelements nach einem der Ansprüche 8 bis 10, das Festhalten der anderen Oberfläche des zweiten Halbleiterchips, worauf die schaltungsbildende Schicht nicht gebildet wurde, durch ein Bondwerkzeug zum Auflaminieren auf den ersten Halbleiterchip während des Prozesses zum Auflaminieren des zweiten Halbleiterchips auf das erste Halbleiterbauelement enthält.
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