DE112014002910B4 - Verfahren zum Detektieren der Ausrichtung von in Z-Richtung gestapelter mehrerer Halbleiterchips eines Halbleiterbauelements - Google Patents

Verfahren zum Detektieren der Ausrichtung von in Z-Richtung gestapelter mehrerer Halbleiterchips eines Halbleiterbauelements Download PDF

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Abstract

Verfahren zum Detektieren der Ausrichtung von in Z-Richtung gestapelter mehrerer Halbleiterchips (100, 100a, 100b) eines Halbleiterbauelements (1), bei dem die mehreren Halbleiterchips (100, 100a, 100b) jeweils mit mehreren Bump-Elektroden (102, 102a, 102b) gestapelt sind, wobei die mehreren Halbleiterchips (100, 100a, 100b) jeweils ein Halbleitersubstrat (105) und die mehreren Bump-Elektroden (102, 102a, 102b) auf dem Halbleitersubstrat (105) aufweisen,wobei die mehreren Halbleiterchips (100, 100a, 100b) einen Identifikationsabschnitt (104, 104A, 104B) umfassen, der so ausgebildet ist, dass er in Seitenoberflächen des Halbleitersubstrats (105) eingebettet ist, und der entlang der gesamten Dicke des Halbleitersubstrats (105) ausgebildet ist,wobei die mehreren Bump-Elektroden (102, 102a, 102b) auf die gleiche Weise auf den Halbleiterchips (100, 100a, 100b) angeordnet sind und die Identifikationsabschnitte (104, 104A, 104B) derart ausgebildet sind, dass sie die gleiche Positionsbeziehung bezüglich einer Referenz-Bump-Elektrode (102, 102a, 102b) unter den mehreren Bump-Elektroden (102, 102a, 102b) besitzen, die an einem spezifischen Ort vorgesehen ist, unddie mehreren Halbleiterchips (100, 100a, 100b) derart gestapelt sind, dass die darauf vorgesehenen Bump-Elektroden (102, 102a, 102b) elektrisch in der Stapelreihenfolge der Halbleiterchips (100, 100a, 100b) und derart verbunden sind, dass die Seitenoberflächen, auf denen die Identifikationsabschnitte (104, 104A, 104B) ausgebildet sind, in der gleichen Richtung orientiert sind,mit einem Schritt des visuellen Bestätigens aus der X-Richtung und der Y-Richtung, dass die Identifikationsabschnitte (104, 104A, 104B) der Halbleiterchips (100, 100a, 100b) gleichförmig positioniert sind.

Description

  • Erfindungsgebiet
  • Die vorliegende Erfindung betrifft ein Verfahren zum Detektieren der Ausrichtung von in Z-Richtung gestapelter mehrerer Halbleiterchips eines Halbleiterbauelements.
  • Allgemeiner Stand der Technik
  • Es besteht eine zunehmende Nachfrage nach einer höheren Montagedichte von Halbleiterchips, während Elektronikbauelemente immer kompakter werden und eine immer höhere Leistung aufweisen. Als Reaktion auf diese Anforderung wurden Untersuchungen zu CoC-Halbleiterbauelementen (Chip-on-Chip) ausgeführt, bei denen mehrere Halbleiterchips mit Durchgangselektroden montiert sind.
  • Das Patentdokument 1 ( JP 2010 - 251 347 A ) zeigt an, dass mehrere Halbleiterchips, die mit Durchgangselektroden verbunden sind und von einer Substratoberfläche vorstehende Bump-Elektroden besitzen, derart montiert sind (Flip-Chip-gestapelt), dass die Bump-Elektroden der Halbleiterchips darüber und darunter verbunden sind und der Raum zwischen Halbleiterchips mit einem Füllmaterial gefüllt ist, das ein Dichtharz ist, um einen Chipstapel auszubilden, wonach der Chipstapel auf einer Verdrahtungsplatine fixiert wird. US 2011 / 0 156 284 A1 offenbart eine Vorrichtung und ein Verfahren zum Ausrichten von vertikal gestapelten Wafern und einen Chip.
  • Dokument nach dem Stand der Technik
  • Patentdokument
  • Patentdokument 1: JP 2010 - 251 347 A
  • Kurze Darstellung der Erfindung
  • Durch die Erfindung zu lösendes Problem
  • Bump-Elektroden besitzen normalerweise einen sehr kleinen Durchmesser in der Größenordnung von 20 µm und werden mit einer engen Teilung in der Größenordnung von 40 µm ausgebildet. Wenn mehrere Halbleiterchips Flip-Chip-montiert werden, können die Bump-Elektroden der Halbleiterchips deshalb je nach der Montagegenauigkeit fehlausgerichtet sein.
  • Hier werden die Bump-Elektroden in einem zentralen Gebiet des Halbleiterchips ausgebildet, und deshalb ist es schwierig, eine Fehlausrichtung zwischen den Bump-Elektroden auf dem gestapelten Halbleiterchip und das Ausmaß einer etwaigen derartigen Fehlausrichtung zu detektieren.
  • Wenn ein Halbleiterwafer, auf dem mehrere Halbleiterchips ausgebildet sind, in individuelle Halbleiterchips zersägt und geschnitten wird, kann zudem der Abstand von den Enden der Halbleiterchips zu den Bump-Elektroden für jeden Halbleiterchip in Abhängigkeit von der Sägegenauigkeit differieren. Es ist deshalb auch schwierig, eine Fehlausrichtung zwischen den Bump-Elektroden auf der Basis der Positionen der Enden der gestapelten Halbleiterchips und das Ausmaß einer etwaigen derartigen Fehlausrichtung zu detektieren.
  • Mittel zum Lösen des Problems
  • Ein Verfahren zum Detektieren der Ausrichtung von in z-Richtung gestapelter mehrere Halbleiterchips gemäß der vorliegenden Erfindung umfasst ein Halbleiterbauelement mit mehreren gestapelten Halbleiterchips jeweils mit mehreren Bump-Elektroden,
    wobei die mehreren Halbleiterchips jeweils ein Halbleitersubstrat und die mehreren Bump-Elektroden auf dem Halbleitersubstrat aufweisen und ferner einen Identifikationsabschnitt umfassen, der so ausgebildet ist, dass er in Seitenoberflächen des Halbleitersubstrats eingebettet ist und entlang der gesamten Dicke des Halbleitersubstrats ausgebildet ist, wobei die mehreren Bump-Elektroden auf die gleiche Weise auf den Halbleiterchips angeordnet sind und die Identifikationsabschnitte derart ausgebildet sind, dass sie die gleiche Positionsbeziehung bezüglich einer Referenz-Bump-Elektrode unter den mehreren Bump-Elektroden, die an einem spezifischen Ort vorgesehen ist, besitzen, und
    die mehreren Halbleiterchips derart gestapelt sind, dass die darauf vorgesehenen Bump-Elektroden elektrisch in der Stapelreihenfolge der Halbleiterchips und derart verbunden sind, dass die Seitenoberflächen, auf denen die Identifikationsabschnitte ausgebildet sind, in der gleichen Richtung orientiert sind,
    mit dem Schritt des visuellen Bestätigens aus der X-Richtung und der Y-Richtung, dass die Identifikationsabschnitte der Halbleiterchips gleichförmig positioniert sind.
  • Ein Verfahren zum Detektieren der Ausrichtung von in Z-Richtung gestapelter Halbleiterchips eines Halbleiterbauelements gemäß einem anderen Modus der vorliegenden Erfindung umfasst ein Halbleiterbauelement, das mit Folgendem versehen ist: einem ersten Halbleiterchip, der Folgendes umfasst: ein erstes Halbleitersubstrat mit einer ersten Hauptoberfläche, einer zweiten Hauptoberfläche gegenüber der ersten Hauptoberfläche, einer die erste Hauptoberfläche und die zweite Hauptoberfläche verbindende erste Seitenoberfläche, einer auf der ersten Hauptoberfläche ausgebildeten ersten Bump-Elektrode und einem ersten Identifikationsabschnitt, der der ersten Bump-Elektrode entspricht und auf der ersten Seitenoberfläche ausgebildet ist; und einem zweiten Halbleiterchip, der Folgendes umfasst: ein zweites Halbleitersubstrat mit einer dritten Hauptoberfläche, einer vierten Hauptoberfläche gegenüber der dritten Hauptoberfläche, einer die dritte Hauptoberfläche und die vierte Hauptoberfläche verbindenden zweiten Seitenoberfläche, einer zweiten Bump-Elektrode, die der ersten Bump-Elektrode entspricht und auf der dritten Hauptoberfläche ausgebildet ist, einer dritten Bump-Elektrode, die elektrisch mit der zweiten Bump-Elektrode verbunden ist und auf der vierten Hauptoberfläche ausgebildet ist, und einen zweiten Identifikationsabschnitt, der auf der zweiten Seitenoberfläche mit der gleichen Positionsbeziehung bezüglich der zweiten Bump-Elektrode wie die Positionsbeziehung zwischen der ersten Bump-Elektrode und dem ersten Identifikationsabschnitt ausgebildet ist, wobei der zweite Halbleiterchip derart auf dem ersten Halbleiterchip gestapelt ist, dass die zweite Bump-Elektrode mit der ersten Bump-Elektrode verbunden ist und die erste Seitenoberfläche und die zweite Seitenoberfläche in der gleichen Richtung orientiert sind,
    mit dem Schritt des visuellen Bestätigens aus der X-Richtung und der Y-Richtung, dass die Identifikationsabschnitte der Halbleiterchips gleichförmig positioniert sind.
  • Vorteile der Erfindung
  • Die vorliegende Erfindung ermöglicht das leichte Detektieren einer Fehlausrichtung zwischen Bump-Elektroden auf gestapelten Halbleiterchips und das Ausmaß einer etwaigen derartigen Fehlausrichtung.
  • Figurenliste
    • [1] ist eine Ansicht im Querschnitt, die ein Beispiel der schematischen Konfiguration geeignet für ein Verfahren gemäß einem ersten Ausführungsformmodus der vorliegenden Erfindung zeigt;
    • [2] ist eine Draufsicht auf einen Halbleiterwafer, auf dem in 1 gezeigte Halbleiterchips ausgebildet sind;
    • [3] ist eine Ansicht im Querschnitt zwischen A-A', in 2 gezeigt;
    • [4A] zeigt eine Draufsicht und Seitenansichten des in 1 gezeigten Halbleiterchips;
    • [4B] ist eine Ansicht im Querschnitt zwischen B-B', in 4A gezeigt;
    • [5A] ist eine Ansicht im Querschnitt, die einen Schritt des Stapelns der in 1 gezeigten Halbleiterchips zeigt;
    • [5B] ist eine Ansicht im Querschnitt, die einen Schritt des Stapelns der in 1 gezeigten Halbleiterchips zeigt;
    • [5C] ist eine Ansicht im Querschnitt, die einen Schritt des Stapelns der in 1 gezeigten Halbleiterchips zeigt;
    • [5D] ist eine Ansicht im Querschnitt, die einen Schritt des Stapelns der in 1 gezeigten Halbleiterchips zeigt;
    • [6A] zeigt eine Draufsicht und Seitenansichten der in 5D gezeigten gestapelten Halbleiterchips;
    • [6B] ist eine Seitenansicht der in 5D gezeigten gestapelten Halbleiterchips;
    • [6C] ist eine Seitenansicht der in 5D gezeigten gestapelten Halbleiterchips;
    • [7A] ist eine Seitenansicht der in 5D gezeigten gestapelten Halbleiterchips;
    • [7B] ist eine Seitenansicht der in 5D gezeigten gestapelten Halbleiterchips;
    • [8A] ist eine Ansicht im Querschnitt, die einen Schritt des Füllens eines in 1 gezeigten Chipstapels mit einem Harzglied zeigt;
    • [8B] ist eine Ansicht im Querschnitt, die einen Schritt des Füllens eines in 1 gezeigten Chipstapels mit einem Harzglied zeigt;
    • [8C] ist eine Ansicht im Querschnitt, die einen Schritt des Füllens eines in 1 gezeigten Chipstapels mit einem Harzglied zeigt;
    • [8D] ist eine Ansicht im Querschnitt, die einen Schritt des Füllens eines in 1 gezeigten Chipstapels mit einem Harzglied zeigt;
    • [9A] ist eine Ansicht im Querschnitt, die einen Schritt des Zusammenbauens des in 1 gezeigten Halbleiterbauelements zeigt;
    • [9B] ist eine Ansicht im Querschnitt, die einen Schritt des Zusammenbauens des in 1 gezeigten Halbleiterbauelements zeigt;
    • [9C] ist eine Ansicht im Querschnitt, die einen Schritt des Zusammenbauens des in 1 gezeigten Halbleiterbauelements zeigt;
    • [9D] ist eine Ansicht im Querschnitt, die einen Schritt des Zusammenbauens des in 1 gezeigten Halbleiterbauelements zeigt;
    • [9E] ist eine Ansicht im Querschnitt, die einen Schritt des Zusammenbauens des in 1 gezeigten Halbleiterbauelements zeigt;
    • [10] ist eine Draufsicht auf einen Halbleiterwafer, auf dem Halbleiterchips geeignet für ein Verfahren gemäß einem zweiten Ausführungsformmodus der vorliegenden Erfindung ausgebildet sind;
    • [11A] zeigt eine Draufsicht und Seitenansichten des in 10 gezeigten Halbleiterchips;
    • [11B] ist eine Ansicht im Querschnitt zwischen C-C', in 11A gezeigt;
    • [12A] zeigt eine Draufsicht und Seitenansichten eines Halbleiterchips geeignet für ein Verfahren gemäß einem dritten Ausführungsformmodus der vorliegenden Erfindung;
    • [12B] ist eine Ansicht im Querschnitt zwischen D-D', in 12A gezeigt; und
    • [13] zeigt ein weiteres Beispiel der schematischen Konfiguration eines Halbleiterbauelements geeignet für ein Verfahren gemäß der vorliegenden Erfindung. Ausführungsformmodus der Erfindung
  • Ausführungsformmodi der vorliegenden Erfindung werden unten unter Bezugnahme auf die Figuren beschrieben.
  • (Erster Ausführungsformmodus)
  • 1 ist eine Ansicht im Querschnitt, die die schematische Konfiguration eines Halbleiterbauelements 1 gemäß einem ersten Ausführungsformmodus der vorliegenden Erfindung zeigt. Das Halbleiterbauelement gemäß der vorliegenden Erfindung ist ein sogenanntes CoC-Halbleiterbauelement, bei dem ein Stapel von Halbleiterchips (Chipstapel) auf einer Verdrahtungsplatine montiert ist. Bestandselemente, die die gleichen sind, tragen in den Figuren unten die gleichen Bezugssymbole und es erfolgt keine Wiederholung von Beschreibungen.
  • Das in 1 gezeigte Halbleiterbauelement besitzt eine Struktur, bei der ein Chipstapel 10, der mehrere gestapelte Halbleiterchips 100 umfasst, mit einer Verdrahtungsplatine 20 verbunden ist. Der Chipstapel 10 besitzt eine Struktur, bei der beispielsweise vier Speicherchips, in denen ein Speicher ausgebildet ist, gestapelt sind.
  • Der Halbleiterchip 100 umfasst mehrere Bump-Elektroden 102, die auf einer Oberfläche (Vorderfläche), auf der eine Schaltungsausbildungsschicht 101 ausgebildet ist, und auf einer Oberfläche (Rückfläche) gegenüber der Vorderfläche ausgebildet sind. Die auf der Vorderfläche ausgebildeten Bump-Elektroden 102 können unten als Vorderflächen-Bump-elektroden 102a bezeichnet werden, während die auf der Rückfläche ausgebildeten Bump-Elektroden 102 unten als Rückflächen-Bump-Elektroden 102b bezeichnet werden können. Die Vorderflächen-Bump-Elektroden 102a und die Rückflächen-Bump-Elektroden 102b des Halbleiterchips 100 sind mit Hilfe von Durchgangselektroden 103 verbunden. Die Halbleiterchips 100 sind derart gestapelt, dass, wenn die Vorderfläche eines Halbleiterchips 100 der Rückfläche eines anderen Halbleiterchips 100 zugewandt ist, die Vorderflächen-Bump-Elektrode 102a des ersten Halbleiterchips 100 elektrisch mit der Rückflächen-Bump-Elektrode 102b des anderen Halbleiterchips 100 verbunden ist. Infolgedessen sind die Halbleiterchips 100 mit Hilfe der Durchgangselektroden 103 über die Bump-Elektroden 102 miteinander verbunden.
  • Weiterhin ist ein Identifikationsabschnitt 104 derart auf den Halbleiterchips 100 ausgebildet, dass mindestens ein Teil davon auf einer Seitenoberfläche, die an die Vorderfläche und die Rückfläche angrenzt, exponiert ist. Der Identifikationsabschnitt 104 wird durch Füllen eines in einem Substrat der Halbleiterchips 100 vorgesehenen Grabens mit einem Isolierglied ausgebildet. Die Halbleiterchips 100 sind derart gestapelt, dass die Seitenoberflächen, auf denen der Identifikationsabschnitt 104 ausgebildet ist, in der gleichen Richtung orientiert sind.
  • Es sei angemerkt, dass der von der Verdrahtungsplatine 20 am weitesten wegliegende Halbleiterchip 100 keine Rückflächen-Bump-Elektrode 102b oder Durchgangselektrode 103 besitzt. Unter den den Chipstapel 10 bildenden Halbleiterchips 100 können Halbleiterchips 100 mit Bump-Elektroden 102 auf beiden Oberflächen als Halbleiterchips 100a bezeichnet werden, während Halbleiterchips 100 mit Bump-Elektroden nur auf der Vorderfläche als Halbleiterchips 100b bezeichnet werden können. Die Halbleiterchips 100b besitzen keine Durchgangselektroden 103, so dass sie dünner sind als die Halbleiterchips 100a.
  • Der Chipstapel 10 ist mit einem Harzglied 11 versehen, das die Spalte zwischen den Halbleiterchips 100 füllt und eine im Wesentlichen trapezförmige Querschnittsgestalt bei Betrachtung von der Seitenoberfläche besitzt. Das Harzglied 11 wird beispielsweise unter Verwendung eines Füllmaterial ausgebildet.
  • Die Verdrahtungsplatine 20, auf der eine vorbestimmte Verdrahtung ausgebildet ist, ist fest mit dem auf der kurzen Seite (oberen Basisseite) des im Wesentlichen trapezförmigen Harzglieds 11 angeordneten Halbleiterchip 100 verbunden. Ein Glas-Epoxid-Substrat mit einer auf beiden Oberflächen ausgebildeten vorbestimmten Verdrahtung wird als die Verdrahtungsplatine 20 verwendet, zum Beispiel. Die Verdrahtung, ohne Verbindungspads und Kontaktflecken, die später beschrieben werden, wird mit Hilfe eines Isolierfilms 21 wie etwa eines Lotresistfilms bedeckt.
  • Mehrere Verbindungspads 22 zum Verbinden mit dem Chipstapel 10 sind auf einer Oberfläche der Verdrahtungsplatine 20 ausgebildet, während mehrere Kontaktflecken 24 zum Verbinden von Lotkugeln 23, die als externe Elektroden dienen, auf der anderen Oberfläche davon ausgebildet sind. Die Verbindungspads 22 und die Kontaktflecken 24 sind mit Hilfe einer Verdrahtung verbunden, die innerhalb eines isolierenden Basismaterials 25 ausgebildet ist. Die Kontaktflecken 24 sind beispielsweise in der Form eines Gitters in vorbestimmten Intervallen auf der anderen Oberfläche der Verdrahtungsplatine 20 ausgebildet.
  • Stud-Bumps 26, die beispielsweise aus Au oder Cu hergestellt sind, sind auf der Oberfläche der Verbindungspads 22 auf der Seite des Chipstapels 10 ausgebildet. Die Stud-Bumps 26 sind mit den Bump-Elektroden 102 der Halbleiterchips 100 verbunden. Der Chipstapel 10 und die Verdrahtungsplatine 20 werden mit Hilfe eines Harzglieds 27 wie etwa einer nichtleitenden Paste (NCP - Nonconductive Paste) gebondet und fixiert. Die Verbindungsstellen der Stud-Bumps 26 und der Bump-Elektroden 102 sind mit Hilfe des Harzglieds 27 geschützt.
  • Der Chipstapel 10 auf der Verdrahtungsplatine 20 ist mit Hilfe eines Dichtharzes 28 abgedichtet. Die Lotkugeln 23 sind mit den mehreren Kontaktflecken 24 auf der anderen Oberfläche der Verdrahtungsplatine 20 verbunden, auf der der Chipstapel 10 nicht montiert ist.
  • Die Konfiguration der Halbleiterchips 100 (Halbleiterchips 100a mit den Bump-Elektroden 102 auf beiden Oberflächen) wird als Nächstes beschrieben.
  • 2 ist eine Draufsicht auf einen Halbleiterwafer 30, auf dem die Halbleiterchips 100 ausgebildet sind.
  • Mehrere, durch Sägebereiche 31 definierte Halbleiterchips 100 sind auf dem Halbleiterwafer 30 ausgebildet. Die Halbleiterchips 100 werden infolgedessen, dass der Halbleiterwafer 30 entlang der Sägebereiche 31 zersägt wird, zu individuellen Chips zerschnitten.
  • Mehrere Leitungen von Bump-Elektroden 102, die mit einem vorbestimmten Teilungsintervall in einer vorbestimmten Richtung ausgebildet sind, sind auf den Halbleiterchips 100 angeordnet. Die Richtung der Leitungen der Bump-Elektroden 102 wird unten als die Y-Richtung beschrieben, während die Richtung orthogonal zur Y-Richtung, in der die Leitungen von Bump-Elektroden 102 angeordnet sind, als die X-Richtung beschrieben wird.
  • Zudem sind die Identifikationsabschnitte 104 derart auf den Halbleiterchips 100 ausgebildet, dass sie die gleiche Positionsbeziehung bezüglich einer Referenz-Bump-Elektrode 102 unter den mehreren Bump-Elektroden 102 besitzen, die an einem spezifischen Ort vorgesehen ist. In diesem Ausführungsformmodus wird eine einen doppelten Isolierring umfassende Struktur als der Identifikationsabschnitt 104 verwendet, wobei die Struktur derart ausgebildet ist, dass sie über zwei benachbarten Halbleiterchips 100 liegt, die durch den Sägebereich definiert sind. Es sei angemerkt, dass die Identifikationsabschnitte 104 nur auf zwei orthogonalen Seiten des Halbleiterchips 100 ausgebildet sein müssen. Wie oben jedoch beschrieben, sind die Identifikationsabschnitte 104 derart ausgebildet, dass sie über zwei benachbarten Halbleiterchips 100 liegen, so dass bei Betrachtung eines bestimmten Halbleiterchips 100 die einen doppelten Isolierring umfassende Struktur auf vier Seiten dieses Halbleiterchips 100 ausgebildet ist.
  • 3 ist eine Ansicht im Querschnitt zwischen A-A', in 2 gezeigt.
  • Die Schaltungsausbildungsschicht 101 ist auf einer Vorderfläche 105a eines Siliziumsubstrats 105 ausgebildet.
  • Eine vorbestimmte Schaltung, z.B. eine Speicherschaltung, ist auf der Schaltungausbildungsschicht 101 ausgebildet. Weiterhin sind unter anderem Kontaktplugs und mehrere gestapelte Isolierschichten und eine auf den mehreren Isolierschichten vorgesehene Verdrahtung auf der Schaltungsausbildungsschicht 101 vorgesehen.
  • Mehrere Elektrodenpads 106 sind in einer vorbestimmten Anordnung auf der Schaltungsausbildungsschicht 101 vorgesehen. Die auf der obersten Schicht der Schaltungsausbildungsschicht 101 vorgesehene Verdrahtung ist von der Vorderfläche der Schaltungsausbildungsschicht 101 an den Orten exponiert, wo die Elektrodenpads 106 vorgesehen sind, und die Verdrahtung ist elektrisch mit den Elektrodenpads 106 verbunden. Abgesehen von den Gebieten, in denen die Elektrodenpads 106 vorgesehen sind, ist die Schaltungsausbildungsschicht 101 durch einen Isolierfilm 107 bedeckt, um die Schaltungsausbildungsoberfläche zu schützen.
  • Zylindrische Bumps (Vorderflächen-Bumps) 108, die Cu oder dergleichen umfassen, sind auf den Elektrodenpads 106 ausgebildet.
  • Eine Ni-Plattierungsschicht 109 zum Verhindern einer Cu-Diffusion ist auf den Vorderflächen-Bumps 108 ausgebildet. Weiterhin ist eine Au-Plattierungsschicht 110 zum Verhindern einer Oxidation auf der Ni-Plattierungsschicht 109 ausgebildet.
  • Das Elektrodenpad 106, der Vorderflächen-Bump 108, die Ni-Plattierungsschicht 109 und die Au-Plattierungsschicht 110 bilden die Vorderflächen-Bump-Elektrode 102a.
  • Durchgangslöcher sind in dem Siliziumsubstrat 105 an Positionen ausgebildet, die den Elektrodenpads 106 entsprechen. Die Durchgangselektroden 103 werden in den Durchgangslöchern ausgebildet, indem die Durchgangslöcher mit einer Leiterschicht (z.B. einer Cu-Schicht) gefüllt werden, wobei eine Keimschicht 111 dazwischen angeordnet ist.
  • Zudem ist ein doppelter Isolierring 112, der derart durch ein Isolierglied ausgebildet ist und in einer zylindrischen Gestalt eingebettet ist, dass er die Durchgangselektroden 103 umgibt, um die Durchgangselektroden 103 im Siliziumsubstrat 105 herum ausgebildet. Der Isolierring 112 ist ausgebildet, um eine Isolation zwischen dem Siliziumsubstrat 105 und den Durchgangselektroden 103 bereitzustellen. Außerdem sind doppelte Isolierringe, die gleich den Isolierringen 112 sind, in dem Siliziumsubstrat 105 als die Identifikationsabschnitte 104 derart ausgebildet, dass sie über zwei durch den Sägebereich 31 definierten Halbleiterchips 100 liegen. Die Identifikationsabschnitte 104 können deshalb auch in dem Schritt ausgebildet werden, in dem die Isolierringe 112 ausgebildet werden, ohne durch das Hinzufügen eines neuen Schritts.
  • Mehrere zylindrische Bumps (Rückflächen-Bumps) 113, die Cu oder dergleichen umfassen, sind auf einer Rückfläche 105b des Siliziumsubstrats 105 gegenüber der Vorderfläche ausgebildet, wobei die Keimschicht 111 dazwischen angeordnet ist. Die Rückflächen-Bumps 113 sind entsprechend mit den Vorderflächen-Bumps 108 ausgebildet und sind elektrisch über die Durchgangselektrode 103 mit dem entsprechenden Vorderflächen-Bump 108 verbunden.
  • Eine halbkugelförmige Rückflächenlotschicht 114, die Sn/Ag umfasst, ist auf den Rückflächen-Bumps 113 ausgebildet.
  • Der Rückflächen-Bump 113 und die Rückflächenlotschicht 114 bilden die Rückflächen-Bump-Elektrode 102b.
  • 4A zeigt eine Draufsicht auf den in 2 gezeigten Halbleiterchip 100 und Seitenansichten davon, aus der X-Richtung und der Y-Richtung gesehen. Weiterhin ist 4B eine Ansicht im Querschnitt zwischen B-B', in 4A gezeigt.
  • Die Halbleiterchips werden infolge des Sägens entlang den Sägebereichen 31 des in 2 gezeigten Halbleiterwafers 30 zerschnitten und zu individuellen Chips getrennt. Wie oben erwähnt, werden die Identifikationsabschnitte 104 derart ausgebildet, dass sie über zwei durch die Sägebereiche 31 definierten benachbarten Halbleiterchips 100 liegen. Weiterhin werden die Identifikationsabschnitte 104 durch doppelte Isolierringe ausgebildet, wie in 3 gezeigt.
  • Die die Identifikationsabschnitte 104 bildenden Isolierringe werden deshalb infolge des Zersägens geschnitten. Die Isolierringe werden dann an den Seitenoberflächen der Halbleiterchips 100, die die Vorder- und Rückflächen verbinden, exponiert und Identifikationsabschnitte 104, die vier Leitungen umfassen, die sich in der Dickenrichtung der Halbleiterchips 100 erstrecken, werden ausgebildet.
  • Als Nächstes wird der Schritt des Ausbildens des Chipstapels 10 beschrieben.
  • Die 5A-5D sind Ansichten im Querschnitt, die die Schritte des Stapelns der Halbleiterchips 100 zeigen.
  • Wie in 5A gezeigt, wird der Halbleiterchip 100b auf einer Bondbühne 40 montiert. Mehrere erste Saughaftlöcher 41 sind derart in der Bondbühne 40 vorgesehen, dass sie bei der Montageoberfläche exponiert sind, auf der der Halbleiterchip 100b montiert ist. Die ersten Saughaftlöcher 41 sind mit einer Vakuumpumpe verbunden, die nicht dargestellt ist. Der Halbleiterchip 100b wird mit Hilfe der durch die Vakuumpumpe erzeugten Saughaftung von den ersten Saughaftlöchern 41 an der Bondbühne 40 fixiert. Hier wird der Halbleiterchip 100b derart fixiert, dass die Vorderfläche, auf der die Vorderflächen-Bump-Elektroden 102a ausgebildet sind, nach oben weist, d.h. derart, dass die Rückfläche davon mit der Bondbühne 40 in Kontakt steht. Die Bump-Elektroden 102 sind nicht auf der Rückfläche des Halbleiterchips 100b ausgebildet, so dass der Halbleiterchip 100b im korrekten Zustand auf der Bondbühne 40 fixiert werden kann.
  • Als Nächstes wird, wie in 5B gezeigt, der Halbleiterchip 100a mit Hilfe eines Bondwerkzeugs 42 derart fixiert, dass die Vorderfläche davon, auf der die Vorderflächen-Bump-Elektroden 102a ausgebildet sind, nach oben weist. Mehrere zweite Saughaftlöcher 43 sind derart in dem Bondwerkzeug 42 vorgesehen, dass sie an der Oberfläche exponiert sind, an der der Halbleiterchip 100a fixiert ist. Die zweiten Saughaftlöcher 43 sind mit einer Vakuumpumpe verbunden, die nicht dargestellt ist. Der Halbleiterchip 100a wird mit Hilfe der durch die Vakuumpumpe erzeugten Saughaftung von den zweiten Saughaftlöchern 43 am Bondwerkzeug 42 fixiert. Der Halbleiterchip 100a wird derart auf dem Halbleiterchip 10b gestapelt, dass, während durch das Bondwerkzeug 42 ein fixierter Zustand erzeugt wird, die Rückflächen-Bump-Elektroden 102b des Halbleiterchips 100a und die Vorderflächen-Bump-Elektroden 102a des Halbleiterchips 102b in Kontakt sind. Die Rückflächen-Bump-Elektroden 102b des Halbleiterchips 100a und die Vorderflächen-Bump-Elektroden 102a des Halbleiterchips 102b werden dann gebondet, wodurch die Halbleiterchips 100 gebondet werden. Hier werden die Halbleiterchips 100 derart gestapelt, dass die Seitenoberflächen der oberen und unteren Halbleiterchips 100, auf denen die Identifikationsabschnitte 104 ausgebildet sind, in der gleichen Richtung orientiert sind.
  • Die Bump-Elektroden 102 sollten unter Verwendung beispielsweise von Thermokompressionsbonden gebondet werden, bei dem eine vorbestimmte Last mit Hilfe des Bondwerkzeugs 42, das auf eine hohe Temperatur (beispielsweise in der Größenordnung von 300°C) eingestellt worden ist, auf die Halbleiterchips 100 ausgeübt wird. Es sei angemerkt, dass es möglich ist, für das Bonden nicht nur Thermokompressionsbonden zu verwenden, sondern auch Ultraschallkompressionsbonden, bei dem die Chips kompressionsgebondet werden, während Ultraschallwellen darauf einwirken, oder Ultraschallthermokompressionsbonden, das die oben erwähnten Bondprozesse zusammen verwendet.
  • Ein Halbleiterchip 100a der dritten Stufe wird mit Hilfe der gleichen Behandlung, wie unter Bezugnahme auf 5B beschrieben, fest auf dem Halbleiterchip 100a der zweiten Stufe verbunden, und ein Halbleiterchip 100a der vierten Stufe wird auf dem Halbleiterchip 100a der dritten Stufe fest verbunden (5C).
  • Vier Halbleiterchips 100 werden über die oben erwähnten Schritte gestapelt, wie in 5D gezeigt.
  • 6A zeigt eine Draufsicht auf die in 5D gezeigten gestapelten Halbleiterchips 100 bei Betrachtung von der Seite des Halbleiterchips 100a der vierten Stufe aus und Seitenansichten, gesehen aus der X-Richtung und der Y-Richtung.
  • Es sei angemerkt, dass in 6A die vier Halbleiterchips 100 derart gestapelt sind, dass zwischen den Bump-Elektroden keine Fehlausrichtung vorliegt. In diesem Fall werden die Identifikationsabschnitte 104 der Halbleiterchips 100 derart ausgebildet, dass sie die gleiche Positionsbeziehung mit einer an einem spezifischen Ort vorgesehenen Referenz-Bump-Elektrode 102 besitzen und deshalb die Identifikationsabschnitte 104 der Halbleiterchips 100 gleichförmig positioniert sind. Die Identifikationsabschnitte 104 werden derart ausgebildet, dass sie von den Seitenoberflächen der Halbleiterchips 100 auf vier Seiten der Halbleiterchips 100 exponiert sind, so dass visuell sowohl aus der X-Richtung als auch der Y-Richtung bestätigt werden kann, dass die Identifikationsabschnitte 104 der Halbleiterchips 100 gleichförmig positioniert sind.
  • 6B ist eine Seitenansicht, aus der Y-Richtung gesehen, und 6C ist eine Seitenansicht, aus der X-Richtung gesehen, wenn die Bump-Elektroden 102 der gestapelten Halbleiterchips 100 fehlausgerichtet sind.
  • Wenn die Bump-Elektroden 102 fehlausgerichtet sind, sind die Identifikationsabschnitte 104 der Halbleiterchips 100 unter den Halbleiterchips 100 fehlausgerichtet, weil die Identifikationsabschnitte 104 derart ausgebildet sind, dass sie die gleiche Positionsbeziehung mit der Referenz-Bump-Elektrode 102 besitzen, die an einem spezifischen Ort vorgesehen ist. Die Identifikationsabschnitte 104 sind derart ausgebildet, dass sie von den Seitenoberflächen der Halbleiterchips 100 auf vier Seiten der Halbleiterchips 100 exponiert sind, so dass visuell sowohl aus der X-Richtung als auch der Y-Richtung bestätigt werden kann, dass die Identifikationsabschnitte 104 fehlausgerichtet sind.
  • Gemäß diesem Ausführungsformmodus werden die Identifikationsabschnitte 104 somit auf den Seitenoberflächen der Halbleiterchips 100 derart vorgesehen, dass sie die gleiche Positionsbeziehung mit der Referenz-Bump-Elektrode 102 besitzen, die an einem spezifischen Ort vorgesehen ist. Wenn mehrere Halbleiterchips 100 gestapelt werden, ist es deshalb möglich, eine Fehlausrichtung zwischen den Bump-Elektroden und das Ausmaß einer etwaigen derartigen Fehlausrichtung leicht zu detektieren, indem der Zustand der Ausrichtung der Identifikationsabschnitte 104 der Halbleiterchips 100 bestätigt wird.
  • Es sei angemerkt, dass die 6A-6C mit der Hilfe eines Beispiels beschrieben wurden, bei dem die Enden der gestapelten Halbleiterchips 100 ausgerichtet sind. Hier kann der Abstand von den Enden der Halbleiterchips 100 zu den Bump-Elektroden 102 je nach der Sägegenauigkeit für jeden Halbleiterchip differieren.
  • 7A ist eine Seitenansicht der gestapelten Halbleiterchips 100, aus der Y-Richtung gesehen, und 7B ist eine Seitenansicht, aus der X-Richtung gesehen, wenn mehrere Halbleiterchips 100, für die der Abstand von den Enden zu den Bump-Elektroden 102 differiert, gestapelt werden. Es sei angemerkt, dass zwischen den Bump-Elektroden in 7A und 7B keine Fehlausrichtung vorliegt.
  • Der Abstand von den Enden der Halbleiterchips 100 zu den Bump-Elektroden 102 differiert für jeden Halbleiterchip, so dass die Enden der Halbleiterchips 100 fehlausgerichtet sind, bei Betrachtung sowohl aus der X-Richtung als auch der Y-Richtung, wie in 7A und 7B gezeigt. Die Identifikationsabschnitte 104 der Halbleiterchips 100 sind jedoch ausgerichtet, weil zwischen den Bump-Elektroden 102 der Halbleiterchips 100 keine Fehlausrichtung vorliegt. Die Identifikationsabschnitte 104 sind derart ausgebildet, dass sie von den Seitenoberflächen des Halbleiterchips 100 auf vier Seiten des Halbleiterchips 100 exponiert sind, so dass visuell sowohl aus der X-Richtung als auch der Y-Richtung bestätigt werden kann, dass die Identifikationsabschnitte 104 der Halbleiterchips 100 gleichförmig positioniert sind.
  • Wie oben erwähnt, variiert der Abstand von den Enden der Halbleiterchips 100 zu den Bump-Elektroden 102 für jeden Halbleiterchip in Abhängigkeit von der Sägegenauigkeit, so dass es schwierig ist, eine Fehlausrichtung zwischen den Bump-Elektroden 102 auf der Basis der Enden der gestapelten Halbleiterchips 100 und das Ausmaß einer etwaigen derartigen Fehlausrichtung zu detektieren. Bei diesem Ausführungsformmodus sind jedoch die Identifikationsabschnitte 104 derart auf den Seitenoberflächen der Halbleiterchips 100 vorgesehen, dass sie die gleiche Positionsbeziehung mit der Referenz-Bump-Elektrode 102 besitzen, die an einem spezifischen Ort vorgesehen ist. Das bedeutet, dass, selbst falls die Enden der gestapelten Halbleiterchips 100 fehlausgerichtet sind, es möglich ist, leicht zu detektieren, ob zwischen den Bump-Elektroden eine Fehlausrichtung aufgetreten oder nicht aufgetreten ist, indem der Zustand der Ausrichtung der Identifikationsabschnitte 104 der Halbleiterchips 100 bestätigt wird.
  • Als Nächstes werden die Schritte des Füllens der gestapelten Halbleiterchips mit dem in 5D gezeigten Harzglied 11 beschrieben. Es sei angemerkt, dass die Schritte des Füllens mit dem Harzglied 11 bezüglich eines Artikels ausgeführt werden, für den angenommen wird, dass zwischen den Bump-Elektroden 102 keine Fehlausrichtung in Folge einer externen Untersuchung auf der Basis der Positionen der Identifikationsabschnitte 104 nach dem in 5D gezeigten Schritt vorliegt.
  • Die 8A-8D sind Ansichten im Querschnitt, die die Schritte des Füllens mit dem Harzglied 11 zeigen.
  • Die gestapelten Halbleiterchips 100 werden auf einer an einer Beschichtungsbühne 50 befestigten Beschichtungsfolie 51 montiert, zum Beispiel, wie in 8A gezeigt. Ein Material, das schlechte Benetzbarkeit bezüglich des Harzglieds 11 besitzt (das beispielsweise ein Füllmaterial ist), wie etwa eine fluorbasierte Folie oder eine Folie, die mit einem siliziumbasierten Kleber beschichtet ist, wird als die Beschichtungsfolie 51 verwendet. Es sei angemerkt, dass die Beschichtungsfolie 51 nicht direkt auf der Beschichtungsbühne 50 gebondet sein muss und die Beschichtungsfolie 51 gleichermaßen an einer vorbestimmten Aufspannvorrichtung usw. befestigt sein kann, die auf der Beschichtungsbühne 50 montiert ist, vorausgesetzt die Beschichtungsfolie 51 ist auf einer flachen Oberfläche montiert.
  • Wie in 8B gezeigt, wird dann ein Füllmaterial 53 mit Hilfe eines Dispensers 52 von dem Endgebiet der gestapelten Halbleiterchips 100, die auf der Beschichtungsfolie 51 montiert sind, geliefert. Das Füllmaterial 53, das geliefert worden ist, tritt aufgrund eines Kapillarphänomens unter Ausbildung einer Hohlkehle um die gestapelten Halbleiterchips 100 herum in die Spalte zwischen den Halbleiterchips 100 und füllt dadurch die Spalte zwischen den Halbleiterchips 100.
  • In diesem Ausführungsformmodus wird eine Folie, die ein Material umfasst, das schlechte Benetzbarkeit bezüglich des Füllmaterials 53 besitzt, als die Beschichtungsfolie 51 verwendet, so dass ein Verteilen des Füllmaterials 53 blockiert wird und die Breite der Hohlkehle nicht übermäßig groß wird.
  • Nachdem das Füllmaterial 53 geliefert worden ist, wird das Füllmaterial 53 durch Härten (Wärmebehandlung) der gestapelten Halbleiterchips 100 bei einer vorbestimmten Temperatur in der Größenordnung von 150°C wärmegehärtet, zum Beispiel, während die gestapelten Halbleiterchips 100 auf der Beschichtungsfolie 51 montiert sind. Infolgedessen ist der Bereich um die gestapelten Halbleiterchips 100 durch das Harzglied 11 bedeckt und ein Chipstapel 10, bei dem die Spalte zwischen den Halbleiterchips 100 gefüllt sind, wird ausgebildet, wie in 8C gezeigt.
  • Bei diesem Ausführungsformmodus wird eine Folie, die ein Material mit schlechter Benetzbarkeit bezüglich des Füllmaterials 53 besitzt, als die Beschichtungsfolie 51 verwendet, und dies verhindert deshalb die Haftung des Füllmaterials 53 an der Beschichtungsfolie 51 während der Wärmehärtung.
  • Nachdem das Harzglied 11 wärmegehärtet worden ist, wird der Chipstapel 10 von der Beschichtungsfolie 51 hochgehoben, wie in 8D gezeigt. In diesem Ausführungsformmodus wird eine Folie, die ein Material mit schlechter Benetzbarkeit bezüglich des Füllmaterials 53 umfasst, als die Beschichtungsfolie 51 verwendet, so dass der Chipstapel 10 leicht von der Beschichtungsfolie 51 hochgehoben werden kann.
  • Es sei angemerkt, dass, falls ein Risiko besteht, dass die gestapelten Halbleiterchips 100 fehlausgerichtet werden, wenn das Füllmaterial 53 geliefert wird, die gestapelten Halbleiterchips 100 unter Verwendung eines Harzklebers vorübergehend an der Beschichtungsfolie 51 verankert werden können, wonach das Füllmaterial 53 geliefert werden kann.
  • Die Schritte des Zusammenbauens des Halbleiterbauelements 1 werden als Nächstes beschrieben.
  • Die 9A-9E sind Ansichten im Querschnitt, die die Schritte des Zusammenbauens des Halbleiterbauelements 1 zeigen. Es sei angemerkt, dass die 9A-9E ein Beispiel von Montageschritten zeigen, bei denen mehrere Halbleiterbauelemente 1 zusammen ausgebildet werden.
  • Wenn das Halbleiterbauelement 1 zusammengebaut wird, wird als Allererstes die Verdrahtungsplatine 20, die mit mehreren in der Form einer Matrix angeordneten Produktausbildungsabschnitten 60 versehen ist, vorbereitet, wie in 9A gezeigt. Die Produktausbildungsabschnitte 60 bilden jeweils einen Ort, der die Verdrahtungsplatine 20 des Halbleiterbauelements 1 werden wird. Eine Verdrahtung in einem vorbestimmten Muster wird in den Produktausbildungsabschnitten 60 ausgebildet. Die Verdrahtung wird mit Hilfe des Isolierfilms 21 wie etwa eines Lotresistfilms bedeckt, ohne die Verbindungspads 22 und die Kontaktflecken 24. Die Bereiche zwischen den Produktausbildungsabschnitten 60 bilden Sägelinien 61 dafür, wenn die Halbleiterbauelemente 1 zu individuellen Bauelementen zerschnitten werden.
  • Die mehreren Verbindungspads 22 zum Verbinden mit dem Chipstapel 10 werden auf einer Oberfläche der Verdrahtungsplatine 20 ausgebildet. Die mehreren Kontaktflecken 24 zum Verbinden der als externe Elektroden dienenden leitenden Lotkugeln 23 werden auf der anderen Oberfläche der Verdrahtungsplatine 20 ausgebildet. Die Verbindungspads 21 werden mit Hilfe von Verdrahtung mit vorbestimmten Kontaktflecken 24 verbunden. Die Stud-Bumps 26 werden auf den Verbindungspads 22 ausgebildet.
  • Wenn die Verdrahtungsplatine 20 vollständig vorbereitet worden ist, wird das isolierende Harzglied 27, das beispielsweise eine nichtleitende Paste (NCP - Nonconductive Paste) ist, unter Verwendung eines Dispensers über den Produktausbildungsabschnitten 60 aufgebracht, wie in 9A gezeigt.
  • Die Rückfläche des Halbleiterchips 100b im Chipstapel 10 wird dann durch Unterdruck angeheftet und durch ein Bondwerkzeug oder dergleichen gehalten, und wie in 9B gezeigt, wird der Chipstapel 10 an dem Produktausbildungsabschnitt 60 montiert und die Stud-Bumps 26 und die Vorderflächen-Bump-Elektroden 102a des Halbleiterchips 100a ganz am unteren Ende des Chipstapels 10 werden beispielsweise unter Verwendung von Thermokompressionsbonden gebondet. In diesem Fall wird der Raum zwischen dem Chipstapel 10 und der Verdrahtungsplatine 20 durch das adhäsive Glied 27 gefüllt und die Verdrahtungsplatine 20 und der Chipstapel 10 werden gebondet und fixiert. Hier wird das verjüngte Harzglied 11 um den Chipstapel 10 herum ausgebildet, so dass es möglich ist, zu verhindern, dass sich das adhäsive Glied 27 nach oben verteilt. Infolgedessen ist es möglich, Bonddefekte und Beschädigung am Chipstapel 10 zu vermeiden, die dadurch verursacht werden, dass das adhäsive Glied 27 am Bondwerkzeug haftet.
  • Die Verdrahtungsplatine 20, auf der der Chipstapel 10 gestapelt ist, wird in ein Ausformwerkzeug gesetzt, das ein Oberwerkzeug und ein Unterwerkzeug in einer Spritzpresswerkzeugvorrichtung umfasst, die nicht dargestellt ist, und der Prozess geht zu einem Ausformungsschritt.
  • Ein nicht dargestellter Hohlraum zum Bedecken der mehreren Chipstapel 10 als eine einzelne Charge ist im Oberwerkzeug des Ausformwerkzeugs ausgebildet, und die auf den Verdrahtungsplatinen 20 montierten Chipstapel 10 werden im Hohlraum aufgenommen.
  • Ein Dichtharz, das erhitzt und geschmolzen worden ist, wird dann in den in dem Oberwerkzeug des Ausformwerkzeugs vorgesehenen Hohlraum eingespritzt und das Dichtharz füllt die Innenseite des Hohlraums derart, dass die ganzen Chipstapel 10 bedeckt sind. Ein wärmehärtendes Harz wie beispielsweise ein Epoxidharz wird als das Dichtharz verwendet.
  • Das Dichtharz, das die Innenseite des Hohlraums füllt, wird dann durch Härten bei einer vorbestimmten Temperatur in der Größenordnung von 180°C wärmegehärtet, zum Beispiel. Infolgedessen wird das Dichtharz 28 derart ausgebildet, dass es als eine einzelne Charge die auf den mehreren Produktausbildungsabschnitten 60 montierten Chipstapel 10 bedeckt, wie in 9C gezeigt. Außerdem wird das Dichtharz 28 durch Backen bei einer vorbestimmten Temperatur vollständig gehärtet.
  • In diesem Ausführungsformmodus werden die Spalte zwischen den Halbleiterchips 100 im Chipstapel 10 durch das Harzglied 11 abgedichtet, wonach das Dichtglied 28 über den ganzen Chipstapel 10 ausgebildet wird, so dass es möglich ist, die Ausbildung von Hohlräumen in den Spalten zwischen den Halbleiterchips 100 zu blockieren.
  • Wenn das Dichtharz 28 ausgebildet wird, geht der Prozess zu einem Kugelmontierschritt, bei dem die Lotkugeln 23 mit den auf der anderen Oberfläche der Verdrahtungsplatine 20 ausgebildeten Kontaktflecken 24 verbunden werden, wie in 9D gezeigt.
  • Beim Kugelmontierschritt werden die mehreren Lotkugeln 23 durch Unterdruck angeheftet und unter Verwendung eines Montagewerkzeugs gehalten, das mit mehreren Saughaftlöchern versehen ist, die auf die Kontaktflecken 24 der Verdrahtungsplatine 20 ausgerichtet sind, und Flussmittel wird zu den Lotkugeln 23 transferiert. Danach werden die Lotkugeln 23 als eine einzelne Charge mit den Kontaktflecken 24 der Verdrahtungsplatine 20 verbunden.
  • Nachdem das Verbinden der Lotkugeln 23 für alle Produktausbildungsabschnitte 60 abgeschlossen worden ist, werden die Lotkugeln 23 und die Kontaktflecken 24 durch Wiederaufschmelzen der Verdrahtungsplatine 20 verbunden.
  • Wenn das Verbinden der Lotkugeln 23 abgeschlossen worden ist, geht der Prozess zu einem Substratsägeschritt, bei dem das Halbleiterbauelement 1 durch Schneiden und Trennen der individuellen Produktausbildungsabschnitte 60 unter Verwendung der Sägelinien 61 ausgebildet wird.
  • Im Substratsägeschritt werden die Produktausbildungsabschnitte 60 durch Anbringen einer nicht dargestellten Sägefolie an dem Dichtharz 28 gestützt. Jeder Produktausbildungsabschnitt 60 wird dann durch Schneiden an den Sägelinien 61 unter Verwendung eines Sägeblatts einer nicht dargestellten Sägevorrichtung getrennt, wie in 9E gezeigt. Nach dem Schneiden und Trennen wird die Sägefolie von den Produktausbildungsabschnitten 60 hochgenommen und infolgedessen wird das in 1 gezeigte CoC-Halbleiterbauelement 1 erhalten.
  • Gemäß diesem Ausführungsformmodus wird der Chipstapel 10, auf dem die mehreren Halbleiterchips 100 montiert werden, zuerst hergestellt, wonach der Chipstapel 10 fest mit der Verdrahtungsplatine 20 verbunden wird. Es ist deshalb möglich, den thermischen Stress zu reduzieren, der auf die Halbleiterchips 100 und die Verbindungen der Halbleiterchips 100 bei der Wärmebehandlung während der Herstellung infolge von Unterschieden bei der Steifheit und dem Wärmeausdehnungskoeffizienten zwischen den Halbleiterchips 100 und den Verdrahtungsplatinen 20 einwirkt. Infolgedessen ist es möglich, einen Bruch der Verbindungen zwischen den Halbleiterchips 100 und ein Reißen der Halbleiterchips 100 einzuschränken.
  • Weiterhin wird das Harzglied 11 (Füllmaterial 53) den Halbleiterchips 100 zugeführt, die auf der Beschichtungsfolie 51 gestapelt sind, umfassend ein Material mit schlechter Benetzbarkeit bezüglich des Füllmaterials. Die Gestalt der durch das Füllmaterial 53 ausgebildeten Hohlkehle wird deshalb stabilisiert und die Hohlkehlenbreite kann reduziert werden. Infolgedessen ist es möglich, eine Zunahme bei der Größe des Package einzuschränken. Außerdem kann der Chipstapel 10 leicht von der Beschichtungsfolie 51 abgenommen werden, nachdem das Füllmaterial 53 zugeführt worden ist.
  • Auf diese Weise ist das Halbleiterbauelement 1 gemäß diesem Ausführungsformmodus derart, dass die mehreren Halbleiterchips 100 mit jeweils mehreren Bump-Elektroden gestapelt werden, die mehreren Halbleiterchips 100 die auf den Seitenoberflächen davon ausgebildeten Identifikationsabschnitte 104 umfassen, die mehreren Bump-Elektroden 102 auf die gleiche Weise auf den Halbleiterchips 100 angeordnet sind, die Identifikationsabschnitte 104 derart ausgebildet sind, dass sie die gleiche Positionsbeziehung mit der Referenz-Bump-Elektrode 102 unter den mehreren Bump-Elektroden 102 besitzen, die an einem spezifischen Ort vorgesehen ist, und die mehreren Halbleiterchips 100 derart gestapelt sind, dass die darauf vorgesehenen Bump-Elektroden 102 elektrisch in der Stapelreihenfolge verbunden sind, und derart, dass die Seitenoberflächen, auf denen die Identifikationsabschnitte 104 ausgebildet sind, in der gleichen Richtung orientiert sind.
  • Weiterhin ist das Halbleiterbauelement 1 gemäß diesem Ausführungsformmodus mit Folgendem versehen: dem ersten Halbleiterchip (z.B. dem Halbleiterchip 100b), der Folgendes umfasst: eine Vorderfläche, die als die erste Hauptoberfläche dient, eine Rückfläche, die als die zweite Hauptoberfläche dient, gegenüber der Vorderfläche, eine Seitenoberfläche, die als die erste Seitenoberfläche dient, die die Vorderfläche und die Rückfläche verbindet, wobei die Vorderflächen-Bump-Elektroden 102a als die auf der Vorderfläche ausgebildeten ersten Bump-Elektroden dienen, und die Identifikationsabschnitte 104, die als die ersten Identifikationsabschnitte dienen, die den Vorderflächen-Bump-Elektroden 102a entsprechen und auf der Seitenoberfläche ausgebildet sind; und einem zweiten Halbleiterchip, der Folgendes umfasst: eine Rückfläche, die als eine Hauptoberfläche der dritten Hauptoberfläche dient, eine Vorderfläche, die als die vierte Hauptoberfläche gegenüber der Rückfläche dient, eine Seitenoberfläche, die als die zweite Seitenoberfläche dient, die die Vorderfläche und die Rückfläche verbindet, Rückflächen-Bump-Elektroden 102b, die als zweite Bump-Elektroden dienen, die den ersten Bump-Elektroden entsprechen und auf der Rückfläche ausgebildet sind, Vorderflächen-Bump-Elektroden 102a, die als die dritten Bump-Elektroden dienen, die elektrisch mit den Rückflächen-Bump-Elektroden 102b verbunden sind und auf der Vorderfläche ausgebildet sind, und Identifikationsabschnitte 104, die als die zweiten Identifikationsabschnitte dienen, die auf der zweiten Seitenoberfläche mit der gleichen Positionsbeziehung bezüglich den Rückflächen-Bump-Elektroden wie die Positionsbeziehung zwischen den ersten Bump-Elektroden und den ersten Identifikationsabschnitten ausgebildet sind, wobei der zweite Halbleiterchip derart auf dem ersten Halbleiterchip gestapelt ist, dass die zweiten Bump-Elektroden mit den ersten Bump-Elektroden verbunden sind und die erste Seitenoberfläche und die zweite Seitenoberfläche in der gleichen Richtung orientiert sind.
  • In jedem Halbleiterchip 100 sind die Identifikationsabschnitte 104 derart auf den Seitenoberflächen des Halbleiterchips 100 ausgebildet, dass sie die gleiche Positionsbeziehung mit der Referenz-Bump-Elektrode 102 besitzen, und die Halbleiterchips 100 sind derart gestapelt, dass die Identifikationsabschnitte 104 auf den Seitenoberflächen der Halbleiterchips 100 ausgebildet sind und die Seitenoberflächen, auf denen die Identifikationsabschnitte 104 ausgebildet sind, in der gleichen Richtung orientiert sind, so dass, wenn die mehreren Halbleiterchips 100 gestapelt werden, es möglich ist, eine Fehlausrichtung zwischen den Bump-Elektroden 102 und das Ausmaß einer etwaigen derartigen Fehlausrichtung leicht zu detektieren, indem der Zustand der Ausrichtung der Identifikationsabschnitte 104 der Halbleiterchips 100 bestätigt wird.
  • (Zweiter Ausführungsformmodus)
  • 10 ist eine Draufsicht auf einen Halbleiterwafer 30A, auf dem Halbleiterchips 100A gemäß einem zweiten Ausführungsformmodus der vorliegenden Erfindung ausgebildet sind.
  • Eine Struktur, die einen doppelten Isolierring umfasst, wurde als der Identifikationsabschnitt 104 im Halbleiterwafer 30 ausgebildet. Im Halbleiterwafer 30A gemäß diesem Ausführungsformmodus wird jedoch eine lineare Struktur, die über zwei durch Sägebereiche 31 definierten benachbarten Halbleiterchips 100A liegt und orthogonal zu Sägelinien 31A verläuft, die Grenzen darstellen, die mit Hilfe des Sägens geschnitten werden, als der Identifikationsabschnitt ausgebildet.
  • 11A zeigt eine Draufsicht auf den Halbleiterchip 100A und Seitenansichten des Halbleiterchips 100A bei Betrachtung aus der X-Richtung und der Y-Richtung. Weiterhin ist 11B eine Ansicht im Querschnitt zwischen C-C', in 11A gezeigt.
  • Wie in 11A und 11B gezeigt, sind Identifikationsabschnitte 104A mit einer linearen Gestalt orthogonal zu den Enden des Halbleiterchips 100A auf vier Seiten des Halbleiterchips 100A ausgebildet.
  • Auch bei diesem Ausführungsformmodus sind die Identifikationsabschnitte 104A, die mindestens teilweise von den Seitenoberflächen der Halbleiterchips 100A exponiert sind, derart vorgesehen, dass sie die gleiche Positionsbeziehung mit einer Referenz-Bump-Elektrode 102 besitzen, die an einem spezifischen Ort vorgesehen ist, und zwar auf die gleiche Weise wie im ersten Ausführungsformmodus. Wenn die Halbleiterchips 100A gestapelt werden, ist es deshalb möglich, eine Fehlausrichtung zwischen den Bump-Elektroden 102 und das Ausmaß einer etwaigen derartigen Fehlausrichtung leicht zu detektieren, indem der Zustand der Ausrichtung der Identifikationsabschnitte 104A der Halbleiterchips 100A bestätigt wird.
  • Zudem werden in dem ersten Ausführungsformmodus die Identifikationsabschnitte 104 mit einer kreisförmigen Gestalt ausgebildet, wohingegen in diesem Ausführungsformmodus die Identifikationsabschnitte 104A mit einer linearen Gestalt orthogonal zu den Sägelinien 31 ausgebildet werden. Wenn die Identifikationsabschnitte 104 kreisförmig sind, können die Identifikationsabschnitte 104 fehlausgerichtet sein, falls die Position, wo die Halbleiterchips geschnitten werden, fehlausgerichtet ist, aufgrund von Schnittfehlern im Sägeschritt. Andererseits gibt es durch Ausbilden der Identifikationsabschnitte 104A mit einer linearen Gestalt orthogonal zu den Sägelinien 31, wie in diesem Ausführungsformmodus, selbst dann keine Fehlausrichtung der Identifikationsabschnitte 104A, falls es im Sägeschritt einen Schnittfehler gibt, so dass die Identifikationsabschnitte mit einem hohem Präzisionsgrad ausgebildet werden können.
  • (Dritter Ausführungsformmodus)
  • In dem Halbleiterchip 100A gemäß dem zweiten Ausführungsformmodus wurden die Identifikationsabschnitte 104A auf einem Silizumsubstrat ausgebildet. Bei einem Halbleiterchip 100B gemäß diesem Ausführungsformmodus werden jedoch die Identifikationsabschnitte in einer Schaltungsausbildungsschicht auf dem Siliziumsubstrat ausgebildet.
  • 12A zeigt eine Draufsicht auf den Halbleiterchip 100B und Seitenansichten des Halbleiterchips 100B bei Betrachtung aus der X-Richtung und der Y-Richtung. Weiterhin ist 12B eine Ansicht im Querschnitt zwischen D-D', in 12A gezeigt.
  • Wie in 12A und 12B gezeigt, werden die Identifikationsabschnitte 104B mit einer linearen Gestalt orthogonal zu den Enden des Halbleiterchips 100B auf vier Seiten des Halbleiterchips 100B ausgebildet. Hier werden die Identifikationsabschnitte 104B unter Verwendung eines Verdrahtungsmusters der Schaltungsausbildungsschicht 101 ausgebildet.
  • Auch in diesem Ausführungsformmodus sind die Identifikationsabschnitte 104B, die mindestens teilweise von den Seitenoberflächen der Halbleiterchips 100B exponiert sind, derart auf den Halbleiterchips 100B vorgesehen, dass sie die gleiche Positionsbeziehung mit einer Referenz-Bump-Elektrode 102 besitzen, die an einem spezifischen Ort vorgesehen ist, und zwar auf die gleiche Weise wie in dem ersten und zweiten Ausführungsformmodus. Wenn die Halbleiterchips 100B gestapelt werden, ist es deshalb möglich, eine Fehlausrichtung zwischen den Bump-Elektroden 102 und das Ausmaß einer etwaigen derartigen Fehlausrichtung leicht zu detektieren, indem der Zustand der Ausrichtung der Identifikationsabschnitte 104B der Halbleiterchips 100B bestätigt wird.
  • Zudem werden in diesem Ausführungsformmodus die Identifikationsabschnitte 104B mit einer linearen Gestalt orthogonal zu den Sägelinien 31 ausgebildet. Es gibt folglich selbst dann keine Fehlausrichtung der Identifikationsabschnitte 104A, falls es im Sägeschritt einen Schnittfehler gibt, so dass die Identifikationsabschnitte auf die gleiche Weise wie im zweiten Ausführungsformmodus mit einem hohen Präzisionsgrad ausgebildet werden können.
  • Zudem werden in diesem Ausführungsformmodus die Identifikationsabschnitte 104B in der Schaltungsausbildungsschicht 101 ausgebildet. Dies bedeutet, dass es keine Notwendigkeit zum Ausbilden eines Grabens in dem Siliziumsubstrat gibt, der mit einem Isolierglied gefüllt werden soll, und deshalb kann die Festigkeit des Halbleiterchips im Vergleich zu dem ersten und zweiten Ausführungsformmodus verbessert werden. Zudem ist es wahrscheinlich, dass der im Siliziumsubstrat ausgebildete Graben ein Startpunkt für das Reißen des Chips wird, doch gibt es in diesem Ausführungsformmodus keine Notwendigkeit zum Ausbilden des Grabens in dem Siliziumsubstrat, um die Identifikationsabschnitte 104B auszubilden, so dass es möglich ist, die Wahrscheinlichkeit des Chipreißens zu reduzieren.
  • Es sei angemerkt, dass der erste bis dritte Ausführungsformmodus einen beispielhaften Fall beschreiben, bei dem Halbleiterchips der gleichen Größe gestapelt werden, doch ist die vorliegende Erfindung nicht darauf beschränkt. Vorausgesetzt, die Position der Referenz-Bump-Elektrode ist die gleiche, ist es auch möglich, die vorliegende Erfindung auf einen Fall anzuwenden, bei dem Halbleiterchips mit unterschiedlichen Größen und Schaltungskonfigurationen gestapelt werden, wie in 13 gezeigt. Es sei angemerkt, dass 13 ein Beispiel zeigt, bei dem ein Schnittstellenchip (IF-Chip) 100D, der Speicherchips 100C steuert und kleiner ist als die Speicherchips 100C, auf vier von diesen Speicherchips 100C gestapelt wird. Wie in 13 gezeigt, ist es immer noch möglich, eine Fehlausrichtung zwischen den Bump-Elektroden und das Ausmaß einer etwaigen derartigen Fehlausrichtung leicht zu detektieren, wenn Halbleiterchips unterschiedlicher Größen gestapelt werden, indem die Identifikationsabschnitte von der Seitenoberfläche aus visuell bestätigt werden.
  • Die durch den Erfinder der vorliegenden Erfindung ausgedachte vorliegende Erfindung wurde oben auf der Basis von Ausführungsformmodi beschrieben, doch ist die vorliegende Erfindung nicht auf diese Ausführungsformmodi beschränkt und es versteht sich, dass innerhalb eines Schutzbereichs, der von dem essenziellen Punkt davon nicht abweicht, verschiedene Modifikationen vorgenommen werden können. Beispielsweise wurde in den oben erwähnten Ausführungsformmodi eine Beschreibung eines Chipstapels gegeben, bei dem vier Speicherchips gestapelt sind, und eines Chipstapels, bei dem vier Speicherchips und ein IF-Chip gestapelt sind, doch kann die vorliegende Erfindung immer noch angewendet werden, welche Art von Halbleiterchips auch immer gestapelt werden. Weiterhin ist die Anzahl der gestapelten Halbleiterchips nicht auf vier oder fünf beschränkt, und es können drei oder weniger oder sechs oder mehr sein.
  • Weiterhin beschreiben die oben erwähnten Ausführungsformmodi einen Fall, bei dem die Identifikationsabschnitte mit einer kreisförmigen oder linearen Gestalt ausgebildet werden, doch können die Identifikationsabschnitte eine beliebige Art von Gestalt besitzen, vorausgesetzt, sie werden derart ausgebildet, dass die Positionsbeziehung mit dem Referenz-Bump die gleiche ist.
  • Weiterhin beschreiben die oben erwähnten Ausführungsformmodi ein Beispiel, bei dem das Füllmaterial zugeführt wird, nachdem die Halbleiterchips gestapelt worden sind, doch ist es gleichermaßen möglich, die Halbleiterchips zu stapeln, auf denen eine transparente Harzschicht (z.B. ein transparenter nichtleitender Film (NCF - Nonconductive Film)) angebracht worden ist und dann den NCF zur gleichen Zeit wie das Flip-Chip-Montieren zu schmelzen, wodurch die spalte zwischen den Halbleiterchips gefüllt werden. Die Harzschicht ist transparent, weshalb sogar dann, falls die Harzschicht von den Seitenoberflächen des Halbleiterchips vorsteht oder die Seitenoberflächen des Halbleiterchips bedeckt, die Identifikationsabschnitte immer noch visuell bestätigt werden können.

Claims (8)

  1. Verfahren zum Detektieren der Ausrichtung von in Z-Richtung gestapelter mehrerer Halbleiterchips (100, 100a, 100b) eines Halbleiterbauelements (1), bei dem die mehreren Halbleiterchips (100, 100a, 100b) jeweils mit mehreren Bump-Elektroden (102, 102a, 102b) gestapelt sind, wobei die mehreren Halbleiterchips (100, 100a, 100b) jeweils ein Halbleitersubstrat (105) und die mehreren Bump-Elektroden (102, 102a, 102b) auf dem Halbleitersubstrat (105) aufweisen, wobei die mehreren Halbleiterchips (100, 100a, 100b) einen Identifikationsabschnitt (104, 104A, 104B) umfassen, der so ausgebildet ist, dass er in Seitenoberflächen des Halbleitersubstrats (105) eingebettet ist, und der entlang der gesamten Dicke des Halbleitersubstrats (105) ausgebildet ist, wobei die mehreren Bump-Elektroden (102, 102a, 102b) auf die gleiche Weise auf den Halbleiterchips (100, 100a, 100b) angeordnet sind und die Identifikationsabschnitte (104, 104A, 104B) derart ausgebildet sind, dass sie die gleiche Positionsbeziehung bezüglich einer Referenz-Bump-Elektrode (102, 102a, 102b) unter den mehreren Bump-Elektroden (102, 102a, 102b) besitzen, die an einem spezifischen Ort vorgesehen ist, und die mehreren Halbleiterchips (100, 100a, 100b) derart gestapelt sind, dass die darauf vorgesehenen Bump-Elektroden (102, 102a, 102b) elektrisch in der Stapelreihenfolge der Halbleiterchips (100, 100a, 100b) und derart verbunden sind, dass die Seitenoberflächen, auf denen die Identifikationsabschnitte (104, 104A, 104B) ausgebildet sind, in der gleichen Richtung orientiert sind, mit einem Schritt des visuellen Bestätigens aus der X-Richtung und der Y-Richtung, dass die Identifikationsabschnitte (104, 104A, 104B) der Halbleiterchips (100, 100a, 100b) gleichförmig positioniert sind.
  2. Verfahren zum Detektieren der Ausrichtung von in Z-Richtung gestapelter Halbleiterchips eines Halbleiterbauelements (1), wobei das Halbleiterbauelement (1) mit Folgendem versehen ist: einem ersten Halbleiterchip, der Folgendes umfasst: ein erstes Halbleitersubstrat (105) mit einer ersten Hauptoberfläche, einer zweiten Hauptoberfläche gegenüber der ersten Hauptoberfläche, einer die erste Hauptoberfläche und die zweite Hauptoberfläche verbindenden ersten Seitenoberfläche, einer auf der ersten Hauptoberfläche ausgebildeten ersten Bump-Elektrode und einem ersten Identifikationsabschnitt (104, 104A, 104B), der der ersten Bump-Elektrode entspricht und auf der ersten Seitenoberfläche ausgebildet ist; und einem zweiten Halbleiterchip, der Folgendes umfasst: ein zweites Halbleitersubstrat (105) mit einer dritten Hauptoberfläche, einer vierten Hauptoberfläche gegenüber der dritten Hauptoberfläche, einer die dritte Hauptoberfläche und die vierte Hauptoberfläche verbindenden zweiten Seitenoberfläche, einer zweite Bump-Elektrode, die der ersten Bump-Elektrode entspricht und auf der dritten Hauptoberfläche ausgebildet ist, einer dritte Bump-Elektrode, die elektrisch mit der zweiten Bump-Elektrode verbunden ist und auf der vierten Hauptoberfläche ausgebildet ist, und einem zweiten Identifikationsabschnitt (104, 104A, 104B), der auf der zweiten Seitenoberfläche mit der gleichen Positionsbeziehung bezüglich der zweiten Bump-Elektrode wie die Positionsbeziehung zwischen der ersten Bump-Elektrode und dem ersten Identifikationsabschnitt (104, 104A, 104B) ausgebildet ist, wobei der zweite Halbleiterchip derart auf dem ersten Halbleiterchip gestapelt ist, dass die zweite Bump-Elektrode mit der ersten Bump-Elektrode verbunden ist und die erste Seitenoberfläche und die zweite Seitenoberfläche in der gleichen Richtung orientiert sind, mit einem Schritt des visuellen Bestätigens aus der X-Richtung und der Y-Richtung, dass die Identifikationsabschnitte (104, 104A, 104B) der Halbleiterchips gleichförmig positioniert sind.
  3. Verfahren nach Anspruch 1 oder 2, wobei eine durch einen Sägebereich definierte Struktur des Identifikationsabschnitts (104, 104A, 104B), die über benachbarten Halbleiterchips (100, 100a, 100b) liegt, auf einem Wafer ausgebildet ist, in dem die Halbleiterchips (100, 100a, 100b) ausgebildet sind, und der Identifikationsabschnitt (104, 104A, 104B) durch Zersägen des Sägebereichs ausgebildet wird.
  4. Verfahren nach Anspruch 1 oder 2, wobei die Struktur des Identifikationsabschnitts (104) mit einer teilweise kreisförmigen Gestalt ausgebildet ist.
  5. Verfahren nach Anspruch 1 oder 2, wobei die Struktur des Identifikationsabschnitts (104A, 104B) mit einer linearen Gestalt orthogonal zu einer Sägelinie ausgebildet ist.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei die Struktur des Identifikationsabschnitts (104, 104A, 104B) durch Füllen eines in dem Halbleitersubstrat (105) ausgebildeten Grabens mit einem Isolierglied ausgebildet ist.
  7. Verfahren nach einem der Ansprüche 1 bis 5, wobei der Identifikationsabschnitt (104, 104A, 104B) durch ein Verdrahtungsmuster in einer Schaltungsbildungsschicht des Halbleiterchips (100, 100a, 100b) ausgebildet ist.
  8. Verfahren nach einem der Ansprüche 1 bis 5, wobei mehrere Durchgangselektroden (103) das Halbleitersubstrat (105) durchdringen und in einem äußeren Bereich des Halbleitersubstrats (105) ausgebildet sind; und wobei mindestens ein Isolierring (112) über eine gesamte Dicke des Halbleitersubstrats (105) gebildet ist, wobei der Isolierring (112) jede der Durchgangselektroden (103) umgibt; wobei der Identifikationsabschnitt (104) aus dem gleichen dielektrischen Material wie das des Isolierrings (112) gebildet ist.
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