JP2012222161A - 半導体装置 - Google Patents
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- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Abstract
【解決手段】メモリチップ31は、配線タングステン階層WTL、第1、第2、第3アルミニウム配線階層1AlL,2AlL,3AlLを備える多層配線構造を備える。各配線層の間には、第1、第2、第3層間絶縁膜315,316,317がそれぞれ形成され、第3アルミニウム配線階層3AlLとポリイミド膜PIとの間には、第4層間絶縁膜318が形成されている。第1のダミーパターンDP1は、第1アルミニウム配線階層1AlLに形成され、第2層間絶縁膜316に覆われている。第2のダミーパターンDP2は、第2アルミニウム配線階層2AlLに形成され、第3層間絶縁膜317に覆われている。第2ダミーパターンDP2は、第1ダミーパターンDP1よりも幅が長い。
【選択図】図3B
Description
図22の断面図に示すように、メモリチップ31pは、配線タングステンWT、第1、第2、第3アルミニウム配線1ALp,2ALp,3ALを備える多層配線構造を備える。
特許文献1においては、半導体基板上に多層の回路パターンを形成する際に、露光によって形成されたレジストパターンが正確に下層の回路パターンに対して重ね合わせられているかを検査するために精度測定マークについて、下層に形成された主尺パターンがCMP時のディッシングの影響を受けないようにするために、主尺パターンが形成された配線層の下層の配線層のマーク形成領域にダミーパターンを形成することが開示されている。
しかしながら、特許文献1には、あくまで、デバイス形成層形成時のレジストパターンの位置合わせに使用する精度測定マークについて開示しているのみである。従って、特許文献1には、半導体チップ形成後のアライメントマークの認識については何ら記載されておらず、さらに、精度測定マークに対して対称に配置されたマーク等の記載がなく、積層半導体装置の半導体チップに関するものではない。
<第一実施形態>
図1は、本発明における半導体装置の概略構成を示す断面図である。同図に示された半導体装置1は、CoC型の積層型半導体装置である。
特に、TSV積層用チップのように、表面マーク313の下部に配線タングステンパッドWTPを配置する必要がある場合に有効である。
次に、本発明の第二実施形態のメモリチップについて説明する。
半導体装置の全体構成としては、図1に示した半導体装置1の全体構成と同じである。第一実施形態と異なる点は、図4Bに示す第一実施形態においては、CMPダミーパターンDP1,DP2を採用しているが、本第二実施形態においては、その代わりに、図16に示すように、ストライプ状のパターンDP21,DP22を配置していることにある。なお、ストライプ状のダミーパターンDP21,DP22のピッチを各配線層で異ならせている点は、第一実施形態と同様である。
次に、本発明の半導体装置の第二実施形態について説明する。
半導体装置の全体構成としては、図1に示した半導体装置1の全体構成と同じである。第一実施形態と異なる点は、図4Bに示す第一実施形態においては、CMPダミーパターンDP1,DP2を採用しているが、本第三実施形態においては、その代わりに、図17に示すように、ストライプ状のパターンDP31とドットパターンのダミーパターンDP32との組み合わせを配置していることにある。
上述の第一乃至第三実施形態においては、禁止領域PAの表面マーク313の直下にもパターンを配置させているが、図18に示すように、表面マーク313の直下は排除してもよい。
2・・・配線基板
21・・・絶縁基材
22・・・絶縁膜
23・・・接続パッド
24・・・ランド
25・・・ワイヤバンプ
26・・・表面バンプ
27・・・Cuピラー
28・・・カバー開口
29・・・絶縁トレンチ
3・・・チップ積層体
31(31a,31b,31c,31d)・・・メモリチップ
32・・・インターフェースチップ
311・・・表面バンプ電極
312・・・裏面バンプ電極
313・・・表面マーク
314・・・裏面マーク
315・・・第1層間絶縁膜
316・・・第2層間絶縁膜
317・・・第3層間絶縁膜
318・・・第4層間絶縁膜
319・・・半導体基板
320・・・接着剤
321・・・支持体
322・・・絶縁膜
323・・・シード膜
324・・・Cuめっき
32・・・インターフェースチップ
4・・・貫通配線
41・・・配線貫通電極
42・・・ダミーバンプ貫通電極
43・・・裏面絶縁膜
44・・・裏面バンプ
5・・・第1の封止樹脂部
6・・・NCP
7・・・第2の封止樹脂部
8・・・半田ボール
99・・・吸着ステージ
991・・・凹部
1〜3AlL・・・第1〜3アルミニウム配線階層
MWLP・・・配線パッド
PIO・・・ポリイミド(PI)開口部
PR・・・フォトレジスト
TH1〜3・・・第1〜第3スルーホール
TSV1・・・配線貫通電極
TSV2・・・マーク用貫通電極
WTL・・・配線タングステン階層
WTP1,WTP2・・・配線タングステンパッド
Claims (18)
- 第1の配線階層と、当該第1の配線階層の上方に形成された第2の配線階層と、当該第2の配線階層の上方に形成された第3の配線階層とを含む多階層配線構造であって、
第1の配線階層として形成された第1の配線層と、前記第1の配線層の上部に位置する領域に前記第2の配線階層として形成された複数の第1のパターンと、前記第1の配線層の上部に位置する領域に前記第3の配線階層として形成された第1のマークとを含む、前記多階層配線構造を備えることを特徴とする半導体装置。 - 第1の面に前記多階層配線構造が形成された半導体基板と、
前記半導体基板を、前記第1の面から当該第1の面と対向する第2の面まで貫通する貫通電極と、
前記貫通電極に接続された第2のマークと、を更に備えることを特徴とする請求項1に記載の半導体装置。 - 前記貫通電極は、前記半導体基板の前記第2の面において前記多階層配線層の前記第1の配線階層の前記第1の配線層の下部に位置する領域に配置されることを特徴とする請求項2に記載の半導体装置。
- 前記複数の第1のパターンは、電気的にフローティング状態であることを特徴とする請求項1に記載の半導体装置。
- 前記複数の第1のパターンは、前記第2の配線階層における前記第1のマークの下部の領域に形成されることを特徴とする請求項1に記載の半導体装置。
- 前記多階層配線構造は、更に、前記第1の配線階層と前記第3の配線階層との間に形成された第4の配線階層と、前記第1の配線層の上部に位置する領域に前記第4の配線階層として形成された複数の第2のパターンとを含むことを特徴とする請求項1に記載の半導体装置。
- 前記複数の第2のパターンの各々は、前記複数の第1のパターンの各々よりも大きいことを特徴とする請求項6に記載の半導体装置。
- 第1の配線階層と当該第1の配線階層の上方に形成された第2の配線階層とを含む多階層配線構造であって、
前記第2の配線階層として形成された第1のマークと、前記第1の配線階層として形成された複数のパターンとを含む、前記多階層配線構造と、
前記多層配線構造上に形成された樹脂層であって、当該樹脂層は、前記第1のマークと前記複数のパターンのうちの1又は複数との上部に位置する開口部を含む、前記樹脂層と、
を備えることを特徴とする半導体装置。 - 第1の面に前記多階層配線層が形成された半導体基板と、
前記半導体基板の前記第1の面から前記半導体基板の前記第1の面に対向する第2の面まで貫通する貫通電極と、
前記貫通電極に接続された第2のマークと、
を更に備えることを特徴とする請求項8に記載の半導体装置。 - 前記多階層配線構造は、さらに、前記第1の配線階層の下方に形成された第3の配線階層を含み、前記貫通電極の一端は、前記第3の配線階層まで延伸することを特徴とする請求項9に記載の半導体装置。
- 前記複数のパターンは、電気的にフローティング状態であることを特徴とする請求項8に記載の半導体装置。
- 互いに積層された第1及び第2の半導体チップであって、
各々が、第1の配線階層と、当該第1の配線階層の上方に形成された第2の配線階層と、当該第2の配線階層の上方に形成された第3の配線階層とを含む多階層配線構造であって、第1の配線階層として形成された第1の配線層と、前記第1の配線層の上部に位置する領域に前記第2の配線層として形成された複数の第1のパターンと、前記第1の配線層の上部に位置する領域に前記第3の配線層として形成された第1のマークとを含む、前記多階層配線構造を含む、前記第1及び第2の半導体チップと、
を備えることを特徴とする半導体装置。 - 前記第1及び第2の半導体チップの各々が、
第1の面に前記多階層配線構造が形成された半導体基板と、
前記半導体基板を、前記第1の面から当該第1の面と対向する第2の面まで貫通する貫通電極と、
前記貫通電極に接続された第2のマークと、
を更に含むことを特徴とする請求項12に記載の半導体装置。 - 前記第1及び第2の半導体チップの各々の前記貫通電極は、自身が形成された前記半導体基板の前記第2の面において前記自身が形成半導体基板の前記第1の面に形成された前記多階層配線層の前記第1の配線階層の前記第1の配線層の下部に位置する領域に配置されることを特徴とする請求項13に記載の半導体装置。
- 前記第1及び第2の半導体チップの各々の前記複数の第1のパターンは、電気的にフローティング状態であることを特徴とする請求項12に記載の半導体装置。
- 前記第1及び第2の半導体チップの各々の前記複数の第1のパターンは、自身が形成された前記多階層配線層中の前記第2の配線階層における前記第1のマークの下部の領域に形成されることを特徴とする請求項12に記載の半導体装置。
- 前記第1及び第2の半導体チップの各々の前記多階層配線構造は、更に、前記第1の配線階層と前記第3の配線階層との間に形成された第4の配線階層と、前記第1の配線層の上部に位置する領域に前記第4の配線階層として形成された複数の第2のパターンとを含むことを特徴とする請求項12に記載の半導体装置。
- 前記第1及び第2の半導体チップの各々の前記複数の第2のパターンの各々は、自身が形成された前記多階層配線構造中の前記複数の第1のパターンの各々よりも大きいことを特徴とする請求項17に記載の半導体装置。
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