KR20210048638A - 반도체 패키지 - Google Patents

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KR20210048638A
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semiconductor chip
chip
semiconductor
layer
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서지환
강운병
김태훈
이혁재
황지환
박상천
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    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

기판, 상기 기판 상에 실장되는 제 1 반도체 칩, 및 상기 제 1 반도체 칩의 상면 상에 실장되는 제 2 반도체 칩을 포함하는 반도체 패키지를 제공하되, 상기 제 1 반도체 칩은 상기 제 1 반도체 칩의 상면 상에 배치되는 도전 패턴, 및 상기 제 1 반도체 칩의 상기 상면을 덮고 상기 도전 패턴을 둘러싸는 제 1 보호층을 포함하고, 상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 하면 상에서 상기 제 1 관통 전극과 접하는 제 1 패드, 상기 제 1 패드를 둘러싸고 상기 제 2 반도체 칩의 상기 하면을 덮는 제 2 보호층, 및 상기 제 2 보호층의 내부를 향하도록 상기 제 2 보호층에 형성된 제 1 리세스를 채우는 제 3 보호층을 포함하고, 상기 제 1 보호층과 상기 제 3 보호층을 서로 접할 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 상세하게는 적층형 반도체 패키지에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 최근의 패키징 기술은 하나의 패키지 내에 복수의 반도체 칩들을 탑재하는 방향으로 진행되고 있다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 하나의 패키지로 집적하는 반도체 패키지 기술이 요구된다. 특히, 고주파 신호를 취급하는 반도체 패키지는 소형화뿐만 아니라 전기적 특성을 우수하게 구현할 것이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 소형화된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 기판, 상기 기판 상에 실장되는 제 1 반도체 칩, 및 상기 제 1 반도체 칩의 상면 상에 실장되는 제 2 반도체 칩을 포함할 수 있다. 상기 제 1 반도체 칩은 상기 제 1 반도체 칩의 상면 상에 배치되는 도전 패턴, 및 상기 제 1 반도체 칩의 상기 상면을 덮고 상기 도전 패턴을 둘러싸는 제 1 보호층을 포함할 수 있다. 상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 하면 상에서 상기 제 1 관통 전극과 접하는 제 1 패드, 상기 제 1 패드를 둘러싸고 상기 제 2 반도체 칩의 상기 하면을 덮는 제 2 보호층, 및 상기 제 2 보호층의 내부를 향하도록 상기 제 2 보호층에 형성된 제 1 리세스를 채우는 제 3 보호층을 포함할 수 있다. 상기 제 1 보호층과 상기 제 3 보호층을 서로 접할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 기판, 및 상기 기판 상에 적층되는 반도체 칩들을 포함할 수 있다. 상기 반도체 칩들 각각은 상기 기판을 향하는 활성면 상에 배치되는 칩 패드, 상기 활성면을 덮고, 상기 칩 패드를 둘러싸며, 내부에 리세스를 포함하는 제 1 보호층, 상기 리세스 내부를 채우는 제 2 보호층, 및 상기 반도체 칩들을 수직 관통하여, 상기 칩 패드와 연결되는 관통 전극을 포함할 수 있다. 상기 추가 보호층의 하면과 상기 칩 패드의 하면은 공면(coplanar)을 이룰 수 있다. 상기 제 2 보호층은 상기 칩 패드의 측면과 접할 수 있다.상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 기판, 상기 기판의 하면 상에 배치되는 연결 단자, 상기 기판의 상면 상에 적층되는 제 1 반도체 칩들, 상기 제 1 반도체 칩들과 수평적으로 이격되어, 상기 기판에 실장되는 제 2 반도체 칩, 및 상기 기판 상에서 상기 제 1 반도체 칩들 및 상기 제 2 반도체 칩을 덮는 몰딩막을 포함할 수 있다. 상기 제 1 반도체 칩들 각각은 상기 제 1 반도체 칩의 하면 상에 배치되는 칩 패드, 상기 제 1 반도체 칩을 수직 관통하여, 상기 칩 패드와 연결되는 관통 전극, 상기 제 1 반도체 칩의 상기 하면을 덮고, 내부에 리세스를 포함하는 제 1 보호층, 상기 리세스를 채우는 제 2 보호층, 및 상기 제 1 반도체 칩의 상면을 덮는 제 3 보호층을 포함할 수 있다. 상기 제 2 보호층은 그의 상면이 상기 제 1 반도체 칩을 향하여 위로 둥근 형상을 가질 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 반도체 칩들의 상부 보호층과 추가 보호층이 모듈러스가 작은 물질을 포함할 수 있다. 이에 따라, 반도체 칩들의 접합 시, 상부 보호층과 추가 보호층 사이에 불순물이 개재되어도 관통 전극들 및 칩 패드들이 이격되는 부분이 없이 접합될 수 있다. 또한, 서로 접하는 반도체 칩들의 추가 보호층 및 상부 보호층이 접착성이 높은 물질로 형성되기 때문에 반도체 칩들이 견고하게 접합될 수 있다. 이를 통해, 이에 따라 반도체 패키지의 구조적 안정성이 향상될 수 있다.
더하여, 모듈러스가 높은 하부 보호층을 모듈러스가 낮은 추가 보호층과 함께 반도체 칩의 전면 상에 배치하여, 반도체 칩이 견고하게 보호될 수 있다.
본 발명의 실시예들에 따르면, 작은 폭 또는 작은 간격을 갖는 칩 패드들을 형성하기 용이할 수 있다. 즉, 반도체 패키지의 고집적화에 유리할 수 있으며, 반도체 패키지가 소형화될 수 있다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 2a 내지 도 2c는 도 1a의 일부를 확대 도시한 도면들이다.
도 3은 도 1a의 반도체 칩을 설명하기 위한 평면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 5는 도 4의 일부를 확대 도시한 도면이다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7 내지 도 16은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 17 내지 도 19는 폴리머만을 포함하는 보호층을 갖는 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 20 내지 도 22는 산화물만을 포함하는 보호층을 갖는 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다. 도 2a 내지 도 2c는 도 1a의 일부를 확대 도시한 도면들로, 도 1a의 A 영역을 확대 도시하였다. 도 3은 도 1a의 반도체 칩을 설명하기 위한 평면도로, 제 1 반도체 칩의 하면을 도시하였다.
도 1a, 도 2 및 도 3을 참조하여, 패키지 기판(100)이 제공될 수 있다. 예를 들어, 패키지 기판(100)은 그의 상면에 신호 패턴을 갖는 인쇄 회로 기판(print circuit board: PCB)를 포함할 수 있다. 또는, 패키지 기판(100)은 절연막과 배선층이 교차로 적층된 구조일 수 있다. 패키지 기판(100)은 그의 상면 상에 배치되는 패드들을 가질 수 있다.
도시하지는 않았으나, 패키지 기판(100)의 아래에 외부 단자들이 배치될 수 있다. 상세하게는, 상기 외부 단자들은 패키지 기판(100)의 하면 상에 배치되는 단자 패드들 상에 배치될 수 있다. 상기 외부 단자들은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있고, 상기 외부 단자들의 종류 및 배치에 따라 반도체 패키지는 볼 그리드 어레이(ball grid array: BGA), 파인 볼 그리드 어레이(fine ball-grid array: FBGA) 또는 랜드 그리드 어레이(land grid array: LGA) 형태로 제공될 수 있다.
패키지 기판(100) 상에 인터포저 기판(200)이 제공될 수 있다. 인터포저 기판(200)은 패키지 기판(100)의 상면 상에 실장될 수 있다. 인터포저 기판(200)은 베이스층(210), 베이스층(210)에 형성되는 배선 패턴(220, 230, 240)을 포함할 수 있다. 예를 들어, 상기 배선 패턴(220, 230, 240)은 베이스층(210)의 상면 상으로 노출되는 제 1 기판 패드들(220), 베이스층(210)의 하면 상으로 노출되는 제 2 기판 패드들(230), 및 베이스층(210)을 수직으로 관통하여 제 1 기판 패드들(220)과 제 2 기판 패드들(230)을 전기적으로 연결하는 기판 관통 전극들(240)을 포함할 수 있다. 이때, 제 1 기판 패드들(220)의 상면은 베이스층(210)의 상면과 공면(coplanar)을 이룰 수 있다. 제 1 기판 패드들(220)은 필요에 따라 제공되지 않을 수 있으며, 이 경우 기판 관통 전극들(240)은 이 베이스층(210)의 상면 상으로 노출될 수 있다. 인터포저 기판(200)은 후술되는 칩 스택(CS)을 재배선할 수 있다. 예를 들어, 제 1 기판 패드들(220) 및 제 2 기판 패드들(230)은 베이스층(210) 내의 회로 배선에 의해 전기적으로 연결되며, 상기 회로 배선과 함께 재배선 회로를 구성할 수 있다. 제 1 기판 패드들(220), 제 2 기판 패드들(230) 및 기판 관통 전극들(240)은 금속과 같은 도전 물질을 포함할 수 있다. 예를 들어, 제 1 기판 패드들(220), 제 2 기판 패드들(230) 및 기판 관통 전극들(240)은 구리(Cu)를 포함할 수 있다.
인터포저 기판(200)의 하면 상에 기판 연결 단자들(250)이 배치될 수 있다. 기판 연결 단자들(250)은 패키지 기판(100)의 상기 패드들과 인터포저 기판(200)의 제 2 기판 패드들(230) 사이에 제공될 수 있다. 기판 연결 단자들(250)은 인터포저 기판(200)을 패키지 기판(100)에 전기적으로 연결시킬 수 있다. 예를 들어, 인터포저 기판(200)은 패키지 기판(100)에 플립 칩(flip chip) 방식으로 실장될 수 있다. 기판 연결 단자들(250)은 솔더 볼 또는 솔더 범프 등을 포함할 수 있다.
도 1a에서는 패키지 기판(100) 상에 인터포저 기판(200)이 실장되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에서, 패키지 기판(100)은 필요에 따라 제공되지 않을 수 있다. 예를 들어, 후술되는 반도체 칩들(300, 400, 500) 및 몰딩막(600)은 인터포저 기판(200)의 상면 상에 배치될 수 있으며, 인터포저 기판(200)의 하면 상에는 외부의 기기들에 반도체 패키지를 접속시키기 위한 외부 단자들이 배치될 수 있다. 상기 외부 단자들은 위에서 설명한 바와 동일 및 유사할 수 있다. 이하, 인터포저 기판(200)의 아래에 패키지 기판(100)이 제공되는 도 1a의 반도체 패키지를 기준으로 계속 설명하도록 한다.
인터포저 기판(200) 상에 칩 스택(CS)이 배치될 수 있다. 칩 스택(CS)은 인터포저 기판(200) 상에 실장되는 제 1 반도체 칩(300), 제 1 반도체 칩(300) 상에 적층되는 적어도 하나의 제 2 반도체 칩(400), 및 제 2 반도체 칩(400) 상에 적층되어 칩 스택(CS)의 최상단에 위치하는 제 3 반도체 칩(500)을 포함할 수 있다. 제 1 내지 제 3 반도체 칩들(300, 400, 500) 각각은 DRAM, SRAM, MRAM, 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있다. 또는, 제 1 내지 제 3 반도체 칩들(300, 400, 500) 각각은 로직 칩(logic chip)일 수 있다. 도 1a에서는 하나의 칩 스택(CS)이 배치되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 칩 스택(CS)이 복수로 제공되는 경우, 칩 스택들(CS)은 인터포저 기판(200) 상에서 서로 이격될 수 있다.
제 1 반도체 칩(300)은 인터포저 기판(200) 상에 실장될 수 있다. 제 1 반도체 칩(300)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 제 1 반도체 칩(300)은 전면(300a) 및 후면(300b)을 가질 수 있다. 이하 본 명세서에서, 전면이라 함은 반도체 칩 내의 집적 소자의 활성면(active surface) 측의 일면으로, 반도체 칩의 패드들이 형성되는 면으로 정의되고, 후면이라 함은 상기 전면에 대향하는 반대면으로 정의될 수 있다. 예를 들어, 제 1 반도체 칩(300)은 제 1 베이스층(310)로부터 제 1 반도체 칩(300)의 전면(300a) 측에 배치되는 제 1 칩 패드들(320), 제 1 반도체 칩(300)의 전면(300a)을 덮는 제 1 하부 보호층(330), 및 제 1 하부 보호층(330)의 하면을 덮는 제 1 추가 보호층(340)을 포함할 수 있다.
제 1 칩 패드들(320)은 제 1 반도체 칩(300) 내의 집적 소자 또는 집적 회로들과 전기적으로 연결될 수 있다. 실시예들에 따르면, 제 1 칩 패드들(320)과 제 1 반도체 칩(300) 내의 집적 소자 사이에 재배선을 위한 배선들이 제공될 수 있다. 제 1 칩 패드들(320)은 그의 폭이 1um 내지 10um일 수 있다. 제 1 칩 패드들(320) 간의 간격은 1um 내지 10um일 수 있다. 제 1 칩 패드들(320)은 금속과 같은 도전 물질을 포함할 수 있다. 예를 들어, 제 1 칩 패드들(320)은 구리(Cu)를 포함할 수 있다.
제 1 칩 패드들(320)은 제 1 칩 패드들(320)과 제 1 베이스층(310) 사이에 배치되는 제 1 시드층들(322)을 포함할 수 있다. 제 1 시드층들(322)은 제 1 칩 패드들(320)의 상면을 덮을 수 있다. 더하여, 제 1 시드층들(322)은 제 1 칩 패드들(320)의 측면 상으로 연장될 수 있다. 즉, 제 1 시드층들(322)은 제 1 칩 패드들(320)과 후술되는 제 1 하부 보호층(320) 사이에 개재될 수 있다. 제 1 시드층들(322)의 측면들은 제 1 칩 패드들(320)의 측면들과 공면(coplanar)을 이룰 수 있다. 제 1 시드층들(322)은 약 5Å 내지 50 Å의 두께를 가질 수 있다. 제 1 시드층들(322)은 타이타늄(Ti), 구리(Cu), 루테늄(Ru), 니켈(Ni), 텅스텐(W) 또는 금(Au)을 포함할 수 있다.
제 1 하부 보호층(330)은 제 1 반도체 칩(300)의 전면(300a)에서 제 1 칩 패드들(320)을 둘러쌀 수 있다. 즉, 제 1 하부 보호층(330)은 제 1 베이스층(310)의 하면(즉, 반도체 칩(300)의 전면(300a))을 덮고, 제 1 칩 패드들(320)의 측면들과 접할 수 있다. 제 1 하부 보호층(330)의 최하단은 제 1 칩 패드들(320)의 하면들과 동일한 레벨에 위치하거나 또는 더 낮은 레벨에 위치할 수 있다. 제 1 하부 보호층(330)의 두께는 5um 내지 10um일 수 있다. 제 1 하부 보호층(330)은 모듈러스(modulus)가 높은 절연 물질을 포함할 수 있다. 예를 들어, 제 1 하부 보호층(330)의 영의 모듈러스(Young's modulus)는 30GPa 내지 50GPa일 수 있다. 이에 따라, 제 1 반도체 칩(300) 내의 집적 회로 등이 견고하게 보호될 수 있다. 제 1 하부 보호층(330)은 산화물 또는 질화물을 포함할 수 있다. 예를 들어, 제 1 하부 보호층(330)은 실리콘 산화물(SiO), 실리콘 질화물(SiN) 또는 실리콘 탄질화물(SiCN)를 포함할 수 있다.
제 1 하부 보호층(330)은 그의 하면 상에 형성된 제 1 리세스(RS1)를 포함할 수 있다. 제 1 리세스(RS1)는 제 1 하부 보호층(330)의 하면으로부터 제 1 베이스층(310)을 향하도록 형성될 수 있다. 예를 들어, 도 1a 및 도 2a에 도시된 바와 같이, 제 1 리세스(RS1)는 제 1 베이스층(310)을 향하여 오목한 형상(즉, 상방으로 둥근 형상)을 가질 수 있다. 일 예로, 제 1 리세스(RS1)는 제 1 칩 패드들(320)에 가까워질수록 그의 깊이가 얕아질 수 있다. 또는, 제 1 칩 패드들(320) 간의 간격이 클 경우, 제 1 리세스(RS1)의 중심 영역에서 제 1 리세스(RS1)의 깊이는 일정할 수 있고, 제 1 칩 패드들(320)과 인접한 영역에서 제 1 칩 패드들(320)에 가까워질수록 제 1 리세스(RS1)의 깊이가 얕아질 수 있다. 제 1 리세스(RS1)의 일단은 제 1 칩 패드들(320)의 측면들과 접할 수 있다. 즉, 제 1 하부 보호층(330)의 노출되는 하면의 전 영역에 걸쳐, 제 1 리세스(RS1)가 형성될 수 있다. 제 1 리세스(RS1)의 깊이(t2)는 제 1 하부 보호층(330)의 두께(t1)의 1/2 내지 1/10일 수 있다. 여기서, 제 1 하부 보호층(330)의 두께(t1)라 함은 제 1 하부 보호층(330)의 상면으로부터 제 1 하부 보호층(330)의 최하단까지의 두께일 수 있다. 예를 들어, 제 1 리세스(RS1)의 깊이(t2)는 1um 내지 2um일 수 있다. 제 1 리세스(RS1)의 깊이(t2)에 따라, 제 1 하부 보호층(330)의 최하단은 제 1 칩 패드들(320)의 하면들과 동일한 레벨에 위치하거나 또는 더 낮은 레벨에 위치할 수 있다. 예를 들어, 도 2a에 도시된 바와 같이, 제 1 칩 패드들(320)의 측면은 제 1 하부 보호층(330)에 의해 덮일 수 있다. 또는, 도 2b에 도시된 바와 같이, 제 1 칩 패드들(320)의 측면들의 일부는 제 1 하부 보호층(330)으로부터 노출될 수 있다. 즉, 제 1 칩 패드들(320)의 측면들의 하부가 노출될 수 있다.
이와는 다르게, 제 1 리세스(RS1)는 그의 단면이 사다리꼴 형상을 갖도록 형성될 수 있다. 예를 들어, 도 2c에 도시된 바와 같이, 제 1 리세스(RS1)는 제 1 하부 보호층(330)의 상면과 평행한 바닥면(BS)을 갖고, 평면적 관점에서 바닥면(BS)을 둘러싸는 경사면(DS)을 가질 수 있다. 경사면(DS)은 제 1 칩 패드들(320)을 향할수록 바닥면(BS)으로부터 인터포저 기판(200)을 향하도록 경사질 수 있다. 경사면(DS)은 바닥면(BS)에 대해 일정한 경사를 갖는 평면일 수 있다. 또는, 도 2a의 실시예에서 제 1 칩 패드들(320) 간의 거리가 먼 경우를 설명한 것과 같이, 경사면(DS)은 곡면일 수 있다. 이하, 도 2a의 실시예를 기준으로 계속 설명한다.
제 1 하부 보호층(330)의 하면 상에 제 1 추가 보호층(340)이 배치될 수 있다. 제 1 추가 보호층(340)은 제 1 하부 보호층(330)의 하면을 덮을 수 있다. 제 1 추가 보호층(340)은 제 1 하부 보호층(330)의 제 1 리세스(RS1)를 채울 수 있다. 제 1 추가 보호층(340)의 상면은 제 1 베이스층(310)을 향하여 볼록한 형상(즉, 상방으로 둥근 형상)을 가질 수 있다. 제 1 추가 보호층(340)의 하면은 제 1 칩 패드들(320)의 하면들과 동일한 레벨에 위치할 수 있다. 제 1 추가 보호층(340)의 하면은 제 1 칩 패드들(320)의 하면들과 실질적으로 평탄(flat)한 공면(coplanar)을 이룰 수 있다. 제 1 추가 보호층(340)의 일단은 제 1 칩 패드들(320)의 측면들과 접할 수 있다. 이때, 도 2a에 도시된 바와 같이, 제 1 추가 보호층(340)의 일단은 제 1 칩 패드들(320)의 모서리(즉, 제 1 칩 패드들(320)의 상면과 측면의 접점)와 접할 수 있다. 또는, 도 2b에 도시된 바와 같이, 제 1 추가 보호층(340)은 제 1 칩 패드들(320)의 측면들의 하부를 덮을 수 있다. 제 1 추가 보호층(340, 제 1 리세스(RS1)의 깊이와 동일할 수 있으며, 이하 동일한 도면 번호를 사용하도록 한다.)의 두께(t2)는 제 1 하부 보호층(330)의 두께(t1)의 1/2 내지 1/10일 수 있다. 예를 들어, 제 1 추가 보호층(340)의 두께(t2)는 1um 내지 2um일 수 있다. 여기서, 제 1 추가 보호층(340)의 두께(t2)는 제 1 추가 보호층(340)의 하면으로부터 제 1 추가 보호층(340)의 최상단까지의 두께일 수 있다. 실시예들에 따르면, 도 2c에 도시된 바와 같이, 제 1 추가 보호층(340)은 그의 단면이 사다리꼴 형상을 갖도록 형성될 수 있다. 제 1 추가 보호층(340)은 평면적 관점에서 제 1 하부 보호층(330)과 오버랩(overlap)될 수 있다. 즉, 제 1 추가 보호층(340)은 제 1 하부 보호층(330)의 하면 전체를 덮을 수 있다. 이로 인해, 도 3에 도시된 바와 같이, 제 1 하부 보호층(330)은 제 1 반도체 칩(300)의 전면(300a) 상으로 노출되지 않을 수 있다. 제 1 추가 보호층(340)의 모듈러스(modulus)는 제 1 하부 보호층(330)의 모듈러스보다 작을 수 있다. 예를 들어, 제 1 추가 보호층(340)의 모듈러스는 제 1 하부 보호층(330)의 모듈러스의 0.1배 내지 0.5배일 수 있다. 제 1 추가 보호층(340)의 영의 모듈러스(Young's modulus)는 1GPa 내지 10GPa일 수 있다. 제 1 추가 보호층(340)은 제 1 하부 보호층(330)보다 탄성 또는 연성이 높은 물질을 포함할 수 있다. 또는, 제 1 추가 보호층(340)은 접착성 물질을 포함할 수 있다. 제 1 추가 보호층(340)은 폴리머를 포함할 수 있다. 예를 들어, 폴리머는 PMMA 또는 레진 등을 포함할 수 있다.
제 1 반도체 칩(300)은 제 1 상부 보호층(350)을 더 포함할 수 있다. 제 1 상부 보호층(350)은 제 1 반도체 칩(300)의 후면(300b) 상에 배치될 수 있다. 제 1 상부 보호층(350)은 제 1 베이스층(310)의 상면을 덮을 수 있다. 제 1 상부 보호층(350)의 두께는 1um 내지 2um일 수 있다. 제 1 상부 보호층(350)은 제 1 하부 보호층(330)보다 탄성 또는 연성이 높은 물질을 포함할 수 있다. 제 1 상부 보호층(350)은 제 1 하부 보호층(330)과 동일한 물질을 포함할 수 있다. 예를 들어, 제 1 상부 보호층(350)은 폴리머를 포함할 수 있다. 다른 실시예들에 따르면, 제 1 상부 보호층(350)은 제 1 하부 보호층(330)과 동일한 물질을 포함할 수 있다. 즉, 제 1 상부 보호층(350)은 모듈러스가 높은 절연 물질(일 예로, 실리콘 산화물, 실리콘 질화물 또는 실리콘 탄질화물)을 포함할 수 있다.
제 1 추가 보호층(340)의 하면으로부터 제 1 상부 보호층(350)의 상면까지의 거리로 정의되는 제 1 반도체 칩(300)의 두께는 30um 내지 50um일 수 있다.
제 1 반도체 칩(300)은 제 1 상부 보호층(350)의 상면 상으로 노출되는 제 1 도전 패턴을 더 포함할 수 있다. 예를 들어, 상기 제 1 도전 패턴은 제 1 관통 전극들(360)일 수 있다. 제 1 관통 전극들(360)은 제 1 베이스층(310) 및 제 1 상부 보호층(350)을 수직으로 관통할 수 있다. 제 1 관통 전극들(360)은 제 1 상부 보호층(350)의 상면까지 연장될 수 있으며, 제 1 관통 전극들(360)의 일단들은 제 1 상부 보호층(350)의 상면 상에 노출될 수 있다. 이때, 제 1 관통 전극들(360)의 상면들은 제 1 상부 보호층(350)의 상면과 공면(coplanar)을 이룰 수 있으며, 제 1 관통 전극들(360)의 상면들과 제 1 상부 보호층(350)의 상면은 실질적으로 평탄(flat)할 수 있다. 제 1 관통 전극들(360)의 다른 일단들은 제 1 반도체 칩(300)의 전면(300a)을 향해 연장되어, 제 1 칩 패드들(320)에 접속될 수 있다. 제 1 관통 전극들(360)의 폭은 제 1 칩 패드들(320)의 폭보다 작을 수 있다.
제 1 반도체 칩(300)은 인터포저 기판(200) 상에 실장될 수 있다. 도 1a에 도시된 바와 같이, 제 1 반도체 칩(300)은 그의 전면(300a)이 인터포저 기판(200)을 향할 수 있으며, 제 1 반도체 칩(300)은 인터포저 기판(200)에 전기적으로 연결될 수 있다. 이때, 제 1 반도체 칩(300)의 전면(300a), 즉 제 1 추가 보호층(340)의 하면은 인터포저 기판(200)의 상면에 접할 수 있다. 예를 들어, 제 1 반도체 칩(300)의 제 1 칩 패드들(320)은 인터포저 기판(200)의 제 1 기판 패드들(220)과 접할 수 있고, 제 1 추가 보호층(340)은 인터포저 기판(200)의 베이스층(210)과 접할 수 있다.
제 1 반도체 칩(300) 상에 제 2 반도체 칩(400)이 실장될 수 있다. 제 2 반도체 칩(400)은 제 1 반도체 칩(300)과 실질적으로 동일 및 유사할 수 있다. 도 1a에서는 제 2 반도체 칩(400)의 폭이 제 1 반도체 칩(300)의 폭과 동일한 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 제 2 반도체 칩(400)의 폭은 제 1 반도체 칩(300)의 폭보다 작거나 클 수 있다. 제 2 반도체 칩(400)은 전면(400a) 및 후면(400b)을 가질 수 있다. 제 2 반도체 칩(400)은 제 2 베이스층(410)으로부터 제 2 반도체 칩(400)의 전면(400a)에 배치되는 제 2 칩 패드들(420), 제 2 반도체 칩(400)의 전면(400a)을 덮는 제 2 하부 보호층(430), 및 제 2 하부 보호층(430)의 하면을 덮는 제 2 추가 보호층(440)을 포함할 수 있다.
제 2 칩 패드들(420)은 제 2 반도체 칩(400) 내의 집적 소자 또는 집적 회로들과 전기적으로 연결될 수 있다. 제 2 칩 패드들(420)은 그의 폭이 1um 내지 10um일 수 있다. 제 2 칩 패드들(420) 간의 간격은 1um 내지 10um일 수 있다.
제 2 칩 패드들(420)은 제 2 칩 패드들(420)과 제 2 베이스층(410) 사이에 배치되는 제 2 시드층들(422)을 포함할 수 있다. 제 2 시드층들(422) 은 제 2 칩 패드들(420)의 상면을 덮을 있다. 더하여, 제 2 시드층들(422)은 제 2 칩 패드들(420)의 측면 상으로 연장될 수 있다. 제 2 시드층들(422)의 측면들은 제 2 칩 패드들(420)의 측면들과 공면(coplanar)을 이룰 수 있다.
제 2 하부 보호층(430)은 제 2 반도체 칩(400)의 전면(400a)에서 제 2 칩 패드들(420)을 둘러쌀 수 있다. 즉, 제 2 하부 보호층(430)은 제 2 베이스층(410)의 하면을 덮고, 제 2 칩 패드들(420)의 측면들과 접할 수 있다. 제 2 하부 보호층(430)은 산화물 또는 질화물을 포함할 수 있다. 제 2 하부 보호층(430)은 그의 하면 상에 형성된 제 2 리세스(RS2)를 포함할 수 있다. 제 2 리세스(RS2)는 제 2 하부 보호층(430)의 하면으로부터 제 2 베이스층(410)을 향하여 오목한 형상을 갖도록 형성될 수 있다. 제 2 리세스(RS2)의 일단은 제 2 칩 패드들(420)의 측면들과 접할 수 있다. 제 2 리세스(RS2)의 깊이는 제 2 하부 보호층(430)의 두께의 1/2 내지 1/10일 수 있다.
제 2 하부 보호층(430)의 하면을 덮도록 제 2 추가 보호층(440)이 배치될 수 있다. 제 2 추가 보호층(440)은 제 2 하부 보호층(430)의 제 2 리세스(RS2)를 채울 수 있다. 제 2 추가 보호층(440)의 상면은 제 2 베이스층(410)을 향하여 볼록한 형상을 가질 수 있다. 제 2 추가 보호층(440)의 하면은 제 2 칩 패드들(420)의 하면들과 실질적으로 평탄(flat)한 공면(coplanar)을 이룰 수 있다. 제 2 추가 보호층(440)의 일단은 제 2 칩 패드들(420)의 측면들과 접할 수 있다. 이때, 제 2 추가 보호층(440)의 일단은 제 2 칩 패드들(420)의 모서리와 접하거나, 또는 제 2 칩 패드들(420)의 측면들의 하부를 덮을 수 있다. 제 2 추가 보호층(440)의 두께는 제 2 하부 보호층(430)의 두께의 1/2 내지 1/10일 수 있다. 제 2 추가 보호층(440)은 제 2 하부 보호층(430)의 하면 전체를 덮을 수 있으며, 제 2 하부 보호층(430)은 제 2 추가 보호층(440)에 의해 제 2 반도체 칩(400)의 전면(400a) 상으로 노출되지 않을 수 있다. 제 2 추가 보호층(440)은 제 2 하부 보호층(430)보다 탄성 또는 연성이 높은 물질을 포함할 수 있다. 또는, 제 2 추가 보호층(440)은 접착성 물질을 포함할 수 있다. 제 2 추가 보호층(440)은 폴리머를 포함할 수 있다. 예를 들어, 폴리머는 PMMA 또는 레진 등을 포함할 수 있다.
제 2 반도체 칩(400)은 제 2 상부 보호층(450)을 더 포함할 수 있다. 제 2 상부 보호층(450)은 제 2 반도체 칩(400)의 후면(400b)을 덮을 수 있다. 제 2 상부 보호층(450)은 제 2 하부 보호층(430)보다 탄성 또는 연성이 높은 물질을 포함할 수 있다. 예를 들어, 제 2 상부 보호층(450)은 폴리머를 포함할 수 있다. 다른 실시예들에 따르면, 제 2 상부 보호층(450)은 모듈러스가 높은 절연 물질(일 예로, 실리콘 산화물 또는 실리콘 질화물)을 포함할 수 있다.
제 2 반도체 칩(400)은 제 2 상부 보호층(450)의 상면 상으로 노출되는 제 2 도전 패턴을 더 포함할 수 있다. 예를 들어, 상기 제 2 도전 패턴은 제 2 베이스층(410) 및 제 2 상부 보호층(450)을 수직으로 관통하는 제 2 관통 전극들(460)일 수 있다. 제 2 관통 전극들(460)의 일단들은 제 2 상부 보호층(450)의 상면으로 노출될 수 있다. 이때, 제 2 관통 전극들(460)의 상면들은 제 2 상부 보호층(450)의 상면과 실질적으로 평탄(flat)한 공면(coplanar)을 이룰 수 있다. 제 2 관통 전극들(460)의 다른 일단들은 제 2 반도체 칩(400)의 전면(400a)을 향해 연장되어, 제 2 칩 패드들(420)에 접속될 수 있다.
제 2 반도체 칩(400)은 제 1 반도체 칩(300) 상에 실장될 수 있다. 도 1a 및 도 2a에 도시된 바와 같이, 제 2 반도체 칩(400)은 그의 전면(400a)이 제 1 반도체 칩(300)을 향할 수 있다. 이때, 제 2 반도체 칩(400)의 전면(400a)은 제 1 반도체 칩(300)의 후면(300b)과 접할 수 있다. 예를 들어, 제 2 추가 보호층(440)의 하면은 제 1 상부 보호층(350)의 상면과 서로 접할 수 있다. 본 발명에 따르면, 서로 접하는 제 2 추가 보호층(440) 및 제 1 상부 보호층(350)이 탄성 또는 연성이 높은 물질을 포함할 수 있다. 이에 따라, 제 2 추가 보호층(440)과 제 1 상부 보호층(350) 사이에 파티클(particle)과 같은 불순물이 유입되어도, 제 1 반도체 칩(300)과 제 2 반도체 칩(400)의 접합이 견고하게 형성될 수 있다. 또한, 서로 접하는 제 2 추가 보호층(440) 및 제 1 상부 보호층(350)이 접착성이 높은 물질(일 예로, 폴리머)로 형성되기 때문에 제 1 반도체 칩(300)과 제 2 반도체 칩(400)이 견고하게 접합될 수 있다. 즉, 반도체 패키지의 구조적 안정성이 향상될 수 있다. 이에 대해서는, 반도체 패키지의 제조 방법과 함께 자세히 설명하도록 한다.
도 1a 및 도 2a를 참조하면, 제 2 반도체 칩(400)은 제 1 반도체 칩(300) 상에 접합될 수 있다. 상세하게는, 제 1 반도체 칩(300)과 제 2 반도체 칩(400)의 경계 상에서, 제 2 반도체 칩(400)의 제 2 칩 패드들(420)은 제 1 반도체 칩(300)의 제 1 관통 전극들(360)과 접할 수 있다. 이때, 제 2 칩 패드들(420)과 제 1 관통 전극들(360)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 본 명세서에서, 하이브리드 본딩이란 동종 물질을 포함하는 두 구성물이 그들의 계면에서 융합하는 본딩을 의미한다. 예를 들어, 제 2 칩 패드들(420)과 제 1 관통 전극들(360)은 연속적인 구성을 가질 수 있고, 제 2 칩 패드들(420)과 제 1 관통 전극들(360) 사이의 경계면(IF)은 시각적으로 보이지 않을 수 있다. 예를 들어, 제 2 칩 패드들(420)과 제 1 관통 전극들(360)은 동일한 물질로 구성되어, 제 2 칩 패드들(420)과 제 1 관통 전극들(360) 사이에 계면이 없을 수 있다. 즉, 제 2 칩 패드들(420)과 제 1 관통 전극들(360)은 하나의 구성 요소로 제공될 수 있다. 제 2 칩 패드들(420)과 제 1 관통 전극들(360)을 통해 제 2 반도체 칩(400)과 제 1 반도체 칩(300)은 서로 전기적으로 연결될 수 있다. 제 1 관통 전극들(360)의 폭이 제 2 칩 패드들(420)의 폭보다 작을 수 있다. 이에 따라, 제 2 칩 패드들(420)과 제 1 관통 전극들(360) 사이에 계면 상에서, 제 2 칩 패드들(420)의 하면이 노출될 수 있다. 상기 노출되는 제 2 칩 패드들(420)의 하면은 제 1 반도체 칩(300)의 제 1 상부 보호층(350)과 접할 수 있다.
도 1a에서는 하나의 칩 스택(CS) 내에 하나의 제 2 반도체 칩(400)이 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제 2 반도체 칩(400)은 복수로 제공될 수 있으며, 이 경우 제 2 반도체 칩들(400)은 인터포저 기판(200)에 수직한 방향으로 적층될 수 있다. 이때, 상기에서 제 1 반도체 칩(300) 및 제 2 반도체 칩(400)의 접합을 설명한 것과 동일하게, 제 2 반도체 칩들(400)은 서로 수직으로 접합될 수 있다. 즉, 제 2 반도체 칩들(400)은 그의 위에 배치되는 제 2 반도체 칩들(400)의 다른 하나와 금속간 하이브리드 본딩을 이룰 수 있다.
제 2 반도체 칩(400) 상에 제 3 반도체 칩(500)이 실장될 수 있다. 제 3 반도체 칩(500)은 제 1 반도체 칩(300) 및 제 2 반도체 칩(400)과 실질적으로 동일 및 유사할 수 있다. 제 3 반도체 칩(500)은 전면(500a) 및 후면(500b)을 가질 수 있다. 제 3 반도체 칩(500)은 제 3 베이스층(510)으로부터 제 3 반도체 칩(500)의 전면(500a)에 배치되는 제 3 칩 패드들(520), 제 3 반도체 칩(500)의 전면(500a)을 덮는 제 3 하부 보호층(530), 및 제 3 하부 보호층(530)의 하면을 덮는 제 3 추가 보호층(540)을 포함할 수 있다.
제 3 칩 패드들(520)은 제 3 반도체 칩(500) 내의 집적 소자 또는 집적 회로들과 전기적으로 연결될 수 있다. 제 3 칩 패드들(520)은 제 3 칩 패드들(520)과 제 3 베이스층(510) 사이에 배치되는 제 3 시드층들(522)을 포함할 수 있다. 제 3 시드층들(522)은 제 3 칩 패드들(520)의 측면 및 상면을 덮을 수 있다.
제 3 하부 보호층(530)은 제 3 반도체 칩(500)의 전면(500a)에서 제 3 칩 패드들(520)을 둘러쌀 수 있다. 즉, 제 3 하부 보호층(530)은 제 3 베이스층(510)의 하면을 덮고, 제 3 칩 패드들(520)의 측면들과 접할 수 있다. 제 3 하부 보호층(530)은 산화물 또는 질화물을 포함할 수 있다.
제 3 하부 보호층(530)의 하면을 덮도록 제 3 추가 보호층(540)이 배치될 수 있다. 제 3 추가 보호층(540)은 제 3 하부 보호층(530)의 하면에 형성된 제 3 리세스(RS3)를 채울 수 있다. 제 3 추가 보호층(530)의 상면은 제 3 베이스층(510)을 향하여 볼록한 형상을 가질 수 있다. 제 3 추가 보호층(540)의 하면은 제 3 칩 패드들(520)의 하면들과 실질적으로 평탄(flat)한 공면(coplanar)을 이룰 수 있다. 제 3 추가 보호층(540)의 일단은 제 3 칩 패드들(520)의 측면들과 접할 수 있다. 제 3 추가 보호층(540)의 두께는 제 3 하부 보호층(530)의 두께의 1/2 내지 1/10일 수 있다. 제 3 추가 보호층(540)은 제 3 하부 보호층(530)보다 탄성 또는 연성이 높은 물질을 포함할 수 있다. 또는, 제 3 추가 보호층(540)은 접착성 물질을 포함할 수 있다. 예를 들어, 제 3 추가 보호층(540)은 폴리머를 포함할 수 있다. 예를 들어, 폴리머는 PMMA 또는 레진 등을 포함할 수 있다.
제 3 반도체 칩(500)은 제 3 상부 보호층(550)을 더 포함할 수 있다. 제 3 상부 보호층(550)은 제 3 반도체 칩(500)의 후면(500b)을 덮을 수 있다. 제 3 상부 보호층(550)은 산화물 또는 질화물과 같은 절연성 물질(일 예로, 실리콘 산화물 또는 실리콘 질화물) 또는 폴리머를 포함할 수 있다. 제 3 상부 보호층(550)은 필요에 따라 제공되지 않을 수 있다.
제 3 반도체 칩(500)은 제 2 반도체 칩(400) 상에 실장될 수 있다. 제 3 반도체 칩(500)은 그의 전면(500a)이 제 2 반도체 칩(400)을 향할 수 있다. 이때, 제 3 반도체 칩(500)의 전면(500a)은 제 2 반도체 칩(400)의 후면(400b)과 접할 수 있다. 예를 들어, 제 3 추가 보호층(540)의 하면은 제 2 상부 보호층(450)의 상면과 서로 접할 수 있다.
제 3 반도체 칩(500)은 제 2 반도체 칩(400) 상에 접합될 수 있다. 상기에서 제 1 반도체 칩(300) 및 제 2 반도체 칩(400)의 접합을 설명한 것과 동일하게, 제 3 반도체 칩(500)과 제 2 반도체 칩(400)의 경계 상에서, 제 3 반도체 칩(500)은 제 2 반도체 칩(400)과 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 제 3 칩 패드들(520)과 제 2 관통 전극들(460)을 통해 제 3 반도체 칩(500)과 제 2 반도체 칩(400)은 서로 전기적으로 연결될 수 있다.
인터포저 기판(200) 상에 몰딩막(600)이 제공될 수 있다. 몰딩막(600)은 인터포저 기판(200)의 상면을 덮을 수 있다. 몰딩막(600)은 칩 스택(CS)을 둘러쌀 수 있다. 즉, 몰딩막(600)은 제 1 반도체 칩(300)의 측면, 제 2 반도체 칩(400)의 측면 및 제 3 반도체 칩(500)의 측면을 덮을 수 있다. 몰딩막(600)은 칩 스택(CS)을 보호할 수 있다. 몰딩막(600)은 절연성 물질을 포함할 수 있다. 예를 들어, 몰딩막(600)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 도시된 바와는 다르게, 몰딩막(600)은 칩 스택(CS)을 덮도록 형성될 수 있다. 즉, 몰딩막(600)은 제 3 반도체 칩(500)의 후면(500b)을 덮을 수 있다.
도 1a에서는 반도체 칩들(300, 400, 500)이 인터포저 기판(200) 상에 실장되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 반도체 칩들(300, 400, 500)은 반도체 반도체 칩(200') 상에 실장될 수 있다. 도 1b에 도시된 바와 같이, 베이스 반도체 칩(200')은 실리콘 반도체로 만들어진 웨이퍼 레벨의 반도체 기판일 수 있다. 베이스 반도체 칩(200')은 집적 회로를 포함할 수 있다. 예를 들어, 상기 집적 회로는 메모리 회로, 로직 회로 또는 이들의 조합일 수 있다. 상기 집적 회로는 베이스 반도체 칩(200')의 상면 상에 제공되는 제 1 베이스 칩 패드들(220')에 전기적으로 연결될 수 있다. 상기 집적 회로는 제 1 베이스 칩 패드들(220')에 연결되고 베이스 반도체 칩(200')을 수직으로 관통하는 베이스 관통 전극들(240')을 통해 베이스 반도체 칩(200')의 하면 상에 제공되는 제 2 베이스 칩 패드들(230')에 전기적으로 연결될 수 있다. 제 1 베이스 칩 패드들(220')과 베이스 반도체 칩(200') 사이에 베이스 시드층들(222')이 개재될 수 있다. 베이스 시드층들(222')은 제 1 베이스 칩 패드들(200')의 하면 및 측면을 덮을 수 있다.
베이스 반도체 칩(200')은 그의 상면 상에 제 1 베이스 칩 패드들(200') 및 상기 집적 회로를 보호하기 위한 제 1 베이스 보호층(260')을 포함할 수 있다. 제 1 베이스 보호층(260')은 베이스 반도체 칩(200')의 상면을 덮고, 제 1 베이스 칩 패드들(200')을 둘러쌀 수 있다. 제 1 베이스 보호층(260')은 모듈러스(modulus)가 높은 절연 물질을 포함할 수 있다. 이에 따라, 베이스 반도체 칩(200') 내의 집적 회로 등이 견고하게 보호될 수 있다. 제 1 베이스 보호층(260')은 산화물 또는 질화물을 포함할 수 있다. 제 1 베이스 보호층(260')은 그의 하면 상에 형성된 리세스를 포함할 수 있다. 상기 리세스는 제 1 베이스 보호층(260')의 상면으로부터 베이스 반도체 칩(200')을 향하도록 형성될 수 있다. 상기 리세스는 제 1 베이스 보호층(260')의 노출되는 상면의 전 영역에 걸쳐 형성될 수 있다.
제 1 베이스 보호층(260')의 상면 상에 제 2 베이스 보호층(270')이 배치될 수 있다. 제 2 베이스 보호층(270')은 제 1 베이스 보호층(260')의 상면을 덮을 수 있다. 제 2 베이스 보호층(270')은 제 1 베이스 보호층(260')의 상기 리세스를 채울 수 있다. 제 2 베이스 보호층(270')의 상면은 제 1 베이스 칩 패드들(220')의 상면들과 실질적으로 평탄(flat)한 공면(coplanar)을 이룰 수 있다. 제 2 베이스 보호층(270')은 제 1 베이스 보호층(260')의 하면 전체를 덮을 수 있다. 이로 인해, 제 1 베이스 보호층(260')은 베이스 반도체 칩(200')의 상면 상으로 노출되지 않을 수 있다. 제 2 베이스 보호층(270')의 모듈러스(modulus)는 제 1 베이스 보호층(260')의 모듈러스보다 작을 수 있다. 예를 들어, 제 2 베이스 보호층(270')은 폴리머를 포함할 수 있다.
제 1 반도체 칩(300)은 베이스 반도체 칩(200') 상에 실장될 수 있다. 도 1b에 도시된 바와 같이, 제 1 반도체 칩(300)은 그의 전면(300a)이 베이스 반도체 칩(200')을 향할 수 있다. 예를 들어, 제 1 추가 보호층(340)의 하면은 제 2 베이스 보호층(270')의 상면과 서로 접할 수 있다. 본 발명에 따르면, 서로 접하는 제 1 추가 보호층(340) 및 제 2 베이스 보호층(270')이 탄성 또는 연성이 높은 물질을 포함할 수 있다. 이에 따라, 제 1 추가 보호층(340)과 제 2 베이스 보호층(270') 사이에 파티클(particle)과 같은 불순물이 유입되어도, 베이스 반도체 칩(200')과 제 1 반도체 칩(300)의 접합이 견고하게 형성될 수 있다.
도 1a, 도 2 및 도 3의 실시예들에서는, 반도체 칩들(300, 400)의 후면 상에 제공되는 도전 패턴들이 관통 전극들(360, 460)인 것을 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 5는 도 4의 일부를 확대 도시한 도면으로, 도 4의 A' 영역을 확대 도시하였다. 설명의 편의를 위하여, 도 1a, 도 2 및 도 3을 참조하여 설명한 것과의 차이점을 위주로 설명한다.
도 4 및 도 5를 참조하여, 제 1 반도체 칩(300)은 제 1 베이스층(310)로부터 제 1 반도체 칩(300)의 전면(300a) 측에 배치되는 제 1 칩 패드들(320), 제 1 반도체 칩(300)의 전면(300a)을 덮는 제 1 하부 보호층(330), 제 1 하부 보호층(330)의 하면을 덮는 제 1 추가 보호층(340), 제 1 반도체 칩(300)의 후면(300b)을 덮는 제 1 상부 보호층(350'), 및 제 1 상부 보호층(350') 상의 제 1 상부 추가 보호층(351)을 포함할 수 있다.
제 1 반도체 칩(300)은 제 1 상부 보호층(350')의 상면 상으로 노출되는 제 1 도전 패턴을 포함할 수 있다. 예를 들어, 상기 제 1 도전 패턴은 제 1 후면 패드들(370)일 수 있다. 제 1 후면 패드들(370)은 제 1 베이스층(310)의 상면에 배치될 수 있다. 제 1 후면 패드들(370)은 제 1 상부 보호층(350')에 의해 둘러싸일 수 있으며, 제 1 상부 보호층(350')의 상면 상으로 노출될 수 있다. 제 1 후면 패드들(370)은 제 1 후면 패드들(370)과 제 1 베이스층(310) 사이에 배치되는 제 4 시드층(372)을 포함할 수 있다. 제 4 시드층(372)은 제 1 후면 패드들(370)의 하면 및 측면을 덮을 수 있다.
제 1 반도체 칩(300)의 제 1 관통 전극들(360)은 제 1 베이스층(310)을 수직으로 관통할 수 있다. 제 1 관통 전극들(360)의 일단들은 제 1 반도체 칩(300)의 후면(300b)을 향해 연장되어 제 1 후면 패드들(370)에 접속될 수 있고, 제 1 관통 전극들(360)의 다른 일단들은 제 1 반도체 칩(300)의 전면(300a)을 향해 연장되어 제 1 칩 패드들(320)에 접속될 수 있다.
제 1 상부 보호층(350')은 제 1 반도체 칩(300)의 후면(300b)을 덮고, 제 1 후면 패드들(370)을 둘러쌀 수 있다. 제 1 상부 보호층(350')은 모듈러스(modulus)가 높은 절연 물질을 포함할 수 있다. 제 1 상부 보호층(350')은 산화물 또는 질화물을 포함할 수 있다. 제 1 상부 보호층(350')은 그의 상면 상에 형성된 리세스를 포함할 수 있다. 상기 리세스는 제 1 상부 보호층(350')의 상면으로부터 제 1 베이스층(310)을 향하도록 형성될 수 있다. 상기 리세스는 제 1 상부 보호층(350')의 노출되는 상면의 전 영역에 걸쳐 형성될 수 있다.
제 1 상부 보호층(350')의 상면 상에 제 1 상부 추가 보호층(351)이 배치될 수 있다. 제 1 상부 추가 보호층(351)은 제 1 상부 보호층(350')의 상면을 덮을 수 있다. 제 1 상부 추가 보호층(351)은 제 1 상부 보호층(350')의 상기 리세스를 채울 수 있다. 제 1 상부 추가 보호층(351)의 상면은 제 1 후면 패드들(370)의 상면들과 실질적으로 평탄(flat)한 공면(coplanar)을 이룰 수 있다. 제 1 상부 추가 보호층(351)은 제 1 상부 보호층(350)의 상면 전체를 덮을 수 있다. 이로 인해, 제 1 상부 보호층(350')은 제 1 반도체 칩(300)의 후면(300b) 상으로 노출되지 않을 수 있다. 제 1 상부 추가 보호층(351)의 모듈러스(modulus)는 제 1 상부 보호층(350')의 모듈러스보다 작을 수 있다. 예를 들어, 제 1 상부 추가 보호층(351)은 폴리머를 포함할 수 있다.
제 1 반도체 칩(300) 상에 제 2 반도체 칩(400)이 실장될 수 있다. 제 2 반도체 칩(400)은 제 1 반도체 칩(300)과 실질적으로 동일 및 유사할 수 있다. 예를 들어, 제 2 반도체 칩(400)은 제 2 베이스층(410)으로부터 제 2 반도체 칩(400)의 전면(400a)에 배치되는 제 2 칩 패드들(420), 제 2 반도체 칩(400)의 전면(400a)을 덮는 제 2 하부 보호층(430), 제 2 하부 보호층(430)의 하면을 덮는 제 2 추가 보호층(440), 제 2 반도체 칩(400)의 후면(400b)을 덮는 제 2 상부 보호층(450') 및 제 2 상부 보호층(450') 상의 제 2 상부 추가 보호층(451)을 포함할 수 있다.
제 2 반도체 칩(400)은 제 2 상부 보호층(450')의 상면 상으로 노출되는 제 2 도전 패턴을 포함할 수 있다. 예를 들어, 상기 제 2 도전 패턴은 제 2 후면 패드들(470)일 수 있다. 제 2 후면 패드들(470)은 제 2 베이스층(410)의 상면에 배치될 수 있다. 제 2 후면 패드들(370)은 제 2 상부 보호층(450')에 의해 둘러싸일 수 있으며, 제 2 상부 보호층(450')의 상면 상으로 노출될 수 있다. 이때, 제 2 후면 패드들(470)의 상면들은 제 2 상부 보호층(250)의 상면과 실질적으로 평탄(flat)한 공면(coplanar)을 이룰 수 있다.
제 2 반도체 칩(400)은 제 2 관통 전극들(460)을 더 포함할 수 있다. 제 2 관통 전극들(460)은 제 2 베이스층(410)을 수직으로 관통하여, 제 1 후면 패드들(370) 및 제 1 칩 패드들(320)에 접속될 수 있다.
제 2 상부 보호층(450')은 제 2 반도체 칩(400)의 후면(400b)을 덮고, 제 2 후면 패드들(470)을 둘러쌀 수 있다. 제 2 상부 보호층(450')은 모듈러스(modulus)가 높은 절연 물질을 포함할 수 있다. 제 2 상부 보호층(450')은 그의 상면 상에 형성된 리세스를 포함할 수 있다. 상기 리세스는 제 2 상부 보호층(450')의 상면으로부터 제 2 베이스층(410)을 향하도록 형성될 수 있다.
제 2 상부 보호층(450')의 상면 상에 제 2 상부 추가 보호층(451)이 배치될 수 있다. 제 2 상부 추가 보호층(451)은 제 2 상부 보호층(450')의 상기 리세스를 채울 수 있다. 제 2 상부 추가 보호층(451)의 상면은 제 2 후면 패드들(470)의 상면들과 실질적으로 평탄(flat)한 공면(coplanar)을 이룰 수 있다. 제 2 상부 추가 보호층(451)은 제 2 상부 보호층(450)의 상면 전체를 덮을 수 있다. 제 2 상부 추가 보호층(451)의 모듈러스(modulus)는 제 2 상부 보호층(450')의 모듈러스보다 작을 수 있다. 예를 들어, 제 2 상부 추가 보호층(451)은 폴리머를 포함할 수 있다.
제 2 반도체 칩(400)은 제 1 반도체 칩(300) 상에 실장될 수 있다. 도 4 및 도 5에 도시된 바와 같이, 제 2 반도체 칩(400)은 그의 전면(400a)이 제 1 반도체 칩(300)을 향할 수 있다. 이때, 제 2 반도체 칩(400)의 전면(400a)은 제 1 반도체 칩(300)의 후면(300b)과 접할 수 있다.
제 2 반도체 칩(400)은 제 1 반도체 칩(300) 상에 실장될 수 있다. 제 2 반도체 칩(400)의 전면(400a)은 제 1 반도체 칩(300)의 후면(300b)과 접할 수 있다. 예를 들어, 제 2 추가 보호층(440)의 하면은 제 1 상부 추가 보호층(351)의 상면과 서로 접할 수 있다. 본 발명에 따르면, 서로 접하는 제 2 추가 보호층(440) 및 제 1 상부 추가 보호층(351)이 탄성 또는 연성이 높은 물질을 포함할 수 있다. 이에 따라, 제 2 추가 보호층(440)과 제 1 상부 추가 보호층(351) 사이에 파티클(particle)과 같은 불순물이 유입되어도, 제 1 반도체 칩(300)과 제 2 반도체 칩(400)의 접합이 견고하게 형성될 수 있다. 또한, 서로 접하는 제 2 추가 보호층(440) 및 제 1 상부 추가 보호층(351)이 접착성이 높은 물질(일 예로, 폴리머)로 형성되기 때문에 제 1 반도체 칩(300)과 제 2 반도체 칩(400)이 견고하게 접합될 수 있다. 즉, 반도체 패키지의 구조적 안정성이 향상될 수 있다.
제 2 반도체 칩(400)은 제 1 반도체 칩(300) 상에 접합될 수 있다. 상세하게는, 제 1 반도체 칩(300)과 제 2 반도체 칩(400)의 경계 상에서, 제 2 칩 패드들(420)과 제 1 후면 패드들(370)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 예를 들어, 제 2 칩 패드들(420)과 제 1 후면 패드들(370)은 연속적인 구성을 가질 수 있고, 제 2 칩 패드들(420)과 제 1 후면 패드들(370) 사이의 경계면(IF)은 시각적으로 보이지 않을 수 있다.
제 2 반도체 칩(400) 상에 제 3 반도체 칩(500)이 실장될 수 있다. 제 3 반도체 칩(500)의 구성은 도 1a, 도 2 및 도 3을 참조하여 설명한 것과 동일 및 유사할 수 있다.
제 3 반도체 칩(500)은 제 2 반도체 칩(400) 상에 실장될 수 있다. 제 3 반도체 칩(500)은 그의 전면(500a)이 제 2 반도체 칩(400)을 향할 수 있다. 제 3 추가 보호층(540)의 하면은 제 2 상부 추가 보호층(451)의 상면과 서로 접할 수 있다.
제 3 반도체 칩(500)은 제 2 반도체 칩(400) 상에 접합될 수 있다. 상기에서 제 1 반도체 칩(300) 및 제 2 반도체 칩(400)의 접합을 설명한 것과 동일하게, 제 3 반도체 칩(500)과 제 2 반도체 칩(400)의 경계 상에서, 제 3 칩 패드들(520)은 제 2 후면 패드들(470)과 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 제 3 칩 패드들(520), 제 2 후면 패드들(470) 및 제 2 관통 전극들(460)을 통해 제 3 반도체 칩(500)과 제 2 반도체 칩(400)은 서로 전기적으로 연결될 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6을 참조하여, 인터포저 기판(200) 상에 칩 스택(CS)이 제공될 수 있다. 칩 스택(CS)은 인터포저 기판(200) 상에 적층되는 제 1 내지 제 3 반도체 칩들(300, 400, 500)을 포함할 수 있다. 제 1 내지 제 3 반도체 칩들(300, 400, 500)은 도 1a, 도 2 및 도 3을 참조하여 설명한 것과 동일할 수 있다.
인터포저 기판(200) 상에 제 4 반도체 칩(700)이 제공될 수 있다. 제 4 반도체 칩(700)은 인터포저 기판(200)의 상면에 평행한 방향으로 칩 스택(CS)과 이격될 수 있다. 예를 들어, 칩 스택(CS)의 제 1 반도체 칩(300)과 제 4 반도체 칩(700) 간의 이격 거리는 50 um 내지 100um일 수 있다. 제 4 반도체 칩(700)과 칩 스택(CS)은 인터포저 기판(200)의 베이스층(210) 내의 회로 배선(242)에 의해 전기적으로 연결될 수 있다. 칩 스택(CS)의 제 1 내지 제 3 반도체 칩들(300, 400, 500)은 DRAM, SRAM, MRAM, 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있고, 제 4 반도체 칩(700)은 로직 칩(logic chip)일 수 있다.
제 4 반도체 칩(700)은 제 4 베이스층(710)로부터 제 4 반도체 칩(700)의 전면 측에 배치되는 제 4 칩 패드들(720), 제 4 반도체 칩(700)의 전면을 덮는 제 4 하부 보호층(730), 및 제 4 하부 보호층(730)의 하면을 덮는 제 4 추가 보호층(740)을 포함할 수 있다. 제 4 하부 보호층(730)은 제 4 반도체 칩(700)의 전면에서 제 4 칩 패드들(720)을 둘러쌀 수 있다. 제 4 하부 보호층(730)은 산화물 또는 질화물을 포함할 수 있다. 제 4 추가 보호층(740)은 제 4 하부 보호층(730)의 하면에 형성된 제 4 리세스(RS4)를 채울 수 있다. 제 4 추가 보호층(730)의 상면은 제 4 베이스층(710)을 향하여 볼록한 형상을 가질 수 있다. 제 4 추가 보호층(740)의 하면은 제 4 칩 패드들(720)의 하면들과 실질적으로 평탄(flat)한 공면(coplanar)을 이룰 수 있다. 제 4 추가 보호층(740)은 제 4 하부 보호층(730)보다 탄성 또는 연성이 높은 물질을 포함할 수 있다. 제 4 칩 패드들(720)과 제 4 베이스층(710) 사이에 제 4 시드층들(722)이 제공될 수 있다. 제 4 반도체 칩(700)은 제 4 상부 보호층(750)을 더 포함할 수 있다. 제 4 상부 보호층(750)은 제 4 반도체 칩(700)의 후면을 덮을 수 있다.
인터포저 기판(200) 상에 몰딩막(600)이 제공될 수 있다. 몰딩막(600)은 인터포저 기판(200)의 상면을 덮을 수 있다. 몰딩막(600)은 칩 스택(CS)을 둘러싸고 제 4 반도체 칩(700)을 덮을 수 있다. 몰딩막(600)은 절연성 물질을 포함할 수 있다.
도 7 내지 도 16은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 7을 참조하여, 제 1 반도체 칩(300)이 제공될 수 있다. 제 1 반도체 칩(300)은 제 1 베이스층(310)을 수직으로 관통하여 그의 전면(300a) 및 후면(300b) 상으로 노출되는 제 1 관통 전극들(360)을 포함할 수 있다.
제 1 반도체 칩(300)의 전면(300a)에 제 1 예비 하부 보호층(332)이 형성될 수 있다. 예를 들어, 제 1 베이스층(310)의 상면 상에 제 1 절연 물질을 도포하여 제 1 예비 하부 보호층(332)이 형성될 수 있다. 이때, 상기 제 1 절연 물질이 도포되는 두께는 5um 내지 10um일 수 있다. 상기 제 1 절연 물질은 실리콘 산화물(SiO), 실리콘 질화물(SiN) 또는 실리콘 탄질화물(SiCN)를 포함할 수 있다. 제 1 예비 하부 보호층(332)은 제 1 반도체 칩(300)의 전면(300a)을 모두 덮을 수 있다.
도 8을 참조하여, 제 1 예비 하부 보호층(332) 상에 마스크 패턴(MP)이 형성될 수 있다. 마스크 패턴(MP)의 패턴은 제 1 관통 전극들(360)과 오버랩(overlap)될 수 있다.
마스크 패턴(MP)을 식각 마스크로 제 1 예비 하부 보호층(332)이 식각되어 제 1 하부 보호층(330)이 형성될 수 있다. 상기 식각 공정에 의해 제 1 하부 보호층(330)에 홀들(H)이 형성될 수 있다. 홀들(H)은 제 1 하부 보호층(330)을 관통하여 제 1 관통 전극들(360)의 상면 및 제 1 베이스층(310)의 상면 일부를 노출시킬 수 있다. 홀들(H)의 폭들은 제 1 관통 전극들(360)의 폭들보다 클 수 있다. 홀들(H)의 폭은 1um 내지 10um일 수 있다. 홀들(H)의 간격은 1um 내지 10um일 수 있다. 홀들(H)은 후술되는 공정에서 제 1 칩 패드들(320, 도 9 참조)이 형성되는 영역을 정의할 수 있다.
도 9를 참조하여, 홀들(H) 내에 시드막이 형성될 수 있다. 상기 시드막은 마스크 패턴(MP) 상에 도전 물질을 증착하여 형성될 수 있다. 상기 시드막은 마스크 패턴(MP)의 상면, 홀들(H)의 내측면 및 홀들(H)의 바닥면을 콘포말하게 덮을 수 있다. 이때, 상기 도전 물질이 증착되는 두께는 약 5Å 내지 50 Å일 수 있다. 상기 도전 물질은 타이타늄(Ti), 구리(Cu), 루테늄(Ru), 니켈(Ni), 텅스텐(W) 또는 금(Au)을 포함할 수 있다.
제 1 하부 보호층(330) 상에 도전막(324)이 형성될 수 있다. 예를 들어, 도금 공정 등을 통해 홀들(H) 내에 도전 물질이 채워질 수 있다. 상기 도전 물질은 홀들(H)을 채우고, 상기 시드막을 덮을 수 있다. 또는, 제 1 하부 보호층(330) 상에 도전 물질을 증착하여 도전막(324)이 형성될 수 있다. 이 경우, 상기 시드막은 필요하지 않을 수 있다.
이후, 제 1 하부 보호층(330)의 상면 상에 위치하는 도전막(324)의 일부 및 상기 시드막의 일부가 제거되어 제 1 칩 패드들(320) 및 제 1 시드층들(322)이 형성될 수 있다. 상세하게는, 점선으로 도시한 바와 같이, 도전막(324)의 상면 상에 그라인딩 공정이 수행될 수 있다. 상기 그라인딩 공정은 제 1 하부 보호층(330)의 상면이 노출될 때까지 수행될 수 있다. 상기 그라인딩 공정에 의해 홀들(H) 내에 위치하는 도전막(334)의 다른 일부들이 분리되어, 제 1 칩 패드들(320)이 형성될 수 있다. 상기 그라인딩 공정에 의해 홀들(H) 내에 위치하는 상기 시드막의 다른 일부들이 분리되어, 제 1 시드층들(322)이 형성될 수 있다. 이때, 마스크 패턴(MP)이 상기 그라인딩 공정에 의해 함께 제거될 수 있다.
본 발명의 실시예들에 따르면, 제 1 하부 보호층(330)이 모듈러스(modulus)가 높은 산화물 또는 질화물을 이용하여 형성될 수 있으며, 이에 따라 제 1 반도체 칩(300)이 견고하게 보호될 수 있다. 또한, 제 1 하부 보호층(330)을 패터닝하여 형성된 홀들(H)에 도전 물질을 채워 제 1 칩 패드들(320)이 형성될 수 있으며, 이에 따라 작은 폭 또는 작은 간격을 갖는 제 1 칩 패드들(320)을 형성하기 용이할 수 있다. 즉, 반도체 패키지의 고집적화에 유리할 수 있으며, 반도체 패키지가 소형화될 수 있다.
도 10을 참조하여, 제 1 하부 보호층들(330)의 일부가 제거될 수 있다. 상세하게는, 노출된 제 1 하부 보호층(330)의 상면 상에 식각 공정이 수행되어, 제 1 하부 보호층(330)에 제 1 리세스(RS1)가 형성될 수 있다. 상기 식각 공정은 제 1 하부 보호층(330)의 상면 전체에 대해 수행될 수 있다. 이때, 제 1 칩 패드들(320)은 식각되지 않을 수 있다. 상기 식각 공정은 습식 식각 또는 건식 식각을 포함할 수 있다. 상기 식각 공정에 의해 제 1 하부 보호층(330)이 식각되는 깊이는 1um 내지 2um일 수 있다. 이때, 상기 식각 공정의 공정 산포 또는 오차에 의해, 제 1 칩 패드들(320)과 인접한 영역에서 제 1 하부 보호층(330)이 제거되는 깊이, 즉 제 1 리세스(RS1)의 깊이가 얕을 수 있다. 특히, 제 1 칩 패드들(320)을 향할수록 제 1 하부 보호층(330)의 식각 깊이가 얕을 수 있다. 따라서, 제 1 리세스(RS1)의 측면은 제 1 리세스(RS1)의 바닥면 및 제 1 칩 패드들(320)의 측면에 대해 경사지도록 형성될 수 있다. 이때, 제 1 리세스(RS1)의 상기 측면은 곡면이거나 평면일 수 있다.
도 11을 참조하여, 제 1 반도체 칩(300)의 전면(300a) 상에 제 1 추가 보호층(340)이 형성될 수 있다. 예를 들어, 제 1 베이스층(310)의 상면 상에 제 2 절연 물질(342)을 도포될 수 있다. 제 2 절연 물질(342)은 제 1 하부 보호층(330)의 제 1 리세스(RS1)를 채울 수 있다. 또한, 제 2 절연 물질(342)은 제 1 하부 보호층(330) 및 제 1 칩 패드들(320)을 덮도록 도포될 수 있다. 이후, 제 2 절연 물질(342) 상의 일부가 제거되어 제 1 추가 보호층(340)이 형성될 수 있다. 상세하게는, 점선으로 도시한 바와 같이, 제 2 절연 물질(342)의 상면 상에 그라인딩 공정이 수행될 수 있다. 상기 그라인딩 공정은 제 1 칩 패드들(320)의 상면들이 노출될 때까지 수행될 수 있다. 제 1 리세스(RS1)를 채우는 제 2 절연 물질(342)의 일부는 제 1 추가 보호층(340)을 형성할 수 있다. 상기 그라인딩 공정 후, 제 1 추가 보호층(340)의 상면과 제 1 칩 패드들(320)의 상면들은 실질적으로 평탄(flat)해질 수 있다. 제 2 절연 물질(342)은 상기 제 1 절연 물질보다 모듈러스(modulus)가 작은 물질을 포함할 수 있다. 제 2 절연 물질(342)은 제 1 절연 물질보다 탄성 또는 연성이 높은 물질을 포함할 수 있다. 또는, 제 2 절연 물질(342)은 접착성 물질을 포함할 수 있다. 제 1 추가 보호층(340)은 폴리머를 포함할 수 있다. 예를 들어, 폴리머는 PMMA 또는 레진 등을 포함할 수 있다.
도 12를 참조하여, 제 1 반도체 칩(300)이 뒤집어진 후, 제 1 베이스층(310)의 일부가 제거될 수 있다. 예를 들어, 제 1 반도체 칩(300)의 후면(300b) 상에 식각 공정이 수행될 수 있다. 상기 식각 공정은 제 1 베이스층(310)의 상면 전체에 대해 수행될 수 있다. 상기 식각 공정에 의해 제 1 베이스층(310)의 상면이 식각되는 깊이는 1um 내지 2um일 수 있다. 이때, 제 1 관통 전극들(360)은 식각되지 않을 수 있다. 즉, 상기 식각 공정에 의해 제 1 베이스층(310)의 상면은 제 1 관통 전극들(360)의 상면으로부터 제 1 베이스층(310)의 내측을 향하도록 형성될 수 있으며, 제 1 관통 전극들(360)은 제 1 반도체 칩(300)의 후면(300b)으로부터 돌출될 수 있다.
도 13을 참조하여, 제 1 반도체 칩(300) 상에 제 1 상부 보호층(350)이 형성될 수 있다. 예를 들어, 제 1 반도체 칩(300)의 후면(300b) 상에 제 3 절연 물질(352)을 도포 또는 증착될 수 있다. 제 3 절연 물질(352)은 제 1 베이스층(310)의 상면 및 제 1 베이스층(310)의 상면 상으로 돌출되는 제 1 관통 전극들(360)을 덮도록 도포될 수 있다. 이후, 제 3 절연 물질(352)의 일부가 제거되어 제 1 상부 보호층(350)이 형성될 수 있다. 상세하게는, 점선으로 도시한 바와 같이, 제 3 절연 물질(352)의 상면 상에 그라인딩 공정이 수행될 수 있다. 상기 그라인딩 공정은 제 1 관통 전극들(360)의 상면들이 노출될 때까지 수행될 수 있다. 상기 그라인딩 공정 후 잔여하는 제 3 절연 물질(352)의 일부는 제 1 상부 보호층(350)을 형성할 수 있다. 상기 그라인딩 공정 후, 제 1 상부 보호층(350)의 상면과 제 1 관통 전극들(360)의 상면들은 실질적으로 평탄(flat)해질 수 있다. 상기와 같이 제 1 반도체 칩(300)이 제조될 수 있다. 제 3 절연 물질(352)은 상기 제 1 절연 물질보다 모듈러스(modulus)가 작은 물질을 포함할 수 있다. 제 3 절연 물질(352)은 제 1 절연 물질보다 탄성 또는 연성이 높은 물질을 포함할 수 있다. 예를 들어, 제 1 상부 보호층(350)은 폴리머를 포함할 수 있다. 다른 실시예들에 따르면, 제 3 절연 물질(352)은 모듈러스가 높은 절연 물질(일 예로, 실리콘 산화물 또는 실리콘 질화물)을 포함할 수 있다.
도 14와 도 15를 함께 참조하여, 제 1 반도체 칩(300) 상에 제 2 반도체 칩(400)이 실장될 수 있다. 제 2 반도체 칩(400)을 제조하는 방법은 제 1 반도체 칩(300)을 제조하는 방법과 동일 및 유사할 수 있다. 예를 들어, 제 2 베이스층(410)을 수직으로 관통하는 제 2 관통 전극(460)을 갖는 제 2 반도체 칩(400)의 전면(400a) 상에, 제 2 칩 패드들(420), 제 2 하부 보호층(430) 및 제 2 추가 보호층(440)을 형성한 후, 제 2 반도체 칩(400)의 후면(400b) 상에 제 2 상부 보호층(450)이 형성될 수 있다.
제 1 반도체 칩(300) 상에 제 2 반도체 칩(400)이 제공될 수 있다. 제 2 반도체 칩(400)이 제 1 반도체 칩(300)에 접촉될 수 있다. 예를 들어, 제 2 반도체 칩(400)의 제 2 칩 패드들(420)과 제 1 반도체 칩(300)의 제 1 관통 전극들(360)이 접할 수 있다. 제 1 반도체 칩(300)의 제 1 상부 보호층(350)은 제 2 반도체 칩(400)의 제 2 추가 보호층(440)과 접할 수 있다.
제 2 반도체 칩(400)의 제 2 칩 패드들(420)은 제 1 반도체 칩(300)의 제 1 관통 전극들(360)과 접합될 수 있다. 예를 들어, 제 2 칩 패드들(420)은 제 1 관통 전극들(360)과 결합하여 일체를 형성할 수 있다. 제 2 칩 패드들(420)과 제 1 관통 전극들(360)의 결합은 자연적으로 진행될 수 있다. 상세하게는, 제 2 칩 패드들(420)과 제 1 관통 전극들(360)은 동일한 물질(일 예로, 구리(Cu))로 구성될 수 있으며, 서로 접촉된 제 2 칩 패드들(420)과 제 1 관통 전극들(360)의 계면(IF)에서 표면 활성화(surface activation)에 의한 구리()Cu)-구리(Cu) 금속간 하이브리드 본딩(hybrid bonding) 프로세스(일 예로, 구리(Cu)-구리(Cu) 하이브리드 본딩)에 의해, 제 2 칩 패드들(420)과 제 1 관통 전극들(360)이 결합될 수 있다. 제 2 칩 패드들(420)과 제 1 관통 전극들(360)이 접합되어, 제 2 칩 패드들(420)과 제 1 관통 전극들(360) 사이의 경계면이 사라질 수 있다.
이때, 제 2 칩 패드들(420)과 제 1 관통 전극들(360)의 용이한 접합을 위하여, 제 2 칩 패드들(420)과 제 1 관통 전극들(360)의 표면에 표면 활성화(surface activation) 공정이 수행될 수 있다. 상기 표면 활성화 공정은 플라즈마 공정을 포함할 수 있다. 더하여, 제 2 칩 패드들(420)과 제 1 관통 전극들(360)의 용이한 접합을 위하여, 제 2 칩 패드들(420)과 제 1 관통 전극들(360)에 압력 및 열이 가해질 수 있다. 가해진 압력은 예를 들어, 약 30MPa 미만의 압력을 포함할 수 있고, 가해진 열은 약 100℃ 내지 500℃의 온도에서의 어닐링(annealing) 프로세스를 포함할 수 있다. 대안적으로, 다른 양의 압력 및 열이 하이브리드 본딩 프로세스를 위해 이용될 수 있다.
제 1 반도체 칩(300)과 제 2 반도체 칩(400)의 접합 공정에서, 공정 환경 또는 공정 조건에 따라 제 1 반도체 칩(300)과 제 2 반도체 칩(400) 사이에 불순물이 유입될 수 있다. 다시 도 15를 참조하여, 제 1 반도체 칩(300)과 제 2 반도체 칩(400) 사이에 불순물(PC)이 개지될 수 있다. 예를 들어, 불순물(PC)은 반도체 칩들(300, 400, 또는 도 16의 500)의 제조 공정 또는 기타 공정에서 발생하는 파티클일 수 있고, 또는 챔버 내의 부유물 등일 수 있다. 불순물(PC)은 제 1 반도체 칩(300)의 제 1 상부 보호층(350)과 제 2 반도체 칩(400)의 제 2 추가 보호층(440) 사이에 개재될 수 있다. 본 발명에 따르면, 제 1 상부 보호층(350)과 제 2 추가 보호층(440)은 모듈러스(modulus)가 작은 물질을 포함할 수 있다. 일 예로, 제 1 상부 보호층(350)과 제 2 추가 보호층(440)은 탄성 또는 연성이 높은 물질을 포함할 수 있다. 이에 따라, 제 1 반도체 칩(300)과 제 2 반도체 칩(400)의 접합 시, 제 1 상부 보호층(350)과 제 2 추가 보호층(440) 사이에 불순물(PC)이 개재되어도 제 1 관통 전극들(360) 및 제 2 칩 패드들(420)이 이격되는 부분이 없이 접합될 수 있다. 상세하게는, 불순물(PC)의 형상 및 크기에 따라 제 1 상부 보호층(350)과 제 2 추가 보호층(440)이 변형될 수 있으며, 불순물(PC)이 제 1 반도체 칩(300)과 제 2 반도체 칩(400)을 이격시키는 것을 방지할 수 있다. 이를 통해, 제 1 관통 전극들(360)과 제 2 칩 패드들(420)의 하이브리드 본딩(hybrids bonding)이 용이하게 이루어질 수 있다. 또한, 일체로 결합되는 제 1 관통 전극들(360)과 제 2 칩 패드들(420) 내에 기공 등이 형성되지 않을 수 있으며, 제 2 반도체 칩(400)은 결합력이 강한 금속간 접합을 이용하여 제 1 반도체 칩(300) 상에 실장될 수 있고, 이에 따라 반도체 패키지의 구조적 안정성이 향상될 수 있다. 더하여, 모듈러스가 낮은 제 2 추가 보호층(440)과 함께 모듈러스가 높은 제 2 하부 보호층(430)을 제 2 반도체 칩(400)의 전면 상에 배치하여, 제 2 반도체 칩(400), 특히 제 2 반도체 칩(400) 내의 집적 회로 등이 견고하게 보호될 수 있다.
다른 실시예들에 따라, 제 1 반도체 칩(300)의 제 1 상부 보호층(350)이 모듈러스(modulus)가 높은 절연 물질로 형성되는 경우, 제 2 추가 보호층(440)이 불순물(PC)의 형상 및 크기에 따라 변형될 수 있으며, 불순물(PC)이 제 1 반도체 칩(300)과 제 2 반도체 칩(400)을 이격시키는 것을 방지할 수 있다.
도 16을 참조하여, 제 2 반도체 칩(400) 상에 제 3 반도체 칩(500)이 실장될 수 있다. 제 3 반도체 칩(500)을 제조하는 방법은 제 1 반도체 칩(300)을 제조하는 방법과 유사할 수 있다. 예를 들어, 제 3 반도체 칩(500)의 전면(500a) 상에 제 3 칩 패드들(520), 제 3 하부 보호층(530) 및 제 3 추가 보호층(540)을 형성한 후, 필요에 따라 제 3 반도체 칩(500)의 후면(500b) 상에 제 3 상부 보호층(550)이 형성될 수 있다.
제 3 반도체 칩(500)이 제 2 반도체 칩(400)에 접촉될 수 있다. 제 3 반도체 칩(500)과 제 2 반도체 칩(400)의 접합은 도 14를 참조하여 설명한 제 2 반도체 칩(400)과 제 1 반도체 칩(300)의 접합과 동일 및 유사할 수 있다. 예를 들어, 제 3 반도체 칩(500)의 제 3 칩 패드들(520)과 제 2 반도체 칩(400)의 제 2 관통 전극들(460)이 접할 수 있다. 제 2 반도체 칩(400)의 제 2 상부 보호층(450)은 제 3 반도체 칩(500)의 제 3 추가 보호층(540)과 접할 수 있다. 제 2 상부 보호층(450)과 제 3 추가 보호층(540)은 모듈러스(modulus)가 작은 물질을 포함할 수 있다. 일 예로, 제 2 상부 보호층(450)과 제 3 추가 보호층(540)은 탄성 또는 연성이 높은 물질을 포함할 수 있다. 이에 따라, 제 2 반도체 칩(400)과 제 3 반도체 칩(500)의 접합 시, 제 2 상부 보호층(450)과 제 3 추가 보호층(540) 사이에 불순물이 개재되어도 제 2 관통 전극들(460) 및 제 3 칩 패드들(520)이 이격되는 부분이 없이 접합될 수 있다. 상기와 같이 칩 스택(CS)이 형성될 수 있다.
칩 스택(CS)이 인터포저 기판(200) 상에 실장될 수 있다. 칩 스택(CS)이 인터포저 기판(200)에 접촉될 수 있다. 예를 들어, 제 1 반도체 칩(300)의 제 1 추가 보호층(340)은 인터포저 기판(200)의 베이스층(210)과 접할 수 있다. 제 1 반도체 칩(300)의 제 1 칩 패드들(320)과 인터포저 기판(200)의 제 1 기판 패드들(220)는 전기적으로 연결될 수 있다. 제 1 반도체 칩(300)의 제 1 칩 패드들(320)은 인터포저 기판(200)의 제 1 기판 패드들(220)과 접합될 수 있다. 제 1 칩 패드들(320)과 제 1 기판 패드들(220)은 금속간 하이브리드 본딩을 통해 결합될 수 있다. 또는, 도시된 바와는 다르게, 칩 스택(CS)은 플립 칩(flip chip) 방식으로 인터포저 기판(200)에 실장될 수 있다. 예를 들어, 인터포저 기판(200)의 제 1 기판 패드들(220)과 제 1 반도체 칩(300)의 제 1 칩 패드들(320) 사이에 제공되는 솔더볼 또는 솔더 범프와 같은 단자를 통해, 칩 스택(CS)이 인터포저 기판(200)에 전기적으로 연결될 수 있다.
도 1a을 다시 참조하여, 인터포저 기판(200)의 하면 상에 기판 연결 단자들(250)이 제공될 수 있다. 기판 연결 단자들(250)은 인터포저 기판(200)의 하면 상에 제공되는 제 2 기판 패드들(230) 상에 제공될 수 있다.
이후, 인터포저 기판(200)이 패키지 기판(100) 상에 실장될 수 있다. 인터포저 기판(200)은 플립 칩 방식으로 실장될 수 있다. 예를 들어, 인터포저 기판(200)의 하면 상에 제공되는 기판 연결 단자들(250)이 패키지 기판(100)의 상면 상에 제공되는 패드들에 접속될 수 있다. 상기와 같이 반도체 패키지가 제조될 수 있다.
도 17 내지 도 19는 폴리머만을 포함하는 보호층들을 갖는 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
반도체 칩들의 보호층들(특히, 반도체 칩들의 전면을 덮는 하부 보호층)을 폴리머로 형성하고자 하는 경우, 하부 보호층을 형성하기 전에 칩 패드들이 먼저 형성될 수 있다. 이는, 폴리머의 모듈러스가 낮아, 폴리머로 구성된 하부 보호층을 패터닝하여 패드들이 채워지기 위한 홀을 형성하기 어렵기 때문이다. 상기의 경우에서의 칩 패드들을 형성하는 공정을 아래에서 상세히 설명한다.
도 17을 참조하여, 베이스층(810)을 구직 관통하는 관통 전극들(860)은 갖는 반도체 칩(800)이 제공될 수 있다. 반도체 칩(800) 상에 시드막(826) 및 도전막(824)이 차례로 형성될 수 있다. 예를 들어, 반도체 칩(800)의 전면(800a) 상에 시드막(826)이 형성된 후, 시드막(826)을 시드(seed)로 하는 도금 공정이 수행될 수 있다. 또는 반도체 칩(800)의 전면(800a) 상에 도전막(824)이 증착될 수 있다.
도 18 및 도 19를 참조하여, 도전막(824) 및 시드막(826)이 패터닝되어 칩 패드들(820) 및 시드층들(822)이 형성될 수 있다. 예를 들어, 도전막(824) 상에 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각 마스크로 도전막(824) 및 시드막(826)이 차례로 식각될 수 있다. 이때, 도 19에 도시된 바와 같이, 칩 패드들(820)의 아래에 언더 컷(undercut) 영역(UC)이 형성될 수 있다. 예를 들어, 도전막(824)이 식각된 후, 시드막(826)이 과식각될 수 있다. 상기 언더 컷 영역(UC)에 의해 칩 패드들(820)은 관통 전극들(860) 및 베이스층(810)과의 접착력이 저하될 수 있으며, 후공정에서 하부 보호층이 형성된 후 언더 컷 영역(UC)에 기공 등이 형성될 수 있다.
이와는 다르게, 반도체 칩(800)의 전면(800a) 상에 감광성막을 도포하고, 상기 감광성 막을 패터닝하여 형성된 홀 내에 시드막(826)을 형성할 수 있다. 시드막(826)을 시드로 하는 도금 공정을 통해, 상기 홀 내에 도전 물질을 채워 칩 패드들(820)이 형성될 수 있다. 이후, 상기 감광성 막을 제거하고, 폴리머 물질을 증착시켜 하부 보호층이 형성될 수 있다. 이 경우에도, 상기 감과성 막을 제거하는 공정에서 시드막(826)의 일부가 함께 제거될 수 있으며, 도 19에 도시한 바와 같이 칩 패드들(820)의 아래에 언더 컷(undercut) 영역(UC)이 형성될 수 있다.
도 20 내지 도 22는 산화물만을 포함하는 보호층들을 갖는 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 20을 참조하여, 도 9의 결과물과 같이, 베이스층(910)을 관통하는 관통 전극(960)을 갖는 반도체 칩(900)의 전면(900a) 상에 시드층(922), 칩 패드들(920) 및 하부 보호층(930)이 형성될 수 있다. 이때, 추가 보호층은 형성되지 않을 수 있다. 도 12 및 도 13을 참조하여 설명한 공정을 이용하여, 반도체 칩(900)의 후면(900b) 상에 상부 보호층(950)이 형성될 수 있다. 이때, 하부 보호층(930) 및 상부 보호층(950)은 모듈러스가 높은 절연 물질을 포함할 수 있다. 예를 들어, 하부 보호층(930) 및 상부 보호층(950)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 탄질화물를 포함할 수 있다.
도 21을 참조하여, 반도체 칩들(900)이 적층될 수 있다. 하나의 반도체 칩(900-2)이 다른 반도체 칩(900-1) 상에 접촉될 수 있다. 설명의 편의를 위하여, 아래의 반도체 칩을 하부 반도체 칩(900-1), 그 위에 적층되는 반도체 칩을 상부 반도체 칩(900-2)이라 지칭하도록 한다. 하부 반도체 칩(900-1)의 관통 전극들(960-1)과 상부 반도체 칩(900-2)의 칩 패드들(920-2)이 접할 수 있다. 하부 반도체 칩(900-1)의 상부 보호층(950-1)은 상부 반도체 칩(900-2)의 하부 보호층(930-2)과 접할 수 있다. 하부 반도체 칩(900-1)과 상부 반도체 칩(900-2)의 접합 공정에서, 공정 환경 또는 공정 조건에 따라 하부 반도체 칩(900-1)과 상부 반도체 칩(900-2) 사이에 불순물(PC)이 유입될 수 있다. 도 22에 도시된 바와 같이, 하부 반도체 칩(900-1)과 상부 반도체 칩(900-2)의 접합 공정에서, 불순물(PC)은 하부 반도체 칩(900-1)과 상부 반도체 칩(900-2)의 계면에서 기공 또는 간극을 형성할 수 있다. 상세하게는, 모듈러스(modulus)가 높은 하부 보호층(930-1, 930-2) 및 상부 보호층(950-1, 950-2)은 불순물(PC)의 형상 및 크기에 따라 변형되기 어려울 수 있다. 이에 따라, 하부 반도체 칩(900-1)과 상부 반도체 칩(900-2)이 완전히 접촉하지 않을 수 있으며, 하부 반도체 칩(900-1)의 관통 전극들(960-1)과 상부 반도체 칩(900-2)의 칩 패드들(920-2)은 서로 이격될 수 있다. 이 경우, 하부 반도체 칩(900-1)의 관통 전극들(960-1)과 상부 반도체 칩(900-2)의 칩 패드들(920-2)의 하이브리드 본딩(hybrid bonding)이 어려울 수 있으며, 하부 반도체 칩(900-1)의 관통 전극들(960-1)과 상부 반도체 칩(900-2)의 칩 패드들(920-2) 간의 결합력이 약하거나, 접촉 불량이 발생할 수 있다.
본 발명은 모듈러스가 높은 하부 보호층들을 이용하여 좁은 폭 및 간격을 갖는 칩 패드들을 형성할 수 있으며, 더하여 반도체 칩들의 계면 상에서 모듈러스가 낮은 추가 보호층들 및 상부 보호층이 접할 수 있다. 이에 따라, 반도체 칩들의 적층 공정에서 반도체 칩들 사이에 불순물 등이 개재되더라고 관통 전극들 및 칩 패드들의 하이브리드 본딩이 안정적으로 수행될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
100: 패키지 기판 200: 인터포저 기판
300, 400, 500: 반도체 칩 310, 410, 510: 베이스층
320, 420, 520: 칩 패드 330, 430, 530: 하부 보호층
340, 440, 540: 추가 보호층 350, 450, 550: 상부 보호층
360, 460, 560: 관통 전극 600: 몰딩막
RS1, RS2, RS3: 리세스 PC: 불순물

Claims (20)

  1. 기판;
    상기 기판 상에 실장되는 제 1 반도체 칩; 및
    상기 제 1 반도체 칩의 상면 상에 실장되는 제 2 반도체 칩을 포함하되,
    상기 제 1 반도체 칩은 상기 제 1 반도체 칩의 상면 상에 배치되는 도전 패턴, 및 상기 제 1 반도체 칩의 상기 상면을 덮고 상기 도전 패턴을 둘러싸는 제 1 보호층을 포함하고,
    상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 하면 상에서 상기 도전 패턴과 접하는 제 1 패드, 상기 제 1 패드를 둘러싸고 상기 제 2 반도체 칩의 상기 하면을 덮는 제 2 보호층, 및 상기 제 2 보호층의 내부를 향하도록 상기 제 2 보호층에 형성된 제 1 리세스를 채우는 제 3 보호층을 포함하고,
    상기 제 1 보호층과 상기 제 3 보호층을 서로 접하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 3 보호층은 평면적 관점에서 상기 제 2 보호층과 오버랩(overlap)되며,
    상기 제 3 보호층은 상기 제 2 보호층의 전체를 덮는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 3 보호층은 그의 상면이 상기 제 2 반도체 칩을 향하여 위로 둥근 형상을 갖는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 3 보호층의 하면과 상기 패드의 하면은 실질적으로 평탄(flat)한 공면(coplanar)을 이루고,
    상기 제 1 보호층의 상면과 상기 도전 패턴의 상면은 실질적으로 평탄한 공면을 이루는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 3 보호층은 상기 제 1 패드를 둘러싸고, 상기 제 1 패드의 측면의 하부와 접하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 리세스의 깊이는 상기 제 2 보호층의 두께의 1/2 내지 1/10인 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제 1 보호층의 모듈러스 및 상기 제 3 보호층의 영스 모듈러스는 상기 제 2 보호층의 영스 모듈러스의 0.1배 내지 0.5인 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제 2 보호층은 산화물 또는 질화물을 포함하고,
    상기 제 3 보호층은 폴리머를 포함하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제 1 보호층은 폴리머를 포함하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 도전 패턴은 상기 제 1 반도체 칩을 수직으로 관통하고, 상기 제 1 보호층의 상면까지 연장되는 관통 전극을 포함하되,
    상기 관통 전극의 폭은 상기 제 1 패드의 폭보다 작은 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 제 1 보호층은 상기 제 1 패드의 하면과 접하는 반도체 패키지.
  12. 기판; 및
    상기 기판 상에 적층되는 반도체 칩들을 포함하되,
    상기 반도체 칩들 각각은:
    상기 기판을 향하는 활성면 상에 배치되는 칩 패드;
    상기 활성면을 덮고, 상기 칩 패드를 둘러싸며, 내부에 리세스를 포함하는 제 1 보호층;
    상기 리세스 내부를 채우는 제 2 보호층; 및
    상기 반도체 칩들을 수직 관통하여, 상기 칩 패드와 연결되는 관통 전극을 포함하고,
    상기 제 2 보호층의 하면과 상기 칩 패드의 하면은 공면(coplanar)을 이루되,
    상기 제 2 보호층은 상기 칩 패드의 측면과 접하는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 반도체 칩들의 하나의 상기 칩 패드는 그의 아래에 배치되는 상기 반도체 칩들의 다른 하나의 관통 전극에 접속되는 반도체 패키지.
  14. 제 12 항에 있어서,
    상기 제 2 보호층은 상기 기판을 향하지 않는 상면이 둥근 상을 갖는 반도체 패키지.
  15. 제 12 항에 있어서,
    상기 제 1 보호층은 상기 칩 패드의 상기 측면의 상부와 접하고,
    상기 제 2 보호층은 상기 칩 패드의 상기 측면의 하부와 접하는 반도체 패키지.
  16. 제 12 항에 있어서,
    상기 반도체 칩들 각각은 상기 활성면에 대향하는 비활성면을 덮는 제 3 보호층을 더 포함하되,
    상기 반도체 칩들의 하나의 제 2 보호층은 그의 아래에 배치되는 상기 반도체 칩들의 다른 하나의 제 3 보호층과 접하는 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 관통 전극은 상기 제 3 보호층을 관통하고,
    상기 제 3 보호층의 상면과 상기 관통 전극의 상면은 실질적으로 평탄(flat)한 공면(coplanar)을 이루는 반도체 패키지.
  18. 제 12 항에 있어서,
    상기 제 2 보호층의 연성은 상기 제 1 보호층의 연성보다 큰 반도체 패키지.
  19. 기판;
    상기 기판의 하면 상에 배치되는 연결 단자;
    상기 기판의 상면 상에 적층되는 제 1 반도체 칩들;
    상기 제 1 반도체 칩들과 수평적으로 이격되어, 상기 기판에 실장되는 제 2 반도체 칩; 및
    상기 기판 상에서 상기 제 1 반도체 칩들 및 상기 제 2 반도체 칩을 덮는 몰딩막을 포함하되,
    상기 제 1 반도체 칩들 각각은:
    상기 제 1 반도체 칩의 하면 상에 배치되는 칩 패드;
    상기 제 1 반도체 칩을 수직 관통하여, 상기 칩 패드와 연결되는 관통 전극;
    상기 제 1 반도체 칩의 상기 하면을 덮고, 내부에 리세스를 포함하는 제 1 보호층;
    상기 리세스를 채우는 제 2 보호층; 및
    상기 제 1 반도체 칩의 상면을 덮는 제 3 보호층을 포함하고,
    상기 제 2 보호층은 그의 상면이 상기 제 1 반도체 칩을 향하여 위로 둥근 형상을 갖는 반도체 패키지
  20. 제 19 항에 있어서,
    상기 제 2 보호층 및 상기 제 3 보호층은 폴리머를 포함하는 반도체 패키지.
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