KR101107858B1 - 반도체 기판을 위한 도전 필러 구조 및 그 제조 방법 - Google Patents

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청-시 리우
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    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Abstract

반도체 기판 위에 형성되는 반도체 부품이 제공된다. 상기 반도체 기판은 제1면과 제2면을 갖는다. 상기 반도체 기판은 상기 제1면 위에 있는 복수의 소자를 포함한다. 상기 반도체 기판 안에 있는 복수의 관통 실리콘 비아(TSV)는 상기 제1면으로부터 상기 제2면으로 연장한다. 보호 레이어는 상기 반도체 기판의 상기 제1면 위의 상기 복수의 소자 위에 위치한다. 상기 보호 레이어 위에 있는 복수의 활성 도전 필러는 제1높이를 갖는다. 상기 복수의 활성 도전 필러 각각은 상기 복수의 소장 중 적어도 하나와 전기적으로 연결된다. 상기 보호 레이어 위에 있는 복수의 더미 도전 필러는 제2높이를 갖는다. 상기 복수의 더미 도전 필러 각각은 상기 복수의 소자와는 전기적으로 격리된다. 상기 제1높이와 상기 제2높이는 실질적으로 동일하다.

Description

반도체 기판을 위한 도전 필러 구조 및 그 제조 방법{CONDUCTIVE PILLAR STRUCTURE FOR SEMICONDUCTOR SUBSTRATE AND METHOD OF MANUFACTURE}
여기서 개시되는 내용은 일반적으로 반도체 범프(bump) 공정에 관한 것으로, 더욱 상세하게는 도전 필러(conductive pillar)의 형성을 위한 구조 및 방법에 관한 것이다.
플립 칩(flip chip) 기술은 반도체 장치의 패키징에서 중요한 역할을 한다. 플립 칩 마이크로전자(microelectronic) 조립체는, 인터커넥트(interconnect)로서 솔더 범프(solder bump)를 이용하여 페이스 다운(face down) 방식의 전자 소자를 회로 보드(circuit board)와 같은 기판 위로 직접 전기적으로 연결하는 것을 포함한다. 크기, 성능, 및 적응성에 대하여 다른 패키징 방법보다 플립 칩이 장점을 갖고 있는 결과로, 이런 플립 칩 패키징의 사용이 극적으로 증가하고 있다.
최근에는, 도전 필러(conductive pillar) 기술이 개발되었다. 솔더 범프를 이용하는 대신에, 구리 필러(copper pillar)에 의해 전자 부품이 기판에 연결된다. 이런 구리 필러 기술은 범프 브리징(bump bridging)의 발생 가능성을 낮춘 채로 더욱 세밀한 피치(pitch)를 달성할 수 있고, 회로의 커패시턴스 부하(capacitance load)를 줄이고, 전자 부품이 더 높은 주파수에서 작동할 수 있게 한다.
더욱 최근에는, 상호 연결되는 전자 부품의 밀도를 높이는 방법으로서 관통 실리콘 비아(through-silicon via; TSV)가 발달하기 시작하였다. TSV는 z축으로 인터커넥트를 형성함으로써 더욱 짧은 인터커넥트를 가능하게 한다. 이런 인터커넥트는 기판의 전면에서 기판의 후면으로 연장하는 비아를 형성함으로써 기판(예컨대, 웨이퍼)을 관통하여 생성된다. 또한 TSV는 적층된 웨이퍼, 적층된 다이(die), 및/또는 이들이 조합된 것에 대하여 인터커넥트를 형성하는데 있어서도 유용하다.
그러나, 도전 필러 기술과 관통 실리콘 비아(TSV) 기술을 결합하는 것은 많은 문제점을 야기한다. 통상적인 공정에 있어서, 관통 실리콘 비아는 기판 내에서 기판의 전면으로부터 소정의 깊이만큼 연장하도록 형성된다. 도전 필러는 기판의 전면에 형성된다. CMP를 이용하여 기판의 후면을 연마함으로써 관통 실리콘 비아가 노출된다. 기판의 후면에 가해지는 압력은 필러를 통하여 기판의 전면으로 전달된다. 그러나 만약 필러가 기판의 전면에 걸쳐 균일하게 분포되지 않는다면, 기판의 후면에 가해지는 압력은 균일하게 분포되지 않게 되며 이는 기판의 후면이 균일하지 않게 연마되는 현상을 초래한다. 이렇게 균일하지 않게 연마되는 현상은 길이가 달라지는 TSV를 만들 수 있고 평평하지 않은 기판의 후면을 만들 수 있다. 이렇게 일정하지 않은 기판의 후면은 기판의 후면에 대하여 이루어지는 후속되는 리소그래피(lithography) 공정에 부정적인 영향을 끼칠 수 있다.
따라서, 본 기술 분야에서 필요한 것은 도전 필러와 관통 실리콘 비아의 결합을 위한 형성 방법이며, 이로써 제조 공정의 신뢰성과 높은 집적도 모두가 만족될 수 있다.
여기서 개시된 내용의 다양한 실시 예는 통상적인 필러 제조 공정의 단점을 완화시키는데 이용될 수 있다. 예를 들면, 이런 다양한 실시 예는 화학적 기계적 연마 과정 동안에 기판 후면의 깊이 균일도(depth uniformity)를 줄일 수 있다.
본 발명의 한 측면에 따르면, 제1반도체 부품은, 제1면과 제2면을 가지며, 상기 제1면 위에 있는 복수의 소자를 포함하는 반도체 기판; 상기 반도체 기판 안에서 상기 제1면으로부터 상기 제2면 쪽으로 연장하는 복수의 관통 실리콘 비아(TSV); 상기 반도체 기판의 상기 제1면 위의 상기 복수의 소자 위에 있는 보호 레이어; 제1높이를 가지며, 상기 보호 레이어 위에 있는 복수의 활성 도전 필러(active conductive pillar); 및 제2높이를 가지며, 상기 보호 레이어 위에 있는 복수의 더미 도전 필러(dummy conductive pillar)를 포함하고, 상기 복수의 활성 도전 필러 각각은 상기 복수의 소자 중 적어도 하나와 전기적으로 연결되고, 상기 복수의 더미 도전 필러 각각은 상기 복수의 소자와는 전기적으로 격리되고, 상기 제1높이와 상기 제2높이는 실질적으로 동일하다.
본 발명의 다른 측면에 따르면, 제1반도체 부품에 도전 필러를 형성하는 방법은, 제1면과 제2면을 가지며, 상기 제1면 위에 있는 복수의 소자를 포함하는 반도체 기판을 제공하는 단계; 상기 반도체 기판 안에서 상기 제1면으로부터 상기 제2면 쪽으로 연장하는 복수의 관통 실리콘 비아(TSV)를 형성하는 단계; 상기 반도체 기판의 상기 제1면 위에 보호 레이어를 형성하는 단계; 상기 보호 레이어 위에 복수의 활성 도전 필러를 형성하는 단계; 및 상기 보호 레이어 위에 복수의 더미 도전 필러를 형성하는 단계를 포함하고, 상기 복수의 활성 도전 필러 각각은 제1높이를 가지며, 상기 복수의 소자 중 적어도 하나와 전기적으로 연결되고, 상기 복수의 더미 도전 필러 각각은 제2높이를 가지며, 상기 복수의 소자와는 전기적으로 격리되고, 상기 제1높이와 상기 제2높이는 실질적으로 동일하다.
여기서 개시되는 내용은 첨부된 도면에 도시된 바와 같은 실시 예를 참조하여 설명될 것이다. 본 도면은 설명의 목적을 위한 것이므로 실제 크기대로 도시되지 않았음이 이해되어야만 할 것이다.
도 1은 제1면 위에 형성되는 복수의 소자를 갖는 제1반도체 부품의 기판 단면도를 나타낸다.
도 2는 도 1에 있는 기판을 통과하여 형성되는 관통 실리콘 비아를 나타낸다.
도 3은 관통 실리콘 비아가 도전성 물질로 채워진 이후의 관통 실리콘 비아를 나타낸다.
도 4는 관통 실리콘 비아 위로 형성되는 인터커넥트 레이어와 보호 레이어를 나타낸다.
도 5는 보호 레이어 위에 형성되는 복수의 활성 도전 필러와 복수의 더미 필러를 나타낸다.
도 6은 캐리어에 부착된 활성 도전 필러와 더미 필러를 나타낸다.
도 7a는 더미 필러가 없는 경우 씨닝 공정이 제2면 위로 수행된 결과를 나타낸다.
도 7b는 더미 필러가 있는 경우 씨닝 공정이 제2면 위로 수행된 결과를 나타낸다.
도 8은 제1반도체 부품에 접합된 제2부품을 나타낸다.
도 9 내지 11은 기판 위에 형성되는 더미 필러의 가능한 배치에 대한 평면도를 나타낸다.
예시적인 실시 예의 제조 및 이용에 대하여 아래에서 상세히 설명된다. 다만, 여기서 개시되는 내용은 특정 내용이 다양하게 변형되어 실시될 수 있는 많은 발명적 사상을 제공한다는 점이 이해되어야만 할 것이다. 여기서 설명되는 특정 실시 예는 단지 예시적인 것이며 여기서 개시되는 내용의 범위를 한정하지는 않는다.
여기서 언급되는 "기판(substrate)"이란 용어는 일반적으로 그 위에 다양한 레이어 및 소자가 형성되는 반도체 기판을 지칭한다. 이런 기판은 본래 웨이퍼의 일부로서, 웨이퍼는 이후에 복수의 다이(die)로 나누어지며, 각각의 다이는 하나의 반도체 부품을 포함한다. 이런 기판은 실리콘 또는 화합물 반도체를 포함할 수 있으며, 화합물 반도체는 예컨대 GaAs, InP, Si/Ge, 또는 SiC가 될 수 있다. 레이어의 일 예는 유전체(dielectric) 레이어, 도핑된(doped) 레이어, 금속 레이어, 폴리실리콘 레이어, 및 어느 한 레이어를 일 이상의 레이어로 연결할 수 있는 비아 플러그(via plug)를 포함할 수 있다.
도 1을 참조하면, 제1반도체 부품(102)이 기판(100) 위에 형성된다. 기판(100)은 제1면(103)과 제2면(105)을 갖는다. 복수의 소자(107)는 제1면(103) 위에 형성된다. 이런 소자의 일 예는 트랜지스터, 저항기, 및/또는 커패시터를 포함할 수 있다. 절연 레이어(109)는 제1면(103) 위로 형성되며 복수의 소자(107)를 덮는다. 이런 절연 레이어(109)의 한 예는 산화물 레이어, 포스포실리케이트 유리(phosphosilicate glass; USG)가 될 수 있다. 레이어 위쪽으로의 인터커넥트를 위하여 콘택트 플러그(111)가 절연 레이어(109)의 상면에서 소자(107) 쪽으로 연장하도록 형성된다.
도 2를 참조하면, 관통 실리콘 비아(TSV)(113)는 절연 레이어(109)를 통과하는 에칭에 의해 형성되며, 제1면(103)을 통과하여 반도체 기판(100)의 소정 깊이만큼 연장한다. 이런 에칭은 플라즈마를 채용한 건식 식각 공정이 될 수 있다. 이와는 다르게, TSV(113)는 레이저 드릴링(laser drilling)에 의해 형성될 수 있다.
도 3을 참조하면, TSV(113)는 도전성 물질(115)로 채워진다. 이런 도전성 물질(115)은 구리 또는 구리 합금을 포함할 수 있다. 그러나, 알루미늄, 은, 금, 및 이들의 조합과 같은 다른 물질도 이용될 수 있다. 여기서 이용 가능한 형성 방법은 무전해 도금(electroless plating)을 포함하거나, 스퍼터링(sputtering), 프린팅(printing), 전기 도금(electro plating), 및 화학적 기상 증착(CVD)과 같이 통상적으로 사용되는 다른 증착 방법을 포함할 수 있다. 복수의 소자(107) 각각은 기판(100) 내에서 복수의 TSV(113) 중 적어도 하나에 연결된다.
도 4를 참조하면, 인터커넥트 레이어(117; interconnect layer)는 관통 실리콘 비아(TSV)(113)의 표면 위에 형성된다. 이런 인터커넥트 레이어(117)는 일 이상의 유전체 레이어(미 도시) 안에 배치되는 일 이상의 도전성 레이어(미 도시)를 포함한다. 인터커넥트 레이어(117)는 소자(107) 위로 형성되어, 소자로부터 위쪽의 레이어로의 전기적 연결을 만든다. 보호 레이어(119)는 인터커넥트 레이어(117) 위로 형성되어, 밑에 있는 인터커넥트 레이어(117)를 보호한다. 인터커넥트 레이어(117)는 산화물, 질화물, 또는 이와 다른 물질과 같이 해당 분야에 통상적인 기술을 가진 자에게 익숙한 유전체 물질을 포함할 수 있다.
도 5를 참조하면, 복수의 활성(active) 도전 필러(121)와 복수의 더미(dummy) 필러(123)가 보호 레이어(119) 위에 형성된다. 패터닝되는 포토 레지스트 레이어(미 도시)가 보호 레이어(119) 위에 형성되어 금속 증착 공정을 위한 주형 역할을 하게 된다. 활성 도전 필러(121)와 더미 필러(123)를 형성하는데 구리 전기 도금과 같은 금속 증착 공정이 이용될 수 있다. 일 실시 예에 있어서, 활성 도전 필러(121)와 더미 필러(123)는 동일한 공정에서 동시에 형성된다. 이와는 다르게, 활성 도전 필러(121)와 더미 필러(123)는 서로 다른 공정 단계에서 형성될 수 있다. 이런 활성 도전 필러(121)와 더미 필러(123)는 구리로 형성될 수 있다. 금(Au), 은(Ag), 알루미늄(Al), Sn-Ag, Sn-Cu와 같이 좋은 열전도율을 갖는 금속 또는 합금도 대안적인 물질이 된다. 복수의 활성 도전 필러(121) 각각은 복수의 소자(107) 중 적어도 하나와 전기적으로 연결된다. 비록 더미 필러(123)도 전기적으로 도전성이 있는 물질로 형성될 수 있지만, 이들은 복수의 소자(107)로부터 전기적으로 격리된다. 이런 더미 필러(123)는 아래에서 설명될 씨닝(thinning) 공정 동안 기판(100)의 제2면(105)에서의 깊이 균일도를 개선할 수 있다. 일 실시 예에 있어서, 복수의 활성 도전 필러(121) 각각은 제1높이(H1)를 갖는다. 복수의 더미 필러(123) 각각은 제2높이(H2)를 갖는다. 제1높이(H1)와 제2높이(H2)는 실질적으로 동일하다.
도 6을 참조하면, 활성 도전 필러(121)와 더미 필러(123)는 접착제를 이용함으로써 캐리어(125)에 부착된다. 일반적으로, 캐리어(125)는 후속되는 공정 단계 동안 일시적으로 기계적인 그리고 구조적인 지지를 제공한다. 캐리어(125)의 재료는 유리, 실리콘, 실리콘 산화물, 또는 다른 물질을 포함할 수 있다.
도 7a 및 도 7b는 TSV(113)를 노출시키기 위하여 기판(100)의 제2면(105) 위로 수행되는 씨닝 공정을 나타낸다. 도 7a에 있는 제1반도체 부품(102)은 기판(100)의 보호 레이어(119) 위에서 일련의 행과 열을 이루어서 형성되는 활성 도전 필러(121)를 갖는다. 인접한 활성 도전 필러(121) 사이의 비어있는 공간(128)을 채우는 더미 필러(123)가 존재하지 않기 때문에, 기판(100) 위에서 활성 도전 필러(121)는 균등하게 분포되지 않는다. 씨닝 공정 동안에, 제2면(105)을 연마 패드쪽으로 가압하도록 제2면(105)에 가해지는 압력은 활성 도전 필러(121)를 통하여 제1면(103)으로 전달된다. 활성 도전 필러(121)가 제1면(103) 위에서 균등하게 분포되지 않는다면, 제2면(105)에 가해지는 압력 역시도 균등하게 분포되지 않게 될 것이다. 그 결과, 제1면(103) 위에 활성 도전 필러(121)가 많이 없는 위치에서 더 큰 힘이 제2면(105)에 가해진다. 이렇게 균등하지 못한 힘은 연마되는 새로운 제2면(129)을 평평하지 않게 한다. 이렇게 평평하지 못한 후면은 후면에 대하여 이루어지는 후속되는 리소그래피 공정에 부정적인 영향을 끼치게 된다.
도 7b를 참조하면, 본 발명의 일 실시 예에 있어서 복수의 더미 필러(123)가 도 7a에서 활성 도전 필러(121)를 포함하지 않는 비어있는 공간(128)에 삽입된다. 이런 더미 필러(123)는 모든 활성 도전 필러(121) 사이에서 균일한 압력 분포를 만드는데 효과적이다. 더미 필러(123)의 이용은 제2면(105)에 대한 압력을 균등하게 분포시킴으로써 평탄화되는 새로운 제2면(129)의 균일도를 향상시킨다. 기판(100)의 새로운 제2면(129)은 매끄러운 표면을 갖게 된다.이렇게 균일하게 된 새로운 제2면(129)은 새로운 제2면(129)에 대하여 이루어지는 후속되는 리소그래피 공정의 적응성을 향상시키게 될 것이다.
그 이후에, 새로운 제2면(129)에 리세스(recess)를 형성하여 TSV(113)가 기판(100)의 새로운 제2면(129)으로부터 돌출되게 만들도록 습식 또는 건식 에칭 공정이 수행될 수 있다. 관통 실리콘 비아(TSV)(113)는 다른 부품에 대한 제1반도체 부품(102)의 전기적 연결을 제공한다.
도 8을 참조하면, 제1반도체 부품(102)은 솔더(131)을 이용하여 제2부품(130)에 접합된다. 일 실시 예에 있어서, 제2부품(130)은 반도체 칩, 캐리어 기판, 회로 보드, 또는 해당 분야에서 통상적인 기술을 가진 자에게 익숙한 다른 적절한 부품이 될 수 있다. 제1반도체 부품(102) 및 제2부품(130)은 활성 도전 필러(121)를 통해 전기적으로 연결될 수 있다. 그러나, 더미 필러(123)는 제2부품(130)과는 물리적 또는 전기적으로도 연결되지 않는다. 제1, 2부품을 연결하는 접합 방법은 구리 대 구리 접합(copper-to-copper bonding), 솔더 접합, 또는 해당 분야에 통상적인 지식을 가진 자에게 익숙한 다른 적절한 방법을 포함한다.
도 9 내지 12는 여기서 개시되는 내용의 실시 예에 따라 기판(100) 위에 형성되는 더미 필러(123)의 배치 예에 대한 평면도를 나타낸다. 도 9는 제1반도체 부품(102)의 레이아웃 평면도의 일 실시 예를 나타낸 것이며, 여기서 더미 필러(123)는 도 7a에 도시된 바와 같이 도전 필러(121) 사이에 있는 비어있는 공간(128)에 삽입된다. 이런 더미 필러(123)의 단면은 예컨대 원형, 정사각형, 또는 직사각형과 같이 다양한 형상이 될 수 있다. 본 실시 예에서, 활성 도전 필러(121)는 비어있는 공간(128)과 함께 행과 열을 이룬 형태로 배치된다. 이렇게 원형의 활성 도전 필러(121) 각각은 제1폭(W1)을 가지며, 원형의 더미 필러(123) 각각은 제2폭(W2)을 갖는다. 제2폭(W2)에 대한 제1폭(W1)의 비율은 약 0.9 내지 약 1.1이다. 복수의 활성 도전 필러(121) 중 어느 하나와 복수의 더미 필러(123) 중 어느 하나 사이의 거리(D1)는 제1폭(W1)보다 크거나 같다.
도 10은 제1반도체 부품(102)의 레이아웃 평면도의 다른 실시 예를 나타낸다. 제1반도체 부품(102)은 직사각형 다이(140) 위에 있다. 다이(140)는 두 개의 가장자리(142, 144)를 갖는데, 이런 가장자리(142, 144)는 다이(140)의 각 코너로부터 연장하며 직각으로 형성된다. 어떠한 활성 도전 필러(121)와 어떠한 더미 필러(123)도 포함하지 않는 금지 영역(148; forbidden region)이 기판(100)에 있다. 이런 금지 영역(148)은 다이(140)의 각 코너(146) 근처에 있는 삼각형 영역(145)과 다이(140)의 각 가장자리에 인접한 영역(147)을 포함한다. 삼각형 영역(145)은 코너(146)로부터 두 가장자리(142, 144)를 따라 연장하는 길이(B)에 의해 결정된다. 길이(B)는 제1폭(W1)의 1.8배보다 크거나 같다. 가장자리에 인접한 영역(147)은 다이(140)의 각 가장자리(142, 144)로부터 소정 거리(D2) 내에 있다. 다이 크기가 15㎟보다 클 경우, 소정 거리(D2)는 제1폭(W1)의 0.7배보다 크거나 같다. 다이 크기가 15㎟보다 작을 경우, 소정의 거리(D2)는 제1폭(W1)의 0.5배보다 크거나 같다.
도 11은 다이(150) 위에 있는 반도체 부품(102)의 레이아웃 평면도의 또 다른 실시 예를 나타낸다. 다이(150)는 보호 레이어(119) 위에 있는 활성 도전 필러(121), 더미 필러(123), 및 전기적 퓨즈(156; electrical fuse)를 포함한다. 전기적 퓨즈(156)는 전류를 중단시키는 장치로서 과도한 전류에 대응하여 소자(107)가 손상되는 것을 보호한다. 인접한 전기적 퓨즈(156)에 대한 어느 활성 도전 필러(121)와 어느 더미 필러(123) 사이의 거리(D3)는 제1폭(W1)의 0.65배보다 크거나 같다.
본 실시 예와 본 실시 예의 장점이 상세히 설명되었지만, 첨부된 청구항에 의해 정의되는 발명의 범위 및 사상을 벗어나지 않는 한도에서 다양한 변경, 치환, 및 개조가 이루어질 수 있다는 점이 이해되어야만 할 것이다. 더욱이, 본 출원의 범위는 상세한 설명에서 기재된 공정, 장치, 제조, 및 물질의 조성, 수단, 방법, 및 단계의 특정한 실시 예에 한정되도록 의도되지 않는다. 해당 분야에 통상적인 기술을 가진 자가 본 발명의 내용을 이해하게 된다면, 현재 존재하거나 추후에 개발될 수 있는 공정, 장치, 제조, 물질의 조성, 수단, 방법 또는 단계로서 여기서 설명된 실시 예에 대응되는 것과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성할 수 있는 공정, 장치, 제조, 물질의 조성, 수단, 방법 또는 단계가 실시될 수 있을 것이다. 따라서, 첨부된 청구항은 그 범위 내에서 이런 공정, 장치, 제조, 물질의 조성, 수단, 방법, 또는 단계를 포함하도록 의도된다.

Claims (10)

  1. 제1면과 제2면을 가지며, 상기 제1면 위에 복수의 소자를 포함하는 반도체 기판;
    상기 반도체 기판 안에서 상기 제1면으로부터 상기 제2면으로 연장하는 복수의 관통 실리콘 비아(TSV);
    상기 반도체 기판의 상기 제1면 위의, 상기 복수의 소자 위에 있는 보호 레이어;
    제1높이를 가지며, 상기 보호 레이어 위에 있는 복수의 활성 도전 필러(active conductive pillar); 및
    제2높이를 가지며, 상기 보호 레이어 위에 있는 복수의 더미 도전 필러(dummy conductive pillar)를 포함하고,
    상기 복수의 활성 도전 필러 각각은 상기 복수의 소자 중 적어도 하나와 전기적으로 연결되고,
    상기 복수의 더미 도전 필러 각각은 상기 복수의 소자로부터 전기적으로 격리되고,
    상기 제1높이와 상기 제2높이는 실질적으로 동일한 것인 제1반도체 부품.
  2. 제1항에 있어서,
    상기 복수의 활성 도전 필러 각각은 제1폭을 가지며, 상기 복수의 더미 도전 필러 각각은 제2폭을 갖고,
    상기 제2폭에 대한 상기 제1폭의 비율은 0.9 내지 1.1이고,
    상기 복수의 활성 도전 필러 중 어느 하나와 상기 복수의 더미 도전 필러 중 어느 하나 사이의 거리는 상기 제1폭 이상인 것인 제1반도체 부품.
  3. 제2항에 있어서,
    상기 반도체 기판은 복수의 직사각형 다이를 포함하며,각 다이의 금지 영역은 활성 도전 필러 및 더미 도전 필러를 포함하지 않고,
    상기 금지 영역은, 상기 다이의 코너에서 직각으로 형성되며 두 모서리는 상기 코너로부터 상기 다이의 가장자리를 따라 길이 B 만큼 연장하는 직각 삼각형에 의해 정의되는 삼각형 영역이고,
    상기 길이 B는 상기 제1폭의 1.8배 이상이고,
    상기 금지 영역은 상기 다이의 상기 가장자리로부터 소정 거리 이내에 있는 영역을 더 포함하는 것인 제1반도체 부품.
  4. 제3항에 있어서,
    다이 크기가 15㎟보다 클 경우, 상기 소정 거리는 상기 제1폭의 0.7배 이상인 것인 제1반도체 부품.
  5. 제3항에 있어서,
    다이 크기가 15㎟보다 작을 경우, 상기 소정 거리는 상기 제1폭의 0.5배 이상인 것인 제1반도체 부품.
  6. 제2항에 있어서,
    상기 보호 레이어 위에 있는 복수의 퓨즈를 더 포함하고,
    인접한 퓨즈에 대한 임의의 활성 도전 필러와 임의의 더미 도전 필러 사이의 최소 거리는 상기 제1폭의 0.65배 이상인 것인 제1반도체 부품.
  7. 제1항에 있어서,
    상기 복수의 활성 도전 필러를 통하여 상기 제1반도체 부품 위의 상기 복수의 소자와 전기적으로 연결되는 제2반도체 부품을 더 포함하고,
    더미 도전 필러는 상기 제2반도체 부품과 접촉하지 않는 것인 제1반도체 부품.
  8. 제1면과 제2면을 가지며, 상기 제1면 위에 복수의 소자를 포함하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 안에서 상기 제1면으로부터 상기 제2면으로 연장하는 복수의 관통 실리콘 비아(TSV)를 형성하는 단계;
    상기 반도체 기판의 상기 제1면 위에 보호 레이어를 형성하는 단계;
    상기 보호 레이어 위에 복수의 활성 도전 필러를 형성하는 단계; 및
    상기 보호 레이어 위에 복수의 더미 도전 필러를 형성하는 단계를 포함하고,
    상기 복수의 활성 도전 필러 각각은 제1높이를 가지며, 상기 복수의 소자 중 적어도 하나와 전기적으로 연결되고,
    상기 복수의 더미 도전 필러 각각은 제2높이를 가지며, 상기 복수의 소자로부터 전기적으로 격리되고,
    상기 제1높이와 상기 제2높이는 실질적으로 동일한 것인 제1반도체 부품에 도전 필러를 형성하는 방법.
  9. 제8항에 있어서,
    상기 복수의 활성 도전 필러 각각은 제1폭을 가지며, 상기 복수의 더미 도전 필러 각각은 제2폭을 갖고,
    상기 제2폭에 대한 상기 제1폭의 비율은 0.9 내지 1.1이고,
    상기 복수의 활성 도전 필러 중 어느 하나와 상기 복수의 더미 도전 필러 중 어느 하나 사이의 거리는 상기 제1폭 이상인 것인 제1반도체 부품에 도전 필러를 형성하는 방법.
  10. 제9항에 있어서,
    상기 반도체 기판은, 복수의 직사각형 다이, 및 활성 도전 필러와 더미 도전 필러를 포함하지 않는 각 다이 내의 금지 영역을 포함하고,
    상기 금지 영역은, 각 다이의 코너에서 직각으로 형성되며 두 모서리는 상기 코너로부터 상기 다이의 가장자리를 따라 길이 B 만큼 연장하는 직각 삼각형에 의해 정의되는 삼각형 영역을 포함하고,
    상기 길이 B는 상기 제1폭의 1.8배 이상이고,
    상기 금지 영역은, 상기 다이 각각의 상기 가장자리 중 어느 하나로부터 소정 거리 이내에 있는 영역을 더 포함하는 것인 제1반도체 부품에 도전 필러를 형성하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230055838A (ko) 2021-10-19 2023-04-26 한국과학기술원 더미 구조물을 포함하는 반도체 장치 및 그 제조 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8227924B2 (en) * 2010-07-13 2012-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate stand-offs for semiconductor devices
KR101695353B1 (ko) * 2010-10-06 2017-01-11 삼성전자 주식회사 반도체 패키지 및 반도체 패키지 모듈
US10096540B2 (en) * 2011-05-13 2018-10-09 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming dummy pillars between semiconductor die and substrate for maintaining standoff distance
FR2986903A1 (fr) 2012-02-15 2013-08-16 St Microelectronics Crolles 2 Procede de fabrication d'un circuit integre comprenant des vias traversant le substrat
KR101959715B1 (ko) 2012-11-06 2019-03-20 삼성전자 주식회사 반도체 장치
US9831214B2 (en) 2014-06-18 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
US10177032B2 (en) * 2014-06-18 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaging devices, and methods of packaging semiconductor devices
EP3195358A4 (en) 2014-09-17 2018-04-25 Intel Corporation DIE WITH INTEGRATED MICROPHONE DEVICE USING THROUGH-SILICON VIAS (TSVs)
US9502640B1 (en) 2015-11-03 2016-11-22 International Business Machines Corporation Structure and method to reduce shorting in STT-MRAM device
US10818627B2 (en) * 2017-08-29 2020-10-27 Advanced Semiconductor Engineering, Inc. Electronic component including a conductive pillar and method of manufacturing the same
US11600590B2 (en) * 2019-03-22 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
US11694984B2 (en) 2019-08-30 2023-07-04 Advanced Semiconductor Engineering, Inc. Package structure including pillars and method for manufacturing the same
US11158572B2 (en) 2019-08-30 2021-10-26 Advanced Semiconductor Engineering, Inc. Package structure including a first electronic device, a second electronic device and a plurality of dummy pillars

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004247706A (ja) 2003-01-23 2004-09-02 Shinko Electric Ind Co Ltd 電子部品実装構造及びその製造方法
JP2004363566A (ja) 2003-05-14 2004-12-24 Matsushita Electric Ind Co Ltd 電子部品実装体及びその製造方法
JP2005064446A (ja) 2003-07-25 2005-03-10 Dainippon Printing Co Ltd 積層用モジュールの製造方法
JP2008182014A (ja) 2007-01-24 2008-08-07 Fujikura Ltd パッケージ基板及びその製造方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05211239A (ja) 1991-09-12 1993-08-20 Texas Instr Inc <Ti> 集積回路相互接続構造とそれを形成する方法
DE4314907C1 (de) 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung von vertikal miteinander elektrisch leitend kontaktierten Halbleiterbauelementen
US5391917A (en) 1993-05-10 1995-02-21 International Business Machines Corporation Multiprocessor module packaging
JP3887035B2 (ja) * 1995-12-28 2007-02-28 株式会社東芝 半導体装置の製造方法
US6882030B2 (en) 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
EP2270846A3 (en) 1996-10-29 2011-12-21 ALLVIA, Inc. Integrated circuits and methods for their fabrication
US6037822A (en) 1997-09-30 2000-03-14 Intel Corporation Method and apparatus for distributing a clock on the silicon backside of an integrated circuit
US5998292A (en) 1997-11-12 1999-12-07 International Business Machines Corporation Method for making three dimensional circuit integration
JP3532788B2 (ja) 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
US6444576B1 (en) 2000-06-16 2002-09-03 Chartered Semiconductor Manufacturing, Ltd. Three dimensional IC package module
US6599778B2 (en) 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
EP1472730A4 (en) 2002-01-16 2010-04-14 Mann Alfred E Found Scient Res HOUSING FOR ELECTRONIC CIRCUITS WITH REDUCED SIZE
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US6800930B2 (en) 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US7030481B2 (en) 2002-12-09 2006-04-18 Internation Business Machines Corporation High density chip carrier with integrated passive devices
US6841883B1 (en) 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
JP4170137B2 (ja) * 2003-04-24 2008-10-22 新光電気工業株式会社 配線基板及び電子部品実装構造
US6924551B2 (en) 2003-05-28 2005-08-02 Intel Corporation Through silicon via, folded flex microelectronic package
US7111149B2 (en) 2003-07-07 2006-09-19 Intel Corporation Method and apparatus for generating a device ID for stacked devices
TWI251313B (en) 2003-09-26 2006-03-11 Seiko Epson Corp Intermediate chip module, semiconductor device, circuit board, and electronic device
US7335972B2 (en) 2003-11-13 2008-02-26 Sandia Corporation Heterogeneously integrated microsystem-on-a-chip
US7049170B2 (en) 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US7060601B2 (en) 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
JP4467318B2 (ja) 2004-01-28 2010-05-26 Ｎｅｃエレクトロニクス株式会社 半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法
CN100358140C (zh) * 2004-04-22 2007-12-26 台湾积体电路制造股份有限公司 半导体内连线结构与避免其覆盖层和介电层间脱层的方法
US7094689B2 (en) * 2004-07-20 2006-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Air gap interconnect structure and method thereof
US7262495B2 (en) 2004-10-07 2007-08-28 Hewlett-Packard Development Company, L.P. 3D interconnect with protruding contacts
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
US7297574B2 (en) 2005-06-17 2007-11-20 Infineon Technologies Ag Multi-chip device and method for producing a multi-chip device
US20070267759A1 (en) * 2006-05-17 2007-11-22 Chih-Chin Liao Semiconductor device with a distributed plating pattern
KR100791697B1 (ko) * 2006-08-29 2008-01-03 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 구조 및 이의 형성 방법
US8097964B2 (en) * 2008-12-29 2012-01-17 Texas Instruments Incorporated IC having TSV arrays with reduced TSV induced stress

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004247706A (ja) 2003-01-23 2004-09-02 Shinko Electric Ind Co Ltd 電子部品実装構造及びその製造方法
JP2004363566A (ja) 2003-05-14 2004-12-24 Matsushita Electric Ind Co Ltd 電子部品実装体及びその製造方法
JP2005064446A (ja) 2003-07-25 2005-03-10 Dainippon Printing Co Ltd 積層用モジュールの製造方法
JP2008182014A (ja) 2007-01-24 2008-08-07 Fujikura Ltd パッケージ基板及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230055838A (ko) 2021-10-19 2023-04-26 한국과학기술원 더미 구조물을 포함하는 반도체 장치 및 그 제조 방법

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