KR20230055838A - 더미 구조물을 포함하는 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 더미 구조물을 포함하는 반도체 장치에 관한 것으로, 본 발명의 일실시예에 따른 반도체 장치는 복수의 반도체칩, 상기 복수의 반도체칩을 관통하는 신호 실리콘 관통 전극(through silicon via, TSV), 상기 복수의 반도체칩을 관통하는 접지 실리콘 관통 전극 및 상기 복수의 반도체칩 각각에서, 상기 신호 실리콘 관통 전극과 상기 접지 실리콘 관통 전극 사이 공간에 포함되어 상기 신호 실리콘 관통 전극과 상기 접지 실리콘 관통 전극 간의 누설 전류(leakage current)를 감소시키는 더미 구조물을 포함할 수 있다.

Description

더미 구조물을 포함하는 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE INCLUDING DUMMY STRUCTURE AND FABRICATING METHOD THEREOF}
본 발명은 더미 구조물을 포함하는 반도체 장치에 관한 것으로, 복수의 반도체칩이 적층된 반도체 장치에 형성된 신호 실리콘 관통 전극(through silicon via, TSV)과 접지 실리콘 관통 전극 사이에 더미 구조물을 포함하여 신호 실리콘 관통 전극과 접지 실리콘 관통 전극 사이에서의 반도체칩의 기판을 통한 누설 전류를 줄이는 기술에 관한 것이다.
최근 자율 주행 및 인공 지능과 같은 기술이 주목됨에 따라 자율 주행 및 인공지능에서 요구되는 많은 양의 데이터를 빠르고 정확하게 처리하는 능력이 요구됨에 따라 고성능 및 고대역폭 메모리(high-bandwidth memory, HBM)에 대한 연구 개발이 활발하게 이루어지고 있다.
고대역폭 메모리는 실리콘 관통 전극(through silicon via, TSV)를 이용하여 DRAM(dynamic random access memory)를 수직으로 적층한 메모리를 지칭한다.
고대역폭 메모리는 실리콘 관통 전극 기술을 이용함으로써, 기존 수평적으로 신호를 전송하는 메모리 보다 신호선이 짧기 때문에 소비전력이 줄어드는 장점이 존재한다.
구체적으로, 고대역폭 메모리는 수직으로 복수의 DRAM을 적층함으로써, 입력과 출력의 개수를 비약적으로 늘려 높은 대역폭을 확보하는 장점이 존재한다.
고대역폭 메모리는 2014년 적층의 개수가 4개이고, 2016년 적층의 개수가 8개이며, 2021년 적층의 개수가 12개 까지 증가되고 있다.
고대역폭 메모리는 세대(generation)마다 적층의 개수가 증가하고 있으나, 공급전원이 1.2V에서 0.8V로 감소하는 추세를 보인다.
현재, DRAM의 일종인 DDR5 메모리를 기준으로 공급전원은 1.1V이다.
공급전원이 줄어들게 되면 신호의 로직(logic) 상태가 하이(HIGH)인지 로우(LOW)인지 판단하는 노이즈 마진(Noise Margin)도 같이 줄어들게 된다.
따라서, 세대가 지남에 따라 고대역폭 메모리에서의 전원 무결성(Power Integrity)이 더욱 중요해지고 있는 실정이다.
실리콘 관통 전극은 상호 연결을 통해 DRAM을 적층하여 대역폭을 증가시키나 실리콘 관통 전극이 누적되고 입력과 출력의 핀수가 증가하기 때문에 신호 무결성과 관련된 문제가 발생될 수 있다.
종래에는 신호 무결성과 관련하여 TSV 모델링 관련 연구, TSV 차폐(Shielding) 연구, TSV 구조 관련 연구 등이 진행되고 있다.
그러나, 각 연구들은 TSV의 신호 무결성 및 전력 무결성 성능 향상을 위한 구조를 제시하지 못하며, TSV가 쌓이고 드라이버 부하가 증가함에 따라 발생하는 신호 손실 측면에서 해결이 어렵다는 문제를 보유하고 있다.
또한, 기존 TSV 구조 관련 연구들은 공정상의 한계점이 존재한다.
다시 말해, 고대역폭 메모리의 개발에 따른 적층의 수와 드라이버 로드가 증가함에 따라 실리콘 관통 전극에 대한 신호 무결성의 확보가 필요한 실정이다.
한국등록특허 제10-1959715호, "반도체 장치" 미국등록특허 제9837604호, "PHASE-CHANGE MEMORY CELL IMPLANT FOR DUMMY ARRAY LEAKAGE REDUCTION" 한국등록특허 제10-1046252호, "TSV를 이용한 적층 칩 패키지" 한국등록특허 제10-1107858호, "반도체 기판을 위한 도전 필러 구조 및 그 제조 방법"
본 발명은 복수의 반도체칩이 적층된 반도체 장치에 형성된 신호 실리콘 관통 전극(through silicon via, TSV)과 접지 실리콘 관통 전극 사이에 더미 구조물을 포함하여 신호 실리콘 관통 전극과 접지 실리콘 관통 전극 사이에서의 반도체칩의 기판을 통한 누설 전류를 줄이는 것을 목적으로 한다.
본 발명은 신호 실리콘 관통 전극과 접지 실리콘 관통 전극의 수평 사이 공간에 위치하는 반도체 칩의 실리콘 기판 영역의 누설 전류(leakage current)로 인한 신호 실리콘 관통 전극으로부터 접지 실리콘 관통 전극 측으로 누설되는 신호 전류를 줄임에 따라 신호 무결성을 확보하는 것을 목적으로 한다.
본 발명은 신호 실리콘 관통 전극과 접지 실리콘 관통 전극의 수평 사이 공간에 위치하는 더미 구조물을 반도체 칩의 실리콘 기판 영역에 삽입하여 누설 전류를 줄임에 따라 신호 손실, 신호 누화, 전파 지연 및 전력 소비와 관련된 신호 무결성 관련 성능을 향상시키는 것을 목적으로 한다.
본 발명은 신호 실리콘 관통 전극과 접지 실리콘 관통 전극의 높이의 절반 이하로 더미 구조물의 높이를 결정함에 따라 더미 구조물을 실제 공정 기술에 적용하는 것을 목적으로 한다.
본 발명은 세모형, 오각형, 별표형, 원통형 및 박스형 등의 다양한 구조의 더미 구조물을 이용하여 실리콘 관통 전극들 간의 신호 누설을 감소시키는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 일실시예에 따른 반도체 장치는 복수의 반도체칩, 상기 복수의 반도체칩을 관통하는 신호 실리콘 관통 전극(through silicon via, TSV), 상기 복수의 반도체칩을 관통하는 접지 실리콘 관통 전극 및 상기 복수의 반도체칩 각각에서, 상기 신호 실리콘 관통 전극과 상기 접지 실리콘 관통 전극 사이 공간에 포함되어 상기 신호 실리콘 관통 전극과 상기 접지 실리콘 관통 전극 간의 누설 전류(leakage current)를 감소시키는 더미 구조물을 포함할 수 있다.
상기 더미 구조물은, 상기 복수의 반도체칩 각각의 기판을 형성하는 물질의 전도성 및 유전율에 대비하여 낮은 전도성 및 유전율을 갖는 물질로 형성될 수 있다.
상기 더미 구조물은, 이산화규소(SiO2)로 형성되고, 상기 기판은, 실리콘(Si)으로 형성될 수 있다.
상기 더미 구조물은, 상기 신호 실리콘 관통 전극과 상기 접지 실리콘 관통 전극 간의 유효 유전율을 감소시키고, 상기 감소된 유효 유전율에 기반하여 상호 캐패시턴스(mutual capacitance)와 자기 캐패시턴스(self capacitance)를 감소시키며, 상기 감소된 상호 캐패시턴스에 기반하여 누화 잡음(cross-talk noise)을 감소시키고, 상기 감소된 자기 캐패시턴스에 기반하여 임피던스(impedance)를 증가시킬 수 있다.
상기 더미 구조물은 세모형 구조, 오각형 구조, 별표형 구조, 원통형(cylinder) 구조 및 박스형(box) 구조 중 어느 하나의 구조로 형성될 수 있다.
상기 더미 구조물은, 원통형 구조로 상기 신호 실리콘 관통 전극 및 상기 접지 실리콘 관통 전극의 주변에 복수로 배치되거나 박스형 구조로 상기 신호 실리콘 관통 전극 및 상기 접지 실리콘 관통 전극 각각의 전면을 둘러 싸도록 배치될 수 있다.
상기 더미 구조물은 상기 원통형 구조로 형성되는 경우에 20 ㎛의 지름(diameter)를 가지고, 상기 박스형 구조로 형성되는 경우에 상기 신호 실리콘 관통 전극 및 상기 접지 실리콘 관통 전극 각각에 인접하는 내면(inner surface)이 20 ㎛ 내지 30 ㎛의 지름을 가지며, 외면(outer surface)은 50 ㎛의 지름을 가질 수 있다.
상기 더미 구조물은, 상기 복수의 반도체칩 각각에서, 절연성에 기반하여 누설 전류가 전도되는 영역을 제한함에 따라 상기 신호 실리콘 관통 전극과 상기 접지 실리콘 관통 전극 간의 체적 전류 밀도(volume current density)를 감소시킬 수 있다.
상기 더미 구조물의 높이는 상기 복수의 반도체칩 각각의 기판 내 상기 신호 실리콘 관통 전극과 상기 접지 실리콘 관통 전극 사이 공간에서 상기 신호 실리콘 관통 전극과 상기 접지 실리콘 관통 전극의 높이의 절반 이상으로 형성될 수 있다.
본 발명의 일실시예에 따르면 반도체 장치의 제조 방법은 복수의 반도체칩을 관통하는 신호 실리콘 관통 전극(through silicon via, TSV)을 형성하는 단계, 상기 복수의 반도체칩을 관통하는 접지 실리콘 관통 전극을 형성 하는 단계 및 상기 복수의 반도체칩 각각에서, 상기 신호 실리콘 관통 전극과 상기 접지 실리콘 관통 전극 사이 공간에 더미 구조물을 형성하는 단계를 포함하고, 상기 더미 구조물은 상기 신호 실리콘 관통 전극과 상기 접지 실리콘 관통 전극 간의 누설 전류(leakage current)를 감소시킬 수 있다.
상기 더미 구조물은, 상기 복수의 반도체칩 각각의 기판을 형성하는 물질의 전도성 및 유전율에 대비하여 낮은 전도성 및 유전율을 갖는 물질로 형성될 수 있다.
상기 더미 구조물은, 상기 신호 실리콘 관통 전극과 상기 접지 실리콘 관통 전극 간의 유효 유전율을 감소시키고, 상기 감소된 유효 유전율에 기반하여 상호 캐패시턴스(mutual capacitance)와 자기 캐패시턴스(self capacitance)를 감소시키며, 상기 감소된 상호 캐패시턴스에 기반하여 누화 잡음(cross-talk noise)을 감소시키고, 상기 감소된 자기 캐패시턴스에 기반하여 임피던스(impedance)를 증가시킬 수 있다.
본 발명은 복수의 반도체칩이 적층된 반도체 장치에 형성된 신호 실리콘 관통 전극(through silicon via, TSV)과 접지 실리콘 관통 전극 사이에 더미 구조물을 포함하여 신호 실리콘 관통 전극과 접지 실리콘 관통 전극 사이에서의 반도체칩의 기판을 통한 누설 전류를 줄일 수 있다.
본 발명은 신호 실리콘 관통 전극과 접지 실리콘 관통 전극의 수평 사이 공간에 위치하는 반도체 칩의 실리콘 기판 영역의 누설 전류로 인한 신호 실리콘 관통 전극으로부터 접지 실리콘 관통 전극 측으로 누설되는 신호 전류를 줄임에 따라 신호 무결성을 확보할 수 있다.
본 발명은 신호 실리콘 관통 전극과 접지 실리콘 관통 전극의 수평 사이 공간에 위치하는 더미 구조물을 반도체 칩의 실리콘 기판 영역에 삽입하여 누설 전류를 줄임에 따라 신호 손실, 신호 누화, 전파 지연 및 전력 소비와 관련된 신호 무결성 관련 성능을 향상시킬 수 있다.
본 발명은 신호 실리콘 관통 전극과 접지 실리콘 관통 전극의 높이의 절반 이하로 더미 구조물의 높이를 결정함에 따라 더미 구조물을 실제 공정 기술에 적용할 수 있다.
본 발명은 세모형, 오각형, 별표형, 원통형 및 박스형 등의 다양한 구조의 더미 구조물을 이용하여 실리콘 관통 전극들 간의 신호 누설을 감소시키는 반도체 장치를 제공할 수 있다.
도 1a 및 도 1b는 본 발명의 일실시예에 따른 더미 구조물을 포함하는 반도체 장치 를 설명하는 도면이다.
도 2a는 본 발명의 일실시예에 따른 더미 구조물을 포함하는 반도체 장치의 모델링 구조를 설명하는 도면이다.
도 2b는 본 발명의 일실시예에 따른 더미 구조물을 포함하는 반도체 장치의 캐패시턴스(capacitance) 및 컨덕턴스(conductance)를 설명하는 도면이다.
도 3은 본 발명의 일실시예에 따른 싱글 엔드(single ended) 신호 실리콘 관통 전극과 더미 구조물을 포함하는 반도체 장치의 등가 회로 모델링 설계를 설명하는 도면이다.
도 4a 및 도 4b는 본 발명의 일실시예에 따른 차등(differential) 신호 실리콘 관통 전극들과 더미 구조물들을 포함하는 반도체 장치를 설명하는 도면이다.
도 5a 및 도 5b는 본 발명의 일실시예에 따른 더미 구조물을 포함하는 반도체 장치의 누설 전류 차단 성능과 관련된 삽입 손실(insertion loss) 변화를 설명하는 도면이다.
도 6a 및 도 6b는 본 발명의 일실시예에 따른 반도체 장치 내에 포함되는 더미 구조물의 형태를 설명하는 도면이다.
도 7은 본 발명의 일실시예에 따른 더미 구조물을 포함하는 반도체 장치의 누설 전류 차단 성능과 관련된 체적 전류 밀도(volume current density) 변화를 설명하는 도면이다.
도 8은 본 발명의 일실시예에 따른 적층 패드 캐패시터와 누설 전류 감소를 위한 더미 구조물을 포함하는 반도체 장치를 설명하는 도면이다.
도 9a 및 도 9b는 본 발명의 일실시예에 따른 더미 구조물을 포함하는 반도체 장치에서 더미 구조물의 형태 변화에 따른 주파수 영역 분석 결과를 설명하는 도면이다.
도 10a 및 도 10b는 본 발명의 일실시예에 따른 더미 구조물을 포함하는 반도체 장치에서 반도체 칩의 적층 수 변화에 따른 주파수 영역 분석 결과를 설명하는 도면이다.
도 11은 본 발명의 일실시예에 따른 더미 구조물을 포함하는 반도체 장치에서 더미 구조물의 형태 변화에 따른 임피던스 특성을 설명하는 도면이다.
도 12는 본 발명의 일실시예에 따른 더미 구조물을 포함하는 반도체 장치의 소비 전력 개선을 설명하는 도면이다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
이하 사용되는 '..부', '..기' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어, 또는, 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 1a 및 도 1b는 본 발명의 일실시예에 따른 더미 구조물을 포함하는 반도체 장치 를 설명하는 도면이다.
도 1a는 본 발명의 일실시예에 따른 더미 구조물을 포함하는 반도체 장치를 예시하고, 보다 구체적으로, 본 발명의 일실시예에 따른 더미 구조물을 포함하는 반도체 장치의 측면도를 예시한다.
도 1a를 참고하면, 본 발명의 일실시예에 따른 반도체 장치(100)는 반도체칩(101)을 관통하는 신호 실리콘 관통 전극(102) 및 접지 실리콘 관통 전극(103)을 포함하고, 신호 실리콘 관통 전극(102) 및 접지 실리콘 관통 전극(103) 사이에 더미 구조물(104)을 포함하여 신호 실리콘 관통 전극(102)으로부터 반도체칩(101)의 기판을 통해 누설되는 누설 전류(105)를 감소시킨다.
일례로, 반도체 장치(100)는 복수의 반도체칩이 수직으로 적층되고, 수직으로 적층된 복수의 반도체칩을 수직으로 관통하는 실리콘 관통 전극을 통해 연결하는 구조를 가지는 고대역폭 메모리 장치를 포함할 수 있다.
본 발명의 일실시예에 따르면 반도체 장치(100)는 복수의 반도체칩 각각의 기판을 통해 실리콘 관통 전극 사이에서 누설 전류를 차단 및 감소 시키는 더미 구조물(104)을 포함한다.
일례로, 반도체 장치(100)는 복수의 반도체칩, 복수의 반도체칩을 관통하는 신호 실리콘 관통 전극(102), 접지 실리콘 관통 전극(103) 및 더미 구조물(104)을 포함한다.
본 발명의 일실시예에 따르면 더미 구조물(104)은 복수의 반도체칩 각각의 기판을 형성하는 물질의 전도성 및 유전율에 대비하여 낮은 전도성 및 유전율을 갖는 물질로 형성될 수 있다.
예를 들어, 더미 구조물(104)은 이산화규소(SiO2)로 형성되고, 기판은 실리콘(Si)으로 형성될 수 있으며, 실리콘 관통 전극은 전도도가 높은 금속 물질로 형성될 수 있다.
본 발명의 일실시예에 따르면 더미 구조물(104)은 전도성이 낮은 절연성 물질로 형성되어 기판 상에서 전도성이 높은 영역을 감소시킴에 따라 신호 실리콘 관통 전극(102)에서 접지 실리콘 관통 전극(103)으로 누설되는 전류를 감소시킬 수 있다.
일례로, 더미 구조물(104)은 기판의 실리콘의 전도성 특성에 따른 신호 열화 요인을 감소시킴에 따라 누설 전류(105)를 감소시킬 수 있다.
다시 말해, 더미 구조물(104)이 존재하지 않는 경우에, 반도체칩(101)의 기판 영역에서 누설 전류(105)가 접지 실리콘 관통 전극(103)으로 전달되는 범위 또는 경로가 증가됨에 따라 누설 전류(105)가 클 수 있다.
그러나, 더미 구조물(104)이 반도체칩(101)의 기판 영역에서 일정 부분 이상 차지함에 따라 누설 전류(105)가 접지 실리콘 관통 전극(103)으로 전달되는 범위 또는 경로를 제한함에 따라 누설 전류(105)가 감소될 수 있다.
따라서, 본 발명은 복수의 반도체칩이 적층된 반도체 장치에 형성된 신호 실리콘 관통 전극(through silicon via, TSV)과 접지 실리콘 관통 전극 사이에 더미 구조물을 포함하여 신호 실리콘 관통 전극과 접지 실리콘 관통 전극 사이에서의 반도체칩의 기판을 통한 누설 전류를 줄일 수 있다.
도 1b는 본 발명의 일실시예에 따른 더미 구조물을 포함하는 반도체 장치의 상면도를 예시한다.
도 1b를 참고하면, 본 발명의 일실시예에 따른 반도체 장치(110)는 반도체칩(111)의 기판 영역을 관통하는 신호 실리콘 관통 전극(112) 및 접지 실리콘 관통 전극(113)을 포함하고, 신호 실리콘 관통 전극(112) 및 접지 실리콘 관통 전극(113) 사이에 더미 구조물(114)이 삽입된 구조를 가진다.
일례로, 더미 구조물(114)은 신호 실리콘 관통 전극(112) 및 접지 실리콘 관통 전극(113) 사이에서 신호 실리콘 관통 전극(112)과 접지 실리콘 관통 전극(113)의 사이 공간을 전기적으로 절연하는 역할을 수행한다.
이에 따라, 더미 구조물(114)은 신호 실리콘 관통 전극(112)을 통해 전달되는 신호 전류가 전도성이 높은 반도체칩(111)의 기판 영역을 통해 접지 실리콘 관통 전극(113)으로 누설되는 누설 전류를 감소시킬 수 있다.
예를 들어, 누설 전류는 신호 실리콘 관통 전극과 접지 실리콘 관통 전극의 수평 사이 공간에 위치하는 반도체 칩의 실리콘 기판 영역의 누설 전류로 인하여 발생될 수 있다.
따라서, 본 발명은 신호 실리콘 관통 전극과 접지 실리콘 관통 전극의 수평 사이 공간에 위치하는 반도체 칩의 실리콘 기판 영역의 누설 전류로 인한 신호 실리콘 관통 전극으로부터 접지 실리콘 관통 전극 측으로 누설되는 신호 전류를 줄임에 따라 신호 무결성을 확보할 수 있다.
반도체 장치(110)는 반도체 장치의 제조 방법에 기반하여 제조될 수 있다.
본 발명의 일실시예에 따르면 반도체 장치의 제조 방법은 복수의 반도체칩을 관통하는 신호 실리콘 관통 전극(through silicon via, TSV)을 형성하는 단계, 복수의 반도체칩을 관통하는 접지 실리콘 관통 전극을 형성 하는 단계 및 복수의 반도체칩 각각에서, 신호 실리콘 관통 전극과 접지 실리콘 관통 전극 사이 공간에 더미 구조물을 형성하는 단계를 포함한다.
반도체 장치의 제조 방법에 의해 제조된 반도체 장치는 도 1a 및 도 1b에서 설명되는 반도체 장치에 해당될 수 있다.
도 2a는 본 발명의 일실시예에 따른 더미 구조물을 포함하는 반도체 장치의 모델링 구조를 설명하는 도면이다.
도 2a는 본 발명의 일실시예에 따른 반도체 장치를 구성하는 구성 요소들의 수치 정보(parameter)를 예시한다.
도 2a를 참고하면, 본 발명의 일실시예에 따른 반도체 장치(200)는 반도체칩을 관통하는 신호 실리콘 관통 전극 및 접지 실리콘 관통 전극을 포함하고, 신호 실리콘 관통 전극 및 접지 실리콘 관통 전극 사이에 더미 구조물을 포함하며, 전도성 범프를 통해 하부 반도체칩과 신호 실리콘 관통 전극은 다른 신호 실리콘 관통 전극과 연결하고, 접지 실리콘 관통 전극은 다른 접지 실리콘 관통 전극과 연결한다.
일례로, 반도체 장치(200)는 실리콘 관통 전극과 관련하여 높이(hTSV), 지름(d TSV)을 가지고, 실리콘 관통 전극들 간의 수평 거리(P TSV)를 가진다.
또한, 전도성 범프와 연결되는 구멍(via)과 관련하여 높이(hvia) 및 지름(dvia)를 가질 수 있다.
실리콘 관통 전극과 관련하여 절연층이 두께(tox)로 양 옆에 형성되며, 하단에서는 두께(tox_bot)로 형성될 수 있다.
전도성 범프가 위치하는 IMD(Inter metal dielectric)의 높이(hIMD)를 가질 수 있다.
전도성 범프는 높이(hbump) 및 지름(dbump) 을 가질 수 있다.
신호 실리콘 관통 전극 및 접지 실리콘 관통 전극 사이에 더미 구조물은 지름(ddummy)를 가지고, 높이는 높이(hTSV)의 절반까지 가질 수 있다.
즉, 더미 구조물의 높이는 TSV의 구조 높이의 절반 이하로 설정될 수 있다.
실리콘 관통 전극과 더미 구조물 간의 비 더미 영역은 지름(dnon_dummy)와 같을 수 있다.
예를 들어, 높이(hTSV)는 50㎛일 수 있고, 지름(d TSV)은 12㎛일 수 있으며, 수평 거리(P TSV)는 12㎛일 수 있고, 두께(tox)는 1㎛일 수 있으며, 높이(hvia)는 1㎛일 수 있다.
또한, 지름(dvia)은 10㎛일 수 있고, 높이(hIMD) 및 높이(hbump)는 29.6 ㎛일 수 있으며, 지름(dbump)은 25㎛일 수 있다.
도 2b는 본 발명의 일실시예에 따른 더미 구조물을 포함하는 반도체 장치의 캐패시턴스(capacitance) 및 컨덕턴스(conductance)를 설명하는 도면이다.
도 2b는 본 발명의 일실시예에 따른 더미 구조물의 캐패시턴스와 컨턱던스를 회로를 이용하여 설명한다.
도 2b에서 설명되는 반도체 장치는 도 2a에서 설명된 반도체 장치와 동일한 수치 정보(parameter)를 가질 수 있다.
도 2b를 참고하면, 본 발명의 일실시예에 따른 반도체 장치(210)는 신호 실리콘 관통 전극과 접지 실리콘 관통 전극이 반도체칩의 기판을 관통하고, 더미 구조물이 신호 실리콘 관통 전극과 접지 실리콘 관통 전극의 사이에 위치한다.
일례로, 반도체 장치(210)의 내부 회로 모델은 더미 구조물의 캐패시턴스(Cdummy) 더미 구조물에 의한 영향이 존재하는 캐패시턴스(CSi(D))와 컨덕턴스(GSi(D)) 그리고, 더미 구조물의 영향이 없는 캐패시턴스(CSi)와 컨덕턴스(GSi)로 모델링 된다.
즉, 내부 회로 모델은 반도체 장치(210)가 더미 구조물을 포함함에 따라 더미 캐패시턴스가 병렬 캐패시턴스와 연결되는 회로 구조를 나타낸다.
이때, 절연 기능을 가지는 더미 구조물에 의해 둘러싼 공핍 영역이 바이어스 되지 않는 특징이 존재한다.
상술한 모델링과 관련된 수치 정보는 수학식들에 의해 결정될 수 있다.
수학식 1은 캐패시턴스(CSi)와 관련되고, 수학식 2는 컨덕턴스(GSi)와 관련되며, 수학식 3은 캐패시턴스(CSi(D))와 관련되고, 수학식 4는 컨덕턴스(GSi(D))와 관련되며, 수학식 5는 캐패시턴스(Cdummy)와 관련될 수 있다.
[수학식 1]
Figure pat00001
수학식 1에서, CSi는 기판의 캐패시턴스를 나타낼 수 있고, ε는 유전율을 나타낼 수 있으며, hTSV는 실리콘 관통 전극의 높이를 나타낼 수 있으며, pTSV는 실리콘 관통 전극들 간의 수평 거리를 나타낼 수 있고, dTSV는 실리콘 관통 전극의 지름을 나타낼 수 있다.
[수학식 2]
Figure pat00002
수학식 2에서, GSi는 기판의 컨덕턴스를 나타낼 수 있고, CSi는 기판의 캐패시턴스를 나타낼 수 있으며, ε는 유전율을 나타낼 수 있고, δ는 도전율을 나타낼 수 있다.
[수학식 3]
Figure pat00003
수학식 3에서, CSi(D)는 더미 구조물의 영향에 따른 기판의 캐패시턴스를 나타낼 수 있고, ε는 유전율을 나타낼 수 있으며, hdummy는 더미 구조물의 높이를 나타낼 수 있으며, pTSV는 실리콘 관통 전극들 간의 수평 거리를 나타낼 수 있고, dTSV는 실리콘 관통 전극의 지름을 나타낼 수 있으며, ddummy는 더미 구조물의 지름을 나타낼 수 있다.
본 발명의 일실시예에 따르면 더미 구조물의 높이는 복수의 반도체칩 각각의 기판 내 신호 실리콘 관통 전극과 접지 실리콘 관통 전극 사이 공간에서 신호 실리콘 관통 전극과 접지 실리콘 관통 전극의 높이의 절반 이하로 형성될 수 있다.
따라서, 본 발명은 신호 실리콘 관통 전극과 접지 실리콘 관통 전극의 높이의 절반으로 더미 구조물의 높이를 결정함에 따라 더미 구조물을 실제 공정 기술에 적용할 수 있다.
[수학식 4]
Figure pat00004
수학식 4에서, GSi(D)는 더미 구조물의 영향에 따른 기판의 컨덕턴스를 나타낼 수 있고, CSi는 기판의 캐패시턴스를 나타낼 수 있으며, ε는 유전율을 나타낼 수 있고, δ는 도전율을 나타낼 수 있다.
[수학식 5]
Figure pat00005
수학식 5에서, Cdummy는 더미 구조물의 캐패시턴스를 나타낼 수 있고, hdummy는 더미 구조물의 높이를 나타낼 수 있으며, ddummy는 더미 구조물의 지름을 나타낼 수 있고, dnon_dummy는 더미 구조물이 없는 영역의 지름을 나타낼 수 있으며, ε는 유전율을 나타낼 수 있다.
반도체 장치(210)는 더미 구조물을 포함함에 따라 유효 유전율이 감소하고, 유효 유전율이 감소함에 따라 기판의 캐패시턴스가 감소하는 것을 회로적으로 예시한다.
도 3은 본 발명의 일실시예에 따른 싱글 엔드(single ended) 신호 실리콘 관통 전극과 더미 구조물을 포함하는 반도체 장치의 등가 회로 모델링 설계를 설명하는 도면이다.
도 3은 본 발명의 일실시예에 따른 반도체 장치를 구성하는 실리콘 관통 전극이 싱글 엔드(single ended) 모델링인 경우에서 등가 회로 모델링을 예시한다.
도 3을 참고하면, 본 발명의 일실시예에 따른 반도체 장치(300)는 세 개의 실리콘 관통 전극을 포함하고, 세 개의 실리콘 관통 전극들 중 가운데 실리콘 관통 전극은 신호를 전달하는 신호 실리콘 관통 전극이며, 양 옆의 실리콘 관통 전극은 접지와 연결되는 접지 실리콘 관통 전극일 수 있다.
일례로, 반도체 장치(300)는 도 2b에서 설명된 바와 같이 신호 실리콘 관통 전극과 접지 실리콘 관통 전극 간에 회로 구조가 형성되고, 더미 구조물의 캐패시턴스에 기반하여 반도체칩의 기판에서의 유효 유전율이 감소하게 되고, 유효 유전율이 감소함에 따라 캐패시턴스(CSi sub)와 컨덕턴스(GSi sub)도 감소하게 된다.
또한, 반도체 장치(300)에서 실리콘 관통 전극 및 전도성 범프 그리고 절연층 등에서 인덕턴스(L), 저항(R) 및 캐패시턴스(C)가 측정될 수 있다.
도 4a 및 도 4b는 본 발명의 일실시예에 따른 차등(differential) 신호 실리콘 관통 전극들과 더미 구조물들을 포함하는 반도체 장치를 설명하는 도면이다.
도 4a는 본 발명의 일실시예에 따른 반도체 장치를 구성하는 실리콘 관통 전극이 차등(differential) 구조로 포함된 경우를 측면도로 예시한다.
도 4a를 참고하면, 본 발명의 일실시예에 따른 반도체 장치(400)는 반도체칩의 기판(401)을 관통하는 신호 실리콘 관통 전극(402) 및 접지 실리콘 관통 전극(403)을 포함하고, 신호 실리콘 관통 전극(402) 및 접지 실리콘 관통 전극(403) 사이에서 더미 구조물(404)을 포함한다.
본 발명의 일실시예에 따르면 더미 구조물(404)은 신호 실리콘 관통 전극(402) 및 접지 실리콘 관통 전극(403) 사이에서 기판(401)을 통해 누설 되는 누설 전류를 차단한다.
도 4b는 본 발명의 일실시예에 따른 반도체 장치를 구성하는 실리콘 관통 전극이 차등(differential) 구조로 포함된 경우를 상면도로 예시한다.
도 4b를 참고하면, 본 발명의 일실시예에 따른 반도체 장치(410)는 반도체칩의 기판(411)을 관통하는 신호 실리콘 관통 전극(412) 및 접지 실리콘 관통 전극(413)을 포함하고, 신호 실리콘 관통 전극(412) 및 접지 실리콘 관통 전극(413) 사이에서 더미 구조물(414)을 포함한다.
본 발명의 일실시예에 따르면 더미 구조물(414)은 신호 실리콘 관통 전극(412) 및 접지 실리콘 관통 전극(413) 사이에서 기판(411)을 통해 누설 되는 누설 전류를 차단한다.
예를 들어, 차등(differential) 구조는 신호 실리콘 관통 전극(412)을 통해서 차등 신호가 인가되는 구조를 나타낼 수 있다.
또한, 더미 구조물(414)은 박스형 구조로 신호 실리콘 관통 전극(412) 및 접지 실리콘 관통 전극(413)을 둘러싸는 형태로 형성될 수 있다.
더미 구조물(414)의 지름(ddummy)는 10㎛ 내지 30㎛일 수 있고, 더미 구조물(414)과 실리콘 관통 전극 간의 간격(dgap)은 3㎛일 수 있다.
또한, 실리콘 관통 전극들 간의 수평 거리(PTSV)는 박스형 더미 구조물(414)의 세로축 길이에 대응할 수 있다.
도 5a 및 도 5b는 본 발명의 일실시예에 따른 더미 구조물을 포함하는 반도체 장치의 누설 전류 차단 성능과 관련된 삽입 손실(insertion loss) 변화를 설명하는 도면이다.
도 5a는 본 발명의 일실시예에 따른 더미 구조물이 삽입된 반도체 장치 중 싱글 엔드(single ended) 모델링인 경우에서의 삽입 손실 변화를 예시한다.
도 5b는 본 발명의 일실시예에 따른 더미 구조물이 삽입된 반도체 장치 중 실리콘 관통 전극이 차등(differential) 구조로 포함된 경우에서의 삽입 손실 변화를 예시한다.
도 5a의 그래프(500)를 참고하면, 제1 종래 구조 모델(503) 및 제2 종래 구조 모델(504)를 나타내고, 본 발명의 제1 구조 모델(501) 및 제2 구조 모델(502)을 나타낸다.
제1 구조 모델(501) 및 제2 구조 모델(502)은 더미 구조물을 포함한 점에서 동일하다.
제1 종래 구조 모델(503) 및 제2 종래 구조 모델(504)은 더미 구조물을 포함하지 않은 점에서 동일하다.
삽입 손실은 "0"에 수렴할수록 우수한 지표로 볼 수 있다.
여기서, 삽입 손실은 신호 실리콘 관통 전극을 통해 전달되는 신호가 양단에서 확인 또는 측정되는 수치가 동일한 정도와 관련된다.
예를 들어, 신호 실리콘 관통 전극의 입력단에서 입력되는 신호의 크기와 출력단에서 출력되는 신호의 크기가 동일한 정도가 클수록 "0"에 수렴하도록 측정된다.
제1 구조 모델(501) 및 제2 구조 모델(502)과 제1 종래 구조 모델(503) 및 제2 종래 구조 모델(504)을 비교하면 제1 구조 모델(501) 및 제2 구조 모델(502)의 삽입 손실 관련 특성이 주파수가 증가할 수록 우수한 것을 확인할 수 있다.
즉, 주파수가 올라갈수록 종래 구조 모델 대비 삽입 손실 관련 특성의 차이를 확인할 수 있다.
향후 반도체 칩의 주파수는 계속 올라가고 있고, 고주파 부분의 성능이 더 중요해짐에 따라 더미 구조물은 향후 미래에 더 좋은 가치를 발휘 할 수 있을 가능성이 존재한다.
도 5b의 그래프(510)를 참고하면, 본 발명의 제1 구조 모델(511) 및 제2 구조 모델(512)을 나타내고, 제1 종래 구조 모델(513) 및 제2 종래 구조 모델(514)를 나타낸다.
제1 구조 모델(511) 및 제2 구조 모델(512)은 더미 구조물을 포함한 점에서 동일하다.
제1 종래 구조 모델(513) 및 제2 종래 구조 모델(514)은 더미 구조물을 포함하지 않은 점에서 동일하다.
제1 구조 모델(511) 및 제2 구조 모델(512)과 제1 종래 구조 모델(513) 및 제2 종래 구조 모델(514)을 비교하면 제1 구조 모델(511) 및 제2 구조 모델(512)의 삽입 손실 관련 특성이 주파수가 증가할 수록 우수한 것을 확인할 수 있다.
즉, 본 발명의 일실시예에 따른 반도체 장치는 더미 구조물을 포함하여 신호 실리콘 관통 전극과 접지 실리콘 관통 전극 간의 유효 유전율을 감소시킴에 따라 삽입 손실이 우수한 특성을 확보할 수 있다. 이에 따라, 본 발명은 반도체 장치의 신호 무결성을 확보할 수 있다.
도 6a 및 도 6b는 본 발명의 일실시예에 따른 반도체 장치 내에 포함되는 더미 구조물의 형태를 설명하는 도면이다.
도 6a는 본 발명의 일실시예에 따른 반도체 장치 내에 포함되는 더미 구조물의 원통형(cylinder) 형태 및 구조를 예시한다.
도 6a를 참고하면, 반도체 장치의 반도체칩들을 관통하는 실리콘 관통 전극(600)과 실리콘 관통 전극(600) 사이 또는 실리콘 관통 전극(600)의 주변에 더미 구조물(601)가 원통형 구조로 추가될 수 있다.
예를 들어, 실리콘 관통 전극(600)은 접지 실리콘 관통 전극, 신호 실리콘 관통 전극, 접지 실리콘 관통 전극 및 신호 실리콘 관통 전극 순서로 배치되거나 접지 실리콘 관통 전극, 신호 실리콘 관통 전극, 신호 실리콘 관통 전극, 접지 실리콘 관통 전극 순서로 배치될 수 있다.
또한, 실리콘 관통 전극(600)은 접지 실리콘 관통 전극 및 신호 실리콘 관통 전극을 포함하고, 실리콘 관통 전극(600)의 배치는 설계자에 의도에 따라 변경될 수 있다.
일례로, 더미 구조물(601)가 원통형 구조로 추가될 경우에 더미 구조물(601)의 너비는 약 20 ㎛일 수 있다.
더미 구조물(601)는 전도성이 낮은 물질인 이산화 규소(SiO2)로 형성되어 실리콘 관통 전극(600)이 관통하는 반도체칩의 실리콘 기판 부분에서의 전도성 특성을 낮춤에 따라 실리콘 관통 전극(600) 사이에 누설되는 전류를 감소시킬 수 있다.
즉, 더미 구조물(601)는 반도체칩의 실리콘 기판 부분에서의 실리콘의 전도성 특성에 따른 신호 열화 요인을 유발하는 누설 전류를 감소시킬 수 있다.
도 6b는 본 발명의 일실시예에 따른 반도체 장치 내에 포함되는 더미 구조물의 박스형(box) 형태 및 구조를 예시한다.
도 6b를 참고하면, 반도체 장치의 반도체칩들을 관통하는 실리콘 관통 전극(610)의 주변을 둘러싸는 더미 구조물(611)가 박스형 구조로 추가될 수 있다.
예를 들어, 실리콘 관통 전극(610)은 접지 실리콘 관통 전극, 신호 실리콘 관통 전극, 접지 실리콘 관통 전극 및 신호 실리콘 관통 전극 순서로 배치되거나 접지 실리콘 관통 전극, 신호 실리콘 관통 전극, 신호 실리콘 관통 전극, 접지 실리콘 관통 전극 순서로 배치될 수 있다.
또한, 실리콘 관통 전극(610)은 접지 실리콘 관통 전극 및 신호 실리콘 관통 전극을 포함하고, 실리콘 관통 전극(610)의 배치는 설계자에 의도에 따라 변경될 수 있다.
일례로, 더미 구조물(611)가 박스형 구조로 추가될 경우에 더미 구조물(611)의 외부 길이(d_box)는 약 50 ㎛일 수 있고, 더미 구조물(6011)의 내부 길이(dnon_box)는 20 ㎛ 내지 30 ㎛일 수 있다.
더미 구조물(611)는 전도성이 낮은 물질인 이산화 규소(SiO2)로 형성되어 실리콘 관통 전극(610)이 관통하는 반도체칩의 실리콘 기판 부분에서의 전도성 특성을 낮춤에 따라 실리콘 관통 전극(610) 사이에 누설되는 전류를 감소시킬 수 있다.
즉, 더미 구조물(611)는 반도체칩의 실리콘 기판 부분에서의 실리콘의 전도성 특성에 따른 신호 열화 요인을 유발하는 누설 전류를 감소시킬 수 있다.
본 발명의 일실시예에 따르면 더미 구조물은 원통형 구조로 형성되는 경우에 20 ㎛의 지름(diameter)를 가지고, 박스형 구조로 형성되는 경우에 신호 실리콘 관통 전극 및 접지 실리콘 관통 전극 각각에 인접하는 내면(inner surface)이 20 ㎛ 내지 30 ㎛의 지름을 가지며, 외면(outer surface)은 50 ㎛의 지름을 가지도록 형성될 수 있다.
또한, 더미 구조물은 원통형 구조로 신호 실리콘 관통 전극 및 접지 실리콘 관통 전극의 주변에 복수로 배치되거나 박스형 구조로 신호 실리콘 관통 전극 및 접지 실리콘 관통 전극 각각의 전면을 둘러 싸도록 배치될 수 있다.
또한, 더미 구조물은 세모형 구조, 오각형 구조 및 별표형 구조로 형성될 수 있다.
따라서, 본 발명은 세모형 구조, 오각형 구조, 별표형 구조, 원통형 및 박스형 등의 다양한 구조의 더미 구조물을 이용하여 실리콘 관통 전극들 간의 신호 누설을 감소시키는 반도체 장치를 제공할 수 있다.
도 7은 본 발명의 일실시예에 따른 더미 구조물을 포함하는 반도체 장치의 누설 전류 차단 성능과 관련된 체적 전류 밀도(volume current density) 변화를 설명하는 도면이다.
도 7을 참고하면, 종래 구조의 반도체 장치(700)와 본 발명의 반도체 장치(710)의 체적 전류 밀도(volume current density) 측정 결과를 비교한다.
반도체 장치(710)는 더미 구조물(711)을 포함하고 있는 부분에서 반도체 장치(700)와 차이점이 존재한다.
반도체 장치(700)의 신호 실리콘 관통 전극과 접지 실리콘 관통 전극 간의 영역(701)과 반도체 장치(710)의 신호 실리콘 관통 전극과 접지 실리콘 관통 전극 간의 영역(712)을 비교하면 체적 전류 밀도가 감소한 것을 확인할 수 있다.
예를 들어, 반도체 장치(700)와 반도체 장치(710)를 구성하는 반도체칩의 기판에 대한 유전율은 11.9이고, 도전율은 10이며, 더미 구조물(711)의 유전율은 4이고, 도전율은 0 일 수 있다.
반도체 장치(710)의 경우에는 더미 구조물(711)에 기반하여 기판의 유효 도전율이 감소하기 때문에 누설 전류가 감소한다.
구체적으로, 반도체 장치(700)의 기판의 유효 도전율은 10인데 반하여 반도체 장치(710)의 기판의 유효 도전율은 더미 구조물(711)의 유전율에 기반하여 5정도로 크게 감소한다.
또한, 더미 구조물(711)은 감소된 유효 유전율에 기반하여 상호 캐패시턴스(mutual capacitance)와 자기 캐패시턴스(self capacitance)를 감소시키고, 감소된 상호 캐패시턴스에 기반하여 누화 잡음(cross-talk noise)을 감소시키고, 감소된 자기 캐패시턴스에 기반하여 임피던스를 증가시킬 수 있다.
도 8은 본 발명의 일실시예에 따른 적층 패드 캐패시터와 누설 전류 감소를 위한 더미 구조물을 포함하는 반도체 장치를 설명하는 도면이다.
도 8는 본 발명의 일실시예에 따른 적층 패드 캐패시터와 누설 전류 감소를 위한 더미 구조물을 포함하는 반도체 장치를 설명하는 도면이다.
도 8는 본 발명의 일실시예에 따른 전원 실리콘 관통 전극과 접지 실리콘 관통 전극 사이에서의 캐패시턴스 증가를 위한 적층 패드 캐패시터를 포함하면서 신호 실리콘 관통 전극과 접지 실리콘 관통 전극 사이에서 신호 누설 전류를 감소시키기 위한 더미 구조물을 포함하는 반도체 장치를 예시한다.
도 8를 참고하면, 본 발명의 일실시예에 따른 반도체 장치(800)는 복수의 반도체칩이 적층되고, 적층된 반도체칩을 관통하는 전원 실리콘 관통 전극(810), 접지 실리콘 관통 전극(820) 및 신호 실리콘 관통 전극(830)을 포함한다.
예를 들어, 복수의 반도체칩은 제1 반도체칩(810) 및 제2 반도체칩(811)을 포함한다.
일례로, 반도체 장치(800)는 전원 실리콘 관통 전극(810)으로부터 접지 실리콘 관통 전극(820) 방향으로 연장 형성되는 전원 패드 패턴층(840)과 접지 실리콘 관통 전극(820)으로부터 전원 실리콘 관통 전극(810) 방향으로 연장 형성되는 접지 패드 패턴층(841)을 포함한다.
전원 패드 패턴층(840)과 접지 패드 패턴층(841)은 복수의 반도체칩 각각의 적층 연결 부위에 해당하는 사이 공간에 형성되며, 적층 패드 구조를 이룸에 따라 물리적으로 연결되지 않으면서 전원 패드 패턴층(840)과 접지 패드 패턴층(841) 사이에서 적층 패드 캐패시터(842)를 형성한다.
적층 패드 캐패시터(842)는 전원 실리콘 관통 전극(810)과 접지 실리콘 관통 전극(820) 사이에서의 캐패시턴스를 증가시킴에 따라 전원 분배 네트워크(Power Distribution Network) 임피던스를 감소시키고, 전원 분배 네트워크(Power Distribution Network) 임피던스가 감소함에 따라 반도체 장치(800)가 전원 무결성을 확보할 수 있도록 한다.
일례로, 반도체 장치(800)는 접지 실리콘 관통 전극(820)과 신호 실리콘 관통 전극(830)의 사이 공간에 해당하는 반도체 칩의 기판 영역에서 더미 구조물(880)를 포함한다.
더미 구조물(880)는 전도성이 낮은 물질인 이산화 규소(SiO2)로 형성되어 접지 실리콘 관통 전극(820)과 신호 실리콘 관통 전극(830)이 관통하는 반도체칩의 실리콘 기판 부분에서의 전도성 특성을 낮춤에 따라 신호 실리콘 관통 전극(830)에서 접지 실리콘 관통 전극(820)으로 누설되는 전류를 감소시킬 수 있다.
즉, 더미 구조물(880)는 제1 반도체칩(810) 및 제2 반도체칩(811)의 실리콘 기판 부분에서의 실리콘의 전도성 특성에 따른 신호 열화 요인을 유발하는 누설 전류를 감소시킬 수 있다.
예를 들어, 반도체칩의 실리콘에서의 전도성과 관련된 수치가 11.9인 경우에 더미 구조물(880)의 전도성과 관련된 수치가 0임에 따라 접지 실리콘 관통 전극(820)과 신호 실리콘 관통 전극(830) 사이의 제1 반도체칩(810) 및 제2 반도체칩(811)의 기판에서 전도성과 관련된 수치가 약 6으로 감소할 수 있다.
다시 말해, 더미 구조물(880)는 반도체칩의 실리콘 기판의 누설 전류로 인한 신호 실리콘 관통 전극(830)으로부터 접지 실리콘 관통 전극(820) 측으로 누설 전류를 감소시킴에 따라 신호 무결성을 향상시킬 수 있다.
본 발명의 일실시예에 따르면 반도체 장치(800)는 적층 패드 캐패시터에 기반하여 전원 실리콘 관통 전극과 접지 실리콘 관통 전극 사이에서의 캐패시턴스를 증가시킴에 따라 전원 분배 네트워크(Power Distribution Network) 임피던스를 감소시켜서 전원 공급과 관련된 전원 무결성을 향상시키면서 더미 구조물에 기반하여 신호 실리콘 관통 전극의 신호가 실리콘 기판을 통해 접지 실리콘 관통 전극 측으로 누설 되는 누설 전류를 감소시킴에 따라 신호 무결성도 향상 시킬 수 있다.
도 9a 및 도 9b는 본 발명의 일실시예에 따른 더미 구조물을 포함하는 반도체 장치에서 더미 구조물의 형태 변화에 따른 주파수 영역 분석 결과를 설명하는 도면이다.
도 9a는 본 발명의 일실시예에 따른 다양한 더미 구조물에 따른 삽입 손실 변화를 주파수 도메인에 기반하여 예시한다.
도 9a의 그래프(900)를 참고하면, 그래프선(901)은 종래 구조를 나타낼 수 있고, 그래프선(902)은 더미 구조물을 원통형 구조로 포함한 경우를 나타낼 수 있으며, 그래프선(903)은 더미 구조물을 박스형 구조로 포함하되 내면(inner surface)이 20 ㎛의 지름을 가지는 경우를 나타낼 수 있고, 그래프선(904)은 외면(outer surface)의 지름이 30 ㎛인 경우를 나타낼 수 있다.
그래프선(901)에 대비하여 그래프선(902), 그래프선(903) 및 그래프선(904)에 대한 삽입 손실이 개선됨을 확인할 수 있다.
예를 들어, 삽입 손실의 평탄도는 작은 지터(jitter)를 보장한다.
그래프(900)의 삽입 손실은 실온에 가까운 25도에서 측정된 결과를 나타내는데 온도가 100도로 증가하더라도 유사한 삽입 손실 개선을 확보할 수 있다.
도 9b는 본 발명의 일실시예에 따른 다양한 더미 구조물에 따른 원단누화(far end crosstalk, FEXT) 변화를 주파수 도메인에 기반하여 예시한다.
도 9b의 그래프(910)를 참고하면, 그래프선(911)은 종래 구조를 나타낼 수 있고, 그래프선(912)은 더미 구조물을 원통형 구조로 포함한 경우를 나타낼 수 있으며, 그래프선(913)은 더미 구조물을 박스형 구조로 포함하되 내면(inner surface)이 20 ㎛의 지름을 가지는 경우를 나타낼 수 있고, 그래프선(914)은 외면(outer surface)의 지름이 30 ㎛인 경우를 나타낼 수 있다.
그래프선(911)에 대비하여 그래프선(912), 그래프선(913) 및 그래프선(914)에 대한 원단 누화가 개선됨을 확인할 수 있다.
그래프(910)의 삽입 손실은 실온에 가까운 25도에서 측정된 결과를 나타내는데 온도가 100도로 증가하더라도 유사한 삽입 손실 개선을 확보할 수 있다.
예를 들어, 원단 누화란 신호 실리콘 관통 전극을 통해 전달하는 신호가 주변의 실리콘 관통 전극을 통해 추출되는 정도를 나타내는 데 작을수록 좋은 특성을 나타낸다.
그래프(910)의 제1 영역(915)은 인덕티브 커플링(inductive coupling)나타내고, 제2 영역(916)은 캐패시티브 커플링(capacitive coupling)나타낼 수 있다.
다시 말해, 본 발명의 일실시예에 따른 더미 구조물은 신호 실리콘 관통 전극과 접지 실리콘 관통 전극 간의 상호 캐패시턴스 및 자기 캐패시턴스를 감소시킴에 따라 누화 잡음을 감소시키면서 임피던스를 증가시킬 수 있다.
도 10a 및 도 10b는 본 발명의 일실시예에 따른 더미 구조물을 포함하는 반도체 장치에서 반도체 칩의 적층 수 변화에 따른 주파수 영역 분석 결과를 설명하는 도면이다.
도 10a는 본 발명의 일실시예에 따른 16개의 반도체칩이 적층된 반도체 장치에서 더미 구조물의 유무에 따른 삽입 손실 변화를 주파수 도메인에 기반하여 예시한다.
도 10a의 그래프(1000)를 참고하면, 그래프선(1001)은 종래 구조를 나타낼 수 있고, 그래프선(1002)은 더미 구조물을 박스형 구조로 포함하되 내면(inner surface)이 20 ㎛의 지름을 가지는 경우를 나타낼 수 있다.
여기서, 더미 구조물을 박스형 구조로 포함하되 내면(inner surface)이 20 ㎛의 지름을 가지는 경우는 본 발명의 일실시예이다.
그래프선(1001)에 대비하여 그래프선(1002)에서 간격(1003) 만큼 삽입 손실이 개선됨을 확인할 수 있다.
도 10b는 본 발명의 일실시예에 따른 16개의 반도체칩이 적층된 반도체 장치에서 더미 구조물의 유무에 따른 원단누화(far end crosstalk, FEXT) 변화를 주파수 도메인에 기반하여 예시한다.
도 10b의 그래프(1010)를 참고하면, 그래프선(1011)은 종래 구조를 나타낼 수 있고, 그래프선(1012)은 더미 구조물을 박스형 구조로 포함하되 내면(inner surface)이 20 ㎛의 지름을 가지는 경우를 나타낼 수 있다.
여기서, 더미 구조물을 박스형 구조로 포함하되 내면(inner surface)이 20 ㎛의 지름을 가지는 경우는 본 발명의 일실시예이다.
그래프선(1011)에 대비하여 그래프선(1012)에서 간격(1013) 만큼 원단 누화가 개선 또는 감소하는 것을 확인할 수 있다.
다시 말해, 본 발명의 일실시예에 따른 더미 구조물은 신호 실리콘 관통 전극과 접지 실리콘 관통 전극 간의 상호 캐패시턴스 및 자기 캐패시턴스 감소에 따른 누화 잡음을 감소시키면서 임피던스를 증가시킬 수 있다.
따라서, 본 발명은 복수의 반도체칩을 관통하는 실리콘 관통 전극을 이용하는 반도체 장치에서 신호 무결성을 확보할 수 있다.
또한, 극초단파(extremely high frequency, EHF) 대역의 고속 시그널링에 효과적인 구조임을 확인할 수 있다.
도 11은 본 발명의 일실시예에 따른 더미 구조물을 포함하는 반도체 장치에서 더미 구조물의 형태 변화에 따른 임피던스 특성을 설명하는 도면이다.
도 11은 본 발명의 일실시예에 따른 더미 구조물을 포함함에 따라 반도체 장치에서 임피던스 불일치를 감소시키는 특성을 예시한다.
도 11의 그래프(1100)를 참고하면, 그래프선(1101)은 종래의 단일 TSV를 예시하고, 그래프선(1102)은 더미 구조물을 박스형 구조로 포함하되 내면(inner surface)이 20 ㎛의 지름을 가지는 경우와 함께 단일 TSV인 경우를 예시하며, 그래프선(1103)은 종래의 차등 TSV를 예시하며, 그래프선(1104)은 더미 구조물을 박스형 구조로 포함하되 내면(inner surface)이 20 ㎛의 지름을 가지는 경우와 함께 차등 TSV인 경우를 예시한다.
그래프선 (1101)과 그래프선(1102)를 비교하면 임피던스가 약 5.1Ω 증가한 것을 확인할 수 있다.
또한, 그래프선(1103)과 그래프선(1104)을 비교하면 임피던스가 약 8.1Ω 증가한 것을 확인할 수 있다.
이에 따라, 임피던스 표준 규격에 해당하는 50Ω에 임피던스 값이 근사함에 따라 임피던스 불일치가 개선되는 것을 확인할 수 있다.
도 12는 본 발명의 일실시예에 따른 더미 구조물을 포함하는 반도체 장치의 소비 전력 개선을 설명하는 도면이다.
도 12를 참고하면, 더미 구조물을 포함하는 반도체 장치의 회로(1200)는 오프 칩 상호연결부(1210)를 포함한다.
반도체 장치에서 오프 칩 파워 소비는 캐패시턴스와 비례하는데 본 발명의 일실시예에 따른 반도체 장치는 더미 구조물에 기반하여 신호 전달과 관련된 기판 내의 캐패시턴스가 감소함에 따라 파워 소비가 감소한다.
즉, 본 발명의 일실시예에 따른 반도체 장치는 16 Stack을 기준으로 하여 TSV 오프칩 캐패시턴스를 감소시켜 최대 36% 전력 소모를 절감할 수 있다.
따라서, 본 발명은 신호 실리콘 관통 전극과 접지 실리콘 관통 전극의 수평 사이 공간에 위치하는 더미 구조물을 반도체 칩의 실리콘 기판 영역에 삽입하여 누설 전류를 줄임에 따라 신호 손실, 신호 누화, 전파 지연 및 전력 소비와 관련된 신호 무결성 관련 성능을 향상시킬 수 있다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (12)

  1. 복수의 반도체칩;
    상기 복수의 반도체칩을 관통하는 신호 실리콘 관통 전극(through silicon via, TSV);
    상기 복수의 반도체칩을 관통하는 접지 실리콘 관통 전극; 및
    상기 복수의 반도체칩 각각에서, 상기 신호 실리콘 관통 전극과 상기 접지 실리콘 관통 전극 사이 공간에 포함되어 상기 신호 실리콘 관통 전극과 상기 접지 실리콘 관통 전극 간의 누설 전류(leakage current)를 감소시키는 더미 구조물을 포함하는 것을 특징으로 하는
    반도체 장치.
  2. 제1항에 있어서,
    상기 더미 구조물은, 상기 복수의 반도체칩 각각의 기판을 형성하는 물질의 전도성 및 유전율에 대비하여 낮은 전도성 및 유전율을 갖는 물질로 형성되는 것을 특징으로 하는
    반도체 장치.
  3. 제2항에 있어서,
    상기 더미 구조물은, 이산화규소(SiO2)로 형성되고,
    상기 기판은, 실리콘(Si)으로 형성되며,
    상기 더미 구조물은 상기 이산화규소(SiO2)의 전도도에 기반하여 상기 기판의 유효 전도도를 낮추는 것을 특징으로 하는
    반도체 장치.
  4. 제1항에 있어서,
    상기 더미 구조물은, 상기 신호 실리콘 관통 전극과 상기 접지 실리콘 관통 전극 간의 유효 유전율을 감소시키고, 상기 감소된 유효 유전율에 기반하여 상호 캐패시턴스(mutual capacitance)와 자기 캐패시턴스(self capacitance)를 감소시키며, 상기 감소된 상호 캐패시턴스에 기반하여 누화 잡음(cross-talk noise)을 감소시키고, 상기 감소된 자기 캐패시턴스에 기반하여 임피던스(impedance)를 증가시키는 것을 특징으로 하는
    반도체 장치.
  5. 제1항에 있어서,
    상기 더미 구조물은 세모형 구조, 오각형 구조, 별표형 구조, 원통형(cylinder) 구조 및 박스형(box) 구조 중 어느 하나의 구조로 형성되는 것을 특징으로 하는
    반도체 장치.
  6. 제1항에 있어서,
    상기 더미 구조물은, 원통형 구조로 상기 신호 실리콘 관통 전극 및 상기 접지 실리콘 관통 전극의 주변에 복수로 배치되거나 박스형 구조로 상기 신호 실리콘 관통 전극 및 상기 접지 실리콘 관통 전극 각각의 전면을 둘러 싸도록 배치되는 것을 특징으로 하는
    반도체 장치.
  7. 제6항에 있어서,
    상기 더미 구조물은 상기 원통형 구조로 형성되는 경우에 20 ㎛의 지름(diameter)를 가지고, 상기 박스형 구조로 형성되는 경우에 상기 신호 실리콘 관통 전극 및 상기 접지 실리콘 관통 전극 각각에 인접하는 내면(inner surface)이 20 ㎛ 내지 30 ㎛의 지름을 가지며, 외면(outer surface)은 50 ㎛의 지름을 가지는 것을 특징으로 하는
    반도체 장치.
  8. 제1항에 있어서,
    상기 더미 구조물은, 상기 복수의 반도체칩 각각에서, 절연성에 기반하여 누설 전류가 전도되는 영역을 제한함에 따라 상기 신호 실리콘 관통 전극과 상기 접지 실리콘 관통 전극 간의 체적 전류 밀도(volume current density)를 감소시키는 것을 특징으로 하는
    반도체 장치.
  9. 제1항에 있어서,
    상기 더미 구조물의 높이는, 상기 복수의 반도체칩 각각의 기판 내 상기 신호 실리콘 관통 전극과 상기 접지 실리콘 관통 전극 사이 공간에서 상기 신호 실리콘 관통 전극과 상기 접지 실리콘 관통 전극의 높이의 절반 이하로 형성되는 것을 특징으로 하는
    반도체 장치.
  10. 복수의 반도체칩을 관통하는 신호 실리콘 관통 전극(through silicon via, TSV)을 형성하는 단계;
    상기 복수의 반도체칩을 관통하는 접지 실리콘 관통 전극을 형성 하는 단계; 및
    상기 복수의 반도체칩 각각에서, 상기 신호 실리콘 관통 전극과 상기 접지 실리콘 관통 전극 사이 공간에 더미 구조물을 형성하는 단계를 포함하고,
    상기 더미 구조물은 상기 신호 실리콘 관통 전극과 상기 접지 실리콘 관통 전극 간의 누설 전류(leakage current)를 감소시키는 것을 특징으로 하는
    반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 더미 구조물은, 상기 복수의 반도체칩 각각의 기판을 형성하는 물질의 전도성 및 유전율에 대비하여 낮은 전도성 및 유전율을 갖는 물질로 형성되는 것을 특징으로 하는
    반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 더미 구조물은, 상기 신호 실리콘 관통 전극과 상기 접지 실리콘 관통 전극 간의 유효 유전율을 감소시키고, 상기 감소된 유효 유전율에 기반하여 상호 캐패시턴스(mutual capacitance)와 자기 캐패시턴스(self capacitance)를 감소시키며, 상기 감소된 상호 캐패시턴스에 기반하여 누화 잡음(cross-talk noise)을 감소시키고, 상기 감소된 자기 캐패시턴스에 기반하여 임피던스(impedance)를 증가시키는 것을 특징으로 하는
    반도체 장치의 제조 방법.
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