JP2013211292A - 半導体装置 - Google Patents

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Abstract

【課題】チップ面積を増大させることなく電源補償容量を増加させる。
【解決手段】貫通電極形成エリアに設けられ、チップを貫通して設けられた複数の貫通電極と、貫通電極形成エリアに設けられた電源補償容量と備える。複数の貫通電極は、電源電位ＶＤＤＱが供給される第１の貫通電極と、接地電位ＶＳＳＱが供給される第２の貫通電極とを含み、電源補償容量は、第１の貫通電極に接続された電極パターンＶＣ１、第２の貫通電極に接続された電極パターンＶＣ２とを含む。本発明によれば、貫通電極形成エリアに電源補償容量を配置していることから、チップ面積を増大させることなく、電源電圧を十分に安定化させることができる。
【選択図】図８

Description

本発明は半導体装置に関し、特に、電源補償容量を備える半導体装置に関する。
近年、貫通電極を有する複数の半導体チップが積層された積層型の半導体装置が提案されている（特許文献１参照）。特許文献１に記載された積層型の半導体装置は、いわゆるバックエンド部のみが集積されたコアチップと、いわゆるフロントエンド部が集積されたインターフェースチップとが積層されており、チップ間における電気的接続はチップを貫通して設けられた貫通電極によって行われる。
特許文献１に記載されている積層型の半導体装置とはタイプが異なるが、近年、単独で動作可能なメモリチップを複数個積層し、貫通電極を用いて各チップ間を接続することによって一度に入出力可能なデータのビット数を飛躍的に増加させたワイドＩ／Ｏ型の半導体装置が開発されている。
特開２０１１−８２４５０号公報
ワイドＩ／Ｏ型の半導体装置では一度に多くのデータ入出力回路が動作するため、電源電圧を十分に安定化させるためには、多数の電源補償容量をチップ内に設ける必要が生じる。このため、従来の半導体チップに比べてチップ面積が増大することがあった。
本発明の一側面による半導体装置は、第１及び第２のメモリセルアレイと、前記第１のメモリセルアレイから読み出されたデータ及び前記第１のメモリセルアレイに書き込むべきデータを入出力する第１のデータ入出力回路と、前記第２のメモリセルアレイから読み出されたデータ及び前記第２のメモリセルアレイに書き込むべきデータを入出力する第２のデータ入出力回路と、前記第１のデータ入出力回路と前記第２のデータ入出力回路との間に位置する第１の貫通電極形成エリアに設けられ、チップを貫通して設けられた複数の貫通電極と、前記第１の貫通電極形成エリアに設けられた電源補償容量と、備えることを特徴とする。
本発明の他の側面による半導体装置は、チップを貫通して設けられた複数の貫通電極が規則的に配列された貫通電極形成エリアと、前記貫通電極形成エリアに設けられた電源補償容量と、を備え、前記貫通電極形成エリアに設けられた前記複数の貫通電極は、第１の配線層に設けられ、平面視でそれぞれ該貫通電極と重なる位置に配置された複数の電極パターンにそれぞれ接続され、前記電源補償容量を構成する容量電極の少なくとも一部は、前記複数の電極パターンに挟まれるよう前記第１の配線層に設けられていることを特徴とする。
本発明によれば、貫通電極形成エリアに電源補償容量を配置していることから、チップ面積を増大させることなく、電源電圧を十分に安定化させることができる。このため、本発明による半導体装置はいわゆるワイドＩ／Ｏ型の半導体装置への適用が好適である。
（ａ）は本発明の好ましい実施の形態による半導体装置１の構造を説明するための模式的な断面図であり、（ｂ）は半導体装置１が組み込まれる複合型半導体装置１０の構造を説明するための模式的な断面図である。 貫通電極ＴＳＶの構造を示す断面図である。 半導体チップＣ１の下面Ｃ１ａの平面図である。 チャネルＣｈ＿ａの機能ブロック図である。 端子ＰＬ＿ａ〜ＰＬ＿ｄのレイアウトを示す平面図である。 端子ＰＬ＿ａのより詳細なレイアウトを示す平面図である。 本発明者らが発明に至る過程で考えたプロトタイプによる貫通電極形成エリアＤＱＡ１のより詳細なレイアウトを示す平面図であり、（ａ）〜（ｃ）はそれぞれ配線層Ｌ１〜Ｌ３のレイアウトを示している。 第１の実施形態による貫通電極形成エリアＤＱＡ１のレイアウトを示す平面図である。 図８に示す領域５０の拡大図である 第２の実施形態による貫通電極形成エリアＤＱＡ１のレイアウトを示す平面図である。 第２の実施形態においてインダクタンスが低減される理由を説明するための図である。 第３の実施形態による貫通電極形成エリアＤＱＡ１のレイアウトを示す平面図であり、（ａ），（ｂ）はそれぞれ配線層Ｌ１，Ｌ２のレイアウトを示している。 電極パターンＶＣ１〜ＶＣ４の立体的な位置関係を説明するための模式図である。 第４の実施形態による貫通電極形成エリアＤＱＡ１のレイアウトを示す平面図であり、（ａ）〜（ｃ）はそれぞれ配線層Ｌ１〜Ｌ３のレイアウトを示している。 電極パターンＶＣ１〜ＶＣ６の立体的な位置関係を説明するための模式図である。 第５の実施形態による貫通電極形成エリアＣＡＡのレイアウトを示す平面図である。 第６の実施形態による貫通電極形成エリアＤＱＡ１のレイアウトを示す平面図である。 図１７に示すａ−ａ線に沿った断面図である。 第７の実施形態による領域８０のレイアウトを示す平面図である。 貫通電極非形成エリア９０を拡大して示すレイアウト図である。 貫通電極非形成エリア９０の下部に位置する拡散層領域近傍を拡大して示すレイアウト図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１（ａ）は、本発明の好ましい実施形態による半導体装置１の構造を説明するための模式的な断面図である。
図１（ａ）に示すように、本実施形態による半導体装置１はいわゆるワイドＩ／Ｏ型のＤＲＡＭ（Dynamic Random Access Memory）であり、互いに同一の機能を持ち、同一の製造マスクで製作された４個のメモリチップＣ１〜Ｃ４が、下から順にこの順で積層された構造を有している。メモリチップＣ１〜Ｃ４は、それぞれが単体でいわゆるＤＲＡＭとして機能するチップであり、メモリセルアレイと、メモリセルアレイの周辺回路とを有している。周辺回路には、メモリセルアレイと外部との間でデータの入出力を行うデータ入出力回路や、外部から入力されるコマンドに応じてデータの入出力を制御する制御回路などが含まれる。メモリチップＣ１〜Ｃ４は、積層された状態で樹脂封止されており、一体的にパッケージングされたメモリデバイスとして機能する。
半導体装置１は半製品であり、エンドユーザには、図１（ｂ）に示すようにコントローラチップＣ０とともにパッケージ基板１１上に積層されてなる複合型半導体装置１０として提供される。コントローラチップＣ０は、それぞれＤＲＡＭである４つのメモリチップＣ１〜Ｃ４の動作を制御するロジック回路が半導体基板の上面又は下面に形成された半導体チップであり、ＳＯＣ(System On Chip)とも呼ばれる。コントローラチップＣ０と半導体装置１とは、図１（ｂ）に示すように一体的に樹脂封止される。したがって、メモリチップＣ１の下面Ｃ１ａは、エンドユーザからは見えなくなっている。
メモリチップＣ１〜Ｃ４はそれぞれ、図１（ａ）に示すように半導体基板２０を有しており、上述したメモリセルアレイや周辺回路は、半導体基板２０の下面に形成される。つまり、メモリチップＣ１〜Ｃ４はフェースダウン方式で積層されている。各メモリチップＣ１〜Ｃ３の上面には入出力端子ＰＴが形成され、各メモリチップＣ１〜Ｃ４の下面には入出力端子ＰＬが設けられる。端子ＰＬは、所定の配線層を介して内部回路に接続される。また、端子ＰＬと端子ＰＴとは、半導体基板２０を貫通して設けられる貫通電極ＴＳＶによって相互に接続される。さらに、半導体チップＣ１〜Ｃ３の端子ＰＴは、すぐ上の層にある他の半導体チップの端子ＰＬと接触している。これにより、各半導体チップＣ１〜Ｃ４の入出力端子は、最下層の半導体チップＣ１の下面Ｃ１ａまで引き出されている。
尚、最上層に位置するメモリチップＣ４には貫通電極ＴＳＶが設けられていない。これは、本実施形態ではメモリチップＣ１〜Ｃ４がフェースダウン方式で積層されているため、最上層のメモリチップＣ４に端子ＰＴを設ける必要がないからである。これにより、最上層のメモリチップＣ４を他のメモリチップＣ１〜Ｃ３よりも厚く設計することができ、半導体装置１の全体的な機械的強度が高められる。但し、最上層のメモリチップＣ４に貫通電極ＴＳＶを設けても構わない。この場合、全てのメモリチップＣ１〜Ｃ４を同一の工程で作製することが可能となる。
図２は、貫通電極ＴＳＶの構造を示す断面図である。同図に示すように、貫通電極ＴＳＶは半導体基板２０及びその表面の層間絶縁膜２１を貫通して設けられている。貫通電極ＴＳＶの周囲には絶縁リング２２が設けられており、これによって、貫通電極ＴＳＶとトランジスタ領域との絶縁が確保される。なお、絶縁リング２２は二重に設けてもよく、こうすることで、貫通電極ＴＳＶと半導体基板２０との間の静電容量が低減される。
貫通電極ＴＳＶの下端は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、半導体チップの下面に設けられた端子ＰＬに接続される。一方、貫通電極ＴＳＶの上端は、半導体チップの端子ＰＴに接続される。この端子ＰＴは、上層の半導体チップに設けられた端子ＰＬに接続される。これにより、平面視で同じ位置に設けられた２つの貫通電極ＴＳＶは、互いに短絡された状態となる。
図１（ａ）に示すように、各半導体チップＣ１〜Ｃ４の半導体基板の下面には、端子ＰＬの他にテストパッドＴＰも設けられる。テストパッドＴＰは、半導体チップをウエハ状態で試験する際にテスタのプローブ針を接触させるためのパッドであり、同じ下面に設けられる複数の端子ＰＬのいずれかと面内の配線により接続されている。
図３は、半導体チップＣ１の下面Ｃ１ａの平面図である。図示していないが、他の半導体チップＣ２〜Ｃ４の下面も、同様の構造を有している。図３に示すように、半導体チップＣ１の下面には、４つのチャネルＣｈ＿ａ〜Ｃｈ＿ｄと、チャネルＣｈ＿ａ〜Ｃｈ＿ｄにそれぞれ対応する各複数の端子ＰＬ＿ａ〜ＰＬ＿ｄと、複数のテストパッドＴＰとが設けられる。チャネルＣｈ＿ａ〜Ｃｈ＿ｄは、互いに独立に、外部との間でコマンド信号、アドレス信号、データ信号などの各種信号を送受信可能に構成された半導体回路であり、それぞれが単体のＤＲＡＭとして機能する。つまり、半導体チップＣ１は、チャネルごとに独立して、リード動作、ライト動作、リフレッシュ動作などのＤＲＡＭとしての各種動作を行えるよう構成されている。
図３に示すように、チャネルＣｈ＿ａ，Ｃｈ＿ｂはＹ方向の一端側に配置され、チャネルＣｈ＿ｃ，Ｃｈ＿ｄはＹ方向の他端側に配置される。チャネルＣｈ＿ａ，Ｃｈ＿ｂとチャネルＣｈ＿ｃ，Ｃｈ＿ｄとの間には端子領域Ｂが設けられており、端子ＰＬ＿ａ〜ＰＬ＿ｄ及びテストパッドＴＰは、この端子領域Ｂの中に配置される。具体的には、端子ＰＬ＿ａ〜ＰＬ＿ｄはそれぞれ、端子領域Ｂ内の対応するチャネルの近傍に複数列に並べて配置され、テストパッドＴＰは、端子ＰＬ＿ａ，ＰＬ＿ｂと端子ＰＬ＿ｃ，ＰＬ＿ｄとの間の領域に、一列に並べて配置される。テストパッドＴＰの面積及び間隔は、図３に示すように、端子ＰＬの面積及び間隔に比べて広く取られている。これは、テスタのプローブ針が接触しやすいようにするためである。このようなテストパッドＴＰを利用して半導体装置１の試験を行うことにより、半導体チップの端子ＰＬ及び貫通電極ＴＳＶを傷つけることなく、試験を行うことが可能になる。
各チャネルＣｈ＿ａ〜Ｃｈ＿ｄには、データ入出力回路３０ａ〜３０ｄがそれぞれ設けられている。データ入出力回路３０ａ〜３０ｄは、当該チャネルＣｈ＿ａ〜Ｃｈ＿ｄ内のメモリセルアレイから読み出されたデータ及び書き込むべきデータを入出力するための回路であり、それぞれ対応する端子ＰＬ＿ａ〜ＰＬ＿ｄの近傍に配置されている。これは、データ入出力回路３０ａ〜３０ｄとそれぞれ対応する端子ＰＬ＿ａ〜ＰＬ＿ｄとを接続するデータバスの配線長を短くするためである。かかる構成により、端子ＰＬ＿ａ，ＰＬ＿ｄは、データ入出力回路３０ａ，３０ｄに挟まれた位置にレイアウトされ、端子ＰＬ＿ｂ，ＰＬ＿ｃは、データ入出力回路３０ｂ，３０ｃに挟まれた位置にレイアウトされることになる。端子ＰＬ＿ａ〜ＰＬ＿ｄが配置されたエリアは、貫通電極ＴＳＶが形成されるエリアであり、本発明においては「貫通電極形成エリア」と呼ぶことがある。また、テストパッドＴＰが設けられるエリアは貫通電極ＴＳＶが形成されないエリアであり、本発明においては「貫通電極非形成エリア」と呼ぶことがある。
図４は、チャネルＣｈ＿ａの機能ブロック図である。各チャネルＣｈ＿ａ〜Ｃｈ＿ｄは互いに同じ構成を有しているため、他のチャネルＣｈ＿ｂ〜Ｃｈ＿ｄについても図４に示すとおりである。
図４に示すように、チャネルＣｈ＿ａは、メモリセルアレイ４０ａ及びこれを制御する制御回路４１ａを有している。制御回路４１ａは、コマンドアドレス系端子ＣＡａから供給される各種信号に基づいてメモリセルアレイ４０ａにアクセスする回路であり、リード動作時においてはメモリセルアレイ４０ａから読み出されたデータをデータ入出力回路３０ａに供給し、ライト動作時においてはデータ入出力回路３０ａから供給されるデータをメモリセルアレイ４０ａに書き込む役割を果たす。コマンドアドレス系端子ＣＡａに供給される信号としては、クロック信号ＣＫ，／ＣＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、アドレス信号Ａ０〜Ａｎが含まれる。制御回路４１ａの動作電圧としては、電源端子Ｖ１から供給される電源電位ＶＤＤ１，ＶＤＤ２及び接地電位ＶＳＳが用いられる。
データ入出力回路３０ａは、電源端子Ｖ２から供給される電源電位ＶＤＤＱ及び接地電位ＶＳＳＱによって動作し、データ端子ＤＱａと制御回路４１ａとの間におけるデータの送受信を行う。電源端子Ｖ１と電源端子Ｖ２が分離されているのは、データ入出力回路３０ａによって発生する電源ノイズが制御回路４１ａに伝達するのを防止するためである。本実施形態においては、データ端子ＤＱａが１２８個設けられている。このことは、１チャネル当たり１２８ビットのデータＤＱ０〜ＤＱ１２７を同時に入出力することができる。
図５は、端子ＰＬ＿ａ〜ＰＬ＿ｄのレイアウトを示す平面図である。図５に示すように、端子ＰＬ＿ａ〜ＰＬ＿ｄはマトリクス状にレイアウトされている。図５において網掛け表示している領域は、主にコマンドアドレス系端子ＣＡ及び電源端子Ｖ１が配置されている領域であり、網掛け表示していない領域は、主にデータ端子ＤＱ及び電源端子Ｖ２が配置されている領域である。尚、端子ＰＬ＿ａ〜ＰＬ＿ｄのレイアウトは、貫通電極ＴＳＶのレイアウトと同じである。
図６は、端子ＰＬ＿ａのより詳細なレイアウトを示す平面図である。図６に示すように、端子ＰＬ＿ａには、コマンドアドレス系端子ＣＡ及び電源端子Ｖ１が配置される貫通電極形成エリアＣＡＡと、主にデータ端子ＤＱ及び電源端子Ｖ２が配置される複数の貫通電極形成エリアＤＱＡ１〜ＤＱＡ８とを有している。各エリアＤＱＡ１〜ＤＱＡ８は互いにほぼ同じレイアウトを有しており、代表して貫通電極形成エリアＤＱＡ１に着目すると、１６個のデータ端子ＤＱ０〜ＤＱ１５とこれに対応する電源端子Ｖ２（ＶＤＤＱ，ＶＳＳＱ）及びデータストローブ端子ＤＱＳ０，ＤＱＳ１が設けられている。また、各エリアＤＱＡ１〜ＤＱＡ８の一部には、電源端子Ｖ１（ＶＤＤ２，ＶＳＳ）なども設けられている。
図７は、本発明者らが発明に至る過程で考えたプロトタイプによる貫通電極形成エリアＤＱＡ１のより詳細なレイアウトを示す平面図であり、（ａ）〜（ｃ）はそれぞれ配線層Ｌ１〜Ｌ３のレイアウトを示している。配線層Ｌ１〜Ｌ３の積層方向における位置は図２に示すとおりである。
図７（ａ）〜（ｃ）に示すように、貫通電極形成エリアＤＱＡ１にはＸ方向に５個、Ｙ方向に６個の合計３０個の電極パターンが形成されている。これら３０個の電極パターンは、それぞれ対応する貫通電極ＴＳＶに接続されている。配線層Ｌ１，Ｌ２に形成された電極パターンのうち、電源系の電極パターンは面積が大きく設計され、信号系の電極パターンは面積が小さく設計されている。電源系の電極パターンを大きく設計するのは、主に低抵抗化及びエレクトロマイグレーション対策のためである。また、信号系の電極パターンを小さく設計するのは、主に寄生容量を削減するためである。
電源系の電極パターンには、電源電位ＶＤＤ２，ＶＤＤＱが供給されるパターンと、接地電位ＶＳＳ，ＶＳＳＱが供給されるパターンがそれぞれ２個ずつ含まれている。一方、信号系の電極パターンには、データＤＱ０〜ＤＱ１５を入出力するためのパターンと、データストローブ端子ＤＱＳ０，ＤＱＳ１を入出力するためのパターンが含まれている。本例では、貫通電極形成エリアＤＱＡ１に配置された貫通電極ＴＳＶのうち、信号系の貫通電極ＴＳＶは、配線層Ｌ１に設けられたデータ配線パターンＳＬを介してデータ入出力回路３０ａに接続されている。一方、貫通電極形成エリアＤＱＡ１に配置された貫通電極ＴＳＶのうち、電源系の貫通電極ＴＳＶは、いずれも配線層Ｌ３に設けられた電源配線パターンＶＬを介してデータ入出力回路３０ａに接続されている。
図８は、貫通電極形成エリアＤＱＡ１の改良されたレイアウトを示す平面図であり、本発明の第１の実施形態に相当する。
図８は貫通電極形成エリアＤＱＡ１における配線層Ｌ１のレイアウトを示しており、図７（ａ）に示した配線層Ｌ１の空き領域に、電極パターンＶＣ１，ＶＣ２からなる一対の容量電極が互いに隣接して設けられている。配線層Ｌ１の空き領域とは、図７（ａ）に示した電極パターン又はデータ配線パターンＳＬが形成されていない領域である。図８に示すように、電極パターンＶＣ１は電源電位ＶＤＤＱが供給される電極パターンと一体的に設けられ、電極パターンＶＣ２は接地電位ＶＳＳＱが供給される電極パターンと一体的に設けられている。当然ながら、これら電極パターンＶＣ１，ＶＣ２は他の電位又は信号が供給される別の電極パターンと接しないよう、別の電極パターンを避けてこれらに挟まれるようレイアウトされている。もちろん、電極パターンＶＣ１と電極パターンＶＣ２についても、互いに接しないよう分離して設けられている。
そして、これら電極パターンＶＣ１，ＶＣ２は、領域５０の拡大図である図９に示すように、互いに隣接するように交互に配置されている。つまり、櫛歯状の電極パターンＶＣ１，ＶＣ２が互いに噛み合うように配置されている。これにより、電極パターンＶＣ１，ＶＣ２によって電源補償容量が形成されることから、電源電位ＶＤＤＱ及び接地電位ＶＳＳＱを安定化させることが可能となる。しかも、電極パターンＶＣ１，ＶＣ２は貫通電極形成エリアＤＱＡ１内の空き領域に設けられていることから、チップ面積が増大することもない。尚、他の貫通電極形成エリアＤＱＡ２〜ＤＱＡ８も同様の電極パターンＶＣ１，ＶＣ２によって電源補償容量が設けられていることは言うまでもない。
図１０は、貫通電極形成エリアＤＱＡ１のさらに改良されたレイアウトを示す平面図であり、本発明の第２の実施形態に相当する。
図１０は貫通電極形成エリアＤＱＡ１における配線層Ｌ１のレイアウトを示しており、図７（ａ）に示した配線層Ｌ１の空き領域に、より大面積の電極パターンＶＣ１，ＶＣ２を設けている。このため、信号用の電極パターンのいくつかは、電極パターンＶＣ１又はＶＣ２に周囲を取り囲まれた状態である。図１０に示す例では、配線層Ｌ１により大面積の電極パターンＶＣ１，ＶＣ２を設けるために、図８においては配線層Ｌ１に設けられていたデータ配線パターンＳＬを他の配線層、例えば配線層Ｌ２に移動させている。これにより、電極パターンＶＣ１，ＶＣ２によって構成される電源補償容量の容量値をより増加させることが可能となる。
しかも、本実施形態では、電極パターンＶＣ１，ＶＣ２がＹ方向に平行に延在していることから、これら電極パターンＶＣ１，ＶＣ２に流れる電流によって励起される磁界が互いに打ち消し合う、これにより、電源配線のインダクタンスを低減することが可能となる。図１１はその原理を説明するための平面図であり、電極パターンＶＣ１にはＹ１方向に電流が流れ、電極パターンＶＣ２にはＹ１方向とは１８０°異なるＹ２方向に電流が流れるため、電極パターンＶＣ１と電極パターンＶＣ２に挟まれた領域６０において磁界Ｍが打ち消し合うことになる。その結果、電源配線に寄生するインダクタンス成分を低下させることが可能となる。
図１２は、貫通電極形成エリアＤＱＡ１のさらに改良されたレイアウトを示す平面図であり、本発明の第３の実施形態に相当する。
図１２（ａ）は貫通電極形成エリアＤＱＡ１における配線層Ｌ１のレイアウトを示しており、図１２（ｂ）は貫通電極形成エリアＤＱＡ１における配線層Ｌ２のレイアウトを示している。本実施形態では、図７（ａ）に示した配線層Ｌ１の空き領域に電極パターンＶＣ１，ＶＣ２を設けるとともに、図７（ｂ）に示した配線層Ｌ２の空き領域に電極パターンＶＣ３，ＶＣ４を設けている。電極パターンＶＣ１，ＶＣ２のレイアウトは図８に示したパターンと同じである。
図１２（ｂ）に示すように、電極パターンＶＣ３は電源電位ＶＤＤＱが供給される電極パターンと一体的に設けられ、電極パターンＶＣ４は接地電位ＶＳＳＱが供給される電極パターンと一体的に設けられている。当然ながら、これら電極パターンＶＣ３，ＶＣ４についても、他の電位又は信号が供給される別の電極パターンと接しないよう、別の電極パターンを避けるようにレイアウトされている。もちろん、電極パターンＶＣ３と電極パターンＶＣ４についても、互いに接しないよう分離して設けられている。これら電極パターンＶＣ３，ＶＣ４は、電極パターンＶＣ１，ＶＣ２と同様に櫛歯状であり、互いに噛み合うように配置されている。これにより、電極パターンＶＣ３，ＶＣ４によっても電源補償容量が形成される。
図１３は、電極パターンＶＣ１〜ＶＣ４の立体的な位置関係を説明するための模式図である。図１３に示すように、電極パターンＶＣ１，ＶＣ４は平面視で重なる位置に配置され、電極パターンＶＣ２，ＶＣ３は平面視で重なる位置に配置されている。これにより、電極パターンＶＣ１，ＶＣ４によっても電源補償容量が形成されるとともに、電極パターンＶＣ２，ＶＣ３によっても電源補償容量が形成される。このように、本実施形態では、櫛歯状に噛み合う電極パターンが配線層Ｌ１，Ｌ２の２層に設けられているとともに、配線層間においても電極パターンが対向するようレイアウトされていることから、電源補償容量の容量値をより増加させることが可能となる。
図１４は、貫通電極形成エリアＤＱＡ１のさらに改良されたレイアウトを示す平面図であり、本発明の第４の実施形態に相当する。
図１４（ａ）〜（ｃ）は、貫通電極形成エリアＤＱＡ１における配線層Ｌ１〜Ｌ３のレイアウトをそれぞれ示している。本実施形態では、図７（ａ）に示した配線層Ｌ１の空き領域に電極パターンＶＣ１，ＶＣ２を設け、図７（ｂ）に示した配線層Ｌ２の空き領域に電極パターンＶＣ３，ＶＣ４を設けるとともに、図７（ｃ）に示した配線層Ｌ３の空き領域に電極パターンＶＣ５，ＶＣ６を設けている。電極パターンＶＣ１〜ＶＣ４のレイアウトは図１２に示したパターンと同じである。配線層Ｌ３に空き領域がほとんど無い場合、さらに他の配線層（例えば配線層Ｌ４）に電源配線パターンＶＬを移動させればよい。
図１４（ｃ）に示すように、電極パターンＶＣ５は電源電位ＶＤＤＱが供給される電極パターンと一体的に設けられ、電極パターンＶＣ６は接地電位ＶＳＳＱが供給される電極パターンと一体的に設けられている。当然ながら、これら電極パターンＶＣ５，ＶＣ６についても、他の電位又は信号が供給される別の電極パターンと接しないよう、別の電極パターンを避けるようにレイアウトされている。もちろん、電極パターンＶＣ５と電極パターンＶＣ６についても、互いに接しないよう分離して設けられている。これら電極パターンＶＣ５，ＶＣ６は、電極パターンＶＣ１〜ＶＣ４と同様に櫛歯状であり、互いに噛み合うように配置されている。これにより、電極パターンＶＣ５，ＶＣ６によっても電源補償容量が形成される。
図１５は、電極パターンＶＣ１〜ＶＣ６の立体的な位置関係を説明するための模式図である。図１５に示すように、電極パターンＶＣ１，ＶＣ４，ＶＣ５は平面視で重なる位置に配置され、電極パターンＶＣ２，ＶＣ３，ＶＣ６は平面視で重なる位置に配置されている。これにより、電極パターンＶＣ４，ＶＣ５によっても電源補償容量が形成されるとともに、電極パターンＶＣ３，ＶＣ６によっても電源補償容量が形成される。このように、本実施形態では、櫛歯状に噛み合う電極パターンが配線層Ｌ１〜Ｌ３の３層に設けられているとともに、配線層間においても電極パターンが対向するようレイアウトされていることから、電源補償容量の容量値をよりいっそう増加させることが可能となる。
図１６は、貫通電極形成エリアＣＡＡの改良されたレイアウトを示す平面図であり、本発明の第５の実施形態に相当する。
図１６に示すように、貫通電極形成エリアＣＡＡの配線層Ｌ１にはＸ方向に９個、Ｙ方向に６個の合計５４個の電極パターンが形成されている。これら５４個の電極パターンは、それぞれ対応する貫通電極ＴＳＶに接続されている。貫通電極形成エリアＣＡＡに配置された電源系の電極パターンには、電源電位ＶＤＤ１，ＶＤＤ２が供給されるパターンと、接地電位ＶＳＳが供給されるパターンが含まれている。そして、配線層Ｌ１の空き領域に、電極パターンＶＣ７，ＶＣ８からなる一対の容量電極が互いに隣接して設けられている。図１６に示すように、電極パターンＶＣ７は電源電位ＶＤＤ２が供給される電極パターンと一体的に設けられ、電極パターンＶＣ８は接地電位ＶＳＳが供給される電極パターンと一体的に設けられている。当然ながら、これら電極パターンＶＣ１，ＶＣ２は他の電位又は信号が供給される別の電極パターンと接しないよう、別の電極パターンを避けるようにレイアウトされている。もちろん、電極パターンＶＣ７と電極パターンＶＣ８についても、互いに接しないよう分離して設けられている。
上記の各実施形態と同様、これら電極パターンＶＣ７，ＶＣ８は櫛歯状であり、互いに噛み合うように配置されている。これにより、電極パターンＶＣ７，ＶＣ８によって貫通電極形成エリアＣＡＡにおいても電源補償容量が形成されることから、電源電位ＶＤＤ２及び接地電位ＶＳＳを安定化させることが可能となる。
図１７は、貫通電極形成エリアＤＱＡ１のさらに改良されたレイアウトを示す平面図であり、本発明の第６の実施形態に相当する。図１７は貫通電極形成エリアＤＱＡ１における配線層Ｌ１のレイアウトを示しており、ハッチングを付した領域７０は、メモリセルアレイに含まれるセルキャパシタと同じ構造を有する電源補償容量が設けられている領域である。
図１８は、図１７に示すａ−ａ線に沿った断面図である。
図１８に示すように、本実施形態においては電源補償容量を構成する複数のセルキャパシタＣＣが配線層Ｌ０と配線層Ｌ１との間に設けられている。セルキャパシタＣＣは、シリンダ状の下部電極ＣＣａとこれを覆う上部電極ＣＣｂを有しており、これらの間に図示しない容量絶縁膜が設けられている。セルキャパシタＣＣの下部電極ＣＣａは、接地電位ＶＳＳＱが供給される電極パターンに共通接続されている。一方、セルキャパシタＣＣの上部電極ＣＣｂは、電源電位ＶＤＤＱが供給される電極パターンに共通接続されている。
かかる構成により、これらセルキャパシタＣＣによって電源補償容量が構成される。貫通電極形成エリアＤＱＡ１は、本来であればセルキャパシタＣＣが形成されない領域であり、配線層Ｌ０と配線層Ｌ１との間は利用されない空き領域である。本実施形態ではこのような空き領域を利用して電源補償容量を形成している。また、電源補償容量として用いるセルキャパシタＣＣは、メモリセルアレイ内のセルキャパシタと同時に作製することができるため、製造工程数が増加することもない。
図１９は、図５に示した領域８０を拡大して示すレイアウト図であり、本発明の第７の実施形態に相当する。図１９は貫通電極形成エリアＤＱＡ１における配線層Ｌ１のレイアウトを示している。
図１９に示すように、本実施形態では、チャネルＣｈ＿ａ用の端子ＰＬ＿ａが配置される貫通電極形成エリアと、チャネルＣｈ＿ｄ用の端子ＰＬ＿ｄが配置される領域に挟まれた貫通電極非形成エリア９０にも電源補償容量が配置されている。貫通電極非形成エリア９０は、図３に示したようにテストパッドＴＰが配置される端子領域Ｂであるが、配線密度が低いことから、電源補償容量の配置が可能である。
図２０は貫通電極非形成エリア９０を拡大して示すレイアウト図であり、図２１は貫通電極非形成エリア９０の下部に位置する拡散層領域近傍を拡大して示すレイアウト図である。
図２０に示すように、配線層Ｌ１における貫通電極非形成エリア９０には、上記の各実施形態と同様、櫛歯状の電極パターンＶＣ９，ＶＣ１０が互いに噛み合うように配置されている。これにより、電極パターンＶＣ９，ＶＣ１０によって貫通電極非形成エリア９０においても電源補償容量が形成される。さらに、貫通電極非形成エリア９０のＸ方向における中央部に位置する電極パターンＶＣ９は、スルーホール導体ＴＨｖを介して図２１に示すゲート電極Ｇに接続されている。一方、貫通電極非形成エリア９０のＸ方向における端部に位置する電極パターンＶＣ１０は、スルーホール導体ＴＨｓを介して図２１に示す拡散層領域ＳＤに接続されている。ゲート電極Ｇは拡散層領域ＳＤを覆うように設けられており、これによってＭＯＳ容量が構成される。これにより、電源補償容量の容量値がさらに増大する。このようなＭＯＳ容量の配置が可能であるのは、テストパッドＴＰが配置される端子領域Ｂにはトランジスタなどの素子がほとんど形成されないからである。
以上説明したように、本発明の各実施形態においては貫通電極形成エリアに電源補償容量を配置していることから、チップ面積を増大させることなく、電源電圧を安定化させることができる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記各実施形態ではいわゆるワイドＩ／Ｏ型のＤＲＡＭを例に説明したが、本発明の適用対象がこれに限定されるものではなく、貫通電極ＴＳＶを有する全ての半導体装置に適用が可能である。
１ 半導体装置
１０ 複合型半導体装置
１１ パッケージ基板
２０ 半導体基板
２１ 層間絶縁膜
２２ 絶縁リング
３０ａ〜３０ｄ データ入出力回路
４０ａ メモリセルアレイ
４１ａ 制御回路
５０，６０，７０，８０ 領域
９０ 貫通電極非形成エリア
Ｂ 端子領域
Ｃ０ コントローラチップ
Ｃ１〜Ｃ４ メモリチップ
ＣＡ コマンドアドレス系端子
ＣＡＡ，ＤＱＡ１〜ＤＱＡ８ 貫通電極形成エリア
ＣＣ セルキャパシタ
ＣＣａ 下部電極
ＣＣｂ 上部電極
Ｃｈ＿ａ〜Ｃｈ＿ｄ チャネル
Ｇ ゲート電極
Ｌ０〜Ｌ３ 配線層
Ｐ０〜Ｐ３ パッド
ＰＬ＿ａ〜ＰＬ＿ｄ，ＰＴ 端子
ＳＤ 拡散層領域
ＳＬ データ配線パターン
ＴＨ１〜ＴＨ３，ＴＨｓ，ＴＨｖ スルーホール導体
ＴＰ テストパッド
ＴＳＶ 貫通電極
Ｖ１，Ｖ２ 電源端子
ＶＣ１〜ＶＣ１０ 電極パターン
ＶＬ 電源配線パターン

Claims (13)

  1. 第１及び第２のメモリセルアレイと、
    前記第１のメモリセルアレイから読み出されたデータ及び前記第１のメモリセルアレイに書き込むべきデータを入出力する第１のデータ入出力回路と、
    前記第２のメモリセルアレイから読み出されたデータ及び前記第２のメモリセルアレイに書き込むべきデータを入出力する第２のデータ入出力回路と、
    前記第１のデータ入出力回路と前記第２のデータ入出力回路との間に位置する第１の貫通電極形成エリアに設けられ、チップを貫通して設けられた複数の貫通電極と、
    前記第１の貫通電極形成エリアに設けられた電源補償容量と、備えることを特徴とする半導体装置。
  2. 前記複数の貫通電極は、第１の電源電位が供給される第１の貫通電極と、前記第１の電源電位とは異なる第２の電源電位が供給される第２の貫通電極とを含み、
    前記電源補償容量は、前記第１の貫通電極に接続された第１の容量電極と、前記第２の貫通電極に接続された第２の容量電極とを含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の貫通電極は、第１の配線層として形成された第１の電極パターンを含み、
    前記第２の貫通電極は、前記第１の配線層として形成された第２の電極パターンを含み、
    前記第１の容量電極は、前記第１の電極パターンから前記第１の配線層として延伸された第１の部分を含み、
    前記第２の容量電極は、前記第２の電極パターンから前記第１の配線層として延伸された第２の部分を含むことを特徴とする請求項２に記載の半導体装置。
  4. 前記複数の貫通電極は、前記第１のデータ入出力回路に接続された第３の貫通電極であって、前記第１の配線層として形成された信号電極パターンを含む当該第３の貫通電極をさらに備え、
    前記信号電極パターンは、前記第１又は第２の容量電極に囲まれていることを特徴とする請求項３に記載の半導体装置。
  5. 前記第１の貫通電極は、前記第１の配線層と異なる第２の配線層として形成された第３の電極パターンを含み、
    前記第２の貫通電極は、前記第２の配線層として形成された第４の電極パターンを含み、
    前記第１の容量電極は、前記第３の電極パターンから前記第２の配線層として延伸された第３の部分を含み、
    前記第２の容量電極は、前記第４の電極パターンから前記第２の配線層として延伸された第４の部分を含み、
    前記第１の容量電極の第１の部分の一部及び前記第２の容量電極の第４の部分の一部は、平面視で重なる位置に配置されており、
    前記第１の容量電極の第２の部分の一部及び前記第２の容量電極の第３の部分の一部は、平面視で重なる位置に配置されていることを特徴とする請求項３又は４に記載の半導体装置。
  6. 前記第１の貫通電極は、前記第１及び第２の配線層と異なる第３の配線層として形成された第５の電極パターンを含み、
    前記第２の貫通電極は、前記第３の配線層として形成された第６の電極パターンを含み、
    前記第１の容量電極は、前記第５の電極パターンから前記第３の配線層として延伸された第５の部分を含み、
    前記第２の容量電極は、前記第６の電極パターンから前記第３の配線層として延伸された第６の部分を含み、
    前記第１の容量電極の前記第５の部分の一部及び前記第２の容量電極の前記第４の部分の前記一部は、平面視で重なる位置に配置されており、
    前記前記第１の容量電極の前記第２の部分の前記一部及び前記第２の容量電極の前記６の部分の一部は、平面視で重なる位置に配置されていることを特徴とする請求項５に記載の半導体装置。
  7. 前記複数の貫通電極は、アドレス信号又はコマンド信号が供給される第４の貫通電極をさらに含むことを特徴とする請求項２乃至６のいずれか一項に記載の半導体装置。
  8. 前記第１及び第２のメモリセルアレイは複数のセルキャパシタを有しており、前記電源補償容量の少なくとも一部は前記セルキャパシタと同じ構造を有していることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
  9. 前記第１のデータ入出力回路と前記第２のデータ入出力回路との間に位置する第２の貫通電極形成エリアに設けられ、チップを貫通して設けられた他の複数の貫通電極をさらに備え、
    前記第１の貫通電極形成エリアと前記第２の貫通電極形成エリアとの間には、貫通電極が形成されない貫通電極非形成エリアが一方向に延在して設けられ、
    前記電源補償容量の少なくとも一部は、前記貫通電極非形成エリアに配置されることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
  10. 前記他の複数の貫通電極は、前記第２のデータ入出力回路に接続された第５の貫通電極を含むことを特徴とする請求項９に記載の半導体装置。
  11. 前記貫通電極非形成エリアに設けられた前記電源補償容量の少なくとも一部は、ＭＯＳ容量によって構成されていることを特徴とする請求項９又は１０に記載の半導体装置。
  12. チップを貫通して設けられた複数の貫通電極が規則的に配列された貫通電極形成エリアと、
    前記貫通電極形成エリアに設けられた電源補償容量と、を備え、
    前記貫通電極形成エリアに設けられた前記複数の貫通電極は、第１の配線層に設けられ、平面視でそれぞれ該貫通電極と重なる位置に配置された複数の電極パターンにそれぞれ接続され、
    前記電源補償容量を構成する容量電極の少なくとも一部は、前記複数の電極パターンに挟まれるよう前記第１の配線層に設けられていることを特徴とする半導体装置。
  13. 前記第１の配線層に設けられた前記容量電極は、前記複数の電極パターンの少なくとも一つを囲んでいることを特徴とする請求項１２に記載の半導体装置。
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