KR101366401B1 - 범프 대 랜딩 트레이스 비율을 위한 구조 및 방법 - Google Patents
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- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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Abstract
본 개시는 집적 회로를 제공한다. 집적 회로는 기판 상에 형성된 상호접속 구조; 상호접속 구조 상에 형성되고 상호접속 구조에 결합된 랜딩 금속 트레이스(랜딩 금속 트레이스는 제1 방향으로 정의된 제1 폭(T)을 포함함); 및 랜딩 금속 트레이스 상에 형성되고 이에 맞춰 조정된 금속 범프 포스트(금속 범프 포스트는 제1 방향으로 정의된 제2 폭(U)을 포함하고, 제2 폭(U)은 제1 폭(T)보다 큼)를 포함한다.
Description
본 출원은 2011년 7월 27일 출원된 발명의 명칭이 “Structure and Method For Bump To Landing Trace Ratio"인 미국 가특허 출원 제61/512,283호의 우선권을 주장하며, 그 전체가 참조로써 본 출원에 포함된다.
본 출원은 집적 회로에 관한 것이다.
고급 집적 회로 기술에서, 장치 크기는 축소되었다. 다양한 요인들이 집적 회로의 성능을 저하시킨다. 일렉트로 마이그레이션(electro-migration; EM) 문제는 라인의 뒷부분에서 언더 범프 금속(under bump metal; UBM)의 구조와 크기에 의해 영향을 받는다. 다른 측면에서, EM 성능을 향상시키기 위해 의도된 UMB의 구조 및 크기를 변경시키는 것은, 범프 투 브라이드 브리징(bump to bride bridging)과 같은 다른 문제를 야기시킬 수 있다. 범프 피로 성능이 저하된다.
그러므로, 상기 문제들을 다루기 위한 UBM 구조 및 UBM 구조를 만드는 방법이 필요하다.
본 개시는 집적 회로를 제공한다. 집적 회로는 기판 상에 형성된 상호접속 구조; 상호접속 구조 상에 형성되고 상호접속 구조에 결합된 랜딩 금속 트레이스(랜딩 금속 트레이스는 제1 방향으로 정의된 제1 폭(T)을 포함함); 및 랜딩 금속 트레이스 상에 형성되고 이에 맞춰 조정된 금속 범프 포스트(금속 범프 포스트는 제1 방향으로 정의된 제2 폭(U)을 포함하고, 제2 폭(U)은 제1 폭(T)보다 큼)를 포함한다.
본 발명에 따르면 범프 대 랜딩 트레이스 비율을 위한 구조 및 방법을 제공하는 것이 가능하다.
본 개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 하나 이상의 실시예들에서 본 개시의 다양한 양태에 따라 구성된 집적 회로의 본딩 구조의 단면도를 나타낸다.
도 2는 하나 이상의 실시예들에 따른 도 1의 집적 회로의 배경도를 나타낸다.
도 3은 하나 이상의 실시예들에서 본 개시의 다양한 양태에 따라 구성된 집적 회로의 본딩 구조의 단면도를 나타낸다.
도 4는 하나 이상의 실시예들에 따른 도 3의 집적 회로의 평면도를 나타낸다.
도 5는 다양한 실시예들에 따른 금속 범프 포스트의 배경도를 나타낸다.
도 6은 다양한 실시예들에 따른 금속 범프 포스트의 평면도를 나타낸다.
도 1은 하나 이상의 실시예들에서 본 개시의 다양한 양태에 따라 구성된 집적 회로의 본딩 구조의 단면도를 나타낸다.
도 2는 하나 이상의 실시예들에 따른 도 1의 집적 회로의 배경도를 나타낸다.
도 3은 하나 이상의 실시예들에서 본 개시의 다양한 양태에 따라 구성된 집적 회로의 본딩 구조의 단면도를 나타낸다.
도 4는 하나 이상의 실시예들에 따른 도 3의 집적 회로의 평면도를 나타낸다.
도 5는 다양한 실시예들에 따른 금속 범프 포스트의 배경도를 나타낸다.
도 6은 다양한 실시예들에 따른 금속 범프 포스트의 평면도를 나타낸다.
다음의 개시는 다양한 실시예들의 상이한 피처(feature)들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다는 것을 이해할 것이다. 부품 및 배치의 특정한 예들은 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사의의 관계를 지시하지 않는다. 더욱이, 이어지는 설명에서 제2 피처 위에 제1 피처의 형성은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함하고, 제1 피처 및 제2 피처가 직접 접촉하여 형성되지 않도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다.
도 1은 하나 이상의 실시예들에서 본 개시의 다양한 양태에 따라 구성된 집적 회로(10)의 본딩 구조의 단면도를 나타낸다. 도 2는 하나 이상의 실시예들에 따른 집적 회로(10)의 배경도를 나타낸다. 집적 회로(10) 및 집적 회로를 만드는 방법은 도 1 및 도 2를 참조하여 총괄하여 기술된다.
집적 회로(10)는 실리콘 기판과 같은 반도체 기판(도시되지 않음) 상에 형성된다. 대안적으로 또는 부가적으로, 기판은 게르마늄, 실리콘 게르마늄, 또는 다른 적절한 반도체 물질을 포함한다. 반도체 기판은 또한 다양한 장치를 분리하기 위해 기판에 형성된 쉘로우 트렌치 분리(shallow trench isolation; STI)와 같은 다양한 분리 피처를 포함할 수 있다. 반도체 기판은 또한 n웰 및 p웰과 같은 다양한 도핑 영역을 포함한다.
집적 회로(10)는 트랜지스터, 다이오드, 저항, 커패시터, 센서, 메모리 셀, 또는 다른 적합한 IC 장치와 같은 다양한 장치들을 더욱 포함한다. 일례로, 집적 회로(10)는 반도체 기판에 형성된 소스 및 드레인 피처를 구비한 전계 효과 트랜지스터를 포함하고, 기능적 트랜지스터를 형성하도록 구성된, 반도체 기판 상에 형성되고 소스 및 드레인 피처 사이에 배치된 게이트 스택을 더 포함한다.
집적 회로(10)는 또한 다양한 금속 층들을 구비한 상호접속 구조를 포함한다. 상호접속 구조는 금속 층들에 형성된 금속 라인, 콘택 피처 및 비아 피처를 포함한다. 콘택 피처는 각각의 금속 라인에 도핑된 피처 및/또는 게이트 전극을 연결하고, 비아 피처는 이웃하는 금속 층에 금속 라인을 연결한다. 상호접속 구조는 다양한 장치를 형성하기 위해 다양한 도핑된 피처 및 전도성 피처를 결합하도록 구성되어, 그 결과 반도체 기판에 하나 이상의 기능적 회로를 집적한다.
특히, 집적 회로(10)는 다양한 본딩 구조를 포함하여 다양한 IC 장치를 패키징 (또는 패키징 구조)에 결합하고 입출력 신호 및 전원에 또한 결합한다. 일례로, 피처(42)는 장치 및 상호접속 구조를 갖는 기판의 일부이고, 피처(45)는 패키징 기판의 일부이다.
도 1은 간결함을 위해 오직 하나의 본딩 구조만을 도시한다. 본딩 구조는 상호접속 구조에 적절히 결합된 랜딩 금속 트레이스(landing metal trace)(20)를 포함하고, 랜딩 금속 트레이스(20) 위에 놓여있고 이에 맞춰 조정된 금속 범프 포스트(또는 금속 포스트)(40)를 더 포함한다. 일 실시예에서, 다양한 전도성 피처들이 랜딩 금속 트레이스(20)와 금속 범프 포스트(40) 사이에 배치될 수 있다. 이 실시예에서, 비율(T/U)은 0.6 이하이다.
도 3은 하나 이상의 실시예들에서 본 개시의 다양한 양태에 따라 구성된 집적 회로(50)의 본딩 구조의 단면도를 나타낸다. 도 4는 하나 이상의 실시예들에 따른 집적 회로(50)의 평면도를 나타낸다. 집적 회로(50) 및 집적 회로를 만드는 방법은 도 3 및 도 4를 참조하여 총괄하여 기술된다. 집적 회로(50)는 또한 반도체 기판과 같은 기판 상에 형성된다. 집적 회로(50)는 또한 다양한 장치 및 상호접속 구조를 포함한다.
집적 회로(50)는 다양한 본딩 구조를 포함하여 다양한 IC 장치를 패키징에 결합하고 입출력 신호 및 전원에 또한 결합한다. 도 3은 간결함을 위해 오직 하나의 본딩 구조만을 도시한다. 본딩 구조는 상호접속 구조에 적절히 결합된 랜딩 금속 트레이스(20)를 포함하고, 랜딩 금속 트레이스(20)와 결합되어 이 위에 놓여있고 이에 맞춰 조정되는 금속 범프 포스트(40)를 더 포함한다. 일례로, 금속 범프 포스트(40)는 스퍼터링, 도금 또는 이들의 조합에 의해 형성된 구리를 포함한다.
랜딩 금속 트레이스(20)는 도 4에서 "T"로 표기된 폭을 정의한다. 폭(T)은 랜딩 금속 트레이스(20)을 통한 전류 방향에 수직인 방향으로 정의되고 걸쳐져 있다. 금속 범프 포스트(40)는 도 4에서 "U"로 표기된 폭 및 "L"로 표기된 길이를 정의한다. 폭(U)은 랜딩 금속 트레이스 라우팅 방향에 수직인 크기로 정의된다. 공간 "S"는 도 3 및 도 4에 예시된 바와 같이, 금속 범프 포스트 및 가까운 랜딩 금속 트레이스 사이에 정의된다. 길이(L)는 전류의 제1 방향으로 걸쳐지도록 정의된다. 폭(U 및 T)은 제1 방향에 수직인 제2 방향으로 걸쳐지도록 정의된다. 특히, 본 실시예에 따라, 금속 범프 포스트(40)의 폭(U)은 랜딩 금속 트레이스(20)의 폭(T) 보다 크다.
실시예를 증진하기 위해, 비율(L/U)은 2 보다 작다(L/U < 2). 비율(T/U)은 0.5 =< T/U < 1과 같은 범위에 이른다. 대안적으로, 비율(T/U)은 0.7 =< T/U < 0.9 또는 0.75 =< T/U < 0.85과 같은 범위에 이른다. 비율(S/T)은 S/T < 0.6과 같은 범위에 이른다. 대안적으로, 비율(S/T)은 S/T < 0.5 또는 S/T < 0.4와 같은 범위에 이른다. 비율(U/S)은 2 < U/S < 4과 같은 범위에 이른다. 대안적으로, 비율(U/S)은 2.5 < U/S < 3.5과 같은 범위에 이른다.
본 개시 구조에 대한 설계 고려사항은 본 개시에서 식별된 문제에 기초한다. 한 문제는 브리지 리스크로서 랜딩 금속 트레이스(20)와 금속 범프 포스트(40) 사이의 인터페이스에서 발생할 수 있다. 다른 문제는 일렉트로 마이그레이션(EM)이다. 설계 고려사항에서, 평균 고장 간격(mean time between failure; MTTF)는 MTTF=A(1/fn)xexp(Q/kT) 로서 표현된 수학식에 의해 결정된다. 집적 회로(50)는 브리지 리스크를 효과적으로 제거하거나 줄인다. 집적 회로(50)는 또한 EM 문제를 줄이고 회로 성능을 강화한다.
도 5는 다양한 실시예에 따라 도 3 및 도 4의 집적 회로(50)에 통합될 수 있는 금속 범프 포스트(40)의 배경도를 나타낸다. 금속 범프 포스트(40)는 도 5에 나타난 형태와 같은 기둥 형태(column shape), 원추 형태(conical shape) 또는 다른 적합한 형태를 가질 수 있다.
도 6은 다양한 실시예에 따라 도 3 및 도 4의 집적 회로(50)에 통합될 수 있는 금속 범프 포스트(40)의 평면도를 나타낸다. 금속 범프 포스트(40)는 도 6에 나타난 원형, 다각형, 가늘고 긴 형태, 타원형, 또는 다른 적합한 형태와 같은 상이한 기하학적 구조를 가질 수 있다.
본 개시의 실시예들이 상세하게 기술되었지만, 이들은 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있음을 당업자는 이해해야 한다. 예를 들어, 본 개시는 특정한 애플리케이션으로 제한되지 않는다. 일례로, 집적 회로(50)는 전계 효과 트랜지스터, 다이나믹 랜덤 액세스 세컨드(dynamic random access second; DRAM) 셀, 필드 프로그래머블 게이트 어레이(field programmable gate-array; FPGA) 및/또는 다른 마이크로 전자 장치와 같은 다양한 IC 구조를 포함할 수 있다. 물론, 본 개시의 양태들은 센서 셀, 로직 셀, 및 기타 셀을 비롯한 다수의 상이한 애플리케이션에 이용될 수 있다.
따라서, 본 개시는 집적 회로의 일 실시예를 제공한다. 집적 회로는 기판 상에 형성된 상호접속 구조; 상호접속 구조 상에 형성되고 상호접속 구조에 결합된 랜딩 금속 트레이스(랜딩 금속 트레이스는 제1 방향으로 정의된 제1 폭(T)을 포함함); 및 랜딩 금속 트레이스 상에 형성되고 이에 맞춰 조정된 금속 범프 포스트(금속 범프 포스트는 제1 방향으로 정의된 제2 폭(U)을 포함하고, 제2 폭(U)은 제1 폭(T)보다 큼)를 포함한다.
집적 회로의 일 실시예에서, 제1 폭(T) 및 제2 폭(U)은 제1 비율(T/U)를 정의하며, 이 제1 비율(T/U)은 0.5보다 크거나 같고 1보다 작다. 다른 실시예에서, 제1 비율(T/U)은 0.7보다 크거나 같고 0.9보다 작다. 또 다른 실시예에서, 제1 비율(T/U)은 0.75보다 크거나 같고 0.85보다 작다.
다른 실시예에서, 금속 범프 포스트는 제1 방향에 수직인 제2 방향으로 정의된 길이를 포함하고, 제2 비율(L/U)은 2보다 작다.
또 다른 실시예에서, 집적 회로는 랜딩 금속 트레이스에 가까운 이웃 랜딩 금속 트레이스를 더 포함하고, 여기서 공간(S)은 금속 범프 포스트와 이웃 랜딩 금속 트레이스 사이의 거리로서 정의되며, 제3 비율(S/T)은 0.6보다 작다.
또 다른 실시예에서, 제3 비율(S/T)은 0.5보다 작다. 또 다른 실시예에서, 제3 비율(S/T)은 0.4보다 작다. 또 다른 실시예에서, 제4 비율(U/S)은 2보다 크고 4보다 작다. 또 다른 실시예에서, 제4 비율(U/S)은 2.5보다 크고 3.5보다 작다.
또 다른 실시예에서, 금속 범프 포스트는 구리를 포함한다. 또 다른 실시예에서, 제1 방향은 랜딩 금속 트레이스을 통한 전류 방향에 수직이다.
또 다른 실시예에서, 금속 범프 포스트는 기둥 형태 및 원뿔 형태 중 하나의 형태를 포함한다.
또 다른 실시예에서, 금속 범프 포스트는 평면도에서 원형, 다각형, 가늘고 긴 형태, 및 타원형으로 구성된 그룹으로부터 선택된 형태를 포함한다.
본 개시는 또한 방법의 일 실시예를 제공한다. 방법은 기판 상에 상호접속 구조를 형성하는 단계; 상호접속 구조 상에 랜딩 금속 트레이스(랜딩 금속 트레이스는 제1 방향으로 정의된 제1 폭(T)을 포함함)를 형성하는 단계; 및 랜딩 금속 트레이스 상에 금속 범프 포스트(금속 범프 포스트는 제1 방향으로 정의된 제2 폭(U)을 포함하고, 제2 폭(U)은 제1 폭(T)보다 큼)를 형성하는 단계를 포함한다.
방법의 일 실시예에서, 금속 범프 포스트를 형성하는 단계는, 증착 및 도금 중 적어도 하나에 의해 구리 포스트를 형성하는 단계를 포함한다.
또 다른 실시예에서, 방법은 기판 상에 다양한 집적 회로 장치를 형성하는 단계를 더 포함한다.
또 다른 실시예에서, 금속 범프 포스트를 형성하는 단계는 0.5보다 크거나 같고 1보다 작은 제1 비율(T/U)을 갖는 금속 범프 포스트를 형성하는 단계를 포함한다.
또 다른 실시예에서, 금속 범프 포스트를 형성하는 단계는 기둥 형태 및 원뿔 형태 중 하나의 형태로부터 선택된 형태로 금속 범프 포스트를 형성하는 단계를 포함한다.
또 다른 실시예에서, 금속 범프 포스트를 형성하는 단계는 평면도에서 원형, 다각형, 가늘고 긴 형태, 및 타원형으로 구성된 그룹으로부터 선택된 형태로 금속 범프 포스트를 형성하는 단계를 포함한다.
전술한 것은 몇몇 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.
20: 랜딩 금속 트레이스
40: 금속 범프 포스트
40: 금속 범프 포스트
Claims (10)
- 집적 회로에 있어서,
기판 상에 형성된 상호접속 구조;
상기 상호접속 구조 상에 형성되고 상기 상호접속 구조에 결합된 랜딩 금속 트레이스로서, 제1 방향으로 정의된 제1 폭(T)을 포함하는 것인, 상기 랜딩 금속 트레이스; 및
상기 랜딩 금속 트레이스 상에 형성되고 이에 맞춰 정렬된 금속 범프 포스트를 포함하고,
상기 금속 범프 포스트는 상기 제1 방향으로 정의된 제2 폭(U)을 포함하고, 상기 제1 폭(T) 및 상기 제2 폭(U)은 0.5보다 크거나 같고 1보다 작은 비율(T/U)을 정의하는 것인, 집적 회로. - 삭제
- 제1항에 있어서, 상기 금속 범프 포스트는 상기 제1 방향에 수직인 제2 방향으로 정의된 길이(L)를 포함하고, 비율(L/U)은 2보다 작은 것인, 집적 회로.
- 제1항에 있어서, 상기 랜딩 금속 트레이스에 가까운 이웃 랜딩 금속 트레이스를 더 포함하고,
간격(S)은 상기 금속 범프 포스트와 상기 이웃 랜딩 금속 트레이스 사이의 거리로서 정의되며, 비율(S/T)은 0.6보다 작은 것인, 집적 회로. - 제1항에 있어서, 상기 금속 범프 포스트는 구리를 포함하는 것인, 집적 회로.
- 제1항에 있어서, 상기 제1 방향은 상기 랜딩 금속 트레이스을 통한 전류 방향에 수직인 것인, 집적 회로.
- 제1항에 있어서, 상기 금속 범프 포스트는 기둥 형태 및 원뿔 형태 중 하나의 형태를 포함하는 것인, 집적 회로.
- 제1항에 있어서, 상기 금속 범프 포스트는 평면도에서 원형, 다각형, 가늘고 긴 형태, 및 타원형으로 구성된 그룹으로부터 선택된 형태를 포함하는 것인, 집적 회로.
- 방법에 있어서,
기판 상에 상호접속 구조를 형성하는 단계;
상기 상호접속 구조 상에 랜딩 금속 트레이스를 형성하는 단계로서, 상기 랜딩 금속 트레이스는 제1 방향으로 정의된 제1 폭(T)을 포함하는 것인, 상기 랜딩 금속 트레이스 형성 단계; 및
상기 랜딩 금속 트레이스 상에 금속 범프 포스트를 형성하는 단계를 포함하고,
상기 금속 범프 포스트는 상기 제1 방향으로 정의된 제2 폭(U)을 포함하고, 상기 제1 폭(T) 및 상기 제2 폭(U)은 0.5보다 크거나 같고 1보다 작은 비율(T/U)을 정의하는 것인, 방법. - 제9항에 있어서, 상기 기판 상에 다양한 집적 회로 장치를 형성하는 단계를 더 포함하는 방법.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201161512283P | 2011-07-27 | 2011-07-27 | |
US61/512,283 | 2011-07-27 | ||
US13/426,386 | 2012-03-21 | ||
US13/426,386 US8643196B2 (en) | 2011-07-27 | 2012-03-21 | Structure and method for bump to landing trace ratio |
Publications (1)
Publication Number | Publication Date |
---|---|
KR101366401B1 true KR101366401B1 (ko) | 2014-02-24 |
Family
ID=47596559
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020120068530A KR101366401B1 (ko) | 2011-07-27 | 2012-06-26 | 범프 대 랜딩 트레이스 비율을 위한 구조 및 방법 |
Country Status (5)
Country | Link |
---|---|
US (2) | US8643196B2 (ko) |
KR (1) | KR101366401B1 (ko) |
CN (1) | CN102956609B (ko) |
DE (1) | DE102012106473B4 (ko) |
TW (1) | TWI474438B (ko) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
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US8643196B2 (en) * | 2011-07-27 | 2014-02-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for bump to landing trace ratio |
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- 2012-07-10 CN CN201210238922.7A patent/CN102956609B/zh active Active
- 2012-07-12 TW TW101125104A patent/TWI474438B/zh active
- 2012-07-18 DE DE102012106473.3A patent/DE102012106473B4/de active Active
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US20140131865A1 (en) | 2014-05-15 |
DE102012106473A1 (de) | 2013-01-31 |
CN102956609B (zh) | 2015-12-16 |
DE102012106473B4 (de) | 2020-10-22 |
US20130026614A1 (en) | 2013-01-31 |
US8981576B2 (en) | 2015-03-17 |
TW201306175A (zh) | 2013-02-01 |
CN102956609A (zh) | 2013-03-06 |
TWI474438B (zh) | 2015-02-21 |
US8643196B2 (en) | 2014-02-04 |
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Date | Code | Title | Description |
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A201 | Request for examination | ||
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FPAY | Annual fee payment |
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