KR102167956B1 - 표준 셀을 포함한 반도체 디바이스 - Google Patents

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Abstract

반도체 디바이스는 복수의 표준 셀들을 포함한다. 복수의 표준 셀들은, 행 방향으로 연장되는 제1 행 내에 배열된 제1 그룹의 표준 셀들과, 행 방향으로 연장되는 제2 행 내에 배열된 제2 그룹의 표준 셀들을 포함한다. 제1 그룹의 표준 셀들 및 제2 그룹의 표준 셀들은 열 방향으로 배열된다. 제1 그룹의 표준 셀들의 열 방향으로의 셀 높이는 제2 그룹의 표준 셀들의 열 방향으로의 셀 높이와는 상이하다.

Description

표준 셀을 포함한 반도체 디바이스{SEMICONDUCTOR DEVICE INCLUDING STANDARD CELLS}
본 출원은 2017년 11월 14일에 출원된 미국 가특허 출원 제62/586,070호의 우선권을 청구하며, 이 가특허 출원의 전체 내용은 참조로서 본 명세서 내에서 원용된다.
본 출원은 복수의 표준 셀들을 포함하는 반도체 디바이스 및 표준 셀 레이아웃 기술에 관한 것이다.
오늘날, 집적 회로는 상이한 기능을 갖는 다양한 표준 셀을 배치함으로써 설계된다. 예를 들어, 표준 셀은 AND 게이트, OR 게이트, XOR 게이트, NOT 게이트, NAND 게이트, NOR 게이트, 및 XNOR 게이트와 같은 논리 게이트, 및 멀티플렉서, 플립 플롭, 가산기, 및 카운터기와 같은 조합 논리 회로일 수 있다. 표준 셀은 복잡한 집적 회로 기능을 실현하도록 구현될 수 있다. 집적 회로 설계의 편의성을 위해, 자주 사용되는 표준 셀 및 이에 대응하는 레이아웃을 포함하는 라이브러리가 구축된다. 따라서, 집적 회로를 설계할 때, 설계자는 라이브러리로부터 원하는 표준 셀을 선택할 수 있고, 선택된 표준 셀을 자동 배치 및 라우팅 블록에 배치하여, 집적 회로의 레이아웃을 생성할 수 있다. 예를 들어, 특정 기능을 갖는 집적 회로를 설계할 때, 미리 설계된 표준 셀 라이브러리로부터 표준 셀이 선택된다. 다음으로, 설계자 또는 EDA(Electronic Desgin Automation) 또는 ECAD(Electronic Computer-Aided Design) 툴은 선택된 표준 셀 및/또는 비표준 사용자정의 셀을 포함한 집적 회로의 설계 레이아웃을 작성한다. 설계 레이아웃은 포토마스크로 변환된다. 그런 후, 포토마스크를 이용한 포토그래피 공정에 의해 정의된 다양한 층들의 패턴이 기판에 전사될 때, 반도체 집적 회로가 제조될 수 있다.
본 발명개시의 하나의 양태에 따르면, 반도체 디바이스는 복수의 표준 셀들을 포함한다. 복수의 표준 셀들은, 행 방향으로 연장되는 제1 행 내에 배열된 제1 그룹의 표준 셀들과, 행 방향으로 연장되는 제2 행 내에 배열된 제2 그룹의 표준 셀들을 포함한다. 제1 그룹의 표준 셀들 및 제2 그룹의 표준 셀들은 열 방향으로 배열된다. 제1 그룹의 표준 셀들의 열 방향으로의 셀 높이는 제2 그룹의 표준 셀들의 열 방향으로의 셀 높이와는 상이하다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들 각각은 제1 전위를 공급하기 위한 제1 전원 배선과 제1 전위와는 상이한 제2 전위를 공급하기 위한 제2 전원 배선을 포함하며, 복수의 표준 셀들 각각의 셀 높이는, 제1 전원 배선의, 행 방향으로 연장되는, 중심 라인과, 제2 전원 배선의, 행 방향으로 연장되는, 중심 라인 사이의 열 방향으로의 거리이다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제1 그룹의 표준 셀들의 셀 높이와 제2 그룹의 표준 셀들의 셀 높이의 비는 N:M이며, 여기서 N과 M은 상이한 자연수이다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제1 그룹의 표준 셀들의 제1 전원 배선과 제2 전원 배선 중 하나는 제2 그룹의 표준 셀들에 의해 공유된다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들 각각은 행 방향으로 연장되어 하나 이상의 핀 전계 효과 트랜지스터(FinFET)를 형성하는 활성 핀 구조물들을 포함한다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제1 그룹의 표준 셀들에서, 활성 핀 구조물들은 행 방향으로 연장되는 I개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 I는 2 이상의 자연수이다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제2 그룹의 표준 셀들에서, 활성 핀 구조물들은 행 방향으로 연장되는 J개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 J는 2 이상의 자연수이고 I와는 상이하다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, I 또는 J 중 어느 하나는 2이다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들 각각은 FinFET으로서 기능하지 않는, 행 방향으로 연장되는 하나 이상의 더미 핀 구조물을 더 포함한다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 하나 이상의 더미 핀 구조물 중 하나의 더미 핀 구조물은 활성 핀 구조물들 중 두 개의 활성 핀 구조물들 사이에 위치되고, 하나 이상의 더미 핀 구조물 중 하나의 더미 핀 구조물 및 활성 핀 구조물들 중 두 개의 활성 핀 구조물들은 열 방향으로 일정한 피치를 갖고 배열된다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들 각각은 FinFET으로서 기능하지 않는, 행 방향으로 연장되는 더미 핀 구조물들을 더 포함하며, 더미 핀 구조물들 중 하나는 제1 전원 배선 아래에 위치하며, 더미 핀 구조물들 중 하나는 제2 전원 배선 아래에 위치한다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 더미 핀 구조물들의 높이와 폭 중 적어도 하나는 활성 핀 구조물들의 높이와 폭 중 적어도 하나와 상이하다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들 각각은 p형 디바이스 영역 및 n형 디바이스 영역을 가지며, 제1 그룹의 표준 셀들 및 제2 그룹의 표준 셀들은, 제1 그룹의 표준 셀들의 p형 영역과 제2 그룹의 표준 셀들의 p형 영역이 제1 그룹의 표준 셀들의 n형 영역과 제2 그룹의 표준 셀들의 n형 영역 사이에 위치하도록, 열 방향으로 배열된다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들 각각은 행 방향으로 연장되어 하나 이상의 핀 전계 효과 트랜지스터(FinFET)를 형성하는 활성 핀 구조물들을 포함하며, 제1 그룹의 표준 셀들에서, p형 영역 내에 포함된 활성 핀 구조물들의 개수는 n형 영역 내에 포함된 활성 핀 구조물들의 개수와 상이하다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제2 그룹의 표준 셀들에서, p형 영역 내에 포함된 활성 핀 구조물들의 개수는 n형 영역 내에 포함된 활성 핀 구조물들의 개수와 동일하다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들 각각은, 행 방향으로 연장되며, 제1 및 제2 전원 배선들이 위치해 있는 레벨보다 기판에 더 가까운 레벨에 위치하는 금속 배선들을 포함한다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제1 그룹의 표준 셀들에서, 금속 배선들은 행 방향으로 연장되는 K개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 K는 2 이상의 자연수이다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제2 그룹의 표준 셀들에서, 금속 배선들은 행 방향으로 연장되는 L개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 L은 2 이상의 자연수이고 K와는 상이하다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스는 복수의 표준 셀들을 포함한다. 복수의 표준 셀들은, 행 방향으로 연장되는 제1 행 내에 배열된 제1 그룹의 표준 셀들과, 행 방향으로 연장되는 제2 행 내에 배열된 제2 그룹의 표준 셀들을 포함한다. 제1 그룹의 표준 셀들 및 제2 그룹의 표준 셀들은 열 방향으로 배열된다. 제1 그룹의 표준 셀들의 열 방향으로의 셀 높이는 제2 그룹의 표준 셀들의 셀 높이와는 상이하며, 제1 그룹의 표준 셀들의 셀 높이와 제2 그룹의 표준 셀들의 셀 높이는 복수의 표준 셀들 각각 내에서 열 방향을 따라 배열된 핀 구조물들의 개수에 기초하여 결정된다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스는 복수의 표준 셀들을 포함한다. 복수의 표준 셀들은, 행 방향으로 연장되는 제1 행 내에 배열된 제1 그룹의 표준 셀들과, 행 방향으로 연장되는 제2 행 내에 배열된 제2 그룹의 표준 셀들을 포함한다. 제1 그룹의 표준 셀들 및 제2 그룹의 표준 셀들은 열 방향으로 배열된다. 복수의 표준 셀들 각각은 제1 전위를 공급하기 위한 제1 전원 배선과 제1 전위와는 상이한 제2 전위를 공급하기 위한 제2 전원 배선을 포함한다. 제1 그룹의 표준 셀들의 열 방향으로의 셀 높이는 제2 그룹의 표준 셀들의 열 방향으로의 셀 높이와는 상이하며, 제1 그룹의 표준 셀들의 셀 높이와 제2 그룹의 표준 셀들의 셀 높이는 복수의 표준 셀들 각각 내에서 열 방향을 따라 배열된 금속 배선들의 개수에 기초하여 결정되며, 금속 배선들은 제1 및 제2 전원 배선들이 위치해 있는 레벨보다 기판에 더 가까운 레벨에 위치한다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스는 복수의 표준 셀들을 포함한다. 복수의 표준 셀들은, 행 방향으로 연장되는 제1 행 내에 배열된 제1 그룹의 표준 셀들과, 행 방향으로 연장되는 제2 행 내에 배열된 제2 그룹의 표준 셀들과, 제3 표준 셀을 포함한다. 제1 그룹의 표준 셀들 및 제2 그룹의 표준 셀들은 열 방향으로 배열된다. 제1 그룹의 표준 셀들의 열 방향으로의 셀 높이는 제2 그룹의 표준 셀들의 셀 높이와는 상이하며, 제3 표준 셀은 제1 행과 제2 행 위에 배치된다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들 각각은 제1 전위를 공급하기 위한 제1 전원 배선과 제1 전위와는 상이한 제2 전위를 공급하기 위한 제2 전원 배선을 포함하며, 복수의 표준 셀들 각각의 셀 높이는, 제1 전원 배선의, 행 방향으로 연장되는, 중심 라인과, 제2 전원 배선의, 행 방향으로 연장되는, 중심 라인 사이의 열 방향으로의 거리이다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제1 그룹의 표준 셀들의 셀 높이와 제2 그룹의 표준 셀들의 셀 높이의 비는 N:M이며, 여기서 N과 M은 상이한 자연수이다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제1 그룹의 표준 셀들의 제1 전원 배선과 제2 전원 배선 중 하나는 제2 그룹의 표준 셀들에 의해 공유된다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들 각각은 행 방향으로 연장되어 하나 이상의 핀 전계 효과 트랜지스터(FinFET)를 형성하는 활성 핀 구조물들을 포함한다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제1 그룹의 표준 셀들에서, 활성 핀 구조물들은 행 방향으로 연장되는 I개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 I는 2 이상의 자연수이다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제2 그룹의 표준 셀들에서, 활성 핀 구조물들은 행 방향으로 연장되는 J개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 J는 2 이상의 자연수이고 I와는 상이하다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, I 또는 J 중 어느 하나는 2이다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들 각각은 FinFET으로서 기능하지 않는, 행 방향으로 연장되는 하나 이상의 더미 핀 구조물을 더 포함한다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 하나 이상의 더미 핀 구조물 중 하나의 더미 핀 구조물은 활성 핀 구조물들 중 두 개의 활성 핀 구조물들 사이에 위치되고, 하나 이상의 더미 핀 구조물 중 하나의 더미 핀 구조물 및 활성 핀 구조물들 중 두 개의 활성 핀 구조물들은 열 방향으로 일정한 피치를 갖고 배열된다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들 각각은 FinFET으로서 기능하지 않는, 행 방향으로 연장되는 더미 핀 구조물들을 더 포함하며, 더미 핀 구조물들 중 하나는 제1 전원 배선 아래에 위치하며, 더미 핀 구조물들 중 하나는 제2 전원 배선 아래에 위치한다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 더미 핀 구조물들의 높이와 폭 중 적어도 하나는 활성 핀 구조물들의 높이와 폭 중 적어도 하나와 상이하다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들 각각은 p형 디바이스 영역 및 n형 디바이스 영역을 가지며, 제1 그룹의 표준 셀들 및 제2 그룹의 표준 셀들은, 제1 그룹의 표준 셀들의 p형 영역과 제2 그룹의 표준 셀들의 p형 영역이 제1 그룹의 표준 셀들의 n형 영역과 제2 그룹의 표준 셀들의 n형 영역 사이에 위치하도록, 열 방향으로 배열된다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들 각각은 행 방향으로 연장되어 하나 이상의 핀 전계 효과 트랜지스터(FinFET)를 형성하는 활성 핀 구조물들을 포함하며, 제1 그룹의 표준 셀들에서, p형 영역 내에 포함된 활성 핀 구조물들의 개수는 n형 영역 내에 포함된 활성 핀 구조물들의 개수와 상이하다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제2 그룹의 표준 셀들에서, p형 영역 내에 포함된 활성 핀 구조물들의 개수는 n형 영역 내에 포함된 활성 핀 구조물들의 개수와 동일하다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들 각각은, 행 방향으로 연장되며, 제1 및 제2 전원 배선들이 위치해 있는 레벨보다 기판에 더 가까운 레벨에 위치하는 금속 배선들을 포함한다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제1 그룹의 표준 셀들에서, 금속 배선들은 행 방향으로 연장되는 K개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 K는 2 이상의 자연수이다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제2 그룹의 표준 셀들에서, 금속 배선들은 행 방향으로 연장되는 L개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 L은 2 이상의 자연수이고 K와는 상이하다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제3 표준 셀은 제1 행 내에 배치된 제1 p형 영역과 제1 n형 영역, 및 제2 행 내에 배치된 제2 p형 영역과 제2 n형 영역을 포함한다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제1 p형 영역 또는 제1 n형 영역 내의 제1 회로 엘리먼트는 제1 및 제2 전원 배선들 중 하나 아래에 배치된 로컬 상호연결 배선에 의해 제2 p형 영역 또는 제2 n형 영역 내의 제2 회로 엘리먼트에 연결된다.
본 발명개시의 다른 양태에 따르면, 반도체 디바이스는 복수의 표준 셀들을 포함한다. 복수의 표준 셀들은, 행 방향으로 연장되는 제1 행 내에 배열된 제1 그룹의 표준 셀들과, 행 방향으로 연장되는 제2 행 내에 배열된 제2 그룹의 표준 셀들과, 행 방향으로 연장되는 제3 행 내에 배열된 제3 그룹의 표준 셀들을 포함한다. 제1 그룹의 표준 셀들, 제2 그룹의 표준 셀들, 및 제3 그룹의 표준 셀들은 열 방향으로 배열되며, 제1 그룹의 표준 셀들의 열 방향으로의 셀 높이, 제2 그룹의 표준 셀들의 열 방향으로의 셀 높이, 및 제3 그룹의 표준 셀들의 열 방향으로의 셀 높이는 서로 상이하다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들 각각은 제1 전위를 공급하기 위한 제1 전원 배선과 제1 전위와는 상이한 제2 전위를 공급하기 위한 제2 전원 배선을 포함하며, 복수의 표준 셀들 각각의 셀 높이는, 제1 전원 배선의, 행 방향으로 연장되는, 중심 라인과, 제2 전원 배선의, 행 방향으로 연장되는, 중심 라인 사이의 열 방향으로의 거리이다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들은 제4 표준 셀을 포함하며, 제4 표준 셀은 서로 인접한 적어도 두 개의 행들에 걸쳐 배치된다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제1 그룹의 표준 셀들의 셀 높이, 제2 그룹의 표준 셀들의 셀 높이, 및 제3 그룹의 표준 셀들의 셀 높이의 비는 N:M:L이며, 여기서 N, M, L은 상이한 자연수이다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들 각각은 행 방향으로 연장되어 하나 이상의 핀 전계 효과 트랜지스터(FinFET)를 형성하는 활성 핀 구조물들을 포함한다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제1 그룹의 표준 셀들에서, 활성 핀 구조물들은 행 방향으로 연장되는 I개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 I는 2 이상의 자연수이다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제2 그룹의 표준 셀들에서, 활성 핀 구조물들은 행 방향으로 연장되는 J개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 J는 2 이상의 자연수이고 I와는 상이하다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제3 그룹의 표준 셀들에서, 활성 핀 구조물들은 행 방향으로 연장되는 K개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 K는 2 이상의 자연수이고, I 및 J와는 상이하다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들 각각은 FinFET으로서 기능하지 않는, 행 방향으로 연장되는 하나 이상의 더미 핀 구조물을 더 포함한다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 하나 이상의 더미 핀 구조물 중 하나의 더미 핀 구조물은 활성 핀 구조물들 중 두 개의 활성 핀 구조물들 사이에 위치되고, 하나 이상의 더미 핀 구조물 중 하나의 더미 핀 구조물 및 활성 핀 구조물들 중 두 개의 활성 핀 구조물들은 열 방향으로 일정한 피치를 갖고 배열된다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들 각각은 FinFET으로서 기능하지 않는, 행 방향으로 연장되는 더미 핀 구조물들을 더 포함하며, 더미 핀 구조물들 중 하나는 제1 전원 배선 아래에 위치하며, 더미 핀 구조물들 중 하나는 제2 전원 배선 아래에 위치한다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 더미 핀 구조물들의 높이와 폭 중 적어도 하나는 활성 핀 구조물들의 높이와 폭 중 적어도 하나와 상이하다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들 각각은 p형 디바이스 영역 및 n형 디바이스 영역을 가지며, 제1 그룹의 표준 셀들 및 제2 그룹의 표준 셀들은, 제1 그룹의 표준 셀들의 p형 영역과 제2 그룹의 표준 셀들의 p형 영역이 제1 그룹의 표준 셀들의 n형 영역과 제2 그룹의 표준 셀들의 n형 영역 사이에 위치하도록, 열 방향으로 배열되며, 제2 그룹의 표준 셀들 및 제3 그룹의 표준 셀들은, 제2 그룹의 표준 셀들의 n형 영역과 제3 그룹의 표준 셀들의 n형 영역이 제2 그룹의 표준 셀들의 p형 영역과 제3 그룹의 표준 셀들의 p형 영역 사이에 위치하도록, 열 방향으로 배열된다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들 각각은 행 방향으로 연장되어 하나 이상의 핀 전계 효과 트랜지스터(FinFET)를 형성하는 활성 핀 구조물들을 포함하며, 제1 그룹, 제2 그룹, 및 제3 그룹 중 적어도 하나의 그룹의 표준 셀들에서, p형 영역 내에 포함된 활성 핀 구조물들의 개수는 n형 영역 내에 포함된 활성 핀 구조물들의 개수와 상이하다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 복수의 표준 셀들 각각은, 행 방향으로 연장되며, 제1 및 제2 전원 배선들이 위치해 있는 레벨보다 기판에 더 가까운 레벨에 위치하는 금속 배선들을 포함한다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제1 그룹의 표준 셀들에서, 금속 배선들은 행 방향으로 연장되는 I개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 I는 2 이상의 자연수이다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제2 그룹의 표준 셀들에서, 금속 배선들은 행 방향으로 연장되는 J개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 J은 2 이상의 자연수이고 I와는 상이하다. 전술한 실시예 또는 이하의 실시예 중 하나 이상에서, 제3 그룹의 표준 셀들에서, 금속 배선들은 행 방향으로 연장되는 K개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 K는 2 이상의 자연수이고, I 및 J와는 상이하다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 실시예에 관한 표준 셀 구조를 도시한다.
도 2는 예시적인 핀 전계 효과 트랜지스터(FinFET)의 사시도이다.
도 3은 본 발명개시의 실시예에 관한 반도체 디바이스의 수직층을 나타내는 단면도를 도시한다.
도 4는 본 발명개시의 실시예에 따라 표준 셀들이 행 방향 및 열 방향으로 배열되어 있는 개략적 레이아웃을 도시한다.
도 5a 및 도 5b는 본 발명개시의 실시예에 따른 표준 셀 구조를 도시한다.
도 6a 및 도 6b는 본 발명개시의 실시예에 따른 표준 셀 구조를 도시한다.
도 7a 및 도 7b는 본 발명개시의 실시예에 따른 표준 셀 구조를 도시한다.
도 8은 다양한 표준 셀들의 결합을 나타내는 표를 도시한다.
도 9a 및 도 9b는 본 발명개시의 실시예에 따른 표준 셀 구조를 도시한다.
도 10 및 도 11은 본 발명개시의 다른 실시예에 따라 표준 셀들이 행 방향 및 열 방향으로 배열되어 있는 개략적 레이아웃들을 도시한다.
도 12는 본 발명개시의 다른 실시예에 따라 표준 셀들이 행 방향 및 열 방향으로 배열되어 있는 개략적 레이아웃을 도시한다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 디바이스는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다. 본 발명개시에서, "A, B, 및/또는 C 중 하나"의 어구는 "A, B, 및/또는 C"(A, B, C, A와 B, A와 C, B와 C, 또는 A, B 및 C)를 의미하며, 다른 설명이 없는 한, A로부터 하나의 원소, B로부터 하나의 원소, C로부터 하나의 원소를 의미하지는 않는다. 본 발명개시에서, 한 방향으로 연장되는 층, 패턴, 또는 구조물은, 연장된 한 방향의 층, 패턴, 또는 구조물의 치수가 상기 연장된 한 방향에 실질적으로 수직한 다른 방향의 상기 층, 패턴, 또는 구조물의 다른 치수보다 크다는 것을 의미한다.
본 발명개시에서, 하나의 패턴/층/구조물/표면/방향이 다른 패턴/층/구조물/표면/방향에 실질적으로 수직하다는 것은, 두 개의 패턴/층/구조물/표면/방향이 서로 수직하다는 것을 의미하거나, 또는 두 개의 패턴/층/구조물/표면/방향이 서로 수직하도록 구성된 것임을 의도한 것이되, 불완전한 제조 및 측정 조건에 의해 야기된 설계, 제조, 측정 오차/마진에 기인하여 서로 완벽하게 수직하지 않을 수 있다는 것을 의미한다는 것을 이해해야 한다. 이러한 설명은 당업자에게 인식될 수 있어야 한다.
본 발명개시에서, 하나의 패턴/층/구조물/표면/방향이 다른 패턴/층/구조물/표면/방향에 실질적으로 수평하다는 것은, 두 개의 패턴/층/구조물/표면/방향이 서로 수평하다는 것을 의미하거나, 또는 두 개의 패턴/층/구조물/표면/방향이 서로 수평하도록 구성된 것임을 의도한 것이되, 불완전한 제조 및 측정 조건에 의해 야기된 설계, 제조, 측정 오차/마진에 기인하여 서로 완벽하게 수평하지 않을 수 있다는 것을 의미한다는 것을 이해해야 한다. 이러한 설명은 당업자에게 인식될 수 있어야 한다.
본 발명개시에서, 층/패턴/구조물이 실질적으로 동일한 물질로 형성된다는 것은, 층/패턴/구조물이 동일한 물질로 형성된다는 것을 의미하거나, 또는 층/패턴/구조물이 원래 동일한 물질로 형성되되, 반도체 디바이스를 구현하기 위해 나중에 동일하거나 상이한 농도로 도핑되는 동일하거나 또는 상이한 유형의 불순물을 가질 수 있다는 것을 의미한다. 이러한 설명은 당업자에게 인식될 수 있어야 한다.
본 발명개시에서, 두 개의 층/패턴/구조물이 동일한 레벨 상에 형성된다는 것은, 두 개의 층/패턴/구조물이 기준 평면, 예를 들어, 기판의 표면(이에 기초하여 반도체 디바이스가 형성됨)으로부터 동일한 거리를 갖는다는 것을 의미하거나, 또는 두 개의 층/패턴/구조물이 기준 평면, 예를 들어, 기판의 표면(이에 기초하여 반도체 디바이스가 형성됨)으로부터 동일한 거리를 갖도록 구성된 것을 의도하되, 불완전한 제조 및 측정 조건에 의해 야기된 설계, 제조, 측정 오차/마진에 기인하여 기준 평면으로부터 완벽하게 동일한 거리를 갖지 않을 수 있다는 것을 의미한다. 이러한 설명은 당업자에게 인식될 수 있어야 한다.
본 발명개시에서, 두 개의 층/패턴/구조물이 상이한 레벨 상에 형성된다는 것은, 예를 들어, 표면 거칠기에 의해 야기된 변동/오차를 고려하여, 두 개의 층/패턴/구조물이 기준 평면, 예를 들어, 기판의 표면(이에 기초하여 반도체 디바이스가 형성됨)으로부터 상이한 거리를 갖는다는 것을 의미한다.
본 발명개시에서, 파라미터의 값을 기술하는데 사용되는 "약" 또는 "대략적으로"는 파라미터가 기술된 값과 동일하다는 것을 의미하거나, 또는 설계 오차/마진, 제조 오차/마진, 측정 오차 등이 고려될 때, 파라미터가 기술된 값의 특정 범위 내에 있다는 것을 의미한다. 이러한 설명은 당업자에게 인식될 수 있어야 한다.
본 발명개시에서, 셀, 셀의 레이아웃, 또는 집적 회로의 레이아웃 내의 두 개의 층/패턴/구조물이 서로 관계를 갖는 것으로 설명된다는 것은, 셀, 셀의 레이아웃, 또는 집적 회로의 레이아웃의 두 개의 층/패턴/구조물의 레이아웃에 기초하여 제조된 반도체 집적 회로 내의 대응하는 두 개의 층/패턴/구조물이 서로 이러한 관계를 갖는다는 것을 의미한다. 여기서, 두 개의 층/패턴/구조물의 관계는, 비제한적인 예시로서, 두 개의 층/패턴/구조물이 서로 전기적으로 서로 연결된다는 것, 두 개의 층/패턴/구조물이 서로 전기적으로 격리된다는 것, 두 개의 층/패턴/구조물이 설명된 상대적 위치를 갖는다는 것, 두 개의 층/패턴/구조물이 설명된 상대적 치수를 갖는다는 것, 및 두 개의 층/패턴/구조물이 설명된 상대적 물질 구성을 갖는다는 것을 포함한다.
본 발명개시에서, 도면에서는 셀 또는 레이아웃의 모든 층이 도시되어 있는 것은 아니다. 당업자는 셀 또는 레이아웃이 셀의 기능을 구현하기 위해 더 많은 층들을 포함할 수 있고 이들 층들을 생략하는 것은 설명의 편의를 위한 것임을 이해해야 한다.
도 1은 본 발명개시의 실시예에 관한 표준 셀 구조를 도시한다.
도 1을 참조하면, 반도체 디바이스(10)는 복수의 표준 셀들, 예를 들어, 표준 셀(SC1) 및 표준 셀(SC2)을 포함한다. 도 1에서 도시된 바와 같이, 표준 셀(SC1)과 표준 셀(SC2)은 행 방향의 하나의 행에 배열된다. 도 1에서는 하나의 행에 두 개의 표준 셀만이 도시되어 있지만, 하나의 행에 배열된 표준 셀들의 개수는 2개보다 많을 수 있다. 또한, 도 1에서는, 표준 셀(SC1)과 표준 셀(SC2)이 자신들 사이에 간격을 두고 배열되어 있지만, 다른 실시예들에서는, 표준 셀(SC1)과 표준 셀(SC2)이 서로 접촉하도록 배열된다. 후술하는 바와 같이, 표준 셀들의 복수의 열들이 열 방향(회로 설계 레이아웃에서 행 방향에 수직함)으로 배열된다.
도 1에서 도시된 바와 같이, 복수의 표준 셀들(SC1, SC2) 각각은 제1 전위를 공급하기 위한 제1 전원 배선(V1)과 제1 전위와는 상이한 제2 전위를 공급하기 위한 제2 전원 배선(V2)을 포함한다. 일부 실시예들에서, 제1 전원 배선(V1)은 VDD(양 전위)이고, 제2 전원 배선(V2)은 VSS(예컨대, 접지)이다. 일부 실시예들에서, 제1 전원 배선(V1)과 제2 전원 배선(V2)은 도 3에서 도시된 바와 같이 제1 금속층(M1)에 배치된 금속층에 의해 형성된다.
일부 실시예들에서, 표준 셀들(SC1, SC2)의 셀 높이(CH)는, 제1 전원 배선(V1)의, 행 방향으로 연장되는, 중심 라인(CL1)과, 제2 전원 배선(V2)의, 행 방향으로 연장되는, 중심 라인(CL2) 사이의 열 방향으로의 거리에 기초하여 결정된다. 다른 실시예들에서, 셀 높이(CH)는 제1 전원 배선(V1)과 제2 전원 배선(V2)의 피치이다. 당업자는 하나의 행에 배열된 하나 이상의 표준 셀이 상기 하나의 행 바로 위 또는 아래의 인접한 행에 배열된 하나 이상의 표준 셀과 제1(제2) 전원 배선을 공유한다는 것을 이해해야 한다.
또한, 도 1에서 도시된 바와 같이, 표준 셀들 각각은 상보형 금속 산화물 반도체(CMOS) 논리 회로를 포함하고, 따라서 n웰(NW)을 갖는 p형 영역과 p웰(PW)을 갖는 n형 영역을 포함한다.
도 1에서 도시된 바와 같이, 표준 셀들(SC1, SC2) 각각은 행 방향으로 연장되는 활성 핀 구조물(FN)을 포함한다. 활성 핀 구조물(FN)은 하나 이상의 핀 전계 효과 트랜지스터(FinFET)를 형성하는 핀 구조물이다. 활성 핀 구조물(FN)은 행 방향으로 연장되고, 열 방향으로 평행하게 배열된다. 적어도 하나의 활성 핀 구조물(FN)이 p형 영역 및 n형 영역 각각에 배열된다. 도 1에서는, 두 개의 활성 핀 구조물(FN)이 p형 영역 및 n형 영역 각각에 배열된다. 또한, 열 방향으로 연장되는 하나 이상의 게이트 전극(GT)이 하나 이상의 핀 구조물 위에 배치된다. 도 1에서 도시되지는 않았지만, 표준 셀의 의도된 기능을 실현하기 위해, 표준 셀 내에 소스/드레인 영역, 금속 배선층, 격리 영역 및 비아와 같은 다른 피처들이 포함된다.
표준 셀(SC1)에서는, p형 영역과 n형 영역 각각 내에 두 개의 핀 구조물(FN)이 배치되고, p형 영역과 n형 영역 사이의 경계 영역을 횡단하는 하나의 게이트 전극(GT)이 네 개의 핀 구조물(FN) 위에서 제공된다. 표준 셀(SC2)에서는, p형 영역과 n형 영역 사이의 경계 영역에서 게이트 전극(GT)들은 물리적으로 분리되고 단선되어 있다. 일부 실시예들에서, 게이트 전극(GT)들은 열 방향으로 인접한 표준 셀 내로 연속적으로 연장되지 않는다.
주어진 행에서, 하나 이상의 활성 핀 구조물이 배치될 수 있는 열 방향으로의 위치는 미리결정된다. 예를 들어, p형 영역 내에 배열된 활성 핀 구조물(FN)은 행 방향으로 연장되는 가상 라인들(VL1 또는 VL2) 중 어느 하나와 각각 정렬되고, n형 영역 내에 배열된 활성 핀 구조물(FN)은 행 방향으로 연장되는 가상 라인들(VL3 또는 VL4) 중 어느 하나와 각각 정렬된다. 가상 라인들(VL1 또는 VL2)과 정렬되지 않은 활성 핀 구조물은 그 어떠한 것도 허용되지 않는다. 달리 말하면, 주어진 행에서의 표준 셀들의 활성 핀 구조물은 행 방향으로 연장되는 N=4개의 가상 라인들(VL1~VL4) 중 어느 하나와 각각 정렬된다. N의 최소 숫자는 2이다. 일부 실시예들에서, p형 영역을 위한 활성 핀 구조물들의 개수는 n형 영역을 위한 활성 핀 구조물들의 개수와 동일하다. 숫자 N이 홀수인 경우, p형 영역을 위한 활성 핀 구조물들의 개수는 n형 영역을 위한 활성 핀 구조물들의 개수와 상이하다. 일부 실시예들에서, 하나 이상의 핀 구조물들은 가상 라인들(VL1, VL2, VL3, 및/또는 VL4)과 정렬되지 않는다.
도 2는 상술된 표준 셀들의 다양한 트랜지스터를 구현하기 위해 사용될 수 있는 핀 전계 효과 트랜지스터(FinFET)의 사시도이다. 도 2를 참조하면, FinFET은 기판(1000), 예를 들어, 실리콘 기판으로부터 돌출된, 예를 들어, 실리콘으로 형성된 반도체 핀 구조물(1200)을 포함한다. 반도체 핀 구조물(1200)은 트렌치 에칭된 기판일 수 있거나 또는 에피택시에 의해 성장될 수 있다. 반도체 핀 구조물(1200)의 하부는 기판(1000) 위에 형성된 격리 영역(1100) 내에 매립된다. 격리 영역(1100)을 또한 STI(Shallow Trench Isolation)라고도 부른다.
FinFET은 소스 영역(1400)과 드레인 영역(1500), 및 이들 사이에 개재된 채널 영역(1300)을 더 포함한다. FinFET의 소스 영역(1400), 드레인 영역(1500), 및 채널 영역(1300)은 격리 영역(1100) 위의 레벨에서 반도체 핀 구조물(1200)의 상부로 이루어진다. 소스 및 드레인 영역들(1400, 1500)은 고농도로 도핑되고, 약 5×1019 내지 1×1020㎝-3의 범위의 농도를 갖는 불순물을 함유할 수 있으며, 채널 영역(1300)은 도핑되지 않거나 저농도로 도핑된다. 일부 실시예들에서, 핀 구조물(1200)의 소스 및 드레인 영역은 격리 영역(1100)의 윗면까지 또는 그 아래로 리세싱되고, 리세싱된 핀 구조물 상에서 하나 이상의 반도체층들이 에피택셜 형성된다.
게이트 전극(1380)은 W 또는 Co와 같은 금속 물질의 하나 이상의 층들로 제조되고, 다른 일함수 조정 금속을 더 포함할 수 있으며, 채널 영역(1300) 위에 형성되고, 채널 영역(1300)의 측벽을 덮도록 그리고 격리 영역(1100)의 부분들을 덮도록 연장된다. FinFET은 또한, 예컨대, Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, 및/또는 이들의 혼합물과 같은 하이 k 유전체 물질로 형성된 게이트 절연층(1350)을 갖는다. 게이트 절연층(1350)이 게이트 전극(1380)과 채널 영역(1300) 사이에 개재되어 이들을 서로 전기적으로 격리시킨다.
소스 및 드레인 영역(1400, 1500), 및/또는 게이트 전극(1380)을 다양한 금속층들에 전기적으로 연결시키기 위해, 소스 영역 및 드레인 영역(1400, 1500) 위에 금속 콘택트가 형성될 수 있고, 및/또는 게이트 전극(1380) 위에 게이트층 콘택트가 형성될 수 있다는 것을 이해해야 한다.
도 3은 본 발명개시의 실시예에 관한 반도체 디바이스의 수직층 배열을 나타내는 단면도를 도시한다. 도 3은 도 1과 관련하여 설명된 반도체 디바이스(10)의 특정 단면을 반드시 도시한 것은 아니다.
기판층에서, 핀 구조물들과 소스/드레인 구조물들이 배치된다. 게이트층에서, 게이트 전극들과 게이트 유전체층들을 포함한 게이트 구조물들이 배치된다. 로컬 상호연결 배선층(M0)이 게이트층 및/또는 소스/드레인 구조물 위에 위치한다. 게이트 접촉층 위에 위치한 제1 비아층 내에, 제1 비아들이 배치된다. 제1 금속층(M1) 내에, 제1 금속 배선들이 배치된다. 제2 비아층 내에, 제2 비아들이 배치된다. 제2 금속층(M2) 내에, 제2 금속 배선들이 배치된다. 상술한 바와 같이, 제1 전원 배선(V1)과 제2 전원 배선(V2)은 도 3에서 도시된 바와 같이 제1 금속층(M1)에 배치된 금속층에 의해 형성된다. 금속층들의 개수(Mx에서의 x)는 2개보다 많을 수 있고, 일부 실시예들에서는, 15~20개 까지일 수 있다. 일부 실시예들에서, 금속층(M1) 및 그 윗층들은 Cu, Al과 같은 금속, 또는 이들과의 하나 이상의 얇은 도전층(예를 들어, Ta, Ti, TiN, 및/또는 TaN)의 합금으로 제조되며, 로컬 상호연결 배선(M0)은 금속층(M1) 및 그 윗층들과는 상이한 물질로 제조되고, Ni, Co, W, Mo, 및 이들과의 하나 이상의 얇은 도전층(예를 들어, Ta, Ti, TiN, 및/또는 TaN)의 합금을 포함한다.
반도체 디바이스의 최소 치수가 나노미터 수준으로 점점 작아짐에 따라, 표준 셀들의 셀 높이가 또한 감소되어야 한다. 전술한 바와 같이, 표준 셀들의 셀 높이는 활성 핀 구조물의 개수에 의해 적어도 부분적으로 결정된다. 그러나, 적어도 하나의 핀 구조물이 p형 영역 및 n형 영역을 위해 필요하며, 활성 핀 구조물들의 최소 개수는 두 개이며, 이는 활성 핀 구조물들이 정렬되는 가상 라인들의 개수에 대응한다. 한편, 일부 표준 셀들은 p형 영역 및 n형 영역을 위한 활성 핀 구조물들을 두 개 이상 필요한데, 이는 셀 높이를 증가시킨다. 예를 들어, 구동 전류를 증가시키기 위해, FinFET 당 두 개 이상의 활성 핀 구조물들이 필요할 수 있다. 본 발명개시에서, 표준 셀과 관련하여 사용되는 용어 "높이"(예를 들어, "셀 높이" 또는 "표준 셀들의 높이")는 일반적으로 평면도에서 바라봤을 때 열 방향을 따른 치수(길이 또는 거리)를 가리킨다.
본 발명개시의 실시예들에서, 반도체 디바이스는 혼합된 셀 높이로 배열된 표준 셀들을 포함한다. 보다 구체적으로, 복수의 표준 셀들은, 행 방향으로 연장되는 제1 행 내에 배열된 제1 그룹의 표준 셀들과, 행 방향으로 연장되는 제2 행 내에 배열된 제2 그룹의 표준 셀들을 포함하고, 이 표준 셀들은 열 방향으로 배열된다. 제1 그룹의 표준 셀들의 열 방향으로의 셀 높이는 제2 그룹의 표준 셀들의 열 방향으로의 셀 높이와는 상이하다.
도 4는 본 발명개시의 실시예에 따라 표준 셀들이 행 방향 및 열 방향으로 배열되어 있는 개략적 레이아웃을 도시한다. 이하의 실시예들에서는 도 1 내지 도 3과 관련하여 설명된 것과 동일하거나 또는 유사한 물질, 구성, 레이아웃, 치수, 공정, 및/또는 동작이 사용될 수 있으며, 그에 관한 상세한 설명은 생략될 수 있다.
도 4에서 도시된 표준 셀 레이아웃은 열 방향으로 배열된 8개의 행들(R0~R7)을 포함한다. 각 행은 복수의 표준 셀들을 포함한다. 도 4에서 도시된 바와 같이, 행(R0, R1, R3, R5) 내의 표준 셀은 제1 셀 높이(CH1)를 가지며, 행(R2, R4, R6, R7) 내의 표준 셀은 제1 셀 높이(CH1)와는 상이한 셀 높이(CH2)를 갖는다. 예를 들어, 제1 행(R1) 내의 표준 셀(SC11)은 제1 셀 높이(CH1)를 가지며, 제2 행(R2) 내의 표준 셀(SC12)은 제2 셀 높이(CH2)를 갖는다. 동일한 행에서, 표준 셀들의 셀 높이는 동일하다. 일부 실시예들에서, 도 4에서 도시된 바와 같이 제1 셀 높이(CH1)는 제2 셀 높이(CH2)보다 작다. 다른 실시예들에서, 제1 셀 높이(CH1)는 제2 셀 높이(CH2)보다 크다.
도 4에서 도시된 바와 같이, 일부 실시예들에서, 제1 셀 높이(CH1)를 갖는 행과 제2 셀 높이(CH2)를 갖는 행(예를 들어, 행(R1~R6))은 열 방향으로 교대로 배열된다. 다른 실시예들에서, 동일한 셀 높이를 갖는 두 개 이상의 행들(예를 들어, 행(R0)과 행(R1) 또는 행(R6)과 행(R7))이 열 방향으로 서로 인접하여 배열된다. 도 4에서 도시된 바와 같이, 하나의 행 내의 표준 셀들의 폭은 변할 수 있다.
또한, 도 4에서 도시된 바와 같이, 표준 셀들은, 주어진 행(예를 들어, 행(R2)) 내의 표준 셀들의 p형 영역(p)과 열 방향으로 인접한 행(에를 들어, 행(R3)) 내의 표준 셀들의 p형 영역이 주어진 행(R2) 내의 표준 셀들의 n형 영역(n)과 인접한 행(R3) 내의 표준 셀들의 n형 영역 사이에 위치하도록, 배열된다. 마찬가지로, 주어진 행(예를 들어, 행(R1)) 내의 표준 셀들의 n형 영역(n)과 열 방향으로 인접한 행(에를 들어, 행(R2)) 내의 표준 셀들의 n형 영역이 주어진 행(R1) 내의 표준 셀들의 p형 영역(p)과 인접한 행(R2) 내의 표준 셀들의 p형 영역 사이에 위치한다.
전술한 바와 같이, 제1 전원 배선(V1)은 인접한 p형 영역들 사이(예를 들어, 행(R2)와 행(R3) 사이)의 경계부들에서 배열되고, 제2 전원 배선(V2)은 인접한 n형 영역들 사이(예를 들어, 행(R1)와 행(R2) 사이)의 경계부들에서 배열된다. 따라서, 제1 전원 배선(V1)과 제2 전원 배선(V2)은 열 방향으로 교대로 배열된다.
일부 실시예들에서, 동일 행 내에서의 인접한 표준 셀들은 M0, M1, M2 ... 및 Mx의 하나 이상의 층에 의해 전기적으로 연결된다. 일부 실시예들에서, 인접한 행들 내에서의 인접한 표준 셀들은 M2 ... 및 Mx의 하나 이상의 층에 의해 전기적으로 연결된다. 달리 말하면, 일부 실시예들에서, 전원 배선과 동일하거나 또는 그 아래에 있는 금속층은 인접한 행들 내에서의 인접한 표준 셀들을 전원 배선을 가로질러 전기적으로 연결하는데 사용되지 않는다.
표준 셀들의 셀 높이가 균일한 경우, 셀 높이는 더 큰 셀 높이로 설정되어야 한다. 도 4의 경우, 모든 행들의 셀 높이는 제2 셀 높이(CH2)가 될 것이다. 이와는 대조적으로, 혼합 셀 높이 레이아웃을 사용함으로써, 표준 셀 레이아웃의 열 방향을 따른 전체 높이는 감소될 수 있다.
도 5a 내지 도 7b는 셀 높이와 핀 구조물들의 개수 사이의 관계를 도시한다. 이하의 실시예들에서는 도 1 내지 도 4와 관련하여 설명된 것과 동일하거나 또는 유사한 물질, 구성, 레이아웃, 치수, 공정, 및/또는 동작이 사용될 수 있으며, 그에 관한 상세한 설명은 생략될 수 있다.
최소 패터닝 해상도로 인해, 열 방향을 따른 핀 구조물들의 피치는 설계 규칙에 의해 제한된다. 또한, 일부 경우들에서, 핀 구조물의 형성시의 패터닝 능력을 향상시키기 위해, FinFET 또는 임의의 다른 활성 전기 디바이스의 일부로서 기능하지 않는 하나 이상의 더미 핀 구조물이 제공된다.
도 5a는 표준 셀을 위해 FinFET을 사용할 때의 최소 셀 높이 경우를 도시한다. 전술한 바와 같이, CMOS 로직이 사용되기 때문에, 적어도 하나의 활성 핀 구조물이 p형 영역 및 n형 영역 각각을 위해서 필요하다. 도 5a에서 도시된 바와 같이, 두 개의 활성 핀 구조물(AF)들이 표준 셀 내에서 피치(FP1)를 갖고 제공된다. 전술한 바와 같이, 핀 구조물들의 개수는 활성 핀 구조물들이 정렬되는 가상 라인들의 개수에 대응한다. 일부 실시예들에서, 활성 핀 구조물(AF)들의 핀 피치(FP1)는 핀 구조물에 대한 최소 설계 규칙과 동일하다. 또한, 전술한 바와 같이, 활성 핀 구조물(AF)이 열 방향으로 두 개의 더미 핀 구조물(DF)들 사이에 위치하도록 두 개의 더미 핀 구조물(DF)이 제공된다. 활성 핀 구조물(AF)과 이에 인접한 더미 핀 구조물(DF) 사이의 피치(FP2)는, 일부 실시예들에서, 활성 핀 피치(FP1)와 동일하다. 다른 실시예들에서, 더미 핀 피치(FP2)는 활성 핀 피치(FP1)보다 크다. 일부 실시예들에서, 더미 핀 구조물의 치수, 예를 들어, 행 방향으로의 길이, 열 방향으로의 폭, 및/또는 기판으로부터의 높이(도 2 참조)는 활성 핀 구조물들의 치수와는 상이하다. 일부 실시예들에서, 도 5a에서 도시된 바와 같이, 더미 핀 구조물(DF)은 제1 및 제2 전원 배선(V1, V2) 각각 아래에 배치된다. 다른 실시예들에서, 더미 핀 구조물(DF)은 전원 배선과 부분적으로 겹치거나 또는 겹치지 않는다. 도 5a에서 도시된 바와 같이, 셀 높이(CH1)는 FP1+2FP2이고, FP1=FP2이면, 셀 높이(CH1)는 3FP1이다. 따라서, 표준 셀의 셀 높이는 활성 및 더미 핀 구조물들의 개수와 이들의 피치에 의해 결정된다.
도 5b는 표준 셀을 위해 FinFET을 사용할 때의 다른 실시예를 도시한다. 이하의 실시예들에서는 도 5a와 관련하여 설명된 실시예와 동일하거나 또는 유사한 구성, 레이아웃, 및/또는 치수가 사용될 수 있으며, 그에 관한 상세한 설명은 생략될 수 있다. 도 5b의 실시예에서, 제3 더미 핀 구조물(DF)이 두 개의 활성 핀 구조물(AF)들 사이에 제공된다. 제3 더미 핀 구조물과 활성 핀 구조물 사이의 피치는 FP3이며, 이것은, 일부 실시예들에서, 피치(FP1)와 동일하다. 또한, 제3 더미 핀 구조물 이외의 다른 더미 핀 구조물(DF)과 활성 핀 구조물(AF) 사이의 피치(FP4)는, 일부 실시예들에서, 핀 피치(FP3)와 동일하다. 도 5b에서 도시된 바와 같이, 셀 높이(CH2)는 2FP3+2FP4이고, FP3=FP4이면, 셀 높이(CH2)는 4FP3이다. 따라서, 표준 셀의 셀 높이는 활성 및 더미 핀 구조물들의 개수와 이들의 피치에 의해 결정된다. FP1=FP3일 때, 셀 높이(CH2)는 4FP1이고, 도 5a에서 도시된 표준 셀 및 도 5b에서 도시된 표준 셀이 (도 4에서 도시된 바와 같이 열 방향으로 적층된) 반도체 디바이스 내에 포함될 때, CH1:CH2=3:4이다.
도 6a는 표준 셀을 위해 FinFET을 사용할 때의 다른 실시예를 도시한다. 이하의 실시예들에서는 도 5a 및 도 5b와 관련하여 설명된 실시예와 동일하거나 또는 유사한 구성, 레이아웃, 및/또는 치수가 사용될 수 있으며, 그에 관한 상세한 설명은 생략될 수 있다. 도 6a의 실시예에서는, 두 개의 활성 핀 구조물이 p형 영역 및 n형 영역 각각에서 제공된다. 일부 실시예들에서, 활성 핀 구조물들 사이의 피치는 FP1이다. 또한, 활성 핀 구조물과 이에 인접한 더미 핀 구조물 사이의 피치(FP2)는, 일부 실시예들에서, 핀 피치(FP1)와 동일하다. 도 6b에서 도시된 바와 같이, 셀 높이(CH3)는 3FP1+2FP2이고, FP1=FP2이면, 셀 높이(CH3)는 5FP1이다. 따라서, 표준 셀의 셀 높이는 활성 및 더미 핀 구조물들의 개수와 이들의 피치에 의해 결정된다. 도 5a에서 도시된 표준 셀 및 도 6a에서 도시된 표준 셀이 반도체 디바이스 내에 포함될 때, CH1:CH3=3:5이다.
도 6b는 표준 셀을 위해 FinFET을 사용할 때의 다른 실시예를 도시한다. 이하의 실시예들에서는 도 5a 내지 도 6a와 관련하여 설명된 실시예와 동일하거나 또는 유사한 구성, 레이아웃, 및/또는 치수가 사용될 수 있으며, 그에 관한 상세한 설명은 생략될 수 있다. 도 6b의 실시예에서, 제3 더미 핀 구조물이 두 개의 활성 핀 구조물들 사이의 중심에서 제공된다. 두 개의 활성 핀 구조물들이 피치(FP1)를 갖고 배열되고, 제3 더미 핀 구조물과 이에 인접한 활성 핀 구조물 사이의 피치는 FP3이며, 이것은, 일부 실시예들에서, 피치(FP1)와 동일하다. 또한, 제3 더미 핀 구조물 이외의 다른 더미 핀 구조물과 활성 핀 구조물 사이의 피치(FP4)는, 일부 실시예들에서, 핀 피치(FP3)와 동일하다. 도 6b에서 도시된 바와 같이, 셀 높이(CH4)는 2FP1+2FP3+2FP4이고, FP1=FP3=FP4이면, 셀 높이(CH4)는 6FP1이다. 따라서, 표준 셀의 셀 높이는 활성 및 더미 핀 구조물들의 개수와 이들의 피치에 의해 결정된다. 도 5a에서 도시된 표준 셀 및 도 6b에서 도시된 표준 셀이 (도 4에서 도시된 바와 같이 열 방향으로 적층된) 반도체 디바이스 내에 포함될 때, CH1:CH4=3:6=1:2이다.
도 7a 및 도 7b는 표준 셀을 위해 FinFET을 사용할 때의 다른 실시예들을 도시한다. 이하의 실시예들에서는 도 5a 내지 도 6b와 관련하여 설명된 실시예와 동일하거나 또는 유사한 구성, 레이아웃, 및/또는 치수가 사용될 수 있으며, 그에 관한 상세한 설명은 생략될 수 있다. 도 7a 및 도 7b의 실시예에서, p형 영역 내의 활성 핀 구조물들의 개수와 n형 영역 내의 활성 핀 구조물들의 개수는 서로 상이하다. 도 7a에서 도시된 바와 같이, p형 영역에서는 두 개의 활성 핀 구조물들이 제공되는 반면, n형 영역에서는 하나의 활성 핀 구조물이 제공된다. 활성 핀 구조물들 사이의 피치는 FP1이고, 활성 핀 구조물과 이에 인접한 더미 핀 구조물 사이의 피치(FP2)는, 일부 실시예들에서, 핀 피치(FP1)와 동일하다. 도 7a에서 도시된 바와 같이, 셀 높이(CH5)는 2FP1+2FP2이고, FP1=FP2이면, 셀 높이(CH3)는 4FP1이다. 따라서, 표준 셀의 셀 높이는 활성 및 더미 핀 구조물들의 개수와 이들의 피치에 의해 결정된다. 도 5a에서 도시된 표준 셀 및 도 7a에서 도시된 표준 셀이 반도체 디바이스 내에 포함될 때, CH1:CH5=3:4이다. 일부 실시예들에서, 도 5b 및 도 6b와 마찬가지로, 제3 더미 핀 구조물이 p형 영역에서의 활성 핀 구조물과 n형 영역에서의 활성 핀 구조물 사이에 제공될 수 있다.
도 7b에서 도시된 바와 같이, p형 영역에서는 세 개의 활성 핀 구조물들이 제공되는 반면, n형 영역에서는 두 개의 활성 핀 구조물들이 제공된다. 활성 핀 구조물들 사이의 피치는 FP1이고, 활성 핀 구조물과 이에 인접한 더미 핀 구조물 사이의 피치(FP2)는, 일부 실시예들에서, 핀 피치(FP1)와 동일하다. 도 7b에서 도시된 바와 같이, 셀 높이(CH6)는 4FP1+2FP2이고, FP1=FP2이면, 셀 높이(CH6)는 6FP1이다. 따라서, 표준 셀의 셀 높이는 활성 및 더미 핀 구조물들의 개수와 이들의 피치에 의해 결정된다. 도 5a에서 도시된 표준 셀 및 도 7b에서 도시된 표준 셀이 반도체 디바이스 내에 포함될 때, CH1:CH5=3:6=1:2이다. 일부 실시예들에서, 도 5b 및 도 6b와 마찬가지로, 제3 더미 핀 구조물이 p형 영역에서의 활성 핀 구조물과 n형 영역에서의 활성 핀 구조물 사이에 제공될 수 있다.
열 방향을 따른 핀 구조물들의 개수는 상기 실시예들로 제한되지 않는다. 표준 셀에 의해 실현되는 기능의 복잡성 및/또는 제조 공정 요건에 따라, 활성 및/또는 더미 핀 구조물들의 개수가 조정된다.
본 실시예에서는, 반도체 디바이스의 기능을 수행하기 위해 도 5a 내지 도 7b에서 도시된 두 개 이상의 표준 셀 구조들이 사용된다. 하나의 행 내의 하나의 그룹의 표준 셀들의 셀 높이와 다른 행 내의 다른 그룹의 표준 셀들의 셀 높이의 비는 N:M이며, 여기서 N과 M은 상이한 자연수이다.
도 8은 상이한 개수의 활성 핀 구조물들을 갖는 다양한 표준 셀들의 결합을 나타내는 표를 도시한다. 경우 1~경우 9는 하나의 행의 셀 높이와 인접한 행의 셀 높이가 상이한 실시예를 도시하며, 경우 10과 경우 11은 하나의 행의 셀 높이와 인접한 행의 셀 높이가 동일한 실시예를 도시한다. 다른 조합 및/또는 다른 개수의 핀 구조물들이 가능하다.
도 9a 및 도 9b는 본 발명개시의 다른 실시예에 따른 표준 셀 구조를 도시한다.
표준 셀의 셀 높이는 활성 및 더미 핀 구조물들의 개수와 피치 및 이들의 피치에 의해 반드시 결정되거나 또는 이에 한정되는 것은 아니다. 핀 구조물들의 개수 대신에, 또는 이에 더하여, 표준 셀의 셀 높이는, 열 방향으로의, 로컬 상호연결 배선(M0)의 개수와 피치 또는 M1 금속 배선의 개수와 피치에 의해 결정되거나 이것에 의해 제한된다. 열 방향으로의 표준 셀의 핀 구조물들의 개수와 마찬가지로, 열 방향으로의 표준 셀 내의 금속 배선의 개수는 금속 배선이 정렬되는 가상 라인들의 개수이다.
도 9a에서 도시된 바와 같이, 세 개의 로컬 상호연결 배선(LW)이 하나의 표준 셀 내에 열 방향으로 포함된다. 전술한 바와 같이, 열 방향으로의 로컬 상호연결 배선들의 개수는 금속 배선들이 각각 정렬될 수 있는 가상 라인들(예컨대, VL11, VL12, VL13)의 개수이다. 따라서, 도 9a에서는, 열 방향으로의 로컬 상호연결 배선들의 개수는 3개이지만, 네 개의 배선 패턴들이 표준 셀 내에 포함된다.
일부 실시예들에서, 로컬 상호연결 배선(LW)은 로컬 상호연결층(M0)에 의해 형성되고, 다른 실시예들에서는, 로컬 상호연결 배선(LW)은 금속층(M1)에 의해 형성되는 반면에, 전원 배선들(V1, V2)은 금속층(M1)에 의해 형성된다.
도 9a에서 도시된 바와 같이, 가상 라인들의 피치인, 열 방향으로의 로컬 상호연결 배선(LW)들의 피치는 MP1이며, 이것은 최소 패터닝 해상도를 고려하여 설정된 설계 규칙에 의해 결정된다. 로컬 상호연결 배선과 이에 인접한 전원 배선(V1 또는 V2) 사이의 피치(MP2)는, 일부 실시예들에서, 피치(MP1)와 동일하고, 다른 실시예들에서는 피치(MP1)보다 크다. 일부 실시예들에서, 열 방향으로의 로컬 상호연결 배선들의 폭(W1)은 전원 배선들의 폭(W2)보다 작다. 도 9a에서 도시된 바와 같이, 셀 높이(CH11)는 2MP1+2MP2이고, MP1=MP2이면, 셀 높이(CH11)는 4MP1이다. 따라서, 표준 셀의 셀 높이는 로컬 상호연결 배선들의 개수와 이들의 피치에 의해 결정된다.
도 9b에서는, 네 개의 로컬 상호연결 배선들(네 개의 가상 라인들)이 표준 셀 내에서 제공된다. 도 9b에서 도시된 바와 같이, 셀 높이(CH12)는 3MP1+2MP2이고, MP1=MP2이면, 셀 높이(CH12)는 5MP1이다. 따라서, 표준 셀의 셀 높이는 로컬 상호연결 배선들의 개수와 이들의 피치에 의해 결정된다.
열 방향으로의 로컬 상호연결 배선들의 개수는 도 9a 및 도 9b의 실시예들로 한정되지 않는다. 개수는 두 개 또는 세 개보다 많을 수 있다. 도 9a에서 도시된 표준 셀 및 도 9b에서 도시된 표준 셀이 반도체 디바이스 내에 포함될 때, CH11:CH12=4:5이다. 도 5a 내지 도 7b와 관련한 실시예들과 마찬가지로, 하나의 행 내의 하나의 그룹의 표준 셀들의 셀 높이와 다른 행 내의 다른 그룹의 표준 셀들의 셀 높이의 비는 N:M이며, 여기서 N과 M은 상이한 자연수이다.
일부 실시예들에서, 셀 높이는 핀 구조물들의 개수에 의해 제한되거나 결정되며, 다른 실시예들에서는, 셀 높이는 로컬 상호연결 배선들의 개수에 의해 제한되거나 결정된다. 달리 말하면, 셀 높이는 핀 구조물들의 개수와 피치에 의해 또는 로컬 상호연결 배선들의 개수와 피치에 의해 결정되는 더 작은 셀 높이이다.
도 10 내지 도 12는 본 발명개시의 다른 실시예에 따라 표준 셀들이 행 방향 및 열 방향으로 배열되어 있는 개략적 레이아웃들을 도시한다. 이하의 실시예들에서는 도 1 내지 도 9와 관련하여 설명된 것과 동일하거나 또는 유사한 물질, 구성, 레이아웃, 치수, 공정, 및/또는 동작이 사용될 수 있으며, 그에 관한 상세한 설명은 생략될 수 있다.
도 10에서, 도 4와 마찬가지로, 반도체 디바이스의 표준 셀 구조의 각 행에 상이한 셀 높이(CH11, CH12)를 갖는 두 개의 유형의 그룹의 표준 셀들이 배열된다. 그러나, 도 10에서는, 셀 높이가 CH11 및 CH12보다 큰 하나 이상의 표준 셀들이 배치된다. 보다 구체적으로, 셀 높이(CH11+CH12, 2CH11, 및/또는 2CH12)를 갖는 하나 이상의 결합된 표준 셀들이 두 개의 인접한 행들에 걸쳐 제공된다.
예를 들어, 셀 높이(CH11)를 갖는 행과 셀 높이(CH12)를 갖는 인접한 행에 걸쳐 결합된 표준 셀(SC31)이 배치되어, 셀 높이(CH11+CH12)를 갖는다. 마찬가지로, 셀 높이(CH11)를 갖는 행과 셀 높이(CH12)를 갖는 인접한 행에 걸쳐 결합된 표준 셀(SC32)이 배치되어, 셀 높이(CH11+CH12)를 갖는다. 또한, 셀 높이(CH11)를 갖는 인접한 행들에 걸쳐 결합된 표준 셀(SC33)이 배치되어, 셀 높이(2CH11)를 가지며, 셀 높이(CH12)를 갖는 인접한 행들에 걸쳐 결합된 표준 셀(SC34)이 배치되어, 셀 높이(2CH12)를 갖는다.
결합된 표준 셀들은 그들 자신의 의도된 회로 기능을 갖는다. 일부 실시예들에서, 도 11에서 도시된 결합된 표준 셀(SC35)은 세 개의 전원 배선들을 포함하는데, 이들 전원 배선들 중 두 개는 결합된 표준 셀(SC35)의 최상부 및 바닥부 상에 배치되고 인접한 행들과 공유되며, 하나의 전원 배선은 결합된 표준 셀(SC35)의 중앙을 지나감으로써, 결합된 표준 셀(SC35)을 상부와 하부로 분할한다. 또한, 일부 실시예들에서, 결합된 표준 셀(SC35)의 상부의 영역(예를 들어, p형 영역) 내의 하나 이상의 회로 엘리먼트 및 하부의 영역(예를 들어, p형 영역) 내의 하나 이상의 회로 엘리먼트는 중앙 전원 배선 아래에 위치하는 M0층에 의해 형성된 하나 이상의 로컬 상호연결 배선(LC3)에 의해 전기적으로 연결된다. 추가적으로 또는 대안적으로, 결합된 표준 셀(SC35)의 상부의 영역(예를 들어, p형 영역) 내의 하나 이상의 회로 엘리먼트 및 하부의 영역(예를 들어, p형 영역) 내의 하나 이상의 회로 엘리먼트는 M1, M2, ... 및/또는 Mx층들에 의해 형성된 하나 이상의 금속 배선에 의해 전기적으로 연결된다.
특정 실시예들에서, 도 11에서 도시된 결합된 표준 셀(SC36)은 두 개의 전원 배선들을 포함하는데, 이들 전원 배선들은 결합된 표준 셀(SC35)의 최상부 및 바닥부 상에 배치되고 인접한 행들과 공유되며, 결합된 표준 셀(SC36)의 중앙을 지나가는 중앙 전원 배선은 없다.
표준 셀 구조에서 행들의 셀 높이보다 큰 셀 높이를 갖는 하나 이상의 결합된 표준 셀들을 허용함으로써, 보다 복잡한 회로 기능을 갖는 표준 셀들을 이용함으로써 유연성을 증가시키고 회로 설계의 복잡성을 감소시키는 것이 가능하다. 또한, 결합된 표준 셀을 이용함으로써, 하나의 행 내에 배치된 긴 폭을 갖는 표준 셀은 두 개의 행들에 걸쳐 배치되되 더 짧은 폭을 갖는 결합된 표준 셀로 개조될 수 있고, 이는 표준 셀 구조의 전체 면적을 감소시킬 수 있다. 달리 말하면, 하나의 행 내에 배치된 표준 셀과 두 개 이상의 행들에 걸쳐 배치된 결합된 표준 셀에 의해 회로 기능을 실현함으로써 회로 설계의 유연성을 증가시킬 수 있고 표준 셀 구조의 전체 면적을 감소시킬 수 있다.
도 12는 본 발명개시의 다른 실시예에 따라 표준 셀들이 행 방향 및 열 방향으로 배열되어 있는 개략적 레이아웃을 도시한다. 도 4, 도 9, 및 도 10과 마찬가지로, 도 12에서 도시된 표준 셀 구조는 상이한 (세 개의) 셀 높이를 갖는 두 개 이상의 (세 개의) 그룹의 표준 셀들을 포함한다. 또한, 결합된 표준 셀(SC41)은 셀 높이(CH21, CH22)를 갖는 표준 셀들을 각각 포함하는 세 개의 행들에 걸쳐 배치되며, 결합된 표준 셀(SC42)은 셀 높이(CH21, CH22, CH23)를 갖는 표준 셀들을 포함하는 세 개의 행들에 걸쳐 배치된다.
전술한 실시예들에서, AND 게이트, OR 게이트, XOR 게이트, NOT 게이트(인버터), NAND 게이트, NOR 게이트, 및/또는 XNOR 게이트와 같은 비교적 간단한 논리 게이트들이 최소 높이 표준 셀들에 의해 실현되고, 멀티플렉서, AND-OR-Invert(AOI) 로직, 및/또는 OR-AND-Invert(OAI) 로직과 같은 조합 논리 회로가 간단한 논리 게이트들의 셀 높이보다 높은 셀 높이를 갖는 표준 셀들에 의해 실현된다.
본 발명개시의 실시예들에 따르면, 복수의 표준 셀들을 포함하는 표준 셀 구조를 갖는 반도체 디바이스는 다음과 같은 방식으로 설계될 수 있다. 예를 들어, 표준 셀 라이브러리가 준비된다. 표준 셀 라이브러리는 다양한 회로 기능을 각각 갖는 표준 셀들을 포함한다. 표준 셀들은 상술한 바와 같이 다양한 셀 높이를 갖는다. 일부 실시예들에서, 상이한 셀 높이를 갖는 상이한 표준 셀들에 의해 동일한 회로 기능이 실현된다. 원하는 전체 회로 기능에 따라, 필요한 표준 셀들이 표준 셀 라이브러리로부터 선택된다. 그 후, 선택된 표준 셀들은 자신들의 셀 높이에 기초하여 그룹화되고, 표준 셀들은 셀 높이에 대응하는 높이를 갖는 행들 내에 배열된다. 그 후, 표준 셀들을 연결하는 금속 배선이 제공된다. 행 방향을 따라 인접한 표준 셀들 사이에 공간이 있으면, 하나 이상의 더미 구조물(예를 들어, 더미 게이트 전극)이 제공된다. 설계는 EDA(Electronic Desgin Automation) 또는 ECAD(Electronic Computer-Aided Design) 툴을 사용하여 수행된다.
본원에서는 모든 장점들이 반드시 논의될 필요는 없고, 모든 실시예들 또는 예시들에 대해 특정한 장점이 필요한 것은 아니며, 다른 실시예들 또는 예시들이 상이한 장점들을 제공할 수 있다는 것을 이해할 것이다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 복수의 표준 셀들을 포함하는 반도체 디바이스에 있어서,
상기 복수의 표준 셀들은, 행 방향으로 연장되는 제1 행 내에 배열된 제1 그룹의 표준 셀들과, 상기 행 방향으로 연장되는 제2 행 내에 배열된 제2 그룹의 표준 셀들을 포함하고,
상기 제1 그룹의 표준 셀들 및 상기 제2 그룹의 표준 셀들은 열 방향으로 배열되며,
상기 제1 그룹의 표준 셀들의 상기 열 방향으로의 셀 높이는 상기 제2 그룹의 표준 셀들의 상기 열 방향으로의 셀 높이와는 상이한 것인 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 복수의 표준 셀들 각각은, 제1 전위를 공급하기 위한 제1 전원 배선과, 상기 제1 전위와는 상이한 제2 전위를 공급하기 위한 제2 전원 배선을 포함하며,
상기 복수의 표준 셀들 각각의 셀 높이는, 상기 제1 전원 배선의, 상기 행 방향으로 연장되는, 중심 라인과, 상기 제2 전원 배선의, 상기 행 방향으로 연장되는, 중심 라인 사이의 상기 열 방향으로의 거리인 것인 반도체 디바이스.
실시예 3. 실시예 2에 있어서, 상기 제1 그룹의 표준 셀들의 셀 높이와 상기 제2 그룹의 표준 셀들의 셀 높이의 비는 N:M이며, 여기서 N과 M은 상이한 자연수인 것인 반도체 디바이스.
실시예 4. 실시예 2에 있어서, 상기 제1 그룹의 표준 셀들의 상기 제1 전원 배선과 상기 제2 전원 배선 중 하나는 상기 제2 그룹의 표준 셀들에 의해 공유된 것인 반도체 디바이스.
실시예 5. 실시예 4에 있어서, 상기 복수의 표준 셀들 각각은 상기 행 방향으로 연장되어 하나 이상의 핀 전계 효과 트랜지스터(FinFET)를 형성하는 활성 핀 구조물들을 포함한 것인 반도체 디바이스.
실시예 6. 실시예 5에 있어서, 상기 제1 그룹의 표준 셀들에서, 상기 활성 핀 구조물들은 상기 행 방향으로 연장되는 I개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 I는 2 이상의 자연수인 것인 반도체 디바이스.
실시예 7. 실시예 6에 있어서, 상기 제2 그룹의 표준 셀들에서, 상기 활성 핀 구조물들은 상기 행 방향으로 연장되는 J개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 J는 2 이상의 자연수이며, I와는 상이한 것인 반도체 디바이스.
실시예 8. 실시예 7에 있어서, I 또는 J 중 어느 하나는 2인 것인 반도체 디바이스.
실시예 9. 실시예 5에 있어서, 상기 복수의 표준 셀들 각각은 FinFET으로서 기능하지 않는, 상기 행 방향으로 연장되는 하나 이상의 더미 핀 구조물을 더 포함한 것인 반도체 디바이스.
실시예 10. 실시예 9에 있어서,
상기 하나 이상의 더미 핀 구조물 중 하나의 더미 핀 구조물은 상기 활성 핀 구조물들 중 두 개의 활성 핀 구조물들 사이에 위치되고,
상기 하나 이상의 더미 핀 구조물 중 상기 하나의 더미 핀 구조물 및 상기 활성 핀 구조물들 중 상기 두 개의 활성 핀 구조물들은 상기 열 방향으로 일정한 피치를 갖고 배열된 것인 반도체 디바이스.
실시예 11. 실시예 5에 있어서,
상기 복수의 표준 셀들 각각은 FinFET으로서 기능하지 않는, 상기 행 방향으로 연장되는 더미 핀 구조물들을 더 포함하며,
상기 더미 핀 구조물들 중 하나는 상기 제1 전원 배선 아래에 위치하며, 상기 더미 핀 구조물들 중 하나는 상기 제2 전원 배선 아래에 위치한 것인 반도체 디바이스.
실시예 12. 실시예 11에 있어서, 상기 더미 핀 구조물들의 높이와 폭 중 적어도 하나는 상기 활성 핀 구조물들의 높이와 폭 중 적어도 하나와 상이한 것인 반도체 디바이스.
실시예 13. 실시예 4에 있어서,
상기 복수의 표준 셀들 각각은 p형 디바이스 영역 및 n형 디바이스 영역을 가지며,
상기 제1 그룹의 표준 셀들 및 상기 제2 그룹의 표준 셀들은, 상기 제1 그룹의 표준 셀들의 p형 영역과 상기 제2 그룹의 표준 셀들의 p형 영역이 상기 제1 그룹의 표준 셀들의 n형 영역과 상기 제2 그룹의 표준 셀들의 n형 영역 사이에 위치하도록, 상기 열 방향으로 배열된 것인 반도체 디바이스.
실시예 14. 실시예 13에 있어서,
상기 복수의 표준 셀들 각각은 상기 행 방향으로 연장되어 하나 이상의 핀 전계 효과 트랜지스터(FinFET)를 형성하는 활성 핀 구조물들을 포함하며,
상기 제1 그룹의 표준 셀들에서, 상기 p형 영역 내에 포함된 상기 활성 핀 구조물들의 개수는 상기 n형 영역 내에 포함된 상기 활성 핀 구조물들의 개수와 상이한 것인 반도체 디바이스.
실시예 15. 실시예 14에 있어서, 상기 제2 그룹의 표준 셀들에서, 상기 p형 영역 내에 포함된 상기 활성 핀 구조물들의 개수는 상기 n형 영역 내에 포함된 상기 활성 핀 구조물들의 개수와 동일한 것인 반도체 디바이스.
실시예 16. 실시예 4에 있어서, 상기 복수의 표준 셀들 각각은, 상기 행 방향으로 연장되며 상기 제1 전원 배선과 상기 제2 전원 배선이 위치해 있는 레벨보다 기판에 더 가까운 레벨에 위치하는 금속 배선들을 포함한 것인 반도체 디바이스.
실시예 17. 실시예 16에 있어서, 상기 제1 그룹의 표준 셀들에서, 상기 금속 배선들은 상기 행 방향으로 연장되는 K개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 K는 2 이상의 자연수인 것인 반도체 디바이스.
실시예 18. 실시예 17에 있어서, 상기 제2 그룹의 표준 셀들에서, 상기 금속 배선들은 상기 행 방향으로 연장되는 L개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 L은 2 이상의 자연수이며, K와는 상이한 것인 반도체 디바이스.
실시예 19. 복수의 표준 셀들을 포함하는 반도체 디바이스에 있어서,
상기 복수의 표준 셀들은, 행 방향으로 연장되는 제1 행 내에 배열된 제1 그룹의 표준 셀들과, 상기 행 방향으로 연장되는 제2 행 내에 배열된 제2 그룹의 표준 셀들을 포함하고,
상기 제1 그룹의 표준 셀들 및 상기 제2 그룹의 표준 셀들은 열 방향으로 배열되고,
상기 제1 그룹의 표준 셀들의 상기 열 방향으로의 셀 높이는 상기 제2 그룹의 표준 셀들의 셀 높이와는 상이하며,
상기 제1 그룹의 표준 셀들의 셀 높이와 상기 제2 그룹의 표준 셀들의 셀 높이는 상기 복수의 표준 셀들 각각 내에서 상기 열 방향을 따라 배열된 핀 구조물들의 개수에 기초하여 결정된 것인 반도체 디바이스.
실시예 20. 복수의 표준 셀들을 포함하는 반도체 디바이스에 있어서,
상기 복수의 표준 셀들은, 행 방향으로 연장되는 제1 행 내에 배열된 제1 그룹의 표준 셀들과, 상기 행 방향으로 연장되는 제2 행 내에 배열된 제2 그룹의 표준 셀들을 포함하고,
상기 제1 그룹의 표준 셀들 및 상기 제2 그룹의 표준 셀들은 열 방향으로 배열되고,
상기 복수의 표준 셀들 각각은 제1 전위를 공급하기 위한 제1 전원 배선과 상기 제1 전위와는 상이한 제2 전위를 공급하기 위한 제2 전원 배선을 포함하고,
상기 제1 그룹의 표준 셀들의 상기 열 방향으로의 셀 높이는 상기 제2 그룹의 표준 셀들의 상기 열 방향으로의 셀 높이와는 상이하며,
상기 제1 그룹의 표준 셀들의 셀 높이와 상기 제2 그룹의 표준 셀들의 셀 높이는 상기 복수의 표준 셀들 각각 내에서 상기 열 방향을 따라 배열된 금속 배선들의 개수에 기초하여 결정되며, 상기 금속 배선들은 상기 제1 전원 배선과 상기 제2 전원 배선이 위치해 있는 레벨보다 기판에 더 가까운 레벨에 위치한 것인 반도체 디바이스.

Claims (10)

  1. 복수의 표준 셀들을 포함하는 반도체 디바이스에 있어서,
    상기 복수의 표준 셀들은, 행 방향으로 연장되는 제1 행 내에 배열된 제1 그룹의 표준 셀들과, 상기 행 방향으로 연장되는 제2 행 내에 배열된 제2 그룹의 표준 셀들과, 제3 표준 셀을 포함하고,
    상기 제1 그룹의 표준 셀들 및 상기 제2 그룹의 표준 셀들은 열 방향으로 배열되며,
    상기 제1 그룹의 표준 셀들의 상기 열 방향으로의 셀 높이는 상기 제2 그룹의 표준 셀들의 상기 열 방향으로의 셀 높이와는 상이하고,
    상기 제3 표준 셀은 상기 제1 행 및 상기 제2 행 위에 배치되고,
    상기 복수의 표준 셀들 각각은 상기 행 방향으로 연장되어 하나 이상의 핀 전계 효과 트랜지스터(FinFET)를 형성하는 활성 핀 구조물들을 포함하고,
    상기 제1 그룹의 표준 셀들에서, 상기 활성 핀 구조물들은 상기 행 방향으로 연장되는 I개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 I는 2 이상의 자연수인 것인 반도체 디바이스.
  2. 제1항에 있어서,
    상기 복수의 표준 셀들 각각은, 제1 전위를 공급하기 위한 제1 전원 배선과, 상기 제1 전위와는 상이한 제2 전위를 공급하기 위한 제2 전원 배선을 포함하며,
    상기 복수의 표준 셀들 각각의 셀 높이는, 상기 제1 전원 배선의, 상기 행 방향으로 연장되는, 중심 라인과, 상기 제2 전원 배선의, 상기 행 방향으로 연장되는, 중심 라인 사이의 상기 열 방향으로의 거리인 것인 반도체 디바이스.
  3. 제2항에 있어서,
    상기 제1 그룹의 표준 셀들의 셀 높이와 상기 제2 그룹의 표준 셀들의 셀 높이의 비는 N:M이며, 여기서 N과 M은 상이한 자연수인 것인 반도체 디바이스.
  4. 제2항에 있어서,
    상기 제1 그룹의 표준 셀들의 상기 제1 전원 배선과 상기 제2 전원 배선 중 하나는 상기 제2 그룹의 표준 셀들에 의해 공유된 것인 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제2 그룹의 표준 셀들에서, 상기 활성 핀 구조물들은 상기 행 방향으로 연장되는 J개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 J는 2 이상의 자연수이며, I와는 상이한 것인 반도체 디바이스.
  6. 제2항에 있어서,
    상기 복수의 표준 셀들 각각은 FinFET으로서 기능하지 않는, 상기 행 방향으로 연장되는 더미 핀 구조물들을 더 포함하며,
    상기 더미 핀 구조물들 중 하나는 상기 제1 전원 배선 아래에 위치하며, 상기 더미 핀 구조물들 중 하나는 상기 제2 전원 배선 아래에 위치한 것인 반도체 디바이스.
  7. 제4항에 있어서,
    상기 복수의 표준 셀들 각각은 p형 디바이스 영역 및 n형 디바이스 영역을 가지며,
    상기 제1 그룹의 표준 셀들 및 상기 제2 그룹의 표준 셀들은, 상기 제1 그룹의 표준 셀들의 p형 영역과 상기 제2 그룹의 표준 셀들의 p형 영역이 상기 제1 그룹의 표준 셀들의 n형 영역과 상기 제2 그룹의 표준 셀들의 n형 영역 사이에 위치하도록, 상기 열 방향으로 배열된 것인 반도체 디바이스.
  8. 제4항에 있어서,
    상기 복수의 표준 셀들 각각은, 상기 행 방향으로 연장되며 상기 제1 전원 배선과 상기 제2 전원 배선이 위치해 있는 레벨보다 기판에 더 가까운 레벨에 위치하는 금속 배선들을 포함한 것인 반도체 디바이스.
  9. 복수의 표준 셀들을 포함하는 반도체 디바이스에 있어서,
    상기 복수의 표준 셀들은, 행 방향으로 연장되는 제1 행 내에 배열된 제1 그룹의 표준 셀들과, 상기 행 방향으로 연장되는 제2 행 내에 배열된 제2 그룹의 표준 셀들과, 제3 표준 셀을 포함하고,
    상기 제1 그룹의 표준 셀들 및 상기 제2 그룹의 표준 셀들은 열 방향으로 배열되고,
    상기 제1 그룹의 표준 셀들의 상기 열 방향으로의 셀 높이는 상기 제2 그룹의 표준 셀들의 셀 높이와는 상이하며,
    상기 제1 그룹의 표준 셀들의 셀 높이와 상기 제2 그룹의 표준 셀들의 셀 높이는 상기 복수의 표준 셀들 각각 내에서 상기 열 방향을 따라 배열된 핀 구조물들의 개수에 기초하여 결정되고,
    상기 제3 표준 셀은 상기 제1 행 및 상기 제2 행 위에 배치되고,
    상기 복수의 표준 셀들 각각은 상기 행 방향으로 연장되어 하나 이상의 핀 전계 효과 트랜지스터(FinFET)를 형성하는 활성 핀 구조물들을 포함하고,
    상기 제1 그룹의 표준 셀들에서, 상기 활성 핀 구조물들은 상기 행 방향으로 연장되는 I개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 I는 2 이상의 자연수인 것인 반도체 디바이스.
  10. 복수의 표준 셀들을 포함하는 반도체 디바이스에 있어서,
    상기 복수의 표준 셀들은, 행 방향으로 연장되는 제1 행 내에 배열된 제1 그룹의 표준 셀들과, 상기 행 방향으로 연장되는 제2 행 내에 배열된 제2 그룹의 표준 셀들과, 제3 표준 셀을 포함하고,
    상기 제1 그룹의 표준 셀들 및 상기 제2 그룹의 표준 셀들은 열 방향으로 배열되고,
    상기 복수의 표준 셀들 각각은 제1 전위를 공급하기 위한 제1 전원 배선과 상기 제1 전위와는 상이한 제2 전위를 공급하기 위한 제2 전원 배선을 포함하고,
    상기 제1 그룹의 표준 셀들의 상기 열 방향으로의 셀 높이는 상기 제2 그룹의 표준 셀들의 상기 열 방향으로의 셀 높이와는 상이하며,
    상기 제1 그룹의 표준 셀들의 셀 높이와 상기 제2 그룹의 표준 셀들의 셀 높이는 상기 복수의 표준 셀들 각각 내에서 상기 열 방향을 따라 배열된 금속 배선들의 개수에 기초하여 결정되며, 상기 금속 배선들은 상기 제1 전원 배선과 상기 제2 전원 배선이 위치해 있는 레벨보다 기판에 더 가까운 레벨에 위치하고,
    상기 제3 표준 셀은 상기 제1 행 및 상기 제2 행 위에 배치되고,
    상기 복수의 표준 셀들 각각은 상기 행 방향으로 연장되어 하나 이상의 핀 전계 효과 트랜지스터(FinFET)를 형성하는 활성 핀 구조물들을 포함하고,
    상기 제1 그룹의 표준 셀들에서, 상기 활성 핀 구조물들은 상기 행 방향으로 연장되는 I개만의 가상 라인들 중 어느 하나와 각각 정렬되며, 여기서 I는 2 이상의 자연수인 것인 반도체 디바이스.
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