KR101666617B1 - 고밀도를 위한 로컬 인터커넥트 구조체들 - Google Patents

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Abstract

확산-지향형 로컬 인터커넥트(445)를 통해 인접 게이트 층(425)에 커플링된 게이트-지향형 로컬 인터커넥트(435)를 포함하는 로컬 인터커넥트 구조체가 제공된다.

Description

고밀도를 위한 로컬 인터커넥트 구조체들{LOCAL INTERCONNECT STRUCTURES FOR HIGH DENSITY}
관련 출원에 대한 상호 참조
[0001] 본 출원은, 2013년 3월 14일자로 출원된 미국 정규 출원 제13/829,864호를 우선권으로 주장하며, 이는 그 전체가 인용에 의해 본원에 포함된다.
기술 분야
[0002] 본 출원은, 개선된 고밀도 회로 아키텍쳐에 관한 것이고, 더욱 구체적으로는 고밀도 로컬 인터커넥트 구조체에 관한 것이다.
[0003] 반도체 기술이 딥 서브-미크론 프로세스 노드들로 진보함에 따라, 단채널 효과들은 성능을 심각하게 저하시킬 수 있다. 캐리어 속도는 이러한 단채널들에서 포화하며, 이는 스위칭 속력들을 느리게 하고 트랜지스터 강도를 감소시킨다. 충분한 트랜지스터 강도를 여전히 가지고 고밀도를 달성하기 위해, 스트레인 엔지니어링 기법들(strain engineering techniques)이 개발되어 왔으며, 이에 따라 반도체 기판에 대한 결정 격자(crystal lattice)가 트랜지스터 소스 및 드레인들을 형성하기 위해 이용되는 확산 영역 내에서 스트레인(strain)된다. 확산 영역은, 통상적으로 트랜지스터 레이아웃 용어와 관련하여 산화물 확산(oxide diffusion) 또는 "OD"로 지칭된다. 즉, OD는 원하는 트랜지스터 유형(NMOS 또는 PMOS)을 달성하기 위해 적합한 것과 같이 n-형 또는 p-형으로 도핑될뿐만 아니라, 또한 캐리어의 속도 및 트랜지스터 강도를 증가시키기 위해 스트레인된다.
[0004] 단지 확산 영역들에 대한 로컬 스트레인은 전체 기판에 걸친 글로벌 스트레인의 이용과 비교하여 우수한 것으로 증명되었다. 로컬 스트레인의 유형은 트랜지스터 유형에 의존한다. PMOS 트랜지스터에 대한 확산 영역은 압축적으로 스트레인되는 반면, NMOS 트랜지스터에 대한 확산 영역은 인장형 스트레인(tensile strain)을 갖는다. 예를 들어, SiGe의 필름은 압축형 스트레인을 도입하기 위해 p-형 확산 영역에 도포될 수 있는 반면, SiN의 필름은 인장형 스트레인을 도입하기 위해 n-형 확산 영역에 도포될 수 있다. 실리콘의 결과로 나타나는 스트레인 엔지니어링은 딥 서브-미크론 프로세스 노드들에서 만족스러운 트랜지스터 강도의 성과에 대해 꽤 성공적인 것으로 증명되었다.
[0005] 확산 영역들 상의 스트레인 엔지니어링은 레이아웃 프로세스에 다수의 제약들을 도입한다. 도 1은 예시의 쌍의 트랜지스터들에 대한 레이아웃을 도시한다. 제 1 트랜지스터(100)는 제 1 확산 영역(105)에 의해 정의된 자신의 소스(S) 및 드레인(D)을 갖는다. 폴리실리콘 게이트(110)는 소스 영역 및 드레인 영역을 분리한다. 확산 영역(105)은 제 1 트랜지스터(100)에 대한 채널을 형성하기 위해 폴리실리콘 게이트(110) 아래에 소스 영역과 드레인 영역 사이에 걸쳐있다. 다른 확산 영역(115) 및 폴리실리콘 게이트(120)의 유사한 어레인지먼트는 제 2 트랜지스터(101)를 정의한다. 진보된 프로세스 노드들에서, 도 1의 레이아웃은 비효율적일 수 있는데, 이는 확산 영역들(105 및 115)이 비교적 짧기 때문이다. 확산 영역에 대한 이러한 짧은 길이는 자신의 결정 격자로 하여금 국부적인 스트레인 엔지니어링을 이용하는 것 대신에 너무 많이 쉬도록 허용한다. 따라서, 트랜지스터들(100 및 101)은 너무 약할 수 있다. 반대로, 확산 영역들(105 및 115)이 연속 확산 영역을 형성하기 위해 점선들(125)로 나타낸 바와 같이 연장될 수 있다면, 국부적인 스트레인은 증가될 것이며 이에 따라 더 나은 수행성능이 존재할 것이다. 그러나, 확산 영역들(105 및 115)에 대한 이러한 연장은 제 2 트랜지스터(101)의 소스에 대해 제 1 트랜지스터(100)의 드레인을 단락시킬 것이다.
[0006] 딥 서브-미크론 프로세스 노드들에서 만족스러운 트랜지스터 성능을 달성하기 위해, "연속 OD" 레이아웃들이 개발되어 왔다. 도 2는 확산 영역(200)에 대한 예시의 연속 확산 영역 레이아웃을 도시한다. 트랜지스터들(100 및 101)은 여전히 폴리실리콘 게이트들(110 및 120) 각각과 관련하여 여전히 정의된다. 그러나, 확산 영역(200)은 양 트랜지스터들에 대해 연속이며, 이에 따라 만족스러운 트랜지스터 강도를 위한 적절한 격자 스트레인을 개발할 수 있다. 폴리실리콘 게이트(205)와 관련하여 정의된 블로킹 트랜지스터(201)는 항상 턴 오프되도록 구성됨으로서 트랜지스터들(100 및 101)을 전기적으로 절연시킨다. 예를 들어, 확산(200)이 p-형으로 도핑되면, 블로킹 트랜지스터(201)는 PMOS 트랜지스터가 되어 이에 따라 폴리실리콘 게이트(205)는 트랜지스터들(100 및 101)을 서로로부터 절연시키기 위해 전원 전압 VDD에 타잉될 것이다. 대안적으로, 확산 영역(200)이 n-형으로 도핑되면, 블로킹 트랜지스터(201)는 NMOS 트랜지스터가 되어 이에 따라 폴리실리콘 게이트(205)는 트랜지스터들(100 및 101)을 절연시키기 위해 접지에 타잉될 것이다.
[0007] 연속 OD의 이용이 충분한 결정 격자 스트레인이 달성되도록 가능하게 하지만, 블로킹 트랜지스터들에 대한 게이트들의 충전은 레이아웃을 복잡하게 만든다. 이 충전을 수행하기 위해, 전력(또는 접지) 금속층들로부터 블로킹 트랜지스터들에 대한 게이트 층들로 커플링하기 위해 로컬 인터커넥트들이 이용된다. 블로킹 트랜지스터들에 대한 로컬 인터커넥트들의 레이아웃은 위험한(awkward) 것으로 증명되며 밀도를 감소시킨다.
[0008] 이에 따라, 개선된 로컬 인터커넥트 레이아웃들에 대한 당업계에서의 필요성이 존재한다.
[0009] 딥 서브-미크론 기술(deep sub-micron technology)은 집적 회로에 대한 제 1 금속층과 집적 회로의 하부에 놓이는 반도체 기판 사이에 배열되는 멀티-레벨 로컬 인터커넥트들의 개발로 유도하였다. 반도체 기판과 제 1 금속층 사이의 분리는 3 레벨들로 서브-분할되는 것으로 고려될 수 있다. 제 1 레벨은 반도체 기판에 가장 가까운 반면, 제 3 레벨은 제 1 금속층에 가장 가깝다. 제 2 레벨은 제 1 레벨과 제 3 레벨 사이에 놓인다. 제 1 레벨 로컬 인터커넥트들 및 게이트 층들은 제 1 레벨 내에 배열된다. 반도체 기술들에서 알려진 바와 같이, 게이트 층들은, 게이트 층들이 모두 게이트-지향 방향에서 연장하도록, 게이트-층 피치에 따라 배열된다. 이에 따라, 제 1 레벨 로컬 인터커넥트들은 제 1 레벨 게이트-지향형 로컬 인터커넥트들이어서, 게이트-지향형 제 1 레벨 로컬 인터커넥트들이 또한 모두 게이트-지향 방향에서 연장하도록 배열된다. 게이트 층들과는 대조적으로, 반도체 기판에서의 연속 확산 영역은 게이트-지향 방향에 일반적으로 직교하는 확산-지향형 방향으로 연장하도록 배열된다.
[0010] 제 2 레벨은 2가지 유형들: 레벨 2 게이트-지향형 로컬 인터커넥트들 및 레벨 2 확산-지향형 로컬 인터커넥트들을 형성하는 레벨 2 인터커넥트들을 포함한다. 레벨 2 게이트-지향형 로컬 인터커넥트들 모두는 게이트-지향형 방향으로 연장한다. 대조적으로, 레벨 2 확산-지향형 로컬 인터커넥트들은 확산-지향 방향으로 연장할 수 있다. 대안적으로, 레벨 2 확산 지향형 로컬 인터커넥트들은, 이들이 게이트-지향형도 그리고 확산-지향형도 아니게 되도록, 정사각형 풋프린트를 가질 수 있다. 제 3 레벨은 하부에 높이는 레벨들에서 구조체들과 제 1 금속층(또는 더 높은 금속층들) 사이를 커플링하는 비아들을 포함한다.
[0011] 후술하는 논의는 레벨 2 로컬 인터커넥트들의 유리한 배열을 고려한다. 따라서, 본원에 이용된 바와 같이 (어떠한 레벨 1 규정(qualifier) 또는 레벨 2 규정도 없이) "로컬 인터커넥트"는 레벨 2 로컬 인터커넥트를 지칭하는 것으로 이해될 것이다. 즉, 레벨 2 로컬 인터커넥트는 명료함을 목적을 단지 "로컬 인터커넥트"로서 나타날 수 있다. 본원에 개시된 유리한 배열에서, 한 쌍의 게이트-지향형 로컬 인터커넥트들이 게이트 층의 양 측에 배열된다. 확산-지향형 로컬 인터커넥트는 게이트-지향형 로컬 인터커넥트들 중 하나와 게이트 층 사이를 커플링한다. 이하 더욱 상세하게 설명되는 바와 같이, 이러한 커플링은 트랜지스터들과 같은 다양한 디바이스들에 대해 감소된 셀 높이를 가능하게 한다.
[0012] 도 1은 비-연속 확산 영역들을 갖는 한 쌍의 트랜지스터들에 대한 레이아웃을 도시한다.
[0013] 도 2는 연속 확산 영역에서 한 쌍의 트랜지스터들에 대한 레이아웃을 도시한다.
[0014] 도 3은 멀티-레벨 로컬 인터커넥트들 및 관련 구조체들의 단면도이다.
[0015] 도 4a는, 블로킹 트랜지스터를 포함하는, 연속 확산 영역에서의 한 쌍의 트랜지스터들에 대한 레이아웃을 도시하며, 여기서 게이트-지향형 로컬 인터커넥트는 확산 영역과 중첩하지 않는 확산-지향형 로컬 인터커넥트를 통해 블로킹 트랜지스터에 대한 게이트 층에 커플링한다.
[0016] 도 4b는, 블로킹 트랜지스터를 포함하는, 연속 확산 영역에서의 한 상의 트랜지스터들에 대한 레이아웃을 도시하며, 여기서 게이트-지향형 로컬 인터커넥트는 확산 영역과 중첩하지 않는 확산-지향형 로컬 인터커넥트를 통해 블로킹 트랜지스터에 대한 게이트 층에 커플링한다.
[0017] 도 5a는 다이오드-접속형 트랜지스터에 대한 레이아웃을 도시하며, 이 레이아웃 내에서 확산-지향형 로컬 인터커넥트는 다이오드-접속형 트랜지스터에 대한 연속 확산 영역을 중첩하지 않고 다이오드-접속형 로컬 트랜지스터와 게이트-지향형 로컬 인터커넥트 사이를 커플링한다.
[0018] 도 5b는 다이오드-접속형 트랜지스터에 대한 레이아웃을 도시하며, 이 레이아웃 내에서 확산-지향형 로컬 인터커넥트는 다이오드-접속형 로컬 트랜지스터에 대한 게이트-층과 게이트-지향형 로컬 인터커넥트 사이를 커플링하며, 여기서 확산-지향형 로컬 인터커넥트는 다이오드-접속형 트랜지스터에 대한 연속 확산 영역을 중첩한다.
[0019] 도 5c는 도 5a 및 도 5c의 다이오드-접속형 트랜지스터들의 개략적인 표현이다.
[0020] 도 6a는 인버터-투-인버터 직렬 커플링에 대한 레이아웃을 도시하며, 이 레이아웃에서 확산-지향형 로컬 인터커넥트는 제 1 인버터에 대한 게이트-지향형 로컬 인터커넥트와 제 2 인버터에 대한 게이트 층 사이를 커플링한다.
[0021] 도 6b는 도 6a의 인버터-투-인버터 직렬 커플링의 개략적인 표현이다.
[0022] 도 7a는, 자신의 게이트에 커플링하는 확산-지향형 로컬 인터커넥트를 포함하는 트랜지스터에 대한 게이트-지향형 로컬 인터커넥트를 위한 비아 배치(via placement)에 대한 레이아웃을 도시한다.
[0023] 도 7b는, 확산-지향형 로컬 인터커넥트를 이용하여 도 7b의 비아 배치의 시프트를 도시한다.
[0024] 도 8은 게이트 컷 층에 의해 격리된 복수의 게이트 층들에 대한 레이아웃을 도시하며, 여기서 게이트 층들 중 하나는 로컬 인터커넥트들의 확산-지향형 및 게이트-지향형 배열을 통해 게이트 층들 중 다른 하나에 게이트 컷 층에 걸쳐 커플링한다.
[0025] 도 9는 게이트 층과 게이트-지향형 로컬 인터커넥트 사이에 커플링된 확산-지향형 로컬 인터커넥트를 형성하기 위한 플로우차트이다.
[0026] 게이트와 비-게이트 영역들 사이의 커플링을 위한 다양한 로컬 인터커넥트 레이아웃들 또는 구조체들이 개시된다. 이러한 구조체들은 2-층 로컬 인터커넥트 토폴로지와 관련하여 개시된다. 금속층들에서의 리드(lead)들이 또한 "로컬 인터커넥트들"로서 종종 나타나지만, 이러한 리드들은 본원에 이용된 바와 같이 "로컬 인터커넥트"의 정의에서 제외된다. 이전의(older) 프로세스 노드들에서, 제 1 금속층(및 상위 금속층들)에서의 인터커넥트들은 비아들을 통해 트랜지스터 게이트들 및 드레인/소스 단자들에 커플링할 것이다. 그러나, 반도체 프로세싱 기술이 딥 서브-미크론 영역으로 진보됨에 따라서, 제 1 금속층(또는 상위 층들)로부터의 비아들은 2-층 로컬 인터커넥트를 통해 이러한 트랜지스터 구조체들에 커플링한다. 비아들은 이에 따라, 로컬 인터커넥트의 2개의 하부 층들(레벨 1 및 레벨 2) 사이에서 상위 제 3 층(레벨 3)에 있다.
[0027] 일부 예시의 2-레벨 로컬 인터커넥트들이 도 3에 나타난다. 레벨 1 로컬 인터커넥트(310)는 LIc로 표시된 로컬 인터커넥트(LI; local interconnect) 타입을 포함한다. 제 2 레벨의 로컬 인터커넥트들은 2가지 타입들의 로컬 인터커넥트들: LIa(315) 및 LIb(320)을 포함한다. 따라서, 레벨 1에 하나의 타입(타입 LIc)이 존재하는 반면에, 레벨 2에는 2가지 타입들(타입 LIb 및 LIa)이 존재한다. LIc(310)와 같은 레벨 1 인터커넥트는 연속 확산 영역(305)에 직접 커플링한다. 따라서, 이러한 레벨 1 인터커넥트는 어떠한 레벨 2 인터커넥트들의 형성 이전에 연속 확산 영역(305)에 적절한 반도체 프로세싱 마스크를 통해 적용될 것이다. 레벨 1은 또한 폴리실리콘 층 또는 하이-K 금속층과 같은 게이트 층(300)에 대한 레벨이다. 게이트 층(300)이 연속 확산 영역(305)에서 소스, 드레인, 및 채널을 갖는 트랜지스터에 대한 게이트를 형성하기 때문에, 이 게이트 층(300)은 로컬 인터커넥트의 형상은 아니다. LIa(315) 및 LIb(320)와 같은 레벨 2 인터커넥트들은 비아 V0와 같은 비아들을 통해 제 1 금속층 M1(또는 상위 금속층들)에 커플링한다. 비아들은 레벨 2와 제 1 금속층 M1 사이의 레벨 3에 배열된다.
[0028] 도 2를 다시 참조하면, 게이트 층들(110, 120, 및 205)에 대한 풋프린트들은 연속 확산 영역(200)에 대한 다각형 풋프린트의 종축(longitudinal axis)에 직교하는 종축을 갖는 비교적 좁은 다각형들을 형성한다. 로컬 인터커넥트들은 이러한 조직에 따르는데: 주어진 유형의 로컬 인터커넥트는 일반적으로 게이트 층 또는 연속 확산 영역에 평행하게 되도록 배열될 것이다(즉, 게이트 층 또는 연속 확산 영역 중 하나에 대한 다각형 풋프린트의 종축에 평행하는 종축을 갖는 다각형 풋프린트를 가질 것이다). 레이아웃 목적들로 이용되는 다각형 형상의 종축을 반복적으로 언급하는 것은 번거롭기 때문에, 자체 다각형 풋프린트가 게이트 층들의 다각형 풋프린트들에 대한 종축들에 대해 평행한 종축을 갖는다면, 본원에서는 로컬 인터커넥트가 "게이트-지향형 로컬 인터커넥트"가 되는 것으로 정의된다. 반대로, 자체 다각형 풋프린트가 확산 영역들의 다각형 풋프린트들의 종축들에 평행한 종축을 갖는다면, 본원에서 로컬 인터커넥트는 "확산-지향형 로컬 인터커넥트"가 되는 것으로 정의된다.
[0029] LIc(310)와 같은 레벨 1 로컬 인터커넥트는 확산 영역(305) 상에 형성된다. 따라서, LIc(310)는 상위 층들의 인터커넥트들에 대한 확산 영역(305)에 직접적인 전기 커플링으로서 작용한다. 이에 따라, 당업자는, 즉시, 레벨 1 로컬 인터커넥트는 반드시 게이트-지향형 로컬 인터커넥트가 되는 것으로 인식할 것인데, 이는 그렇게 인식되지 않는다면 게이트 층(300)에 대한 레이아웃과 간섭하게 될 것이고: LIc(310)는 확산-지향형 로컬 인터커넥트가 될 수 없거나 또는 게이트 층(300)을 단락시키고 그리고 교차하게 될 것이기 때문이다. 대조적으로, 레벨 2 로컬 인터커넥트들은, 게이트-지향형 로컬 인터커넥트들이거나 또는 확산-지향형 로컬 인터커넥트들일 수 있다. 하나의 레벨 2 타입의 로컬 인터커넥트는 LIa(315)와 같이 LIc(310)에 커플링하기 위해 필수적이다. 따라서, LIa(315)는 게이트-지향형 로컬 인터커넥트이고 그리고 레벨 3의 대응 비아(도시되지 않음)와 M1(또는 상위 금속층들) 사이를 커플링한다. 레벨 2 LIb(320)는 게이트 층(300)에 커플링하고 그리고 정사각형(게이트-지향형도 그리고 확산-지향형도 아님)이 되거나 또는 확산-지향형이 되도록 배열된다. 레벨 2 LIb(320)와 금속층 M1 내 인터커넥트 사이의 비아 V0 커플링은, M1과 레벨 1 및 레벨 2 로컬 인터커넥트들 사이의 레벨 3 인터커넥트들을 나타낸다. 제 1 금속층 M1은 레벨 3 위에 놓인다. LIa(315), LIb(320), 및 LIc(310)은 통상적으로 텅스텐을 포함하는 반면, 비아 V0 및 M1은 통상적으로 구리를 포함한다. 로컬 인터커넥트 기술들에 알려져 있는 다른 재료들이 이용될 수 있다.
개관
[0030] 밀도를 강화하는 로컬 인터커넥트 구조체가 제공된다. 예를 들어, 게이트 층들은 규칙적인 피치에 따라 배치되는(laid out) 것으로 알려져 있다. 연속 확산 영역과 함께 대응하는 트랜지스터들을 형성하기 위해 일정한 피치의 게이트 층들의 레이아웃 또는 배열과 관련하여, 하나 걸러 하나의 게이트 층이 블로킹 트랜지스터 또는 절연 트랜지스터에 대한 게이트였었다면, 이 배열은 유리하게 조밀했을 것이다. 예를 들어, 도 2와 관련하여 논의된 바와 같이, 블로킹 트랜지스터(201)는, 연속 확산 영역(200) 상에서의 자신의 형성에도 불구하고 인접하는 트랜지스터들(100 및 101)을 전기적으로 절연한다. 앞서 이용된 바와 같이, 트랜지스터들(100 및 101)과 같은 트랜지스터들은 대응하는 블로킹 트랜지스터들과 구별하기 위해 오직 "트랜지스터들"로서만 지칭된다. 연속 확산 영역(200)은 추가적인 트랜지스터들의 형성을 허용하기 위해 연장될 수 있다. 그러나, 당업자는 도 2에 나타낸 레이아웃을 단순하게 반복할수는 없을 수 있다. 예를 들어, 블로킹 트랜지스터에 의해 절연된 다른 쌍의 트랜지스터들이 트랜지스터(101)의 우측에 위치되었다고 가정한다. 트랜지스터(101)로부터 이러한 여분의 쌍의 트랜지스터들의 제 1 트랜지스터를 절연시키는 다른 블로킹 트랜지스터가 존재할 필요가 있을 것이다. 그래서, 당업자는, 단일의 연속 확산 영역 상에 형성된 직렬 트랜지스터들의 트랜지스터들로서 수많은 블로킹 트랜지스터들이 가상으로 존재하는 것으로 인식할 수 있다. 연속 확산 영역 상의 트랜지스터들의 이러한 비교적 조밀한 컬렉션을 달성하기 위해, 게이트-지향형 로컬 인터커넥트(예를 들어, 도 3의 LIa(315))는 제공된 블로킹 트랜지스터의 게이트 층의 양 측에 있을 필요가 있을 것이다. 그렇지 않으면, 트랜지스터(101)의 소스로의 또는 트랜지스터(100)의 드레인으로의 어떠한 전기적 커플링도 존재하지 않을 수 있을 것이다. 그러나, 본원에 추가적으로 설명되는 바와 같이, 종래 기술의 로컬 인터커넥트 토폴로지들은 본원에 개시된 토폴로지들과 같이 면적-효율적이지는 않다.
[0031] 예를 들어, 연속 확산 영역(200)이 p-형으로 도핑되어, 이에 따라 트랜지스터들(100, 101), 및 블로킹 트랜지스터(201)가 PMOS 트랜지스터들이 된다고 가정한다. 게이트-지향형 로컬 인터커넥트가 트랜지스터(101)에 대한 소스에 전력을 공급하기 위해 전원 전압 VDD에 타잉되었다면, 확산-지향형 로컬 인터커넥트(미도시)는 이러한 게이트-지향형 로컬 인터커넥트와 게이트 층(205) 사이를 커플링하는 것이 효율적일 것이다. 그러나, 종래의 설계 규칙들하에서, 이러한 게이트-지향형 로컬 인터커넥트 중 하나가 확산-지향형 로컬 인터커넥트를 통해 게이트 층(205)에 커플링한다면, 게이트 층(205)의 양 측면들에 게이트-지향형 로컬 인터커넥트는 존재하지 않을 수 있다. 더욱이, 종래의 설계 규칙들은 확산-지향형 로컬 인터커넥트가 연속 확산 영역(200)을 중첩하는 것을 허용하지 않았다. 종래의 로컬 인터커넥트 토폴로지들은 이에 따라 블로킹 트랜지스터(205)에 대한 조밀한 로컬 인터커넥트 커플링을 방지한다.
[0032] 본원에 개시된 새로운 레이아웃 토폴로지는 블로킹 트랜지스터(205)와 같은 블로킹 트랜지스터들에 대한 유리하게 조밀한 로컬 인터커넥트 커플링을 제공한다. 그러나, 개시된 로컬 인터커넥트 구조체들에 대한 개념들 및 원리들은 또한 본원에 추가로 논의되는 것과 같은 다른 유형들의 로컬-인터커넥트 커플링들에 광범위하게 적용가능하다. 이러한 토폴로지에서, 게이트 층은, 인접하는 게이트 층들 사이에 (예를 들어, 수평으로) 배열되고, 게이트 층 피치에 따라 이러한 인접하는 게이트 층들로부터 분리된다. 게이트-지향형 로컬 인터커넥트는 인접하는 게이트 층들 중 각각의 하나와 게이트 층 사이에 포함된다. 게이트 층은 이에 따라, 게이트 층의 양 측면에 게이트-지향형 로컬 인터커넥트를 갖는다. 확산-지향형 로컬 인터커넥트는 게이트-지향형 로컬 인터커넥트들 중 하나와 게이트 층 사이를 커플링한다. 확산-지향형 로컬 인터커넥트는 이에 따라 게이트-지향형 로컬 인터커넥트들 중 하나를 게이트 층에 커플링하기 위한 수단으로서 작용한다.
예시의 실시예들
[0033] 후술하는 로컬 인터커넥트 구조체들은 유리하게 연속 확산 영역 레이아웃들(연속 OD)에 대한 더 큰 밀도를 가능하게 한다. 이렇게 강화된 밀도는 게이트-지향형 및 확산-지향형 로컬 인터커넥트들의 배열을 통해 달성된다. 앞서 언급된 바와 같이, 추가적인 규정들 없이 본원에 이용된 용어 "로컬 인터커넥트"는 "레벨 2 로컬 인터커넥트"에 대한 준말이다.
[0034] 연속 확산 영역(400)에 형성된 제 1 트랜지스터(405) 및 제 2 트랜지스터(420)에 대한 예시의 레이아웃이 도 4a에 나타난다. 본원에 이용된 바와 같이, "레이아웃"을 나타내는 도면은 다양한 컴포넌트들에 대한 풋프린트들의 평면도이며, 이들은 하부에 놓이는 반도체 기판에 대하여 배치된다. 연속 확산 영역(400)에 대한 그들의 연속성으로 인해, 트랜지스터들(405 및 420)은 도 2의 블로킹 트랜지스터(201)에 대해 유사하게 논의된 바와 같이 블로킹 트랜지스터(430)에 의해 전기적으로 절연된다. 게이트 층(410), 게이트 층(425), 및 게이트 층(415)은, 트랜지스터(405), 블로킹 트랜지스터(430), 및 트랜지스터(420) 각각에 대한 게이트들을 형성한다. 게이트-지향형 로컬 인터커넥트(440)는 (도시되지 않은, 대응 레벨 1 게이트-지향형 인터커넥트를 통해) 트랜지스터(405)에 대한 드레인(D)에 커플링한다. 유사하게, 게이트-지향형 로컬 인터커넥트(435)는 트랜지스터(420)에 대한 소스에 커플링한다. 게이트-지향형 로컬 인터커넥트(435)에 커플링된 비아 V0는 트랜지스터(420)에 대한 적절한 소스 전압을 제공한다. 예를 들어, 연속 확산 영역이 n-형으로 도핑되면, 트랜지스터(405), 블로킹 트랜지스터(430), 및 트랜지스터(420)가 그후 NMOS 트랜지스터들이 되기 때문에, 적합한 소스 전압은 접지가 될 것이다. 대안적으로, 연속 확산 영역이 p-형으로 도핑되었다면, 이들 디바이스들이 모두 PMOS 트랜지스터들이 될 것이기 때문에 적합한 소스 전압은 VDD가 될 것이다.
[0035] 따라서, 게이트-지향된 로컬 인터커넥트(435)에 인가되는 동일한 바이어스는 또한 게이트 층(425)에 대한 적합한 바이어스이다. 예를 들어, 게이트-지향형 로컬 인터커넥트(435)가 제 1 금속층(도시되지 않음) 또는 상위-레벨의 금속층들에서의 적합한 리드에 비아 V0를 통해 전원 전압 VDD로 바이어싱되도록, 트랜지스터(420)는 PMOS 트랜지스터임을 가정한다. 따라서, 확산-지향형 로컬 인터커넥트(445)는 게이트 층(425)과 게이트-지향형 로컬 인터커넥트(435) 사이를 커플링하여 블로킹 트랜지스터(430)를 완전하게 턴 오프하기 위해 바이어스를 게이트 층(425)에 제공한다. 이는, 꽤 유리한데, 이는 어떠한 비아도 자체 바이어스를 제공하기 위해 게이트 층(425)에 커플링할 필요가 없기 때문이다. 더욱이, 확산-지향형 로컬 인터커넥트(445)는 트랜지스터(405)를 향하여 게이트 층(430) 위를 가로지르지 않는다. 즉, 확산-지향형 로컬 인터커넥트(445)는 게이트-지향형 로컬 인터커넥트(440)를 향하여 게이트 층(425)을 지나 연장하지 않는다. 따라서, 게이트-지향형 로컬 인터커넥트(440)는, 확산-지향형 로컬 인터커넥트(445)의 존재에도 불구하고 트랜지스터(405)의 드레인 단자에 필수적인 커플링을 제공할 수 있다. 대조적으로, 종래 기술의 레이아웃들은 게이트-지향형 로컬 인터커넥트(440)의 형성을 허용하지 않는데, 이는 확산-지향형 로컬 인터커넥트(445)를 통한 게이트-지향형 로컬 인터커넥트(435)로의 자체 커플링과 관련하여 게이트 층(425)의 다른 측에 존재할 수도 있기 때문이다. 그러나, 블로킹 트랜지스터의 게이트는 그 자신이 기능하게 하기 위해 종래 기술 레이아웃에서 적절하게 바이어싱되어야만 한다. 이에 따라, 게이트 층(425)의 연장에 대해 점선(460)으로 나타낸 바와 같이 정사각형-형상의 로컬 인터커넥트를 이용하는 것은 통상적이었다. 그후, 비아는 종래 기술 설계에서 게이트 층(425)에 바이어스를 제공하기 위해 정사각형-형상의 로컬 인터커넥트에 커플링할 수 있다. 이러한 종래 기술의 커플링은, 게이트-지향형 로컬 인터커넥트(435)가 비아 V0에 의해 바이어싱되어야만 하기 때문에, 또한 문제가 된다. 비아들은 (제공된 반도체 기반의 프로세스 규칙들에 따라) 이들 사이에 특정 분리를 요구한다. 따라서, 종래 기술의 정사각형-형상의 로컬 인터커넥트(460)는 비아 피치를 수용하기 위해 비아 V0로부터 수직으로 옮겨져야만 하였다. 극명하게 대조적으로, 확산-지향형 로컬 인터커넥트(445)는 게이트 층(425)에 이러한 수직으로-대체된 커플링에 대한 필요를 제거한다. 따라서, 도 4a의 레이아웃은 종래의 셀 높이(403)와 비교하여 트랜지스터들(405 및 420)에 대한 유리하게 감소된 셀 높이(404)를 가지며, 이는 밀도를 강화한다.
[0036] 도 4a의 레이아웃이 종래 기술 접근방식들과 비교하여 밀도를 증가시키지만, 확산-지향형 로컬 인터커넥트(445)에 대한 풋프린트는 연속 확산 영역(400)에 대한 풋프린트와 중첩하지 않는다. 밀도의 추가적인 강화는 도 4b에 나타난다. 이러한 레이아웃 실시예에서, 확산-지향형 로컬 인터커넥트(450)는, 도 4a의 확산-지향형 로컬 인터커넥트(445)에 의해 제공된 커플링과 유사하게, 게이트-지향형 로컬 인터커넥트(435)와 게이트 층(425) 사이를 커플링한다. 그러나, 확산-지향형 로컬 인터커넥트(450)에 대한 풋프린트는 연속 확산 영역(400)의 풋프린트 내에 위치된다. 도 4b에 나타낸 나머지 컴포넌트들은 도 4a와 관련하여 설명된 것과 같다. 이러한 확산-지향형 로컬 인터커넥트(450)의 중첩은, 확산-지향형 로컬 인터커넥트(445)의 이용을 통해 달성되는 셀 높이(404)와 비교하여 트랜지스터들(405 및 420)에 대한 셀(402) 높이가 감소되기 때문에, 유리하다. 도 4a의 확산-지향형 로컬 인터커넥트(445)가 확산 영역(400)과 중첩하지 않기 때문에, 이는 트랜지스터들(405 및 420)에 대한 셀 높이를 증가시킨다.
[0037] 도 4a 및 도 4b의 로컬 인터커넥트 구조체는 블로킹 트랜지스터의 게이트의 바이어싱 이외의 수많은 애플리케이션들을 갖는다. 예를 들어, 도 5c의 다이오드-접속형 트랜지스터(500)를 고려한다. 다른 트랜지스터들과 유사하게, 다이오드-접속형 트랜지스터(500)는 도 5a에 도시된 바와 같이 게이트 층(505) 및 하부에 놓인 연속 확산 영역(510)을 이용하여 형성된다. 이러한 실시예에서, 다이오드-접속형 트랜지스터(500)는 PMOS 트랜지스터들이지만, 이하의 개념들은 또한 NMOS 트랜지스터들에 적용가능하다. 다이오드-접속형 트랜지스터(500)에 대한 드레인(D) 단자 및 소스(S) 단자는 게이트 층(505)의 양 측에 대한 확산 영역(500)의 대응하는 부분들에 있다. 드레인 단자 또는 소스 단자는 단순하게 플로팅(float)할 수 없지만, 대신에, 레벨 1 게이트-지향형 로컬 인터커넥트, 레벨 2 게이트-지향형 로컬 인터커넥트, 및 위에 놓인 금속층에서 대응 전력 또는 접지 인터커넥트로의 비아를 통한 커플링을 요구한다. 설명의 명료함을 위해, 레벨 1 로컬 인터커넥트들은 도 5a 및 도 5b에 나타나지 않는다. 게이트-지향형 로컬 인터커넥트(515)는 (대응 레벨 1 게이트-지향형 로컬 인터커넥트를 통해) 다이오드-접속형 트랜지스터(500)에 대한 소스 단자에 커플링한다. 앞서 논의된 확산-지향형 로컬 인터커넥트(445)와 유사하게, 확산-지향형 로컬 인터커넥트(525)는 게이트-지향형 로컬 인터커넥트(515)와 게이트 층(505) 사이를 커플링하여 다이오드-접속형 트랜지스터(500)에 대한 게이트-투-소스 접속을 제공한다. 이에 따라, 다이오드-접속형 트랜지스터(500)에 대한 셀 높이는, 도 4a의 트랜지스터들(405 및 420)과 관련하여 논의된 것과 동일한 이유로 종래-기술 접근방식들과 비교하여 감소된다. 셀 높이를 훨씬 더 감소시키기 위해, 확산-지향형 로컬 인터커넥트(530)는 연속 확산 영역(510)을 중첩하는 도 5b에 나타낸 것과 같이 이용될 수 있다(즉, 인터커넥트(530)에 대한 풋프린트는 확산 영역(510)에 대한 풋프린트 내에 있다). 이러한 중첩은 도 4b의 트랜지스터들(405 및 420)과 관련하여 앞서 논의된 바와 같이 다이오드-접속형 트랜지스터(500)에 대한 결과 셀 높이를 단축시킨다.
[0038] 이러한 "확산-지향형 로컬 인터커넥트를 통해 게이트-지향형 인터커넥트에 커플링된 게이트 층" 토폴로지의 또 다른 적용이 도 6b의 인버터-투-인버터 직렬 커플링(600)에 대한 도 6a의 레이아웃에 나타난다. 회로 기술들에서 알려진 바와 같이, 각각의 인버터는 PMOS 트랜지스터 및 NMOS 트랜지스터의 직렬 스택을 이용하여 형성된다. 이에 따라, 인버터(605)는 p-형 확산 영역(615) 및 n-형 확산 영역(620)을 이용하여 형성된다. 설명의 명료함을 위해, 인버터(610)에 대한 오직 p-형 확산 영역(625)만이 나타난다. 인버터(605)의 경우, 단일 게이트 층(630)은 트랜지스터들의 자체 PMOS/NMOS 스택에 대한 게이트를 형성한다. 인버터(605)의 출력을 형성하기 위해, 게이트-지향형 로컬 인터커넥트(635)는 인버터(605)에 대한 PMOS 트랜지스터 드레인(D) 및 NMOS 트랜지스터 소스(S)에 커플링한다. 인버터 기술들에서 알려진 바와 같이, 이러한 인버터(605)에 대한 출력은 인버터(610)에 대한 PMOS 트랜지스터 및 NMOS 트랜지스터에 대한 게이트에 커플링한다. 게이트 층(640)은 인버터(610)에서 PMOS 및 NMOS 트랜지스터들에 대한 이러한 게이트를 형성한다. 확산-지향형 로컬 인터커넥트(645)는 커플링(600)을 형성하기 위해 게이트-지향형 로컬 인터커넥트(635)와 게이트 층(640)을 커플링한다. 확산 영역(625)이 해당 기저(corresponding foundry)에 의해 구현된 확산-영역 피치만큼 확산 영역(620)으로부터 분리되기 때문에, 확산 영역들 중 하나를 중첩하기 위해 확산-지향형 로컬 인터커넥트(645)를 재위치시키는 것에 대한 어떠한 이점도 존재하지 않는다는 점에 주목한다. 이에 따라, 확산 영역(620)과 확산 영역(625) 사이의 이러한 피치-기반 분리 내에 확산-지향형 로컬 인터커넥트(645)를 위치시키는 것은, 인버터들(605 및 610)에 대한 결과 셀 높이에 기여하지 않는다.
[0039] 본원에 개시된 로컬 인터커넥트 구조체는 또한 비아 접속 사이트를 시프트하는데 이용될 수 있다. 도 4a의 트랜지스터(420)를 다시 참조하면, 비아 V0는 블로킹 트랜지스터(430)의 게이트뿐만 아니라 트랜지스터(420)의 소스에 대한 바이어싱을 제공한다. 도 7a는 게이트 층(705) 및 연속 확산 영역(700)에 의해 형성된 트랜지스터(701)에 대한 동일 비아 커플링 사이트 위치를 도시한다. 비아 V01은 확산-지향형 로컬 인터커넥트(715)를 통해 게이트(705)를 바이어싱하기 위해 게이트-지향형 로컬 인터커넥트(710)에 커플링한다. 특정 설계가 커플링 사이트를 통해 이러한 시프팅을 요구했다면, 확산-지향형 로컬 인터커넥트(720)는 도 7b에 나타낸 바와 같이 이용될 수 있다. 비아 V02는 게이트-지향형 로컬 인터커넥트(710)를 바이어싱하기 위해 확산-지향형 로컬 인터커넥트(720)에 커플링한다. 이러한 방식으로, 비아 커플링 사이트는 적절한 확산-지향형 로컬-인터커넥트-투-게이트-지향형 로컬 인터커넥트 레이아웃을 통해 시프트된다.
[0040] 본원에 개시된 로컬 인터커넥트 구조체의 다른 대안적인 애플리케이션이 도 8에 나타난다. 게이트 층(810)과 같은 복수의 게이트 층들은 전기적으로 절연된 게이트 층들을 형성하기 위해 게이트 컷 층(815)에 의해 교차된다. 다음으로, 결과적으로 절연된 게이트 층들 중 일부를 선택적으로 재-커플링할 필요가 있을 수도 있다. 예를 들어, 확산-지향형 로컬 인터커넥트(825)는 다른 확산-지향형 로컬 인터커넥트(830)에 커플링하기 위해 게이트 컷 층(815)을 지나 횡단하는 게이트-지향형 로컬 인터커넥트 층(820)에 게이트 층(810)을 커플링할 수 있다. 결과적으로, 확산-지향형 로컬 인터커넥트(830)는 달리-절연된 게이트 층(805)에 커플링한다. 이러한 방식으로, 게이트 컷 층(815)에 의해 야기된 절연에도 불구하고, 게이트 층들(810 및 805)이 함께 커플링된다.
예시적인 제조 방법
[0041] 로컬 인터커넥트 구조체의 예시적 제조 방법에 대한 플로우차트가 도 9에 제공된다. 초기 단계(900)에서, 제 1 게이트 층은 인접하는 제 2 및 제 3 게이트 층들 사이에서 게이트 층 피치에 따라 형성된다. 단계(905)에서, 제 1 게이트 층과 제 2 게이트 층 사이에 제 1 게이트-지향형 로컬 인터커넥트가 형성된다. 유사하게, 단계(910)에서, 제 1 게이트 층과 제 3 게이트 층 사이에 제 2 게이트-지향형 로컬 인터커넥트가 형성된다. 최종적으로, 단계(915)에서, 제 1 및 제 2 로컬 게이트-지향형 로컬 인터커넥트들 중 하나를 제 1 게이트 층에 커플링하기 위해 확산-지향형 로컬 인터커넥트가 형성된다.
[0042] 당업자들이 이제 취급하고 있는 특정 애플리케이션에 따라 인식할 수 있듯이, 수많은 변형들, 치환들, 및 변화들이 본 개시물의 사상 및 범위로부터 벗어나지 않고 본 개시물의 재료들, 장치, 구성들 및 디바이스들의 이용의 방법들에서 그리고 이들에 대해 행해질 수 있다. 이러한 관점에서, 본 개시물의 범위는 본원에 예시되고 설명된 특정 실시예들의 범위로 제한되지 않아야 하며, 특정 실시예들은 단지 그 몇몇 예시들에 의한 것이기 때문에, 오히려, 이하에 첨부된 청구범위들 및 그들의 기능적 균등물들의 범위에 완전히 상응해야만 한다.

Claims (20)

  1. 로컬 인터커넥트 구조체의 밀도를 강화하기 위한 회로로서,
    연속 확산 영역;
    제 2 게이트 층과 제 3 게이트 층 사이의 게이트 층 피치에 따라 배열된 제 1 게이트 층 ― 상기 제 2 게이트 층 및 상기 제 3 게이트 층은 상기 연속 확산 영역 내에 소스/드레인 단자들을 갖는 트랜지스터들에 대한 게이트들을 형성함 ―;
    상기 제 1 게이트 층과 상기 제 2 게이트 층 사이에 배열된 제 1 게이트-지향형 로컬 인터커넥트;
    상기 제 1 게이트 층과 상기 제 3 게이트 층 사이에 배열된 제 2 게이트-지향형 로컬 인터커넥트; 및
    상기 제 1 게이트-지향형 로컬 인터커넥트 및 상기 제 2 게이트-지향형 로컬 인터커넥트 중 하나에 상기 제 1 게이트 층을 커플링하도록 구성된 확산-지향형 로컬 인터커넥트 층을 포함하고,
    상기 제 1 게이트-지향형 로컬 인터커넥트, 상기 제 2 게이트-지향형 로컬 인터커넥트, 및 상기 확산-지향형 로컬 인터커넥트 모두는, 상기 회로에 대한 반도체 기판과 금속층 사이에 위치되는,
    로컬 인터커넥트 구조체의 밀도를 강화하기 위한 회로.
  2. 제 1 항에 있어서,
    상기 제 1 게이트 층은 상기 연속 확산 영역 내에 형성된 블로킹(blocking) 트랜지스터에 대한 게이트를 포함하고,
    상기 제 1 게이트-지향형 로컬 인터커넥트는 인접 제 1 트랜지스터에 대한 제 1 소스/드레인 단자에 커플링하도록 구성되며, 그리고
    상기 제 2 게이트-지향형 로컬 인터커넥트는 인접 제 2 트랜지스터에 대한 제 2 드레인/소스 단자에 커플링하도록 구성되는,
    로컬 인터커넥트 구조체의 밀도를 강화하기 위한 회로.
  3. 제 2 항에 있어서,
    상기 확산-지향형 로컬 인터커넥트 층은 상기 연속 확산 영역에 대한 풋프린트의 바깥쪽에 포지셔닝되는,
    로컬 인터커넥트 구조체의 밀도를 강화하기 위한 회로.
  4. 제 2 항에 있어서,
    상기 확산-지향형 로컬 인터커넥트 층은 상기 연속 확산 영역에 대한 풋프린트 내에 포지셔닝되는,
    로컬 인터커넥트 구조체의 밀도를 강화하기 위한 회로.
  5. 제 2 항에 있어서,
    상기 확산-지향형 로컬 인터커넥트 층은 상기 제 1 게이트 층에 상기 제 1 게이트-지향형 로컬 인터커넥트를 커플링하도록 구성되고,
    상기 회로는, 상기 제 2 트랜지스터에 대한 상기 제 1 게이트 층을 전원 노드에 커플링하기 위해, 제 1 금속층과 상기 제 1 게이트-지향형 인터커넥트 층 사이에 커플링된 비아를 더 포함하는,
    로컬 인터커넥트 구조체의 밀도를 강화하기 위한 회로.
  6. 제 2 항에 있어서,
    상기 제 1 게이트-지향형 로컬 인터커넥트, 상기 제 2 게이트-지향형 로컬 인터커넥트, 및 상기 확산-지향형 로컬 인터커넥트는 각각 레벨 2 인터커넥트들이며,
    상기 회로는, 제 1의 레벨 2 게이트-지향형 로컬 인터커넥트를 상기 제 1 소스/드레인 단자에 커플링하기 위해, 상기 제 1의 레벨 2 게이트-지향형 로컬 인터커넥트와 상기 제 1 소스/드레인 단자 사이에 배열된 제 1의 레벨 1 게이트-지향형 로컬 인터커넥트를 더 포함하는,
    로컬 인터커넥트 구조체의 밀도를 강화하기 위한 회로.
  7. 제 1 항에 있어서,
    상기 제 1 게이트-지향형 로컬 인터커넥트, 상기 제 2 게이트-지향형 로컬 인터커넥트, 및 상기 확산-지향형 로컬 인터커넥트 모두는 텅스텐을 포함하는,
    로컬 인터커넥트 구조체의 밀도를 강화하기 위한 회로.
  8. 제 1 항에 있어서,
    상기 제 1 게이트 층은 다이오드-접속된 트랜지스터에 대한 게이트 층인,
    로컬 인터커넥트 구조체의 밀도를 강화하기 위한 회로.
  9. 제 8 항에 있어서,
    상기 연속 확산 영역은 상기 다이오드-접속된 트랜지스터에 대한 드레인/소스 단자들을 포함하고, 그리고
    상기 확산-지향형 로컬 인터커넥트는 상기 연속 확산 영역에 대한 풋프린트의 바깥쪽에 위치되는,
    로컬 인터커넥트 구조체의 밀도를 강화하기 위한 회로.
  10. 제 1 항에 있어서,
    상기 제 1 게이트 층은 제 1 인버터에 대한 게이트 층이고, 그리고
    상기 제 1 게이트-지향형 로컬 인터커넥트 및 상기 제 2 게이트-지향형 로컬 인터커넥트 중 하나는 제 2 인버터에 대한 출력 노드 용 게이트-지향형 로컬 인터커넥트인,
    로컬 인터커넥트 구조체의 밀도를 강화하기 위한 회로.
  11. 제 1 항에 있어서,
    게이트 컷 층(gate cut layer)에 의해 상기 제 1 게이트 층으로부터 분리된 제 4 게이트 층 ― 상기 제 1 게이트-지향형 로컬 인터커넥트 및 상기 제 2 게이트-지향형 로컬 인터커넥트 중 하나는 상기 게이트 컷 층 양단에 걸쳐 연장하도록 구성됨 ―; 및
    상기 제 1 게이트-지향형 로컬 인터커넥트 및 상기 제 2 게이트-지향형 로컬 인터커넥트 중 하나를 상기 제 4 게이트 층에 커플링하도록 구성된 제 2 확산-지향형 로컬 인터커넥트를 더 포함하는,
    로컬 인터커넥트 구조체의 밀도를 강화하기 위한 회로.
  12. 로컬 인터커넥트 구조체의 밀도를 강화하기 위한 방법으로서,
    연속 확산 영역을 형성하는 단계;
    인접하는 제 2 게이트 층과 제 3 게이트 층 사이의 게이트 층 피치에 따라 제 1 게이트 층을 반도체 기판 위에 형성하는 단계 ― 상기 제 2 게이트 층 및 상기 제 3 게이트 층은 상기 연속 확산 영역 내에 소스/드레인 단자들을 갖는 트랜지스터들에 대한 게이트들을 형성함 ―;
    상기 제 1 게이트 층과 상기 제 2 게이트 층 사이에 제 1 게이트-지향형 로컬 인터커넥트를 형성하는 단계;
    상기 제 1 게이트 층과 상기 제 3 게이트 층 사이에 제 2 게이트-지향형 로컬 인터커넥트를 형성하는 단계; 및
    상기 제 1 게이트-지향형 로컬 인터커넥트 및 상기 제 2 게이트-지향형 로컬 인터커넥트 중 하나를 상기 제 1 게이트 층에 커플링하기 위해 확산-지향형 로컬 인터커넥트를 형성하는 단계를 포함하고,
    상기 제 1 게이트-지향형 로컬 인터커넥트, 상기 제 2 게이트-지향형 로컬 인터커넥트, 및 상기 확산-지향형 로컬 인터커넥트 모두는, 상기 반도체 기판과 인접 금속층 사이에 위치되는,
    로컬 인터커넥트 구조체의 밀도를 강화하기 위한 방법.
  13. 제 12 항에 있어서,
    상기 제 1 게이트 층을 형성하는 단계는, 블로킹 트랜지스터에 대한 게이트를 형성하는,
    로컬 인터커넥트 구조체의 밀도를 강화하기 위한 방법.
  14. 제 13 항에 있어서,
    상기 제 1 게이트 층을 형성하는 단계는, 상기 연속 확산 영역 내에 한 쌍의 드레인/소스 단자들을 갖는 트랜지스터에 대한 게이트를 형성하고, 그리고
    상기 확산-지향형 로컬 인터커넥트를 형성하는 단계는, 상기 연속 확산 영역에 대한 풋프린트의 바깥쪽에 상기 확산-지향형 로컬 인터커넥트를 형성하는 단계를 포함하는,
    로컬 인터커넥트 구조체의 밀도를 강화하기 위한 방법.
  15. 제 13 항에 있어서,
    상기 제 1 게이트 층을 형성하는 단계는, 상기 연속 확산 영역 내에 한 쌍의 드레인/소스 단자들을 갖는 트랜지스터에 대한 게이트를 형성하고, 그리고
    상기 확산-지향형 로컬 인터커넥트를 형성하는 단계는, 상기 연속 확산 영역에 대한 풋프린트 내에 상기 확산-지향형 로컬 인터커넥트를 형성하는 단계를 포함하는,
    로컬 인터커넥트 구조체의 밀도를 강화하기 위한 방법.
  16. 제 12 항에 있어서,
    상기 제 1 게이트-지향형 로컬 인터커넥트 및 상기 제 2 게이트-지향형 로컬 인터커넥트 중 하나와 제 1 금속층 사이에 커플링된 비아를 형성하는 단계를 더 포함하는,
    로컬 인터커넥트 구조체의 밀도를 강화하기 위한 방법.
  17. 로컬 인터커넥트 구조체의 밀도를 강화하기 위한 회로로서,
    반도체 기판 내의 연속 확산 영역;
    상기 연속 확산 영역 내에 소스/드레인 단자들을 갖는 한 쌍의 트랜지스터들에 대한 게이트들을 형성하도록 구성된 한 쌍의 게이트 층들;
    블로킹 트랜지스터에 대한 게이트를 형성하기 위해 상기 한 쌍의 게이트 층들 사이에 배열된 제 3 게이트 층;
    상기 한 쌍의 트랜지스터들 내의 트랜지스터에 대한 드레인/소스 단자에 커플링하도록 구성된 게이트-지향형 로컬 인터커넥트; 및
    상기 제 3 게이트 층에 상기 게이트-지향형 로컬 인터커넥트를 커플링하기 위한 수단을 포함하고,
    상기 게이트-지향형 로컬 인터커넥트 및 상기 수단은 둘 다 상기 반도체 기판과 인접 금속층 사이에 위치되는,
    로컬 인터커넥트 구조체의 밀도를 강화하기 위한 회로.
  18. 제 17 항에 있어서,
    상기 연속 확산 영역은 p-형 확산 영역이고,
    상기 게이트-지향형 로컬 인터커넥트를 상기 제 3 게이트 층에 커플링하기 위한 수단은, 서플라이 전압 VDD에 상기 제 3 게이트 층을 커플링하도록 구성되는,
    로컬 인터커넥트 구조체의 밀도를 강화하기 위한 회로.
  19. 제 17 항에 있어서,
    상기 연속 확산 영역은 n-형 확산 영역이고, 그리고
    상기 게이트-지향형 로컬 인터커넥트를 상기 제 3 게이트 층에 커플링하기 위한 수단은, 상기 제 3 게이트 층을 접지에 커플링하도록 구성되는,
    로컬 인터커넥트 구조체의 밀도를 강화하기 위한 회로.
  20. 제 17 항에 있어서,
    상기 수단은 상기 연속 확산 영역에 대한 풋프린트 내에 형성되는,
    로컬 인터커넥트 구조체의 밀도를 강화하기 위한 회로.
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