JP2011138972A - 半導体装置及び半導体装置のレイアウト設計方法 - Google Patents
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Abstract
【課題】アナログ回路に利用される抵抗素子の配置領域面積を低減し、抵抗素子の相対精度を向上させる半導体装置及び半導体装置のレイアウト設計方法を提供する。
【解決手段】一の方向に並列配置されたトランジスタ素子(トランジスタ素子Q1及びトランジスタ素子Q2)と、トランジスタ素子上に層間絶縁膜(層間絶縁膜14)を介して形成された抵抗素子(抵抗素子R1及び抵抗素子R2)を有し、平面視において抵抗素子の長さ方向はトランジスタ素子のチャネル幅方向に直交する。
【選択図】図1
【解決手段】一の方向に並列配置されたトランジスタ素子(トランジスタ素子Q1及びトランジスタ素子Q2)と、トランジスタ素子上に層間絶縁膜(層間絶縁膜14)を介して形成された抵抗素子(抵抗素子R1及び抵抗素子R2)を有し、平面視において抵抗素子の長さ方向はトランジスタ素子のチャネル幅方向に直交する。
【選択図】図1
Description
本発明は、半導体装置及び半導体装置にレイアウト設計方法に関し、特に相対精度の厳しい抵抗素子を有する半導体装置及びそのレイアウト設計方法に関する。
半導体装置に搭載される差動増幅器や減算回路といったアナログ回路には回路素子として抵抗素子が用いられ、回路構成上、対となる或いは対応して用いられる抵抗素子には厳しい相対精度が要求される。例えば図3(a)に示す差動増幅器100は、ゲート端子が入力端子IN1及びIN2に接続されたNチャネル型トランジスタ素子Q1及びQ2と、トランジスタ素子Q1及びQ2の共通ソースに接続される電流源及びトランジスタ素子Q1及びQ2の各々のドレイン端子と電源端子VDDに挿入された抵抗素子R1及びR2から構成される。そして、差動増幅器100は、差動入力対に入力される信号の差電圧を増幅し、差動出力対(抵抗素子とトランジスタ素子の共通ノード)から出力端子OUT1及びOUT2に対して差動出力を出力する。ここで、差動入力対に入力される信号の差電圧は、電源電圧(VDD)と接地電圧(VSS)との差電圧に比べ微小な電圧であるので、差動増幅器が誤動作を生じないようにするため抵抗素子R1とR2には厳しい相対精度が要求される。
また、図3(b)に示す減算回路200は、抵抗素子R1〜R4と、抵抗素子R1及びR2の共通ノードが反転入力端子へ、抵抗素子R3及びR4の共通ノードが非反転入力端子へ接続される差動増幅器101から構成される。この構成により、減算回路200は、抵抗素子R1へ接続された入力端子IN1の電圧V1と、抵抗素子R2へ接続された入力端子IN2の電圧V2の重み付けされた差電圧を出力端子OUTへ出力する。この減算回路においても、製造後のチップ毎における減算回路の特性ばらつきを抑えるため、抵抗素子R1〜R4は、上記差動増幅器100と同じく厳しい相対精度が要求され、レイアウトに起因する抵抗素子の特性ばらつきは回避される必要がある。
一方、半導体装置のレイアウト設計において、上記アナログ回路は、トランジスタ素子と抵抗素子を、平面視においてチップ内の別領域に設計することが一般的であった。
例えば、図4は、図3(a)における差動増幅器100のレイアウト概念図であり、トランジスタ素子Q1及びQ2を形成する領域と、抵抗素子R1及びR2を形成する領域とは別領域にあることを示している。このようなレイアウト構成をとると、半導体チップにアナログ回路が多数搭載されるにつれ、抵抗素子を形成する領域面積も増大し、半導体チップのチップサイズも増大する。かかるチップサイズ増大を抑制する技術として、例えば、特許文献1に示す技術がある。特許文献1で開示されている技術は、トランジスタ素子と抵抗素子を階層的に形成することにより、平面視において両素子の形成される領域を重ねて、チップサイズを縮小する技術である。
例えば、図4は、図3(a)における差動増幅器100のレイアウト概念図であり、トランジスタ素子Q1及びQ2を形成する領域と、抵抗素子R1及びR2を形成する領域とは別領域にあることを示している。このようなレイアウト構成をとると、半導体チップにアナログ回路が多数搭載されるにつれ、抵抗素子を形成する領域面積も増大し、半導体チップのチップサイズも増大する。かかるチップサイズ増大を抑制する技術として、例えば、特許文献1に示す技術がある。特許文献1で開示されている技術は、トランジスタ素子と抵抗素子を階層的に形成することにより、平面視において両素子の形成される領域を重ねて、チップサイズを縮小する技術である。
しかし、特許文献1において開示された階層的な構成においては、ゲートの長さ方向(トランジスタ素子のチャネル幅W方向)と抵抗素子の長さ方向が一致しているため(特許文献1の図3及び図5参照)、以下の問題があった。
特許文献1において開示されているように、ゲートの長さ方向と抵抗素子の長さ方向を同じ方向にすると、トランジスタ素子を構成するゲート電極上の層間絶縁膜の平坦性が確保されない場合、上述の差動増幅器100のように対をなす抵抗素子(R1、R2)、或いは減算回路200における対応する抵抗素子(R1〜R4)を、半導体基板上に形成する際の抵抗値の相対精度が確保されない。その理由は、ゲート配線上の層間絶縁膜の形成の際、異なる幅及び間隔を有した複数のゲートパターンにより下地に段差が形成されている場合、これらのパターン上に形成される層間絶縁膜の厚さがパターン幅及び間隔の違いによって異なってしまう(平坦性が悪くなる)からである。
平坦性が悪くなると、形成した層間絶縁膜のステップカバレッジが低下する、或いは、層間絶縁膜上に配線層を形成した場合に部分的に薄くなるという不都合を招く。すなわち、層間絶縁膜上において抵抗素子を形成した場合、場所により膜厚差が生じる。また、平坦性が悪いため、抵抗素子パターニング用のフォトマスク形成の露光工程においては、下層からの反射等により場所によって抵抗素子のレジスト寸法にばらつきが生じ、パターニング後の抵抗素子寸法が場所によって異なるものとなる。すなわち、レイアウト面積の増大を抑制するために、ゲート上に長さ方向を同じにして抵抗素子を置くこととした場合、膜厚差や寸法差が生じてしまい、相対精度の良い抵抗素子を作成することが困難であるという問題があった。
また、差動増幅器の様に、一対のトランジスタ素子と一対の抵抗素子から構成されるアナログ回路において、ゲートの長さ方向と抵抗素子の長さ方向とを同一方向にすると、抵抗素子パターニング用のフォトマスク形成の露光工程において目合わせずれが生じたとき、対をなす抵抗素子各々のトランジスタ素子のゲート電極との距離関係がアンバランスとなる。
例えば、複数本のゲート電極を平行に配置し、このゲート電極の直上に同じ本数の抵抗素子を配置して、抵抗素子が長さ方向と直交する方向にずれる場合を考えると、一番外側の2本の抵抗素子各々において、層間絶縁膜を介して下層のゲート電極との間で形成される電気力線は異なるものとなる。この結果、2本の抵抗素子が、例えば、図3(a)に示した差動増幅器100の抵抗素子R1及びR2に使用される場合、差動対入力をなすトランジスタ素子Q1及びQ2のドレイン端子の寄生容量に差が生じ、高速動作を要求される差動増幅器が誤動作を起こす、或いは速度遅れを起こすという問題もあった。
また、レイアウト設計において、抵抗素子のL/S(Line and Space)は、一般的にトランジスタ素子におけるゲート配線のL/Sよりも緩い基準に従う。そのため、抵抗素子とトランジスタ素子における拡散層上コンタクトとの間でのショートを回避するため、ゲート電極とコンタクトとのマージン(レイアウトにおけるゲート電極とコンタクトとの間の距離)を大きめに設定する必要がある。例えば、図4に示したレイアウト概念図において、4本の抵抗素子を4本のゲート電極の真上に形成する場合を考えると、ゲート電極とコンタクトとのマージンよりも、抵抗素子とコンタクトとのマージンが厳しくなるから、抵抗素子とコンタクトとのショートを避けるために、ゲート電極とコンタクトとのマージンを大きくせざるをえない。これによって、トランジスタ素子のチャネル方向(L方向)の長さが拡大し、チップサイズ増大を招く問題があった。
また、抵抗素子のL/Sをゲート配線のL/Sと同じにできても、コンタクト開孔用のフォトマスク形成の露光工程においては、ゲート配線に対して目合わせするか、抵抗配線に対して目合わせするかのいずれかに設定せざるをえない。このため、コンタクトがゲート、抵抗のいずれの配線ともショートしないようにするため、露光工程における目合わせ規格を必要以上に厳しく設定する必要があり、製造工程に負担がかかり、半導体装置の製造コストがアップするという問題があった。
また、図4に示したレイアウト概念図において、4本の抵抗素子を4本のゲート電極の真上に形成する場合を考えると、ゲート上コンタクト(ゲートとメタル配線との間のコンタクト)を迂回する必要も生じてしまうので、レイアウト設計において、抵抗配線を容易に配線することができないという問題もあった。
上記課題を解決するために、本発明は、半導体装置に係る第1の解決手段として、一の方向に並列配置された複数のトランジスタ素子と、前記トランジスタ素子上に層間絶縁膜を介して形成された複数の抵抗素子を有し、平面視において、前記抵抗素子の長さ方向は、前記トランジスタ素子のチャネル幅方向に直交することを特徴とする。
また、半導体装置に係る第2の解決手段として、上記第1の解決手段において、前記抵抗素子は、一対の抵抗素子であって、前記トランジスタ素子は、差動増幅回路を構成する一対のトランジスタ素子であることを特徴とする。
また、半導体装置に係る第3の解決手段として、上記第2の解決手段において、前記一対のトランジスタ素子と前記一対の抵抗素子の共通ノードを差動出力対とすることを特徴とする。
また、半導体装置のレイアウト設計方法に係る第1の解決手段として、一の方向に並列配置された複数のトランジスタ素子と、前記トランジスタ素子上に層間絶縁膜を介して形成された複数の抵抗素子を有する半導体装置のレイアウト設計方法であって、前記抵抗素子を、平面視において、前記抵抗素子の長さ方向が、前記トランジスタ素子のチャネル幅方向に直交するように配線することを特徴とする。
本発明の半導体装置によれば、ゲートの長さ方向(トランジスタ素子のチャネル幅方向)と抵抗素子の長さ方向とを直交させるので、トランジスタ素子を構成するゲート電極上の層間絶縁膜の平坦性が確保されない場合であっても、対をなす、或いは対応して用いられる抵抗素子各々は、抵抗素子の形成工程において下地から同一の影響を受けるため、断面構造(配線膜厚及び配線寸法)が同じとなり、抵抗値の差を軽減させ、相対精度の良い抵抗素子を作成することができる。
また、ゲートの長さ方向と抵抗素子の長さ方向とを直交させるので、抵抗素子パターニング用のフォトマスク形成の露光工程において目合わせずれが生じたときに生じる容量(上層である抵抗素子とゲート電極との間の層間容量)アンバランスはなくなり、差動対入力をなすトランジスタ素子のドレイン端子の寄生容量に差はなくなり、誤動作或いは速度遅れのない高速動作可能な差動増幅回路を提供できる。
また、抵抗素子をトランジスタ素子のチャネル幅方向(W方向)に直交させると、抵抗素子の目合わせずれによるコンタクトとのショートを軽減でき、製造プロセスに負担をかけないチップサイズの小さい低コストの半導体装置を提供できる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
図1は、本発明の一実施形態に係る半導体装置のレイアウト概念図及びチップ断面図である。図1(a)は、2つのNチャネル型トランジスタ素子Q1及びQ2、2つの抵抗素子R1及びR2を2次元的に同一平面上に示したレイアウト概念図であり、図1(b)及び図1(c)は、図1(a)のA−A’及びB−B’断面図である。
図1は、本発明の一実施形態に係る半導体装置のレイアウト概念図及びチップ断面図である。図1(a)は、2つのNチャネル型トランジスタ素子Q1及びQ2、2つの抵抗素子R1及びR2を2次元的に同一平面上に示したレイアウト概念図であり、図1(b)及び図1(c)は、図1(a)のA−A’及びB−B’断面図である。
図1(a)及び図1(b)に示すように、トランジスタ素子Q1及びQ2は、ゲート電極13の長さ方向、すなわち、トランジスタ素子のチャネル幅W方向が同一方向になるよう配置されている。図1(a)において、○印はコンタクトホールCtを示し、トランジスタ素子Q1及びQ2各々において、n型拡散層領域12からなるソース及びドレイン領域に配置され、ソース及びドレイン領域と図示しないメタル配線M1を接続している。なお、図1(a)において、ゲート電極上のコンタクトホールは省略しているが、ゲート電極13もコンタクトホールを介して図示しないメタル配線M1へと接続される。
また、抵抗素子R1及びR2は、4本の抵抗配線(例えばポリシリコン層で形成される)をコンタクトホールCt及びメタル配線M1で2つに分離することにより形成されている。すなわち、図1(a)において、4本に並行に配置された抵抗配線のうち、上から2本目と4本目の抵抗配線が、コンタクトホールCt及びメタル配線M1により接続され、上から1本目と3本目の抵抗配線が、コンタクトホールCt及びメタル配線M1により接続されている。なお、抵抗配線とメタル配線M1の接続は、図1(b)に示すように、層間絶縁膜16上に開口されたコンタクトホールCtを介して行われる。
このように、並列配置された2つのトランジスタ素子Q1及びQ2の上方に、層間絶縁膜14を介して抵抗素子R1、R2が形成されるが、図1(a)〜図1(c)に示すように、抵抗素子R1及びR2の長さ方向は、左右の方向になる。一方、トランジスタ素子Q1及びQ2のチャネル幅方向は、上下方向となる。すなわち、抵抗素子の長さ方向は、トランジスタ素子のチャネル幅方向に直交するように形成されている。
これを製造工程に従って説明すれば、次の通りである。P型シリコン基板10上に図示しないゲート酸化膜(絶縁膜)を形成後、例えば全面成長されたポリシリコンを、露光工程及びエッチング工程によりパターニングし、ゲート電極13を形成する。次に、図示しないサイドウォール形成後、イオン注入工程によりソース,ドレインの高濃度のn型拡散層領域12が形成される。これにより、図1(a)及び図1(b)に示すように、Nチャネル型MOSトランジスタ素子Q1及びQ2が並列配置される。
次に、層間絶縁膜14形成後、例えば全面成長されたポリシリコンを、露光工程及びエッチング工程によりパターニングし、4本の抵抗配線を形成する。なお、図1(a)及び図1(c)に示すように、4本の抵抗配線はトランジスタ素子Q1及びQ2のチャネル幅方向に直交して形成される。その後、層間絶縁膜16形成後、コンタクトホールCtが開口され、図1(a)において波線で示すメタル配線M1(例えばアルミニウム配線やカッパー配線)がパターニングされ、上記4本の抵抗配線が、抵抗素子R1及びR2に分離される。
図2は、図3(a)に示した差動増幅器100をレイアウトする際に、上述のトランジスタ素子及び抵抗素子の配置を適用したレイアウト概念図を示す。図2(a)は図面中央に対して線対象にレイアウトした場合、図2(b)は中央の×印に対して点対象に配置した場合のレイアウト図であるが、回路構成上は図3(a)に示す差動増幅器100と等価であるので、以下に図2(a)を用いて説明する。
図2(a)において、トランジスタ素子Q1は左側、トランジスタ素子Q2は右側に、互いのゲート電極を並行にして並列配置される。各々のトランジスタ素子において、トランジスタ素子は2本のゲート電極で構成され、トランジスタ素子Q1のゲート電極はコンタクトホールCt及びメタル配線M1を介して入力端子IN1へと接続される。同様に、トランジスタ素子Q2のゲート電極は入力端子IN2へ接続される。
また、各々のトランジスタ素子において、ゲート電極13で挟まれた領域がソース領域となり、コンタクトホールCt及びメタル配線M1を介して電流源へ接続される。すなわち、トランジスタ素子Q1及びQ2のソース領域は電流源へ共通接続される。
一方、各々のトランジスタ素子において、2箇所のドレイン領域は差動増幅器100の差動出力対のノードとなる。差動出力対のノードの一方(トランジスタ素子Q1のドレイン領域)は、コンタクトホールCtを介してメタル配線により出力端子OUT1へ接続され、同様に、差動出力対のノードの他方(トランジスタ素子Q2のドレイン領域)は、出力端子OUT2へ接続される。
一方、各々のトランジスタ素子において、2箇所のドレイン領域は差動増幅器100の差動出力対のノードとなる。差動出力対のノードの一方(トランジスタ素子Q1のドレイン領域)は、コンタクトホールCtを介してメタル配線により出力端子OUT1へ接続され、同様に、差動出力対のノードの他方(トランジスタ素子Q2のドレイン領域)は、出力端子OUT2へ接続される。
また、抵抗素子R1は2本の抵抗配線で構成され、図1(a)の上から1本目と3本目の抵抗配線がコンタクトホールCtを介してメタル配線M1へ接続される(図中右側)。そして、1本目の抵抗配線の他端は、コンタクトホールCt及びメタル配線を介して出力端子OUT1へと接続され(図中左側)、また、3本目の抵抗配線の他端は、コンタクトホールCt及びメタル配線を介して電源端子VDDへと接続される(図中左側)。
このように、抵抗素子R1は、平面視において、その長さ方向がトランジスタ素子Q1及びQ2のゲートの長さ方向(トランジスタ素子のチャネル幅方向)と直交する形で形成される。同様に、抵抗素子R2は、図中の上から2本目と4本目の抵抗配線により、平面視において、長さ方向がトランジスタ素子Q1及びQ2のゲートの長さ方向と直交する形で形成される。
このように、抵抗素子R1は、平面視において、その長さ方向がトランジスタ素子Q1及びQ2のゲートの長さ方向(トランジスタ素子のチャネル幅方向)と直交する形で形成される。同様に、抵抗素子R2は、図中の上から2本目と4本目の抵抗配線により、平面視において、長さ方向がトランジスタ素子Q1及びQ2のゲートの長さ方向と直交する形で形成される。
本発明の半導体装置によれば、ゲートの長さ方向(トランジスタ素子のチャネル幅方向)は、図中上下方向であり、抵抗素子の長さ方向(図中左右の方向)と直交させるので、トランジスタ素子Q1及びQ2を構成するゲート電極上の層間絶縁膜の平坦性が確保されない場合であっても、対をなす抵抗素子R1及びR2は、抵抗素子の形成工程において、同一の影響を受けるため断面構造(配線膜厚及び配線寸法)が同じとなり、抵抗値の差を軽減させ、相対精度の良い抵抗素子を作成することができる。
また、差動増幅器100の様に、一対のトランジスタ素子(Q1及びQ2)と一対の抵抗素子(R1及びR2)から構成されるアナログ回路において、抵抗素子パターニング用のフォトマスク形成の露光工程において目合わせずれが生じたときでも、トランジスタ素子Q1及びQ2の上で抵抗配線が上下にずれだけなので、差動出力ノード間でゲートと抵抗配線の距離にアンバランスが生じることはない。従って、差動対入力をなすトランジスタ素子Q1及びQ2のドレイン端子の寄生容量(上層である抵抗素子とゲート電極との間の層間容量)に差はなくなり、誤動作或いは速度遅れのない高速動作可能な差動増幅回路を提供できる。
また、ゲートの長さ方向を、抵抗素子の長さ方向と直交させるので、抵抗素子のL/S(Line and Space)を、トランジスタ素子のL/Sより緩い基準に従ってレイアウトしても、抵抗素子とトランジスタ素子おける拡散層上コンタクトホールとの間でのショートを軽減できる。従って、従来の様に、抵抗素子とコンタクトホールのショートを避けるために、ゲート電極と拡散上コンタクトホールとのマージンを大きくとる必要はなく、トランジスタ素子のチャネル方向(L方向)の長さは、ゲート電極とコンタクトホールのマージンで決定でき、チップサイズ増大を招く問題を解決できる。
また、製造工程におけるコンタクトホールの目合わせにおいて、コンタクトホールとゲート電極又は抵抗素子がショートしないようにするために、目合わせ規格を必要以上に厳しく設定する必要もなく、製造コストの低い半導体装置を提供できる。
また、レイアウト設計において、抵抗素子を、ゲート電極上コンタクトホールを迂回させ配線する必要がなくなり、抵抗素子を容易にレイアウトすることができる。
また、レイアウト設計において、抵抗素子を、ゲート電極上コンタクトホールを迂回させ配線する必要がなくなり、抵抗素子を容易にレイアウトすることができる。
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の変更等も含まれる。例えば、上述の実施形態においては、一の差動増幅器における抵抗素子を、同じ差動増幅器のトランジスタ素子上に配置する例を示したが、これに限られるものではない。
例えば、差動増幅器100のおける抵抗素子を、他のアナログ回路におけるトランジスタ素子の上に配置してもよい。或いは、上述の減算回路200における抵抗素子R1〜R4を、他のアナログ回路における、例えば上記差動増幅器100におけるトランジスタ素子の上に配置してもよい。差動増幅回路や減算回路等のアナログ回路は、CMOSインバータ回路の様に、出力電圧が電源電圧と接地電圧の間で遷移することはないため、抵抗素子を配置しても、出力信号から受けるノイズの影響は少ないためである。また、アナログ回路を構成する対をなすトランジスタ素子は、レイアウトの対称性を重要視することから、そのレイアウトがCMOSインバータ回路等の論理回路に比べて、ゲート電極の長さをほぼ同じ長さにし、並行して同じ間隔に規則的に配置されることから、抵抗配線をレイアウトしやすいためである。
また、上述の実施形態において、抵抗素子は、トランジスタ素子におけるゲート電極層と第1のメタル配線層の間において抵抗層で形成される構成としたが、これに限られものではなく、ゲート電極層と異なる層の配線層であれば、いかなる配線層であってもよい。
例えば、半導体装置を構成する配線層の構造が、基板側から順番にゲート配線、第1メタル配線、第2メタル配線、抵抗配線、第3メタル配線の構造となってもよい。このように、抵抗配線をゲート配線より上方に存在するメタル配線の更に上方に配置する場合、トランジスタ素子の拡散層上コンタクトを、自由にレイアウトすることが可能となる。例えば、上記構造の場合、トランジスタ素子の拡散層は、コンタクトホールを介して第1メタル配線へ接続される。一方、抵抗素子は、第2メタルからコンタクトホール(ビアホール)を介して上方へ引き上げられ、抵抗配線へと接続される。すなわち、トランジスタ素子の拡散層上コンタクトホールと抵抗配線が、基板に垂直方向(高さ方向)において、同じ高さに存在することがなくなる。従って、トランジスタ素子における拡散層上のコンタクトホールの個数を増やすことが可能となり、第1メタル配線と拡散層との接触抵抗の抵抗値を下げることができるため、トランジスタ素子の駆動能力を高めることができる。
また、抵抗層は上述の説明においては、ポリシリコンで形成されることとしたが、勿論これに限られるものではなく、例えば、TiN(チタンナイトライド)、TaN(タンタルナイトライド)などの材料により形成されてもよい。
100,101…差動増幅器、200…減算回路、R1,R2,R3,R4…抵抗素子、Q1,Q2…トランジスタ素子、10…P型シリコン基板、12…n型拡散層領域、13…ゲート電極、14,16…層間絶縁膜、Ct…コンタクトホール、M1…メタル配線、IN1,IN2…入力端子、OUT,OUT1,OUT2…出力端子、VDD…電源端子
Claims (4)
- 一の方向に並列配置された複数のトランジスタ素子と、前記トランジスタ素子上に層間絶縁膜を介して形成された複数の抵抗素子を有し、平面視において、前記抵抗素子の長さ方向は、前記トランジスタ素子のチャネル幅方向に直交することを特徴とする半導体装置。
- 前記抵抗素子は、一対の抵抗素子であって、前記トランジスタ素子は、差動増幅回路を構成する一対のトランジスタ素子であることを特徴とする請求項1記載の半導体装置。
- 前記一対のトランジスタ素子と前記一対の抵抗素子の共通ノードを差動出力対とすることを特徴とする請求項2記載の半導体装置。
- 一の方向に並列配置された複数のトランジスタ素子と、前記トランジスタ素子上に層間絶縁膜を介して形成された複数の抵抗素子を有する半導体装置のレイアウト設計方法であって、前記抵抗素子を、平面視において、前記抵抗素子の長さ方向が、前記トランジスタ素子のチャネル幅方向に直交するように配線することを特徴とする半導体装置のレイアウト設計方法。
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