JP2014041882A - 抵抗構造体、集積回路および抵抗構造体の製造方法 - Google Patents

Abstract

【課題】半導体基板と抵抗素子と間の電位差に起因する当該抵抗素子の抵抗値変動を防止するとともに、占有面積の拡大を伴うことなく当該抵抗素子の抵抗値ばらつきを抑える。
【解決手段】
ｎウェル１１は、半導体基板１０の表層部に設けられる。矩形形状の第１の抵抗素子２１および第２の抵抗素子２２は、ｎウェル１１の上に絶縁膜１３を介して設けられる。第１および第２の抵抗素子２１、２２は、互いの長辺同士が対向するように配置される。第１の配線３１は、第１の抵抗素子２１の一端に電気的に接続される。第２の配線３２は第２の抵抗素子２２の一端に電気的に接続される。第３の配線は、第１の抵抗素子２１の他端と第２の抵抗素子２２の他端とを電気的に接続する。ｎウェル１１は、第１乃至第３の配線３１、３２、３３のいずれかに電気的に接続される。
【選択図】図１

Description

本発明は、抵抗構造体、集積回路および抵抗構造体の製造方法に関する。

半導体集積回路では、抵抗素子、キャパシタ、トランジスタ等の回路素子を組み合わせて所望の電子回路を構成する。

抵抗素子には、例えばポリシリコンで構成され、半導体基板上に絶縁膜を介して形成されるものがある。このような構造においては、半導体基板と抵抗素子との間の電位差に応じて抵抗素子の抵抗値が変化する場合がある。例えば、抵抗素子ｒ１に電圧Ｖ１が印加され、半導体基板が接地電位に固定されている場合において、電圧Ｖ１が変動すると半導体基板と抵抗素子ｒ１との電位差が変動し、抵抗素子ｒ１の抵抗値が変化する。例えば、分圧回路、増幅回路、レベルシフト回路などの抵抗比によって出力電圧が規定される電子回路では印加電圧に応じて抵抗比が変動して出力電圧に誤差が生じるおそれがある。

特許文献１には、半導体基板と抵抗素子との間の電位差に起因する抵抗値変動を抑制し得る抵抗素子が開示されている。すなわち、上記特許文献１には、半導体基板に絶縁層を介して形成された抵抗素子層と、この抵抗素子層の一方の端部に導通する第１の電極と、抵抗素子の他方の端部に導通する第２の電極と、抵抗素子層の下部に絶縁層を介して隣接し且つ互いには離隔している第１の導電層及び第２の導電層と、を備え、第１の導電層が第１の電極の電位でバイアスされ、第２の導電層が第２の電極の電位でバイアスされた抵抗構造体が開示されている。このような構成によれば、第１の導電層および第２の導電層によって半導体基板と抵抗素子層との電位差による抵抗値の変化を抑えることが可能となる。

特開２０１２−１０９５３５号公報

上記した特許文献１に記載されている抵抗構造体では、第１の導電層と第２の導電層との隙間において、抵抗素子は半導体基板に隣接する。これにより、半導体基板層と抵抗素子との間の電位差に起因する当該抵抗素子の抵抗値の変動を抑制する効果が減退する。すなわち、特許文献１に記載された第１の導電層および第２の導電層はＣＭＯＳ半導体集積回路では、ウェル層で実現されることが想定され、この場合、第１の導電層と第２の導電層とがショートしないようにこれらの間には数μｍから数十μｍ程度の隙間が設けられる。この隙間において、抵抗素子層は、半導体基板との電位差に起因する電界の影響を受けて抵抗値が変化するおそれがある。

ところで、一般的に抵抗素子の抵抗値のばらつきは当該抵抗素子の幅寸法をＷ、長さ寸法をＬとした場合、１／（Ｌ×Ｗ）^1/2に比例することが知られている。すなわち、抵抗素子の面積が小さいと抵抗値のばらつきが大きくなり、その結果、抵抗比精度は低下する。従って、抵抗素子のばらつきを抑えて抵抗比精度を高めるためには、抵抗素子の長さ寸法Ｌおよび幅寸法Ｗをある程度大きくする必要がある。しかしながら、上記特許文献１に記載のように、導電層を用いて抵抗素子と半導体基板との間の電位差に起因する抵抗値変動を回避する構成においては、導電層の形成領域上に抵抗素子を配置する必要があるため、抵抗素子の長さ寸法Ｌや幅寸法Ｗを十分に大きくすることが困難である。すなわち、従来構造において、抵抗素子の長さ寸法Ｌや幅寸法Ｗを確保して抵抗値ばらつきを小さくしようとした場合、導電層の形成領域を拡大するなどの対応が必要であった。しかしながら、この場合、導電層を含む抵抗構造体の占有面積の増大を招く。

本発明は、上記した点に鑑みてなされたものであり、半導体基板と抵抗素子と間の電位差に起因する当該抵抗素子の抵抗値変動を防止するとともに、占有面積の拡大を伴うことなく当該抵抗素子の抵抗値ばらつきを抑えることができる抵抗構造体およびその製造方法を提供することを目的とする。

本発明に係る抵抗構造体は、半導体基板の表層部に設けられた導電層と、前記導電層の上に絶縁膜を介して設けられた長辺および短辺を有する第１の抵抗素子と、前記導電層の上に前記絶縁膜を介して設けられて長辺が前記第１の抵抗素子の長辺と対向するように配置された長辺および短辺を有する第２の抵抗素子と、前記第１の抵抗素子の一端に電気的に接続された第１の配線と、前記第２の抵抗素子の一端に電気的に接続された第２の配線と、前記第１の抵抗素子の他端と前記第２の抵抗素子の他端とを電気的に接続する第３の配線と、前記第１の配線、前記第２の配線、前記第３の配線のいずれかと前記導電層とを電気的に接続する接続部と、を含む。

また、本発明に係る集積回路は、上記の抵抗構造体を複数含む集積回路であって、各々が前記第１の抵抗素子および前記第２の抵抗素子からなる合成抵抗素子を直列接続して構成される第１の合成抵抗および第２の合成抵抗を含む。

また、本発明に係る抵抗構造体の製造方法は、半導体基板の表層部に導電層を形成する工程と、前記導電層の上に絶縁膜を形成する工程と、前記絶縁膜の上に長辺および短辺を有する第１の抵抗素子を形成する工程と、前記絶縁膜の上に長辺が前記第１の抵抗素子の長辺と対向するように長辺および短辺を有する第２の抵抗素子を形成する工程と、前記第１の抵抗素子の一端に電気的に接続された第１の配線を形成する工程と、前記第２の抵抗素子の一端に電気的に接続された第２の配線を形成する工程と、前記第１の抵抗素子の他端と前記第２の抵抗素子の他端とを電気的に接続する第３の配線を形成する工程と、前記第１の配線、前記第２の配線、前記第３の配線のいずれかと前記導電層とを電気的に接続する接続部を形成する工程と、を含む。

本発明に係る抵抗構造体およびその製造方法によれば、半導体基板と抵抗素子と間の電位差に起因する当該抵抗素子の抵抗値変動を防止するとともに、占有面積の拡大を伴うことなく当該抵抗素子の抵抗値ばらつきを抑えることが可能となる。

図１（ａ）は本発明の第１の実施形態に係る抵抗構造体の平面図、図１（ｂ）は図１（ａ）における１ｂ−１ｂ線に沿った断面図である。 図２（ａ）〜図２（ｃ）は、本発明の第１の実施形態に係る抵抗構造体の製造方法を示す平面図、図２（ｄ）〜図２（ｆ）は、それぞれ図２（ａ）〜図２（ｃ）における２ｄ−２ｄ線、２ｅ−２ｅ線、２ｆ−２ｆ線に沿った断面図である。 図３（ａ）〜図３（ｃ）は、本発明の第１の実施形態に係る抵抗構造体の製造方法を示す平面図、図３（ｄ）〜図３（ｆ）は、それぞれ図３（ａ）〜図３（ｃ）における３ｄ−３ｄ線、３ｅ−３ｅ線、３ｆ−３ｆ線に沿った断面図である。 図４（ａ）〜図４（ｃ）は、本発明の第１の実施形態に係る抵抗構造体の製造方法を示す平面図、図４（ｄ）〜図４（ｆ）は、それぞれ図４（ａ）〜図４（ｃ）における４ｄ−４ｄ線、４ｅ−４ｅ線、４ｆ−４ｆ線に沿った断面図である。 図５（ａ）は、本発明の比較例に係る抵抗構造体の平面図、図５（ｂ）は図５（ａ）における５ｂ−５ｂ線に沿った断面図である。 図６（ａ）は本発明の第２の実施形態に係る抵抗構造体の平面図、図６（ｂ）は図６（ａ）における６ｂ−６ｂ線に沿った断面図である。 図７（ａ）は本発明の第３の実施形態に係る抵抗構造体の平面図、図７（ｂ）は図７（ａ）における７ｂ−７ｂ線に沿った断面図である。 図８（ａ）〜図８（ｃ）は、本発明の第３の実施形態に係る抵抗構造体の製造方法を示す断面図である。 図９は、本発明の実施形態に係る複数の抵抗構造体からなる合成抵抗のレイアウトを示す平面図である。 図１０は、本発明の実施形態に係る複数の抵抗構造体からなる合成抵抗のレイアウトを示す平面図である。 図１１（ａ）および図１１（ｂ）は、本発明の実施形態に係る抵抗構造体の平面図である。

（第１の実施形態）
図１（ａ）は、本発明の第１の実施形態に係る抵抗構造体１の構成を示す平面図、図１（ｂ）は、図１（ａ）における１ｂ−１ｂ線に沿った断面図である。

半導体基板１０は、ｐ型の導電型を有するシリコン基板により構成される。半導体基板１０の内部の表層部には、ｎ型の導電型を有する島状のｎウェル１１が設けられている。ｎウェル１１は、本発明における導電層を構成する。

ｎウェル１１の内部の表層部には、ｎウェル１１と第１の配線３１とのコンタクトをとるためのコンタクト部１２が設けられている。コンタクト部１２は、例えばｎウェル１１よりも不純物濃度の高いｎ型領域である。

第１の絶縁膜１３は、例えばＳｉＯ_２等の絶縁体によって構成され、半導体基板１０の表面を覆うように形成される。第１の絶縁膜１３は、少なくともｎウェル１１の形成領域を被覆するように形成される。第１の絶縁膜１３は、第１の抵抗素子２１および第２の抵抗素子２２とｎウェル１１との間に介在し、これらを電気的に絶縁する。

第１の抵抗素子２１および第２の抵抗素子２２は、ポリシリコン等の抵抗体により構成され、ｎウェル１１上に第１の絶縁膜１３を介して設けられている。すなわち第１の抵抗素子２１および第２の抵抗素子２２は、上面視においてｎウェル１１の形成領域内に収まるように配置されている。

第１の抵抗素子２１および第２の抵抗素子２２は、それぞれ短辺と長辺とを有する矩形形状を有している。本実施形態において、第１の抵抗素子２１と第２の抵抗素子２２は、短辺方向の長さ（幅寸法Ｗ）が互いに等しく、また長辺方向の長さ（長さ寸法Ｌ）も互いに等しい。つまり、第１の抵抗素子２１と第２の抵抗素子２２は同一の形状およびサイズを有しており、従って、同一の抵抗値を有している。なお、一般的に抵抗素子の抵抗値は幅寸法Ｗと長さ寸法Ｌの比で決まるが、第１の抵抗素子２１と第２の抵抗素子２２は、ｎウェル１１の形成領域に収まる範囲内において、より大きい面積を有して形成されることが好ましい。

第１の抵抗素子２１および第２の抵抗素子２２は、所定の間隔をおいてこれらの短辺方向において並置されている。より具体的には、第１の抵抗素子２１の一方の長辺と第２の抵抗素子２２の一方の長辺が平行に対向し且つそれぞれの短辺が同一直線上に位置するように、第１の抵抗素子２１および第２の抵抗素子２２が配置されている。

第２の絶縁膜１４は、例えばＳｉＯ_２等の絶縁体によって構成され、第１の抵抗素子２１および第２の抵抗素子２２の表面を覆っている。第２の絶縁膜１４上には所望のパターニングが施された例えば、アルミニウム（Ａｌ）等の導電体からなる第１の配線３１、第２の配線３２および第３の配線３３が設けられている。

第１の配線３１は、第２の絶縁膜１４を貫通するコンタクトプラグ４１を介して第１の抵抗素子２１の一端に電気的に接続されている。第１の配線３１は、更に第２の絶縁膜１４および第１の絶縁膜１３を貫通するコンタクトプラグ４２を介してｎウェル１１内に形成されたコンタクト部１２に電気的に接続されている。なお、図１に示すように、第１の抵抗素子２１が第１の配線３１に接続される側の端部の近傍の直下にコンタクト部１２を配置することにより、第１の配線３１のレイアウトが容易となる。

第２の配線３２は、第２の絶縁膜１４を貫通するコンタクトプラグ４３を介して第２の抵抗素子２２の一端に電気的に接続されている。第３の配線３３は、その一端において第２の絶縁膜１４を貫通するコンタクトプラグ４４を介して第１の抵抗素子２１の他端に電気的に接続されるとともに、その他端において第２の絶縁膜１４を貫通するコンタクトプラグ４５を介して第２の抵抗素子２２の他端に電気的に接続される。すなわち、第１の抵抗素子２１と第２の抵抗素子２２は、第３の配線３３によって直列接続され１つの抵抗素子として機能する。

なお、コンタクトプラグ４１乃至４５は、第１乃至第３の配線３１、３２、３３と同じ材料（例えばアルミウム（Ａｌ））で構成されていてもよく、また、第１乃至第３の配線３１、３２、３３とは異なる導電体（例えばタングステン（Ｗ）等）で構成されていてもよい。

また、本実施形態では、第１の抵抗素子２１が第１の配線３１に接続される側の端部と同じ側の端部において、第２の抵抗素子２２が第２の配線３２に接続される構成としているが、第１の抵抗素子２１が第１の配線３１に接続される側の端部とは反対側の端部において、第２の抵抗素子２２が第２の配線３２に接続される構成とすることも可能である。しかしながら、この場合、第３の配線３３の長さが大きくなり、その結果、配線抵抗が大きくなる。

次に、上記した、本発明の第１の実施形態に係る抵抗構造体１の製造方法について、図２乃至図４を参照しつつ説明する。

図２（ａ）〜図２（ｃ）、図３（ａ）〜図３（ｃ）および図４（ａ）〜図４（ｃ）は、抵抗構造体１の製造方法を示す平面図、図２（ｄ）〜図２（ｆ）、図３（ｄ）〜図３（ｆ）および図４（ｄ）〜図４（ｆ）は、それぞれ、図２（ａ）〜図２（ｃ）、図３（ａ）〜図３（ｃ）および図４（ａ）〜図４（ｃ）に対応する断面図である。

はじめに、ｐ型の導電型を有するシリコン基板である半導体基板１０を用意する（図２（ａ）、図２（ｄ））。

次に、半導体基板１０上にレジスト（図示せず）を形成して公知のフォトリソグラフィ技術によりこのレジストのｎウェル１１の形成領域に対応する位置に開口部を形成する。次に、このレジストマスクを介して半導体基板１０の表面にリン（Ｐ）等のｎ型の不純物をイオン注入する。その後、半導体基板１０に熱処理を施すことにより注入したリン（Ｐ）を半導体基板１０の深さ方向に拡散させる。これにより、半導体基板１０の表層部に導電層としてのｎウェル１１が形成される（図２（ｂ）、図２（ｅ））。

次に、ｎウェル１１が形成された半導体基板１０上にレジスト（図示せず）を形成して公知のフォトリソグラフィ技術によりこのレジストのコンタクト部１２の形成領域に対応する位置に開口部を形成する。次に、このレジストマスクを介して半導体基板１０の表面にヒ素（Ａｓ）等のｎ型の不純物をイオン注入する。このイオン注入では、先のｎウェル１１の形成時よりも高いドーズ量でイオン注入を実施する。これにより、ｎウェル１１内の表面に高濃度のコンタクト部１２が形成される（図２（ｃ）、図２（ｆ））。

なお、ｎウェル１１の端部からコンタクト部１２までの距離が所定の設計基準値を下回ることのないようにｎウェル１１のサイズおよびコンタクト部１２の配置を定める必要がある。本実施形態では、コンタクト部１２が、第１の抵抗素子２１および第２の抵抗素子２２の短辺方向においてｎウェル１１の中央に位置するように配置されており、ｎウェル１１の各端部からコンタクト部１２までの距離が、それぞれ設計基準値を満たす値ａとなるようにｎウェル１１のサイズが定められている。従って、各抵抗素子の短辺方向におけるｎウェル１１の最小の幅寸法Ｘは、コンタクト部１２の上記短辺方向における寸法をｂとするとＸ＝２ａ＋ｂと表すことができる。このように、ｎウェル１１の最小の幅寸法Ｘは、コンタクト部１２の幅ｂおよび設計基準値ａによって規定される。

次に、例えばシラン（ＳｉＨ_４）ガスと酸素（Ｏ_２）ガスとを材料ガスとして使用したＣＶＤ（化学気相成長）により、半導体基板１０の表面全体を覆うＳｉＯ_２からなる第１の絶縁膜１３を形成する（図３（ａ）、図３（ｄ））。

次に、例えばシラン（ＳｉＨ_４）ガスを窒素（Ｎ_２）ガス雰囲気中で熱分解させて成膜を行うＣＶＤにより、第１の絶縁膜１３上にポリシリコン膜を形成する。次に、このポリシリコン膜を公知のフォトグラフィ技術を用いてパターニングすることにより互いに同一サイズおよび同一形状を有する第１の抵抗素子２１および第２の抵抗素子２２を形成する。第１の抵抗素子２１および第２の抵抗素子２２は、上面視において、ｎウェル１１の形成領域内に収まるように配置される。また、第１の抵抗素子２１および第２の抵抗素子２２は、互いの長辺が平行に対向するように並置される（図３（ｂ）、図３（ｅ））。

次に、例えばシラン（ＳｉＨ_４）ガスと酸素（Ｏ_２）ガスとを材料ガスとして使用したＣＶＤにより、第１の抵抗素子２１および第２の抵抗素子２２を覆うＳｉＯ_２からなる第２の絶縁膜１４を形成する（図３（ｃ）、図３（ｆ））。

次に、第２の絶縁膜１４の表面に所定の開口パターンを有するレジストマスク（図示せず）を形成し、このレジストマスクを介して第１の絶縁膜１３および第２の絶縁膜１４にドライエッチング処理を施すことにより第２の絶縁膜１４の表面から第１の抵抗素子２１の両端、第２の抵抗素子２２の両端およびコンタクト部１２に達するコンタクトホール５１乃至５５を形成する（図４（ａ）、図４（ｄ））。

次に、六フッ化タングステン（ＷＦ_６）ガスを材料ガスとして使用したＣＶＤにより第２の絶縁膜１４上にタングステン（Ｗ）を堆積させる。このとき、コンタクトホール５１乃至５５の内部にもタングステン（Ｗ）が充填される。その後、第２の絶縁膜１４上に堆積しているタングステン（Ｗ）をＣＭＰ（化学的機械的研磨）によって除去する。これにより、第１の抵抗素子２１に電気的に接続されたコンタクトプラグ４１および４４、第２の抵抗素子２２に電気的に接続されたコンタクトプラグ４３および４５、コンタクト部１２に電気的に接続されたコンタクトプラグ４２が形成される（図４（ｂ）、図４（ｅ））。なお、コンタクトプラグ４１乃至４５と第１の絶縁膜１３および第２の絶縁膜１４との密着性を向上させるために、第２の絶縁膜１４上にタングステン（Ｗ）を堆積させる前に、コンタクトホール５１乃至５５の内壁をＴｉＮ膜等で覆うこととしてもよい。

次に、スパッタ法などにより、第２の絶縁膜１４上にアルミニウム（Ａｌ）を堆積させる。その後、公知のフォトリソグラフフィ技術によってこのＡｌ膜をパターニングすることにより、コンタクトプラグ４１および４２に電気的に接続された第１の配線３１、コンタクトプラグ４３に電気的に接続された第２の配線３２、コンタクトプラグ４４および４５に電気的に接続された第３の配線３３を形成する（図４（ｃ）、図４（ｆ））。以上の各工程を経ることにより、本実施形態に係る抵抗構造体１が完成する。

本実施形態に係る抵抗構造体１において、第１の配線３１に電位Ｖ１が印加され、第２の配線３２に電位Ｖ２が印加される場合について考える。第１の配線３１に電位Ｖ１が印加されると、コンタクトプラグ４１を介して第１の抵抗素子２１の一端には電位Ｖ１が印加される。一方、第２の配線３２に電位Ｖ２が印加されるとコンタクトプラグ４３を介して第２の抵抗素子２２の一端には電位Ｖ２が印加される。また、コンタクトプラグ４２を介してｎウェル１１には電位Ｖ１が印加される。このように、第１の配線３１は、第１の抵抗素子２１およびｎウェル１１に電気的に接続されているので、ｎウェル１１の電位は、第１の抵抗素子２１に印加される電位の変化に連動するように変化する。従って、第１の抵抗素子２１の第１の配線３１との接続部とｎウェル１１との電位差は常にゼロとなる。

このように、本実施形態に係る抵抗構造体１によれば、第１の抵抗素子２１と第２の抵抗素子２２の下方に延在するｎウェル１１の電位は、第１の抵抗素子２１に印加される電位の変化に連動して変化するので、第１の配線３１に印加される電位Ｖ１に変化が生じた場合でも、第１の抵抗素子２１および第２の抵抗素子２２に及ぶ電界の影響の変化を抑制することができる。これにより、第１の抵抗素子２１および第２の抵抗素子２２の抵抗値の変動を抑制することができる。例えば、第１の配線３１に印加される電位Ｖ１と第２の配線３２に印加される電位Ｖ２との差が常に略一定となる回路に本実施形態に係る抵抗構造体１を適用すれば、印加電位Ｖ１およびＶ２の変動による第１の抵抗素子２１および第２の抵抗素子２２の抵抗値の変動を略ゼロとすることができる。

また、本実施形態に係る抵抗構造体１によれば、第１の抵抗素子２１と第２の抵抗素子２２は、ｎウェル１１の形成領域内に収まるように配置および寸法が規定される。すなわち、第１の抵抗素子２１および第２の抵抗素子２２が半導体基板１０と隣接する領域は存在しない。従って、抵抗素子と半導体基板とが隣接する部分を有する従来構造と比較して、印加電位の変動に起因する抵抗素子の抵抗値の変動を抑制する効果を高めることができる。

図５（ａ）は、比較例に係る抵抗構造体１００の平面図、図５（ｂ）は、図５（ａ）における５ｂ−５ｂ線に沿った断面図である。なお、図５（ａ）および図５（ｂ）において、本発明の第１の実施形態に係る抵抗構造体１と同一の構成要素には、同一の参照符号を付している。

比較例に係る抵抗構造体１００の積層構造は、上記した本発明の第１の実施形態に係る抵抗構造体１と同様である。抵抗構造体１００は、ｎウェル１１上に設けられる抵抗素子が１つである点が本発明の第１の実施形態に係る抵抗構造体１と異なる。つまり、比較例に係る抵抗構造体１００は、本発明の第１の実施形態に係る抵抗構造体１と同様の積層構造において、単一の抵抗素子２００で所望の抵抗値を得るものある。抵抗素子２００は、第１の抵抗素子２１および第２の抵抗素子２２と同様、ｎウェル１１の形成領域内に収まるようにサイズおよび配置が定められる。

上記したように、抵抗素子の抵抗値は、その幅寸法Ｗと長さ寸法Ｌの比で決まり、比較的大きな抵抗値を得ようとする場合には、Ｌ／Ｗの値を大きくする必要がある。しかしながら、抵抗素子の長さ寸法Ｌは、ｎウェル１１の大きさによって制限される。従って、比較例に係る抵抗構造体１００のように、抵抗素子を単一構成とした場合において、比較的大きな抵抗値を得るためには抵抗素子の幅寸法Ｗを小さくしなければならない。上記したように、抵抗素子の抵抗値のばらつきは、１／（Ｌ×Ｗ）^1/2に比例するので、抵抗素子の幅寸法Ｗが小さくなると抵抗値のばらつきは大きくなる。その結果、同一構造の他の抵抗素子との間の抵抗比の精度が低下する。また、本発明者の調査によれば、抵抗素子の抵抗値のばらつきが大きくなると、当該抵抗素子の温度係数のばらつきも大きくなることが判明した。すなわち、抵抗素子の抵抗値のばらつきが大きくなると、温度変動に伴う抵抗比の変動幅が大きくなる。このように、単一の抵抗素子２００をｎウェル１１上に有する抵抗構造体１００では、抵抗素子２００の面積を大きくすることが困難であり、抵抗値や抵抗比のばらつきを小さくすることが困難である。

また、上記したように、ｎウェル１１の最小の幅寸法Ｘは、コンタクト部１２の幅ｂおよび設計基準値ａによって規定される。つまり、ｎウェル１１は、抵抗素子２００の幅寸法Ｗに関わらず、一定の幅寸法を有して形成される。従って、抵抗素子２００の短辺方向の両側には、比較的大きなｎウェル１１の形成領域が延在している。このように、比較例に係る抵抗構造体１００において、抵抗素子２００は、ｎウェル１１の形成領域を有効に活用したレイアウトにはなっていない。

一方、本発明の第１の実施形態に係る抵抗構造体１では、第１の抵抗素子２１と第２の抵抗素子２２とを直列接続した合成抵抗によって所望の抵抗値を得るように構成されている。そして、互いに矩形形状を有する第１の抵抗素子２１と第２の抵抗素子２２は、ｎウェル１１の形成領域上に短辺方向に並置されている。第１の抵抗素子２１および第２の抵抗素子２２をこのようにレイアウトすることにより、第１の抵抗素子２１および第２の抵抗素子２２のそれぞれの幅寸法Ｗを比較例に係る抵抗素子２００よりも大きくすることができ、第１の抵抗素子２１と第２の抵抗素子２２とを含む合成抵抗素子全体の面積を比較例に係る抵抗素子２００よりも大きくすることができる。このように、ｎウェル１１上に設けられる抵抗素子を複数の抵抗素子に分割し、分割した複数の抵抗素子の各々をそれらの短辺方向に並置することにより、ｎウェル１１の形成領域を有効に活用したレイアウトとすることができる。

従って、本発明の第１の実施形態に係る抵抗構造体１によれば、ｎウェル１１の面積の拡大を伴うことなく第１の抵抗素子２１と第２の抵抗素子２２とを含む合成抵抗素子全体の面積を大きくすることができ、これにより、第１の抵抗素子２１および第２の抵抗素子２２からなる合成抵抗素子の抵抗値のばらつきを比較例に係る抵抗素子２００よりも小さくすることができる。その結果、温度係数のばらつきも抑制することができ、他の抵抗素子との間の抵抗比の精度を高めることができる。

なお、本実施形態では、ｎウェル１１と第１の配線３１とをコンタクトプラグ４２を介して電気的に接続する構成を例示したが、ｎウェル１１と第２の配線３２とをコンタクトプラグを介して電気的に接続する構成としてもよい。

（第２の実施形態）
図６（ａ）は、本発明の第２の実施形態に係る抵抗構造体２の構成を示す平面図、図６（ｂ）は、図６（ａ）における６ｂ−６ｂ線に沿った断面図である。なお、図６において第１の実施形態に係る抵抗構造体１と同一の構成要素には同一の参照符号を付している。

図６（ｂ）に示すように本実施形態に係る抵抗構造体２は、上記した第１の実施形態に係る抵抗構造体１と同様の積層構造を有する。また、第１の抵抗素子２１および第２の抵抗素子２２のサイズ、形状および配置は、上記した第１の実施形態に係る抵抗構造体１と同様である。すなわち、第１の抵抗素子２１および第２の抵抗素子２２は、それぞれ短辺と長辺とを有する矩形形状を有している。本実施形態において、第１の抵抗素子２１の短辺方向の長さ（幅寸法Ｗ）と第２の抵抗素子２２の幅寸法Ｗは互いに等しく、第１の抵抗素子２１の長辺方向の長さ（長さ寸法Ｌ）と第２の抵抗素子２２の長さ寸法Ｌは互いに等しい。つまり、第１の抵抗素子２１と第２の抵抗素子２２は同一の形状およびサイズを有しており、同一の抵抗値を有している。また、第１の抵抗素子２１および第２の抵抗素子２２は、所定の間隔をおいてこれらの短辺方向において並置されている。

第１の配線３１は、第２の絶縁膜１４を貫通するコンタクトプラグ４１を介して第１の抵抗素子２１の一端に電気的に接続されている。第２の配線３２は、第２の絶縁膜１４を貫通するコンタクトプラグ４３を介して第２の抵抗素子２２の一端に電気的に接続されている。第３の配線３３は、その一端において第２の絶縁膜１４を貫通するコンタクトプラグ４４を介して第１の抵抗素子２１の他端に電気的に接続されるとともに、その他端において第２の絶縁膜１４を貫通するコンタクトプラグ４５を介して第２の抵抗素子２２の他端に電気的に接続される。すなわち、第１の抵抗素子２１と第２の抵抗素子２２は、第３の配線３３によって直列接続され１つの抵抗素子として機能する。第３の配線３３は、更に第２の絶縁膜１４および第１の絶縁膜１３を貫通するコンタクトプラグ４２を介してｎウェル１１内に形成されたコンタクト部１２に電気的に接続されている。このように、本実施形態に係る抵抗構造体２では、ｎウェル１１が第１の抵抗素子２１と第２の抵抗素子２２との接続点に電気的に接続されている。

本実施形態に係る抵抗構造体２において、第１の配線３１に電位Ｖ１印加され、第２の配線３２に電位Ｖ２が印加される場合について考える。第１の配線３１に電位Ｖ１が印加されると、コンタクトプラグ４１を介して第１の抵抗素子２１の一端には電位Ｖ１が印加される。一方、第２の配線３２に電位Ｖ２が印加されるとコンタクトプラグ４３を介して第２の抵抗素子２２の一端には電位Ｖ２が印加される。第１の抵抗素子２１の抵抗値と第２の抵抗素子２２の抵抗値は互いに等しいので、第３の配線３３の電位は（Ｖ１＋Ｖ２）／２となる。ｎウェル１１は、コンタクトプラグ４２を介して第３の配線３３に電気的に接続されているので、ｎウェル１１の電位は、（Ｖ１＋Ｖ２）／２となる。従って、第１の抵抗素子２１の第３の配線３３との接続部と、ｎウェル１１との電位差は常にゼロとなる。また、第１の抵抗素子２１の第１の配線３１との接続部と、ｎウェル１１との電位差は常に（Ｖ１−Ｖ２）／２となる。同様に、第２の抵抗素子２２の第３の配線３３との接続部と、ｎウェル１１との電位差は常にゼロとなる。また第２の抵抗素子２２の第２の配線３２との接続部と、ｎウェル１１との電位差は常に（Ｖ１−Ｖ２）／２となる。

このように、本実施形態に係る抵抗構造体２によれば、ｎウェル１１は、第１の抵抗素子２１に印加される電位Ｖ１と第２の抵抗素子２２に印加される電位Ｖ２の中間の電位（Ｖ１＋Ｖ２）／２に設定されるので、第１の抵抗素子２１および第２の抵抗素子２２と、ｎウェル１１との電位差の最大値を第１の実施形態の場合の約半分とすることができる。これにより、第１の抵抗素子２１および第２の抵抗素子２２に印加される電位Ｖ１およびＶ２の変動に起因するこれらの抵抗素子の抵抗値の変動を抑制する効果をより高めることができる。

また、本実施形態に係る抵抗構造体２によれば、第１の実施形態に係る抵抗構造体１と同様、ｎウェル１１の面積の拡大を伴うことなく第１の抵抗素子２１と第２の抵抗素子２２とを含む合成抵抗素子全体の面積を大きくすることができ、これにより、この合成抵抗素子の抵抗値のばらつきを比較例に係る単一構成の抵抗素子２００よりも小さくすることができる。その結果、温度係数のばらつきも抑制することができ、他の抵抗素子との間の抵抗比の精度を高めることができる。

（第３の実施形態）
図７（ａ）は、本発明の第３の実施形態に係る抵抗構造体３の構成を示す平面図、図７（ｂ）は、図７（ａ）における７ｂ−７ｂ線に沿った断面図である。なお、図７において、第１および第２の実施形態に係る抵抗構造体１および２と同一の構成要素には同一の参照符号を付している。

本実施形態に係る抵抗構造体３は、第１の抵抗素子２１と第２の抵抗素子２２の外側にこれらの抵抗素子を間に挟むように設けられた第３の抵抗素子２３および第４の抵抗素子２４を更に含む点が上記した第２の実施形態に係る抵抗構造体２と異なる。

第３の抵抗素子２３および第４の抵抗素子２４は、第１の抵抗素子２１および第２の抵抗素子２２と同じポリシリコンにより構成され、それぞれ矩形形状を有している。本実施形態において第３の抵抗素子２３および第４の抵抗素子２４の長辺の長さ（長さ寸法Ｌ）は、第１の抵抗素子２１および第２の抵抗素子２２の長辺の長さ（長さ寸法Ｌ）と等しい。一方、第３の抵抗素子２３および第４の抵抗素子２４の短辺の長さ（幅寸法Ｗ）は、第１の抵抗素子２１および第２の抵抗素子２２の短辺の長さ（幅寸法Ｗ）よりも小さくすることができる。

第３の抵抗素子２３は、その長辺が第１の抵抗素子２１の長辺と平行に対向するように第１の抵抗素子２１に隣接して設けられている。同様に、第４の抵抗素子２４は、その長辺が第２の抵抗素子２２の長辺と平行に対向するように第２の抵抗素子２２に隣接して設けられている。また、第３の抵抗素子２３と第１の抵抗素子２１の間隔ｄ１は、第１の抵抗素子２１と第２の抵抗素子２２の間隔ｄ２と等しい。また、第４の抵抗素子２４と第２の抵抗素子２２の間隔ｄ３は、第１の抵抗素子２１と第２の抵抗素子２２の間隔ｄ２と等しい。すなわち、本実施形態においてｄ１＝ｄ２＝ｄ３が成立するように各抵抗素子間の間隔が定められている。また、第３の抵抗素子２３および第４の抵抗素子２４は、これらに電位を印加するための配線等が接続されていない。すなわち、第３の抵抗素子２３および第４の抵抗素子２４は、回路素子として機能しない所謂ダミー抵抗素子である。

以下に、上記した構成を有する本実施形態に係る抵抗構造体３の製造方法について説明する。なお、第１の絶縁膜１３上に第１乃至第４の抵抗素子２１〜２４を構成するポリシリコン膜を形成するまでの工程は、上記した第１の実施形態と同様であるので、ポリシリコン膜の成膜以降の工程について図８を参照しつつ説明する。図８は、抵抗構造体３の製造方法を示す図であり、図７（ｂ）と同一の断面を示す断面図である。

第１の絶縁膜１３を形成した後、例えばシラン（ＳｉＨ_４）ガスを窒素（Ｎ_２）ガス雰囲気中で熱分解させて成膜を行うＣＶＤにより第１の絶縁膜１３上にポリシリコン膜２０を形成する（図８（ａ））。

次に、ポリシリコン膜２０上にレジスト膜を形成し、このレジスト膜に対して露光および現像処理を施すことによりパターニングを施してレジストマスク５０を形成する。すなわち、ポリシリコン膜２０の表面の第１の抵抗素子２１の形成領域に対応する第１領域Ａ１と、第２の抵抗素子２２の形成領域に対応する第２領域Ａ２と、第３の抵抗素子２３の形成領域に対応する第３領域Ａ３と、第４の抵抗素子２４の形成領域に対応する第４領域Ａ４を覆うレジストマスク５０が形成される（図８（ｂ））。

次に、レジストマスク５０を介したドライエッチング処理によりポリシリコン膜２０にパターニングを施す（図８（ｃ））。第１の抵抗素子２１は、第２の抵抗素子２２および第３の抵抗素子２３によってその長辺側の側面に対するエッチングイオンの照射が制限される。これにより、長辺側の側面におけるオーバーエッチが抑制され幅寸法Ｗの精度を高めることができる。同様に、第２の抵抗素子２２は、第１の抵抗素子２１および第４の抵抗素子２４によってその長辺側の側面に対するエッチングイオンの照射が制限される。これにより、長辺側の側面におけるオーバーエッチが抑制され幅寸法Ｗの精度を高めることができる。このように、第１の抵抗素子２１および第２の抵抗素子２２の外側にダミーの抵抗素子である第３の抵抗素子２３および第４の抵抗素子２４を隣接して設けることにより、第１の抵抗素子２１と第２の抵抗素子２２の長辺側の側面におけるエッチングの制御性を高めることができる。その結果、第１の抵抗素子２１と第２の抵抗素子２２のパターニング精度を高めることができ、これによって抵抗値の精度を高めることが可能となる。また、第３の抵抗素子２３と第１の抵抗素子２１の間隔ｄ１と、第１の抵抗素子２１と第２の抵抗素子２２との間隔ｄ２と、第２の抵抗素子２２と第４の抵抗素子２４の間隔ｄ３とを互いに等しくすることにより、第１の抵抗素子２１および第２の抵抗素子２２の長辺側の両側面を均等にエッチングすることが可能となり、エッチング制御性を更に高めることができる。以降の製造工程は、上記した第１の実施形態に係る抵抗構造体１と同様であるので、その説明は省略する。

このように、本実施形態に係る抵抗構造体３によれば、第１および第２の実施形態に係る抵抗構造体１、２と同様、ｎウェル１１の面積の拡大を伴うことなく第１の抵抗素子２１と第２の抵抗素子２２とを含む合成抵抗素子全体の面積を大きくすることができ、これにより、この合成抵抗素子の抵抗値のばらつきを比較例に係る単一構成の抵抗素子２００よりも小さくすることができる。その結果、温度係数のばらつきも抑制することができ、他の抵抗素子との間の抵抗比の精度を高めることができる。更に、本実施形態に係る抵抗構造体３によれば、第１の抵抗素子２１および第２の抵抗素子２２の外側にこれらに隣接するように第３の抵抗素子２３および第４の抵抗素子２４を設けたので、第１の抵抗素子２１および第２の抵抗素子２２をパターニングする際のエッチング制御性を高めることができ、これらの抵抗素子の抵抗値の設計値からのずれ量を小さくすることができる。

なお、本実施形態では、上記した第２の実施形態に係る抵抗構造体２の構成に第３の抵抗素子２３および第４の抵抗素子２４を追加する場合を例示したが、第１の実施形態に係る抵抗構造体１の構成に第３の抵抗素子２３および第４の抵抗素子２４を追加してもよい。

図９および図１０は、各々が上記した第３の実施形態に係る抵抗構造体３と同一の構造を有する複数の抵抗構造体を組み合わせて２つの合成抵抗を構成する場合のレイアウトを例示した平面図である。

図９に示す例では、６個の抵抗構造体３ａ〜３ｆが第１の抵抗素子２１および第２の抵抗素子２２の配列方向に沿って一列に整列するように配置されている。図９に示す例では、抵抗構造体３ａの第２の配線３２と抵抗構造体３ｃの第１の配線３１とが電気的接続され、抵抗構造体３ｃの第２の配線３２と抵抗構造体３ｅの第１の配線３１とが電気的接続されている。すなわち、抵抗構造体３ａ、３ｃ、３ｅの抵抗素子が直列接続されて１つの合成抵抗Ｒ１が構成されている。同様に、抵抗構造体３ｂの第２の配線３２と抵抗構造体３ｄの第１の配線３１とが電気的接続され、抵抗構造体３ｄの第２の配線３２と抵抗構造体３ｆの第１の配線３１とが電気的接続されている。すなわち、抵抗構造体３ｂ、３ｄ、３ｆの抵抗素子が直列接続されて１つの合成抵抗Ｒ２が構成されている。合成抵抗Ｒ１と、合成抵抗Ｒ２は、例えば、これらの抵抗値の比によって出力電圧が決まる半導体集積回路の一部として組み込まれている。なお、合成抵抗Ｒ１と合成抵抗Ｒ２の抵抗値は互いに同じであってもよいし、異なっていてもよい。

上記したように、本発明の実施形態に係る抵抗構造体によれば、第１の抵抗素子２１および第２の抵抗素子２２からなる合成抵抗素子の抵抗値のばらつきおよび温度係数のばらつきを抑制することができるので、合成抵抗Ｒ１および合成抵抗Ｒ２の抵抗値および温度係数のばらつきを抑制することができ、従って、合成抵抗Ｒ１とＲ２の抵抗比のばらつきも抑制することができる。

また、合成抵抗Ｒ１を構成する抵抗構造体３ａ、３ｃ、３ｅと合成抵抗Ｒ２を構成する抵抗構造体３ｂ、３ｄ、３ｆは交互に配置されている。例えば、合成抵抗Ｒ２を構成する抵抗構造体３ｂは、合成抵抗Ｒ１を構成する抵抗構造体３ａと３ｃの間に配置されている。一方、合成抵抗Ｒ１を構成する抵抗構造体３ｃは、合成抵抗Ｒ２を構成する抵抗構造体３ｂと３ｄの間に配置されている。各抵抗構造体の抵抗値は、配置依存性を持つことが考えられる。すなわち、ある抵抗構造体と、この抵抗構造体から離れた位置に設けられた他の抵抗構造体とは異なる抵抗値を有する場合がある。合成抵抗Ｒ１を構成する抵抗構造体３ａ、３ｃ、３ｅと合成抵抗Ｒ２を構成する抵抗構造体３ｂ、３ｄ、３ｆとを交互に配置することで、抵抗値の配置依存性が吸収され合成抵抗Ｒ１と合成抵抗Ｒ２の抵抗比を一定に保つことができる。

一方、図１０に示す例では、１２個の抵抗構造体３ａ〜３ｌが３行４列の形態で配列されている。この例では、第１列目に属する抵抗構造体３ａ〜３ｃの抵抗素子および第３列目に属する抵抗構造体３ｇ〜３ｉの抵抗素子が直列接続されて合成抵抗Ｒ１が構成されており、第２列目に属する抵抗構造体３ｄ〜３ｆの抵抗素子および第４列目に属する抵抗構造体３ｊ〜３ｌの抵抗素子が直列接続されて合成抵抗Ｒ２が構成されている。合成抵抗Ｒ１と合成抵抗Ｒ２は、例えば、これらの合成抵抗Ｒ１、Ｒ２の抵抗値の比によって出力電圧が決まる半導体集積回路の一部として組み込まれている。

このように、合成抵抗Ｒ１およびＲ２を構成する複数の抵抗構造体をマトリックス状に配置するレイアウトとすることにより、図９で示したような直線的なレイアウトと比較して、抵抗構造体の配置スペースが確保しやくなるといったメリットがある。

また、合成抵抗Ｒ１を構成する抵抗構造体の列と合成抵抗Ｒ２を構成する抵抗構造体の列を交互に配置することで、図９のレイアウトと同様、各抵抗構造体の抵抗値の配置依存性の影響を吸収することができ、合成抵抗Ｒ１とＲ２の抵抗比を一定に保つことができる。

なお、第１および第２の実施形態に係る抵抗構造体１および２に図９および図１０に示したようなレイアウトを適用することも可能である。

また、上記の各実施形態では第１の抵抗素子２１と第２の抵抗素子２２とをｎウェル１１上に形成する場合を例示したが、ｎウェル１１上に抵抗素子を３つ以上設けてもよい。

また、上記の各実施形態では、第１の抵抗素子２１と第２の抵抗素子２２は、同一形状および同一サイズで形成され、同一の抵抗値を有する場合を例示したが、第１の抵抗素子２１と第２の抵抗素子２２は、互いに異なる形状およびサイズで形成され、互いに異なる抵抗値を有していてもよい。

また、上記の各実施形態では、ｐ型の半導体基板１０上にｎウェル１１を形成し、ｎウェル１１上に第１の絶縁膜１３を介して第１および第２の抵抗素子２１、２２を形成する場合を例示したが、半導体基板およびウェル領域の導電型を適宜変更することが可能である。また、ｎウェル１１内に更にｐウェルを形成したウェルインウェル構造とし、このｐウェル上に第１の抵抗素子２１および第２の抵抗素子２２を形成してもよい。

また、上記の各実施形態では、ｎウェル１１内にコンタクト部１２を１つ設ける場合を例示したが、ｎウェル１１内に複数のコンタクト部１２を設け、各コンタクト部１２に対して配線およびコンタクトプラグを介して同一の電位を印加するように構成してもよい。このようにｎウェル１１に対して複数箇所から電位を印加することにより、ｎウェル１１内の電位分布を均一にすることができる。

また、上記の各実施形態では、第１の抵抗素子２１および第２の抵抗素子２２の形状を矩形形状としたが、これに限定されるものではない。第１の抵抗素子２１および第２の抵抗素子２２は、全体として長手方向を特定することができる細長い形状を有していればよく、例えば図１１（ａ）に示すように曲線部分を有していてもよい。また、図１１（ｂ）に示すように、凸部を有していてもよい。

また、上記の各実施形態では、ＣＭＯＳプロセスを使用して抵抗構造体を形成する場合を例示したが、バイポーラプロセスを使用することも可能である。この場合、導電層として上記したｎウェル１１に代えてエピタキシャル層を用い、これを素子分離領域により絶縁分離を行うことにより実現することができる。

また、抵抗構造体１の製造方法について図２乃至図４を参照して説明したが、かかる製造工程に限定されるものではなく、使用する材料、成膜方法、工程順序などを適宜変更することが可能である。

１〜３ 抵抗構造体
１０ 半導体基板
１１ ｎウェル
１２ コンタクト部
１３ 第１の絶縁膜
１４ 第２の絶縁膜
２１ 第１の抵抗素子
２２ 第２の抵抗素子
２３ 第３の抵抗素子
２４ 第４の抵抗素子
３１ 第１の配線
３２ 第２の配線
３３ 第３の配線
４１〜４５ コンタクトプラグ

Claims (10)

1. 半導体基板の表層部に設けられた導電層と、
   前記導電層の上に絶縁膜を介して設けられた長辺および短辺を有する第１の抵抗素子と、
   前記導電層の上に前記絶縁膜を介して設けられて長辺が前記第１の抵抗素子の長辺と対向するように配置された長辺および短辺を有する第２の抵抗素子と、
   前記第１の抵抗素子の一端に電気的に接続された第１の配線と、
   前記第２の抵抗素子の一端に電気的に接続された第２の配線と、
   前記第１の抵抗素子の他端と前記第２の抵抗素子の他端とを電気的に接続する第３の配線と、
   前記第１の配線、前記第２の配線、前記第３の配線のいずれかと前記導電層とを電気的に接続する接続部と、
   を含む抵抗構造体。
2. 前記第１の抵抗素子および前記第２の抵抗素子を間に挟むように設けられた長辺および短辺を有する第３の抵抗素子および第４の抵抗素子を更に含み、
   前記第３の抵抗素子は、長辺が前記第１の抵抗素子の長辺と対向するように前記第１の抵抗素子に隣接して配置され、
   前記第４の抵抗素子は、長辺が前記第２の抵抗素子の長辺と対向するように前記第２の抵抗素子に隣接して配置されている請求項１に記載の抵抗構造体。
3. 前記第３の抵抗素子と前記第１の抵抗素子との間隔および前記第４の抵抗素子と前記第２の抵抗素子との間隔は、前記第１の抵抗素子と前記第２の抵抗素子との間隔と同一である請求項２に記載の抵抗構造体。
4. 前記第３の抵抗素子および前記第４の抵抗素子は、電気的に他の部分と非接続である請求項２または３に記載の抵抗構造体。
5. 前記第１の抵抗素子と前記第２の抵抗素子は、同一の形状およびサイズを有する請求項１乃至４のいずれか１項に記載の抵抗構造体。
6. 請求項１乃至５のいずれか１項に記載の抵抗構造体を複数含む集積回路であって、
   各々が前記第１の抵抗素子および前記第２の抵抗素子からなる合成抵抗素子を直列接続して構成される第１の合成抵抗および第２の合成抵抗を含む集積回路。
7. 前記第１の合成抵抗を構成する抵抗構造体と、前記第２の合成抵抗を構成する抵抗構造体とが交互に配置されている請求項６に記載の集積回路。
8. 半導体基板の表層部に導電層を形成する工程と、
   前記導電層の上に絶縁膜を形成する工程と、
   前記絶縁膜の上に長辺および短辺を有する第１の抵抗素子を形成する工程と、
   前記絶縁膜の上に長辺が前記第１の抵抗素子の長辺と対向するように長辺および短辺を有する第２の抵抗素子を形成する工程と、
   前記第１の抵抗素子の一端に電気的に接続された第１の配線を形成する工程と、
   前記第２の抵抗素子の一端に電気的に接続された第２の配線を形成する工程と、
   前記第１の抵抗素子の他端と前記第２の抵抗素子の他端とを電気的に接続する第３の配線を形成する工程と、
   前記第１の配線、前記第２の配線、前記第３の配線のいずれかと前記導電層とを電気的に接続する接続部を形成する工程と、
   を含む抵抗構造体の製造方法。
9. 前記第１の抵抗素子および前記第２の抵抗素子を形成する工程は、
   前記絶縁膜の上に前記第１の抵抗素子および前記第２の抵抗素子を構成する抵抗体を成膜する工程と、
   前記抵抗体の表面の、前記第１の抵抗素子の形成領域に対応した第１領域、前記第２の抵抗素子の形成領域に対応した第２領域、前記第１領域に所定の間隔を隔てて隣接する第３領域および前記第２領域に所定の間隔を隔てて隣接する第４領域を覆うレジストマスクを形成する工程と、
   前記レジストマスクを介して前記抵抗体をエッチングする工程と、を含む請求項８に記載の製造方法。
10. 前記レジストマスクの前記第３領域を覆う部分と前記第１領域を覆う部分の間隔、前記レジストマスクの前記第１領域を覆う部分と前記第２領域を覆う部分の間隔、前記レジストマスクの前記第２領域を覆う部分と前記第４領域を覆う部分の間隔は、互いに等しい請求項９に記載の製造方法。