JP6800815B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6800815B2
JP6800815B2 JP2017125211A JP2017125211A JP6800815B2 JP 6800815 B2 JP6800815 B2 JP 6800815B2 JP 2017125211 A JP2017125211 A JP 2017125211A JP 2017125211 A JP2017125211 A JP 2017125211A JP 6800815 B2 JP6800815 B2 JP 6800815B2
Authority
JP
Japan
Prior art keywords
conductive layer
layer
wiring
semiconductor device
resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017125211A
Other languages
English (en)
Other versions
JP2019009345A (ja
Inventor
ちえみ 橋本
ちえみ 橋本
浩輔 矢山
浩輔 矢山
常野　克己
克己 常野
智一 松▲崎▼
智一 松▲崎▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2017125211A priority Critical patent/JP6800815B2/ja
Priority to TW107118367A priority patent/TWI805583B/zh
Priority to KR1020180065959A priority patent/KR102536213B1/ko
Priority to US16/004,014 priority patent/US10958250B2/en
Priority to EP18178761.5A priority patent/EP3422406A1/en
Priority to CN201820986413.5U priority patent/CN208589437U/zh
Priority to CN201810662239.3A priority patent/CN109148423A/zh
Publication of JP2019009345A publication Critical patent/JP2019009345A/ja
Application granted granted Critical
Publication of JP6800815B2 publication Critical patent/JP6800815B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0802—Resistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49883—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials the conductive materials containing organic materials or pastes, e.g. for thick films
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)

Description

本発明は、抵抗素子を用いたトリミング回路を有する半導体装置に関する。
半導体装置に発振回路が設けられている場合、一般的に発振回路の周波数特性をトリミングするためのトリミング回路が設けられる。トリミング回路は抵抗を有しており、この抵抗の抵抗値を調整することにより、半導体装置（チップ）ごとに発振回路の発振周波数を所望の値に設定することができる。トリミング回路に用いられる抵抗素子として、トランジスタ等の回路素子を形成する際に使用される多結晶シリコン抵抗が知られている。多結晶シリコン抵抗は、半導体装置の製造工程を複雑化させることなく形成でき、その抵抗率も高く小面積で高い抵抗を実現できる点で優れているが、モールドパッケージプロセス後に抵抗値が変動することが知られている。これはシリコンチップ上の抵抗素子（多結晶シリコン抵抗）がモールド樹脂からの応力を受けて、形状変化や圧電効果等により抵抗値の変動が生じるものである。特許文献１は、多結晶シリコン抵抗がモールド樹脂から受ける応力を極力小さくするため、多結晶シリコン抵抗を配置する場所を特定する。
特開２０１３−２２９５０９号公報
特許文献１によれば、多結晶シリコン抵抗のウェハ状態（トリミング完了状態）からモールドパッケージプロセス終了後の多結晶シリコン抵抗の抵抗変動率を概ね±０．５％以内に抑えることをターゲットとしている。しかしながら、近年トリミング回路に求められる精度は高くなっており、抵抗変動率を可能な限り低下させることが望ましい。また、特許文献１開示の技術では、多結晶シリコン抵抗を配置できる場所が制約されるため、レイアウトの自由度が低くならざるを得ない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
トリミング回路に適した抵抗素子として、複数の配線層に形成され、半導体基板面に対して垂直方向を主抵抗とする抵抗素子を実現する。
モールドパッケージプロセス終了後の抵抗変動率の小さな抵抗を実現できる。
半導体装置のブロック図である。 発振回路の回路図である。 抵抗素子の概念図である。 抵抗素子の実装例である。 抵抗素子の回路図である。 抵抗素子のレイアウト（上面図）である。 抵抗素子を用いたトリミング回路の回路図である。 トリミング回路のレイアウト（上面図）である。 救済フローである。 抵抗素子のパッケージ応力に対する特性変動率を示す図である。 パッケージ応力のチップ内分布を示す図である。 リニアソレノイド駆動回路である。
以下、図面を参照しながら、実施の形態について説明する。まず、図１に本実施例に係る半導体装置１のブロック図を示す。半導体装置１の基板上にはトランジスタ等の能動素子、抵抗やコンデンサ等の受動素子が形成される。半導体装置１にはこれらの素子を用いて、各種の機能ブロックが形成される。図１には機能ブロックの例として、ＣＰＵ（中央処理装置）２、ＲＡＭ３、周辺ＩＰ４、不揮発メモリ５を示している。周辺ＩＰとしては、例えばＡ／Ｄ変換器のようなものが挙げられる。これらの機能ブロック間ではバス１０を介して、アドレスやデータがやり取りされる。クロック発生回路７はオンチップオシレータ８の発振信号からクロックを生成し、これらの機能クロックに分配する。オンチップオシレータ８は抵抗９を有している。抵抗９の抵抗値は所定の値に調整されており、半導体装置１ごとにオンチップオシレータ８の発振周波数は所望の値に設定される。トリミングに必要なトリミングコードは不揮発メモリ５またはＲＡＭ３に書き込まれており、レジスタ６を経由して読み出されたトリミングコードに基づき、抵抗９の抵抗値が所定の値に調整される。
図２にオンチップオシレータ８の一例である発振回路の回路図を示す。発振回路は、トリミング回路２０、定電流生成回路２１、コンデンサ２２，２３、容量駆動回路２４，２５、コンパレータ２６，２７、ラッチ回路２８を有する。容量駆動回路２４は、ソース・ドレイン経路が直列接続されるＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２を有する。ＮＭＯＳトランジスタ３２のソースは接地端子に接続され、ドレインはＰＭＯＳトランジスタ３１のドレインに接続される。ＰＭＯＳトランジスタ３１のドレインとＮＭＯＳトランジスタ３２のドレインとの接続点が容量駆動回路２４の出力ノードであり、コンデンサ２２が接続されている。ＰＭＯＳトランジスタ３１のソースには、定電流生成回路２１が出力する出力電流Ir0×mが入力される。なお、定電流生成回路２１のＰＭＯＳトランジスタ４１のソース・ドレイン経路を流れる電流がIr0であり、定電流生成回路２１のＰＭＯＳトランジスタ４２（４３）のトランジスタサイズはＰＭＯＳトランジスタのトランジスタサイズのm倍となっている。このため、ＰＭＯＳトランジスタ３１のソースには出力電流Ir0×mが入力されることになる。ＰＭＯＳトランジスタ３１のゲートとＮＭＯＳトランジスタ３２のゲートとは共通接続されており、ラッチ回路２８の出力信号Ｑが入力される。コンデンサ２２は、容量駆動回路２４の出力ノードと接地端子との間に接続されることにより、容量駆動回路２４の出力ノードには、コンデンサ２２に蓄積された電荷量に応じて電圧が生成される。その出力ノードにコンデンサ２３が接続される容量駆動回路２５も同様であり、詳細な説明は省略するが、ＰＭＯＳトランジスタ３３のゲートとＮＭＯＳトランジスタ３４のゲートとは共通接続されており、ラッチ回路２８の出力信号ＱＮが入力されている。
コンパレータ２６の非反転入力端子（＋）には発振基準電圧ＶＲＥＦが入力され、反転入力端子（−）には容量駆動回路２４の出力ノード電圧ＶＣＰ０が入力される。コンパレータ２６は、発振基準電圧ＶＲＥＦと出力ノード電圧ＶＣＰ０との大小関係に応じてセット信号Ｓの論理レベルを切り換える。具体的には、コンパレータ２６は、出力ノード電圧ＶＣＰ０が発振基準電圧ＶＲＥＦよりも大きな場合、セット信号Ｓをハイレベルとし、出力ノード電圧ＶＣＰ０が発振基準電圧ＶＲＥＦよりも小さな場合、セット信号Ｓをロウレベルとする。リセット信号Ｒの論理レベルを切り換えるコンパレータ２７も同様であり、詳細な説明は省略するが、コンパレータ２７の非反転入力端子（＋）には発振基準電圧ＶＲＥＦが入力され、反転入力端子（−）には容量駆動回路２５の出力ノード電圧ＶＣＰ１が入力される。
なお、コンパレータ２６（２７）は、出力するセット信号Ｓ（リセット信号Ｒ）の論理レベルを安定的に切り換えるためにヒステリシスコンパレータであることが好ましい。ヒステリシスコンパレータは、ヒステリシス幅をｄｈとすると、出力ノード電圧ＶＣＰ０（ＶＣＰ１）＞発振基準電圧ＶＲＥＦとなる場合にセット信号Ｓ（リセット信号Ｒ）をロウレベルからハイレベルに切り換え、出力ノード電圧ＶＣＰ０（ＶＣＰ１）＋ｄｈ＜発振基準電圧ＶＲＥＦとなった場合にセット信号Ｓ（リセット信号Ｒ）をハイレベルからロウレベルに切り換える。
抵抗９は、定電流生成回路２１のＰＭＯＳトランジスタ４１のソース・ドレイン経路と直列に接続されている。抵抗９の抵抗値は、トリミング回路２０により調整される。トリミング回路２０にはレジスタ６に記憶されているトリミングコードが入力され、トリミングコードに応じて抵抗９の抵抗値が調整されることにより、ＰＭＯＳトランジスタ４１のソース・ドレイン経路を流れる電流量Ir0が調整される。これにより、出力されるクロックの周波数が調整される。
図３に本実施例における抵抗９に用いられる抵抗素子の概念図を示す。抵抗素子は半導体装置の配線層に形成される。半導体素子が形成される半導体基板表面をＸＹ面とし、ＸＹ面に垂直な方向をＺ方向とする。抵抗素子は、それぞれＸ方向またはＹ方向に延在する下層導電層５１及び上層導電層５２、両端がそれぞれ下層導電層５１及び上層導電層５２に接続され、Ｚ方向に延在する層間導電層５３を有し、下層導電層５１、層間導電層５３及び上層導電層５２は直列接続されている。
ここで、抵抗素子の抵抗値をRとし、抵抗素子がｋ＋１個の下層導電層５１、ｋ個の上層導電層５２及び２ｋ個の層間導電層５３が直列接続されているとする。また、１つの下層導電層５１の抵抗値をRxy_lower、１つの上層導電層５２の抵抗値をRxy_upper、１つの層間導電層５３の抵抗値をRzとする。このとき、抵抗素子の抵抗値Rは（数１）で表される。
R＝(ｋ＋１)×Rxy_lower＋2ｋ×Rz＋ｋ×Rxy_upper （数１）
これは、抵抗素子が上層導電層５２で他素子と接続された場合の式である。同様に、下層導電層５１で他素子と接続された場合には（数２）で表される。
R＝ｋ×Rxy_lower＋2ｋ×Rz＋(ｋ＋１)×Rxy_upper （数２）
また、抵抗素子のＺ方向成分が主抵抗とされるため、
Rz＞Rxy_lower＋Rxy_upper （数３）
（数３）の関係が成立するものとする。後述するように、配線層に形成されＺ方向成分を主抵抗とする本実施例の抵抗素子はモールドパッケージプロセスによって半導体基板に生じる応力の影響をほとんど受けない。このため、本実施例の抵抗素子の配置位置には制限がなく、また、抵抗素子が所望の抵抗値になるよう下層導電層５１、層間導電層５３及び上層導電層５２を直列接続すればよく、個々の導電層の配置や個数についても制限はない。
図４に抵抗素子の実装例を示す。図には図３の抵抗素子を半導体装置に実装した場合の上面図と断面図とを示している。本実装例においては、半導体装置に形成されている配線層の構造を抵抗素子に利用する。下層導電層５１は配線層Ｍ１にて形成し、上層導電層５２は配線層Ｍ４にて形成し、層間導電層５３はビアＶ１〜Ｖ３及び配線層Ｍ２，Ｍ３にて形成する。層間導電層５３を複数の導電層で形成するのは、層間導電層５３の抵抗値をできるだけ大きくとり、かつ通常の配線層と同じプロセスで形成するためである。層間導電層５３ａは、直列接続されるビア６１、配線層Ｍ２に形成される台座６２、ビア６３、配線層Ｍ３に形成される台座６４、ビア６５で構成されている。このように層間導電層５３を実装することにより、半導体装置の配線プロセスに変更を加えることなく、抵抗素子を形成することが可能になる。
例えば、配線層Ｍ１はW（主導電層）／TiN、配線層Ｍ２〜Ｍ４はTiN／AlCu（主導電層）／TiN／Tiの積層膜で形成できる。また、ビアＶ１〜Ｖ３は、Ti層７１、TiN層７２を堆積した上にW層７３を埋め込んだ構造とされており、ビアの抵抗値は主にW層とTiN層との間の接触抵抗に依っている。なお、本例は一例であり、使用する配線層は配線層Ｍ１〜Ｍ４に限定されるものではなく、少なくとも２層の配線層と当該２層の配線層を接続するビアの埋込み層により実現できる。また、ビアの埋込み層や配線層Ｍ２及び配線層Ｍ３に形成する台座は上述のものに限られず、ポリシリコンなどの他の抵抗材料を用いることも可能である。さらに、通常、ビアＶ１〜Ｖ３は層間絶縁膜に空けたコンタクトホールに金属を埋め込むことで形成されるが、ビアＶ１〜Ｖ３の何れかを予め金属やポリシリコン等の抵抗材料を積層して、その間を絶縁層で埋めることで形成することも可能である。
このように本実施例における抵抗９は配線層の構造を利用して形成するため、抵抗素子を構成する個々の導電層の抵抗値は比較的に小さい。このため、抵抗素子として直列接続する導電層を多くとることにより所望の抵抗値を実現する必要がある。図５Ａは抵抗素子９１を回路図にて示したものである。抵抗素子９１は下層導電層、層間導電層及び上層導電層の繰り返しパターンで形成されるので、この繰り返しパターンの１単位を疑似的に単位抵抗８１としてここでは表記している。図５Ｂは図５Ａをレイアウト（上面図）として示したものである。直列接続した単位抵抗をつづら折りにしてコンパクトに配置している。小面積でできるだけ高抵抗な抵抗を実現するには層間導電層をできる限り密に配置することが望ましい。このため、図５Ｂのレイアウトでは抵抗素子９１を形成する領域には、Ｘ方向（ここでは、上層導電層及び下層導電層の長手方向をＸ方向としている）、Ｙ方向にマトリクス状に層間導電層を形成するビアを敷き詰め、層間導電層を下層導電層及び上層導電層により接続するようレイアウトしている。また、隣接する層間導電層同士は半導体装置（チップ）におけるレイアウトルールに定められるビアの最小間隔となるように配置することが望ましい。さらに、図５Ｂの例では、上層導電層、下層導電層ともにＸ方向を長手方向としている（折り返し部分に配置された上層導電層を除く）が、例えば上層導電層の長手方向をＸ方向、下層導電層の長手方向をＹ方向としてジグザグ状に接続し、これをさらにつづら折りにしたレイアウトも可能である。
図６Ａに本実施例の抵抗素子９１を用いたトリミング回路２０の回路図を示す。トリミング回路２０は直列接続されるＮ個の抵抗素子９１と、抵抗素子９１−ｉ（ｉ＝１〜Ｎ）をバイパスするため、抵抗素子９１−ｉと並列に設けられるバイパススイッチ９２−ｉ（ｉ＝１〜Ｎ）とを有している。抵抗素子９１は図５Ａに示したように直列接続される単位抵抗８１により構成されている。トリミング回路２０のバイパススイッチ９２−ｉのＯＮ／ＯＦＦはトリミングコードに応じて決定されることにより、トリミング回路２０の抵抗は所望の抵抗値に設定され、抵抗値に応じた電位がノードＮＦに現れる。なお、本実施例の抵抗素子９１は直列数が多いため、例えば不導通による不良により、歩留まりが悪化するおそれがある。このため、製造不良の生じた抵抗素子９１−ｉに対しては対応するバイパススイッチ９２−ｉを常時ＯＮとしておくことにより、歩留まり劣化を防止することができる。
図６Ｂに図６Ａに示したトリミング回路２０のレイアウト（上面図）を示す。抵抗素子９１−ｉ（ｉ＝１〜Ｎ）のレイアウトは図５Ｂに示したレイアウトと同じである。図６Ｂ中の配線９３Ｗ、配線９４Ｗ、配線９５Ｗ、配線９６Ｗは、それぞれ図６Ａ中のノード９３、ノード９４、ノード９５、ノード９６に相当する。バイパススイッチの構成について、バイパススイッチ９２−１を例に説明する。バイパススイッチは導通時の抵抗を低抵抗とすることが望ましいため、櫛歯形状のゲート電極１０２が半導体基板上に形成されている拡散領域１０１上に形成されている。ドレイン電極１０３は配線９３Ｗとコンタクト（図示せず）により接続されるとともに、拡散領域１０１の高濃度領域（ドレイン領域、図示せず）に接続されている。一方、拡散領域１０１上において、ソース電極１０４はゲート電極１０２を対称軸としてドレイン電極１０３と対向する位置に配置され、配線９４Ｗとコンタクト（図示せず）により接続されるとともに、拡散領域１０１の高濃度領域（ソース領域、図示せず）に接続されている。
図７にトリミング回路２０の救済フローを示す。先に述べたように製造不良の生じた抵抗素子９１が存在する場合には、対応するバイパススイッチ９２を常時ＯＮとしてあらかじめトリミング抵抗から除くことにより、歩留まりの低下を抑えるものである。図７のフローでは製造不良の生じた抵抗素子が１つまでであればトリミング回路２０を救済するものである。また、制御テーブル１１０は抵抗素子９１の２番目の抵抗素子２（９１−２）に不良があった場合を例として、繰り返し回数ｉにおけるバイパススイッチＳＷ_ｉ（ｉ＝１〜Ｎ）のＯＮ(1)／ＯＦＦ(0)制御を示したものである。まずｉ＝０とし（Ｓ１１１）、このときはすべてのバイパススイッチＳＷをＯＦＦとする（Ｓ１１２）。このときのトリミング回路２０の抵抗値（すなわち、抵抗素子１〜Ｎの抵抗値の総和）が期待値の範囲内であれば（Ｓ１１３）、抵抗素子１〜Ｎすべてが正常であるという情報をメモリに書き込む（Ｓ１１４）。一方、抵抗素子１〜Ｎの抵抗値の総和が期待値の範囲を超えていれば（Ｓ１１３）、抵抗素子１〜Ｎには不良な抵抗素子が含まれているということになる。そこで、ｉの値をインクリメントし（Ｓ１１５）、バイパススイッチＳＷのＯＮ(1)／ＯＦＦ(0)を制御テーブル１１０にしたがって行う（Ｓ１１６）。繰り返し回数ｉにおけるトリミング回路２０の抵抗値が期待値の範囲内であれば（Ｓ１１７）、抵抗素子ｉが不良な抵抗素子であったとして、バイパススイッチＳＷ_ｉを常時ＯＮとする情報をメモリに書き込む（Ｓ１１８）。なお、ステップＳ１１７の期待値はＮ−１個の抵抗の総和に対する期待値であり、ステップＳ１１３の期待値とは値を異ならせておく。一方、抵抗の抵抗値が期待値の範囲をなお超えていれば（Ｓ１１７）、抵抗素子ｉは正常な抵抗素子であったとして、バイパススイッチＳＷ_ｉをＯＦＦとする情報をメモリに書き込む（Ｓ１１９）。繰り返し数ｉがＮに達するまで、ｉの値をインクリメントし（Ｓ１１５）、トリミング回路２０の抵抗値の判定を繰り返す。もし、２以上の抵抗素子が不良である場合には、繰り返し数ｉがＮに達しても不良な抵抗素子は特定できない結果となるため、トリミング回路２０は救済不可能な不良と判断できる。
図７のフローによりトリミング回路２０における製造不良の生じた抵抗素子に対応するバイパススイッチは常時ＯＮに設定され、正常な抵抗素子に対応するバイパススイッチをＯＦＦに設定する情報が半導体装置の不揮発メモリまたはＲＡＭに格納される。ユーザ使用時にこの情報を読み込むことにより（Ｓ１２２）、トリミングに使用する正常な抵抗素子を設定することができる（Ｓ１２３）。
なお、図７のステップＳ１１７において抵抗値が期待値の範囲内になれば、当該抵抗素子ｉのみが不良であるとわかるため、この段階でフローを終了するようにしてもよい。また、抵抗素子それぞれの不良を判定する観点からは抵抗素子ごとの抵抗値を計測することも可能であるが、図７の制御テーブル１１０のようにバイパススイッチのＯＮ(1)／ＯＦＦ(0)を制御して救済を実施することで、実際にトリミング回路２０を使用する状態での抵抗値により判定でき、より救済フローの信頼性を高めることができる。
図８に抵抗素子のパッケージ応力に対する特性変動率を示す。黒丸が本実施例の抵抗素子であり、白丸が比較例として示したＰ型多結晶シリコン抵抗である。パッケージによりチップ中央部では２５０ＭＰａ以上の大きな応力がかかる。チップの複数の場所に本実施例の抵抗素子と比較例としてのＰ型多結晶シリコン抵抗を形成し、抵抗を形成した場所（基板）に生じた応力を横軸に、パッケージ前後の抵抗値変動率を縦軸に実測して示したものである。この結果、本実施例の抵抗素子ではチップのどの場所に形成しても抵抗の変動率が０．２％未満に抑えられることが分かった。
これは図９にパッケージ応力のチップ内分布を示す図である。グラフ１４０は、チップ１３０の中心を原点とし、原点からチップの縁までＸ軸上の矢印１３１に沿って、モールドすることにより発生するＸ方向パッケージ応力、Ｙ方向パッケージ応力、Ｚ方向パッケージ応力をシミュレーションにより求め、グラフ化したものである。グラフ１４０において、Ｘ方向に生じるパッケージ応力が波形１４１、Ｙ方向に生じるパッケージ応力が波形１４２、Ｚ方向に生じるパッケージ応力が波形１４３である。シミュレーションからは、チップのほぼ全領域においてＸ方向、Ｙ方向ともに強い圧縮応力が生じているのに対して、チップのほぼ全領域においてＺ方向には応力が生じていないという結果が得られた。これにより、本実施例の抵抗素子においてはパッケージの前後において抵抗変動が生じないものと考えられる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、本実施例の抵抗素子が適用されるのは発振回路に限られず、図１０に示すリニアソレノイド駆動回路を搭載する半導体装置１５０であってもよい。半導体装置１５０の端子１５１と端子１５２との間には図示しないインダクタが接続される。インダクタに電流を流すことにより、その電流の大きさに応じた磁界を発生させる。このとき、インダクタに流している電流を抵抗１５３の両端に生じた電圧によりモニタするため、抵抗１５３間の電圧をＡ／Ｄ変換器１５４により検知し、制御回路１５５にフィードバックしている。抵抗１５３についても本実施例の抵抗素子を用いたトリミング回路を適用することにより、インダクタに流す電流を正確に制御できるようになる。
１：半導体装置、２：ＣＰＵ、３：ＲＡＭ、４：周辺ＩＰ、５：不揮発メモリ、６：レジスタ、７：クロック発生回路、８：オンチップオシレータ、９：抵抗、１０：バス、２０：トリミング回路、２１：定電流生成回路、２２，２３：コンデンサ、２４，２５：容量駆動回路、２６，２７：コンパレータ、２８：ラッチ回路、５１：下層導電層、５２上層導電層、５３：層間導電層、９１：抵抗素子。

Claims (13)

  1. 半導体基板と、
    前記半導体基板上に形成され、少なくとも第１の配線層及び第２の配線層を含む複数の配線層を有し、
    前記複数の配線層において抵抗素子が形成されており、
    前記抵抗素子は、前記第１の配線層に形成される第１導電層、前記第２の配線層に形成される第２導電層及び前記第１導電層と前記第２導電層とを接続する層間導電層の繰り返しパターンを有し、
    前記第１の配線層において、前記第１導電層の長手方向を第１の方向とし、前記第１の方向と垂直な方向を第２の方向とするとき、前記抵抗素子に含まれる複数の前記層間導電層は、前記第１の方向及び前記第２の方向にマトリクス状に配列されている半導体装置。
  2. 請求項１において、
    前記層間導電層の抵抗値は、前記第１導電層の抵抗値と前記第２導電層の抵抗値の和よりも大きい半導体装置。
  3. 請求項１において、
    前記層間導電層は、前記第１導電層と前記第２導電層との間に形成される金属層もしくはポリシリコン層を含む半導体装置。
  4. 請求項１において、
    前記複数の配線層は、前記第１の配線層と前記第２の配線層との間に第３の配線層を有し、
    前記層間導電層は、前記第３の配線層に形成される台座と、前記第１導電層と前記台座とを接続する第１ビアと、前記第２導電層と前記台座とを接続する第２ビアとを有する半導体装置。
  5. 請求項４において、
    前記第１ビア及び前記第２ビアは、ＴｉＮ層にＷ層が埋め込まれた埋め込み層が形成されている半導体装置。
  6. 請求項１において、
    前記抵抗素子に含まれる隣接する前記層間導電層同士は、半導体装置におけるビアの最小間隔で配置される半導体装置。
  7. 請求項１において、
    複数の前記抵抗素子を用いたトリミング回路を有する半導体装置。
  8. 半導体基板と、
    前記半導体基板上に形成される複数の配線層と、
    前記複数の配線層において形成された抵抗素子を含むトリミング回路とを有し、
    前記複数の配線層は、少なくとも第１の配線層及び第２の配線層を含み、
    前記抵抗素子は、前記第１の配線層に形成される第１導電層、前記第２の配線層に形成される第２導電層及び前記第１導電層と前記第２導電層とを接続する層間導電層の繰り返しパターンを有し、
    前記第１の配線層において、前記第１導電層の長手方向を第１の方向とし、前記第１の方向と垂直な方向を第２の方向とするとき、前記抵抗素子に含まれる複数の前記層間導電層は、前記第１の方向及び前記第２の方向にマトリクス状に配列されている半導体装置。
  9. 請求項８において、
    前記トリミング回路は、直列接続される複数の前記抵抗素子と、複数の前記抵抗素子のそれぞれに対して並列に接続されるスイッチとを有する半導体装置。
  10. 請求項８において、
    前記層間導電層の抵抗値は、前記第１導電層の抵抗値と前記第２導電層の抵抗値の和よりも大きい半導体装置。
  11. 請求項８において、
    前記層間導電層は、前記第１導電層と前記第２導電層との間に形成される金属層もしくはポリシリコン層を含む半導体装置。
  12. 請求項８において、
    前記複数の配線層は、前記第１の配線層と前記第２の配線層との間に第３の配線層を有し、
    前記層間導電層は、前記第３の配線層に形成される台座と、前記第１導電層と前記台座とを接続する第１ビアと、前記第２導電層と前記台座とを接続する第２ビアとを有する半導体装置。
  13. 請求項８において、
    前記抵抗素子に含まれる隣接する前記層間導電層同士は、半導体装置におけるビアの最小間隔で配置される半導体装置。
JP2017125211A 2017-06-27 2017-06-27 半導体装置 Active JP6800815B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2017125211A JP6800815B2 (ja) 2017-06-27 2017-06-27 半導体装置
TW107118367A TWI805583B (zh) 2017-06-27 2018-05-30 半導體裝置
US16/004,014 US10958250B2 (en) 2017-06-27 2018-06-08 Semiconductor device
KR1020180065959A KR102536213B1 (ko) 2017-06-27 2018-06-08 반도체 장치
EP18178761.5A EP3422406A1 (en) 2017-06-27 2018-06-20 Semiconductor device
CN201820986413.5U CN208589437U (zh) 2017-06-27 2018-06-25 半导体装置
CN201810662239.3A CN109148423A (zh) 2017-06-27 2018-06-25 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017125211A JP6800815B2 (ja) 2017-06-27 2017-06-27 半導体装置

Publications (2)

Publication Number Publication Date
JP2019009345A JP2019009345A (ja) 2019-01-17
JP6800815B2 true JP6800815B2 (ja) 2020-12-16

Family

ID=62748745

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017125211A Active JP6800815B2 (ja) 2017-06-27 2017-06-27 半導体装置

Country Status (6)

Country Link
US (1) US10958250B2 (ja)
EP (1) EP3422406A1 (ja)
JP (1) JP6800815B2 (ja)
KR (1) KR102536213B1 (ja)
CN (2) CN208589437U (ja)
TW (1) TWI805583B (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7015754B2 (ja) * 2018-08-30 2022-02-03 ルネサスエレクトロニクス株式会社 半導体装置
US10796729B2 (en) * 2019-02-05 2020-10-06 Micron Technology, Inc. Dynamic allocation of a capacitive component in a memory device
CN109860154A (zh) * 2019-03-01 2019-06-07 德淮半导体有限公司 电阻结构及其形成方法
JP7157027B2 (ja) * 2019-09-12 2022-10-19 株式会社東芝 半導体装置
US11171086B2 (en) 2019-12-02 2021-11-09 Renesas Electronics Corporation Semiconductor device
JP7365925B2 (ja) * 2020-02-17 2023-10-20 ルネサスエレクトロニクス株式会社 半導体装置
US11901288B2 (en) 2020-07-09 2024-02-13 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
EP4145332A1 (en) 2021-07-20 2023-03-08 Changxin Memory Technologies, Inc. Clock circuit, memory, and manufacturing method for semiconductor structure
CN117916874A (zh) * 2021-09-09 2024-04-19 株式会社索思未来 半导体集成电路装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291305B1 (en) * 1999-06-11 2001-09-18 S3 Graphics Co., Ltd. Method for implementing resistance, capacitance and/or inductance in an integrated circuit
JP2004040009A (ja) * 2002-07-08 2004-02-05 Renesas Technology Corp 回路素子および半導体装置
JP5263469B2 (ja) * 2007-05-07 2013-08-14 セイコーエプソン株式会社 半導体装置
CN105185781B (zh) * 2010-11-29 2018-06-22 瑞萨电子株式会社 半导体器件
JP5755443B2 (ja) * 2010-12-28 2015-07-29 ルネサスエレクトロニクス株式会社 半導体装置
JP2013143521A (ja) * 2012-01-12 2013-07-22 Renesas Electronics Corp 半導体装置とその製造方法
JP6014357B2 (ja) 2012-04-26 2016-10-25 ルネサスエレクトロニクス株式会社 半導体装置
JP6077240B2 (ja) * 2012-08-21 2017-02-08 ラピスセミコンダクタ株式会社 抵抗構造体、集積回路および抵抗構造体の製造方法
JP6120528B2 (ja) * 2012-11-08 2017-04-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6396653B2 (ja) * 2013-10-30 2018-09-26 ルネサスエレクトロニクス株式会社 半導体装置
JP5992006B2 (ja) * 2014-03-17 2016-09-14 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US10958250B2 (en) 2021-03-23
CN109148423A (zh) 2019-01-04
JP2019009345A (ja) 2019-01-17
US20180375497A1 (en) 2018-12-27
TW201911473A (zh) 2019-03-16
TWI805583B (zh) 2023-06-21
EP3422406A1 (en) 2019-01-02
KR102536213B1 (ko) 2023-05-25
CN208589437U (zh) 2019-03-08
KR20190001512A (ko) 2019-01-04

Similar Documents

Publication Publication Date Title
JP6800815B2 (ja) 半導体装置
US9563213B2 (en) On chip ZQ calibration resistor trimming
US8780613B1 (en) Reading a memory element within a crossbar array
US8946827B2 (en) Semiconductor device
CN105593940A (zh) 用于修整电阻式存储器中的参考电平的系统和方法
JPH04293254A (ja) プログラム式集積回路
WO2009135143A2 (en) Localized calibration of programmable digital logic cells
JP7015754B2 (ja) 半導体装置
JP2002064142A (ja) 半導体集積回路
JP5402630B2 (ja) スイッチ回路および半導体集積回路
US10775431B2 (en) Systems and methods for duty cycle measurement, analysis, and compensation
JP2007258719A (ja) ブートストラップされた非金属層を用いるフリンジ・キャパシタ
KR100699845B1 (ko) 액티브 영역의 면적을 감소시킨 반도체 메모리 장치
JP5193635B2 (ja) 半導体装置
US11450731B2 (en) Semiconductor device
CN111508959A (zh) 具有等效串联电阻部件的半导体装置
JP4880942B2 (ja) 半導体集積チップ、及び半導体集積装置
US20050218960A1 (en) Integrated circuit
KR100691493B1 (ko) 저항 필터를 이용한 전원 잡음 제거 장치
US20220082621A1 (en) Device and method for measuring characteristics of a wafer
JP2003158191A (ja) 重み付け容量回路
JPS61104640A (ja) 冗長回路を有する半導体集積回路装置
KR20100030363A (ko) 반도체 소자의 테스트 장치
JPH0697389A (ja) 半導体集積回路
JP2004072104A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191108

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200825

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200827

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201021

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201110

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201125

R150 Certificate of patent or registration of utility model

Ref document number: 6800815

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150