JP5402630B2 - スイッチ回路および半導体集積回路 - Google Patents

Description

本発明は、電気化学反応を利用したスイッチ素子を含むスイッチ回路、および半導体集積回路に関する。

半導体集積回路（LSI）が組み込まれた電子機器を取り巻く環境は、近年、次のように変わってきている。まず、（１）電子機器が多機能化・高性能化している、（２）競争の激化で価格低下が著しい、（３）製品サイクルが短くなっている、さらに、（４）製品規格の変化や製品の不具合により出荷後の電子機器においてシステム変更・強化・発展が必要になっている。電子機器に組み込まれるシステムLSIについても（１）から（４）の要求を満たす必要がある。ここでいうシステムLSIは、顧客の設計を元にLSIメーカが製造を行うASIC(Application Specific Integrated Circuit)や、特定のアプリケーションソフトを想定してLSIメーカが設計・製造を行うASSP(Application Specific Standard Product)などが含まれる。

LSIメーカは、トランジスタを集積化・微細化することで、（１）の多機能化、高性能化と、（２）の低価格化を達成してきた。しかしながら、近年の更なる集積化・微細化は短納期開発、少量多品種生産には適さなくなってきている。その理由として、まず、回路が複雑になり、開発期間・製造期間が長期化していることが挙げられる。さらに、LSIの製造時に用いられるマスク費用等の初期費用が膨らんで、少量生産の場合にはチップ単価が非常に高くなっていることが挙げられる。そのため、最先端の集積度で生産される品種が減少傾向にある。このように集積化が進むにつれ、LSIの性能(集積度)・価格・出荷個数におけるトレードオフの関係が変化してきている。

また、（４）の電子機器メーカが求める出荷後のシステム変更であるが、LSIに論理演算回路を搭載し、格納されているソフトウェアを変更することによってある程度は可能である。このようなソフトウェアによる変更では、専用の回路（ハードウェア）を用いた場合に比べて一般的には性能は低くなる。

上記の問題を解決する一つの手段がFPGA(Field Programmable Gate Array)などの再構成可能なLSIを用いる方法である。

一般的なLSIは、半導体基板に形成されたトランジスタ等の素子と、各トランジスタを接続するための配線構造を備えている。配線は、集積回路の設計段階でパターンが決められており、LSI製造後に、トランジスタ同士の接続を変更することは不可能である。そのため、特定顧客用途のLSIを他の顧客用に一部変更することや、製造後の不具合を修正する場合には、配線パターンを設計し直し、新たなマスクセットを作製し、さらにLSIの製造を行う必要があった。

一方、FPGAは、論理回路および演算回路の動作や、論理回路および演算回路同士の接続をスイッチにて切り替えることで、論理動作や配線の接続の変更が可能である。そのため、配線の接続情報を与えることによって特定顧客のアプリケーションソフトのプログラムを実行できるようになる。FPGAは汎用品であるために、特定顧客に特化した費用（マスク費用等）が不要で、また、予め製造して直ぐに出荷できるようにすることで、製造に要するリードタイムを必要としない。初期費用を要さないので少量品には有利であり、また、開発期間が短くて済む。FPGAは汎用品でありながら、適用できるアプリケーションソフト数は膨大であり、少量多品種を必要とする近年の電子機器に搭載するには最適である。

ただし、特定のアプリケーションソフト用に専用設計されたASICやASSPと比較するとチップサイズが大きくなってしまうため、性能（動作速度・消費電力）は劣り、チップあたりの製造コストは高くなってしまう。例えば、動作速度は10分の1程度になってしまう。汎用的なロジックセルを用いているために、面積あたりの機能数が少ないことと、配線を切り替えるためのスイッチの面積が大きいため、チップサイズが大きくなってしまっている。一般的なFPGAでスイッチが占める面積は60%程度である。後者のスイッチサイズは、特開２００６−３１９０２８号公報（以下では、特許文献１と称する）やアプライド・フィジックス・レター誌、８５巻、５６５５ページ（２００４年）（以下では、学術文献１と称する）に開示された抵抗変化スイッチ素子を用いることで縮小でき、ある程度の性能向上およびチップサイズの縮小が可能となる。

以下に、特許文献１および学術文献１に記載された抵抗変化スイッチについて述べる。

図１Ａおよび図１Ｂは関連する抵抗変化スイッチの一構成例を示す図である。図１Ａは抵抗変化スイッチの斜視図であり、図１Ｂはその上面図および断面図である。

特許文献１に開示されたスイッチ素子は、図１Ａまたは図１Ｂに示す、抵抗変化層１４が酸化タンタルのようなイオン伝導層、第１電極１５が銅、第２電極１６が白金で構成されている。

スイッチをオン状態にするには、第２電極１６を接地して、第１電極１５に正電圧を印加する。このとき、第１電極１５の銅が銅イオンになって抵抗変化層１４に溶解する。そして、抵抗変化層１４中の銅イオンが第２電極１６の表面に銅になって析出し、析出した銅により第１電極１５と第２電極１６を接続する金属架橋が形成される。金属架橋は抵抗変化層１４中の金属イオンが析出した金属析出物である。金属架橋で第１電極１５と第２電極１６が電気的に接続することで、スイッチがオン状態になる。オン状態が低抵抗状態に相当する。一方、上記オン状態で第１電極１５を接地して、第２電極１６に正電圧を印加すると、金属架橋の銅が抵抗変化層１４に溶解し、金属架橋の一部が切れる。金属架橋が切れたオフ状態が高抵抗状態に相当する。

学術文献１に開示されたスイッチ素子は、図１Ａまたは図１Ｂに示す、抵抗変化層１４として酸化ニッケルのような遷移金属の酸化物、第１電極１５に白金、第２電極１６に白金とした構成になっている。

スイッチをオン状態にするには、第２電極１６を接地して、第１電極１５に正電圧を印加する。このとき、抵抗変化層１４に電流パスが生じ、第１電極１５と第２電極１６間が導通する。導通した状態すなわちオン状態にあるスイッチの第１電極１５に再び正の電圧を印加すると、電流パスが切れ、オフ状態へ遷移する。

しかしながら、本抵抗変化スイッチを適用したFPGAにおいてもASICやASSPの性能を上回ることはできない。汎用的なロジックセルの性能が専用設計回路に比べて劣るためである。これら３つの機種について、性能、チップ面積およびアプリケーションソフト数で比較すると、次のような関係になっている。なお、特定顧客向けに設計された専用LSI(ASICやASSP)を“Ａ”とし、関連するFPGAを“Ｂ”とし、抵抗変化スイッチを適用したFPGAを“Ｃ”とする。

性能は、Ａ＞Ｃ＞Ｂという関係になる。チップ面積は、Ａ＜Ｂ＜Ｃという関係になる。実現可能なアプリケーションソフト数は、Ａ＜Ｂ≒Ｃという関係になる。

上述したように、今後の半導体集積回路は、ASICやASSPの性能とチップサイズを維持したまま、対応できるアプリケーションソフトを増やすことが課題である。少数品種で多くの顧客のアプリケーションソフトに対応できれば、チップあたりのマスクや初期費用を低減できる。さらに、開発期間を短縮し、製造後の修正を可能にすることも課題である。

これらの課題は、回路の一部を再構成するための小さなスイッチがあればよく、抵抗変化スイッチの適用が考えられる。その際に、以下の課題の解決が必要である。

ASICやASSPは、複数の演算処理回路、複数の記憶回路、および複数のインタフェース回路を有する構成である。また、同じチップ内で複数の動作電圧を用いている。演算処理回路および記憶回路には低い動作電圧が用いられ、チップ外部との信号をやり取りするインタフェース回路は、高い電圧が用いられている。そのため、それぞれの回路に抵抗変化スイッチを適用するためには、閾値電圧の異なるスイッチを用意しなければならない。抵抗変化スイッチの閾値を制御するには、抵抗変化層の材料を変えるか、膜厚を変えるかのいずれかの方法で対応可能である。しかしながら、異なる閾値電圧を備えた抵抗変化スイッチを同一半導体基板上に形成するには追加工程が必要であった。

本発明の目的の一例は、閾値電圧の異なるスイッチを備えたスイッチ回路および半導体集積回路を提供することである。

本発明のスイッチ回路は、２つの金属層とこれら２つの金属層の間にそれぞれに接して設けられた抵抗変化層とを有し、上記２つの金属層間に電圧を印加することにより低抵抗状態および高抵抗状態間を遷移可能なスイッチ素子を複数備えたスイッチ回路であって、抵抗変化層が２つの金属層と接する面のうち小さい方の面の面積である接合面積が異なる少なくとも２種類のスイッチ素子を有し、それぞれのスイッチ素子が有する２つの電極のうち、少なくとも一方の電極は互いに異なる配線に接続されている構成である。

図１Ａは関連する抵抗変化スイッチの一構成例を示す図である。 図１Ｂは関連する抵抗変化スイッチの一構成例を示す図である。 図２は実施例１の抵抗変化スイッチの一構成例を示す断面図である。 図３は接合面積の異なる抵抗変化スイッチのオフ状態からオン状態への遷移を示すグラフである。 図４は接合面積の異なる抵抗変化スイッチが配線に接続された場合の構成例を示す斜視図である。 図５は接合面積の異なる抵抗変化スイッチが配線に接続された場合の別の構成例を示す斜視図である。 図６は実施例２のスイッチ回路の一構成例を示す図である。 図７は図６に示した電界効果トランジスタのドレイン電圧とドレイン電流の関係を示すグラフである。 図８は実施例３の再構成可能な半導体集積回路の構成例を示すブロック図である。 図９は抵抗変化スイッチをクロスバースイッチに用いたスイッチ回路の構成例を示す図である。

符号の説明

１０ 半導体基板
１１ 第１の配線
１２ 第２の配線
１３ 抵抗変化スイッチ
１４、４３ 抵抗変化層
１５、４１ 第１電極
１６、４４ 第２電極
２０ 再構成可能な半導体集積回路
２１ 記憶回路
２２ 演算処理回路
２３ａ〜２３ｃ インタフェース回路
２４ａ〜２４ｃ 第１のスイッチ回路
２５ａ〜２５ｄ 第２のスイッチ回路
２６ 配線群
２７ 入出力ピン
３１ａ〜３１ｃ 入力信号線
３２ａ〜３２ｃ 出力信号線
３３ａ〜３３ｃ 選択線
３４ 抵抗変化スイッチ
４０、８４ 基板
４２ 層間絶縁膜
６１、７１ 第１の抵抗変化スイッチ
６２、７２ 第２の抵抗変化スイッチ
８１ ソース電極
８２ ドレイン電極
８３ ゲート電極

本実施形態のスイッチ回路について実施例を説明する。

本実施例は、２つの金属層とこれら２つの金属層に挟まれた抵抗変化層とを有する抵抗変化スイッチにおいて、２つの金属層のそれぞれと抵抗変化層が接触する面積を変えることで、スイッチの閾値を制御することを特徴とする。

抵抗変化層が金属層と接触する面は２つあるが、そのうち面積の小さい方を基準とする。以下では、その基準となる方の面を接合面と称し、その面積を接合面積と称する。

以下に、閾値の制御の実験に用いる抵抗変化スイッチの構造を説明する。図２は本実施例の抵抗変化スイッチの一構成例を示す断面図である。

図２に示すように、抵抗変化スイッチは、第１電極４１と、第２電極４４と、これら２つの電極の間に設けられた抵抗変化層４３とを有する。開口部を有する層間絶縁膜４２が抵抗変化層４３の上に形成され、層間絶縁膜４２の上に第１電極４１が形成されている。抵抗変化層４３は、層間絶縁膜４２の開口部を介して第１電極４１と接触し、その開口部よりも広い面積で第２電極４４と接触している。本実施例では、層間絶縁膜４２の開口部を四角形とする。図２に示すように、四角形の一辺が接合面の辺に一致する。抵抗変化層４３と第１電極４４との接触面の面積が接合面積に相当する。

実験では、図２に示す抵抗変化スイッチの構造で、接合面積の異なるものを複数種類作製した。接合面積を変えるには、半導体集積回路のリソグラフィ技術を応用して、層間絶縁膜４２の開口部形成のためのマスクに面積の異なるパターンを複数種類用意すれば、通常の抵抗変化スイッチの製造工程を変更する必要がない。

接合面積の異なるパターンを複数種類作製する方法として３つの方法がある。第１の方法は、接合面に対応するパターンを縮小または拡大することで面積を変える方法である。第２の方法は、基本となる単位パターンを予め決め、その単位パターンの数を変えることで接合面の面積を変える方法である。第３の方法は、異なる層のそれぞれに接合面積の異なるスイッチを形成する方法である。

半導体集積回路のリソグラフィ技術では、マスクに設けられるパターンとして、同一面積の単位パターンが等しい密度で分布されているものがよいとされている。これは、レジスト形成時の露光ムラやエッチング時の反応ムラの発生が抑制されるからである。そのため、第１の方法よりも第２または第３の方法が望ましい。

次に、図２に示した抵抗変化スイッチの製造方法を簡単に説明する。

基板４０上に膜厚１００ｎｍの白金をスパッタリング法により堆積する。続いて、アルゴン、塩素および酸素ガスを用いた反応性エッチングにより白金を電極パターンに加工して第２電極４４を形成する。アルゴンおよび酸素ガス雰囲気中で、スパッタリング法により膜厚１５ｎｍの酸化タンタルを第２電極４４の上に堆積して抵抗変化層４３を形成する。さらに、アルゴンおよび酸素ガス雰囲気中で、抵抗変化層４３の上に膜厚１００ｎｍの酸化シリコンを堆積して層間絶縁膜４２を形成する。

接合面積の異なる開口パターンを層間絶縁膜４２に形成するために、上述した第１の方法または第２の方法により接合面積の異なる複数種類のパターンを備えたマスクを準備する。続いて、そのマスクを用いてフォトリソ技術によりレジストを層間絶縁膜４２の上に形成する。そして、レジストの上から酸化シリコンをエッチングして抵抗変化層４３の上面にまで達する開口部を形成する。エッチングには反応性エッチングを用いる。

その後、スパッタリング法により膜厚１００ｎｍの銅を層間絶縁膜４２の上に堆積するとともに銅を開口部に埋め込む。そして、アルゴンガス雰囲気中でミリング法により銅を電極パターンに加工して第１電極４１を形成する。

このように、半導体集積回路の微細加工技術を用いれば、抵抗変化スイッチをより小さく作製することが可能となる。本実施例の抵抗変化スイッチがFPGAに搭載されたSRAMとパストランジスタを組み合わせたSRAMスイッチとを比較すると、本実施例の抵抗変化スイッチがFPGAに搭載されたSRAMの方がサイズで30分の1、オン時の抵抗で40分の1にすることできる。

次に、上述のようにして作製した抵抗変化スイッチの測定結果を説明する。

図３は接合面積の異なる抵抗変化スイッチのオフ状態からオン状態への遷移を示すグラフである。横軸は第２電極への印加電圧（Ｖｏｎ）であり、縦軸は２つの電極間に流れる電流（Ｉ）である。測定では、電流値１０^−６（Ａ）でリミットをかけた。

接合面の１辺の長さが、０．１、０．２、０．５、１、２、５、１０および２０μｍの抵抗変化スイッチについて測定を行った。接合面の形状を正方形としたので、接合面積は上記１辺の長さを２乗することで求められる。電流値が１０^−９Ａ以下のオフ状態から１０^−６Ａ以上のオン状態に遷移するときの電圧を閾値電圧とする。

図３に示すように、第２電極に印加する負電圧の絶対値を０Ｖから大きくしていくと、オフ状態からオン状態へ遷移する。遷移する際の閾値電圧は、接合面積が大きいほど絶対値で小さく、接合面積に依存している。この実験により、抵抗変化スイッチの閾値電圧に接合面積依存性があることがわかった。

次に、接合面積の異なる抵抗変化スイッチを集積回路に実装する場合を考慮し、接合面積の異なる抵抗変化スイッチを配線と接続した構成について説明する。図４および図５は、接合面積の異なる抵抗変化スイッチが配線に接続されたスイッチ回路の構成例を示す斜視図である。

図４は、接合面の形状が同一であるが、その面積が異なる抵抗変化スイッチが２つ設けられた場合を示す。図５は、所定の接合面積の抵抗変化スイッチを基本スイッチ構造体としたときに、基本スイッチ構造体の数が異なる抵抗変化スイッチが２つ設けられた場合を示す。

図４では、配線６３と配線６５の間に第１の抵抗変化スイッチ６１が設けられ、配線６４と配線６５の間に第２の抵抗変化スイッチ６２が設けられている。第１の抵抗変化スイッチ６１と第２の抵抗変化スイッチ６２の接合面はどちらも円形状である。そして、第１の抵抗変化スイッチ６１の方が第２の抵抗変化スイッチ６２よりも接合面積が大きい。第１の抵抗変化スイッチ６１の接合面の半径が第２の抵抗変化スイッチの２倍であれば、接合面の面積比は、第１の抵抗変化スイッチ６１：第２の抵抗変化スイッチ６２＝１：４となる。

閾値電圧は、上述の実験結果から、第２の抵抗変化スイッチ６２の方が第１の抵抗変化スイッチ６１よりも大きくなる。配線６３および配線６４と配線６５との間に印加する電圧を大きくしていくと、第１の抵抗変化スイッチ６１および第２の抵抗変化スイッチ６２の順に状態を変化させることができる。

図５では、配線７３と配線７５の間に第１の抵抗変化スイッチ７１が設けられ、配線７４と配線７５の間に第２の抵抗変化スイッチ７２が設けられている。第２の抵抗変化スイッチ７２を基本スイッチ構造体とすると、第１の抵抗変化スイッチ７１は基本スイッチ構造体を４つ有する構成である。つまり、第１の抵抗変化スイッチ７１は、図４に示す第１の抵抗変化スイッチが基本スイッチ構造体を単位にして４つに分割された構成になっている。第１の抵抗変化スイッチ７１の接合面積は、第２の抵抗変化スイッチ７２の４倍になる。

閾値電圧は、上述の実験結果から、第２の抵抗変化スイッチ７２の方が第１の抵抗変化スイッチ７１よりも大きくなる。配線７３および配線７４と配線７５との間に印加する電圧を大きくしていくと、第１の抵抗変化スイッチ７１および第２の抵抗変化スイッチ７２の順に状態を変化させることができる。

図４および図５の例で説明したように、閾値電圧の異なる抵抗変化スイッチを同じ回路に設けることができる。

ASICやASSPに搭載される複数の演算処理回路、複数の記憶回路、および複数のインタフェース回路のうち、演算回路および記憶回路は、消費電極を極力小さくするために低い動作電圧が用いられる。設計ノードが９０ｎｍ世代のLSIでは、動作電圧に1.0から1.2Vが用いられている。一方、インタフェース回路はチップ外部の規格電圧に適合させるために、インタフェースの種類により様々な電圧が用いられている。また、再構成可能な半導体集積回路には、外部への入出力ピンへの接続を切り替えるためのスイッチ回路が複数種類のインタフェース回路のそれぞれで用いられる信号電圧のうち最も高い電圧に適合しなければならないものがある（この一例を実施例３で説明する）。

それぞれの回路の再構成用スイッチとして、上述の抵抗変化スイッチを用いる場合の、抵抗変化スイッチの閾値電圧は、動作電圧以上であることが好ましい。さらに、その閾値電圧が動作電圧の２倍程度であるのが望ましい。ロジック信号を入力した際にスイッチの状態が変化するのを防ぐためである。そのため、例えば、設計ノードが９０ｎｍ世代のLSIでは、演算回路および記憶回路に対して、2.0から2.4V程度の閾値電圧を有する抵抗変化スイッチを適用するのが好ましい。

また、抵抗変化スイッチの内、オンさせる頻度が所定の値以下であるスイッチの接合面積を、予め標準的なスイッチの接合面積（閾値電圧が動作電圧の２倍程度となる接合面積）よりも小さくしておけば、スイッチの状態がさらに変化しづらくなり、誤動作発生の確率を下げることが可能となる。

上述したように、本実施例のスイッチ回路では、閾値電圧の接合面積依存性を利用して、スイッチの切り替え頻度や切り替え防止などスイッチの性質に応じて、異なる閾値電圧の抵抗変化スイッチを設けることが可能となる。

本発明によれば、ASICやASSPに搭載される複数の演算処理回路、複数の記憶回路、複数のインタフェース回路のそれぞれに必要な閾値の異なる抵抗変化スイッチを余分なプロセスの追加なしに形成することができる。

本実施例は、抵抗変化スイッチの状態をオンからオフ、またはオフからオンに書き換える際に電界効果トランジスタのブレイクダウン電流を利用することを特徴とする。

スイッチ回路に搭載された抵抗変化スイッチを書き換える際、書き換えたいスイッチを選択するために、抵抗変化スイッチと直列に接続される選択トンランジスが必要である。特許文献１および学術文献１に述べられている抵抗変化スイッチでは、オンからオフへ遷移させるために、大きな電流が必要となる。例えば、１０ミリアンペア以上の大きな電流が必要となる。

選択トランジスタには、通常、動作電圧が印加される。そのため、大きな電流を流すにはトランジスタのゲート幅を大きく取る（１０ミクロン以上）必要がある。この抵抗変化スイッチを半導体集積回路に搭載すると、ゲート幅の大きい選択トランジスタがスイッチ毎に必要となり、抵抗変化スイッチを選択するためのパストランジスタのサイズが大きくなってしまい、面積の小さなスイッチを導入したメリットが生かせなくなる。

本発明では、抵抗変化スイッチに直列に接続された電界効果トランジスタのドレイン電極におけるブレイクダウンを利用することで、大電流を基板に流すことができる。このブレイクダウン電流はゲート幅には依存しないため、サイズの小さなトランジスタでも大きな電流が得られるという利点がある。ただし、ブレイクダウン電流を数秒程度流すと、トランジスタが劣化するため、無限回の書換えに用いることはできない。

図６は本実施例のスイッチ回路の一構成例を示す図である。図６を参照して抵抗変化スイッチのオン／オフの書き換え方法を説明する。

図６に示すように、抵抗変化スイッチ３４に電界効果トランジスタ２５が直列に接続されている。電界効果トランジスタ２５の入出力端子は、ドレイン電極８２、ソース電極８１、基板８４、およびゲート電極８３の４つである。これらの端子の内、ドレイン電極８２を抵抗変化スイッチ３４の第２電極４４に接続し、ソース電極８１および基板８４を接地する。以下に、図６に示した電界効果トランジスタ２５で大電流が得られる原理を説明する。

図７は図６に示した電界効果トランジスタのドレイン電圧とドレイン電流の関係を示すグラフである。横軸は電界効果トランジスタ２５のドレイン電圧（Ｖ_Ｄ）を表し、縦軸はドレイン電流（Ｉ_Ｄ）を表す。基板電位（Ｖｓｓ）を０Ｖとし、ゲート電極に印加する電圧（Ｖ_Ｇ）を０、０．４、０．８、１．２、および１．６Ｖとした。グラフにプロットされた各曲線はそれぞれのゲート電圧による測定結果を示す。

電界効果トランジスタ２５のチャネル長は０．２５μｍ、チャネル幅は１０μｍである。図７のグラフに示すように、ドレイン電圧が低い間はドレイン８２からソース８１へチャネル電流が流れ、ドレイン電圧がある閾値以上となると電流が急激に増大する。この電流の急激な増大はドレイン８２でのインパクトイオン化によるブレイクダウンで説明できる。ブレイクダウン電流は、次のような順序で発生する。

［１］ドレイン電圧が大きくなるに従ってドレインでのインパクトイオンによって正孔が発生し基板電流が流れ始める。
［２］基板電流による電圧降下により、ソースと基板間が順方向に電圧が誘起され、ソースから多量の電子が基板へ流入する。
［３］流入した電子を種としたドレイン近傍でのインパクトイオン化により正孔が発生し、基板電流となる。
［４］１〜３が正帰還となってドレイン電流は急激に増大する。

上記［１］の基板電流は、インパクトイオン化の種となるチャネル電流が大きくなるほど大きい。そのため、電流が急激に変化するドレイン電圧の閾値は、ゲート電圧に依存する。

つまり、電流の増大は、ソース（ｎ型）−基板（ｐ型）−ドレイン（ｎ型）の寄生バイポーラトランジスタの導通によるソース−ドレイン間のブレイクダウン現象である。この現象はゲート長が短くなるほど発生電圧が低下する。さらに、この現象により得られるドレイン電流は通常のトランジスタのチャネル電流ではないので、チャネル幅／チャネル長の比に比例することなく、小さなトランジスタでも大きな電流を流すことができる。そのため、この現象をワード線やビット線の選択トランジスタに用いた場合、比較的小面積のレイアウトのトランジスタでも、大きな電流を流すことができる。

図７に、抵抗変化スイッチ３４を書き換える際に、選択トランジスタに印加する電圧および非選択のトランジスタに印加する電圧を示している。状態を遷移させる対象の抵抗変化スイッチを除く他の抵抗変化スイッチに接続された選択トランジスタを非選択トランジスタと称している。図７の測定結果を利用して、以下に、オン状態の抵抗変化スイッチをオフ状態に遷移させる手順を説明する。

まず、遷移対象となる抵抗変化スイッチに接続された選択トランジスタのゲート電圧を1.6Vに設定し、非選択トランジスタのゲート電圧を0Vとする。スイッチの一端に5Vの電圧を印加すると、選択トランジスタでブレイクダウンが発生し大きな電流が基板へと流れる。そのため、抵抗変化スイッチはオン状態からオフ状態へ遷移することができる。一方、非選択トランジスタには電流はほとんど流れず、非選択トランジスタに接続された抵抗変化スイッチはオンの状態を維持できる。

なお、スイッチをオフからオンに状態を遷移させる場合には、２つの電極間に生成する金属析出物が過大に太くなるのを防止するために、スイッチに流れる電流を選択トランジスタで制限している。

本発明によれば、抵抗変化スイッチを書き換える際に必要な小さなサイズの選択トランジスタを用いることができ、抵抗変化スイッチをスイッチ回路に用いた再構成可能な半導体集積回路のチップサイズを縮小できる。

本実施例は、再構成可能な半導体集積回路のスイッチ回路に抵抗変化スイッチを用い、抵抗変化スイッチをオンまたはオフに設定することで、複数種類のインタフェース回路からいずれかのインタフェース回路を顧客に選択可能にしたものである。

インタフェース回路は、例えば、SCSI(Small Computer System Interface)、USB(Universal Serial Bus)、LAN(Local Area Network)コントローラなどがあり顧客毎にどのインタフェースを用いるか異なることが多い。抵抗変化スイッチを含むスイッチ回路を用いて制御信号を切り替えることにより、製造後にどのインタフェース回路を用いるかを選択することが可能となる。また、使用しない回路には電源電圧が印加しないように抵抗変化スイッチで切り替えることにより省電力となる。

本構成によって、各種インタフェース回路を用いるアプリケーションソフトに対応できるため、LSIの品種を減らすことができる。

以下に、図面を参照して本実施例の再構成可能な半導体集積回路を説明する。図８は本実施例の再構成可能な半導体集積回路の構成例を示すブロック図である。

図８に示すように、再構成可能な半導体集積回路２０は、記憶回路２１と、演算処理回路２２と、複数種類のインタフェース回路２３ａ〜２３ｃと、複数種類のインタフェース回路２３ａ〜２３ｃおよび演算処理回路２２とを接続する配線群２６と、複数種類のインタフェース回路２３ａ〜２３ｃのうちいずれかを演算処理回路２２および入出力ピン２７に接続するためのスイッチ回路とを有する。スイッチ回路には、インタフェース回路２３ａ〜２３ｃと演算処理回路２２の間に設けられた第１のスイッチ回路２４ａ〜２４ｃと、演算処理回路２２およびインタフェース回路２３ａ〜２３ｃと入出力ピン２７の間に設けられた第２のスイッチ回路２５ａ〜２５ｄとがある。これらの回路が同一のチップ上に搭載されている。

第２のスイッチ回路２５ａは演算処理回路２２と入出力ピン２７との接続を行う。第２のスイッチ回路２５ｂ〜２５ｃは、インタフェース回路２３ａ〜２３ｃのうちいずれかと入出力ピン２７との接続を行う。第１のスイッチ回路２４ａ〜２４ｃは、演算処理回路２２とインタフェース回路２３ａ〜２３ｃのうちいずれかとの接続を行う。

配線群２６は、２本以上の配線から構成され、第１および第２のスイッチ回路は配線群２６および、演算処理回路２２および各インタフェース回路２３ａから２３ｃの各入出力数に応じたクロスバースイッチである。以下に、クロスバースイッチの一例を説明する。

図９は抵抗変化スイッチをクロスバースイッチに用いたスイッチ回路の構成例を示す図である。ここでは、配線群２６の配線数が３本で、このスイッチ回路の接続された回路の入出力が３本である場合とする。

図９に示すスイッチ回路では、縦方向の入力信号線３１ａ〜３１ｃのそれぞれと横方向の出力信号線３２ａ〜３２ｃのそれぞれとが交差する位置に抵抗変化スイッチ３４が設けられている。出力信号線３２ａ〜３２ｃのそれぞれには電界効果トランジスタ３５ａ〜３５ｃのそれぞれのドレイン電極が接続されている。また、電界効果トランジスタ３５ａ〜３５ｃのそれぞれのゲート電極には選択線３３ａ〜３３ｃのそれぞれが接続されている。これら３つの電界効果トランジスタ３５ａ〜３５ｃのソース電極は接地されている。

抵抗変化スイッチ３４をオンまたはオフの状態から変化させる際、実施例２で説明したように、対象となる抵抗変化スイッチ３４に接続された電界効果トランジスタの選択線にゲート電圧を印加する。そして、その電界効果トランジスタにブレイクダウン電流を流して、抵抗変化スイッチ３４の状態を変化させる。その際、他の選択線には電圧を印加しない。

次に、図８に示した再構成可能な半導体集積回路を製造して市場に出荷した後、これを手に入れた顧客が自分の希望するインタフェース回路に設定する場合を説明する。

図８に示したような再構成可能な半導体集積回路２０を製造後、第１のスイッチ回路２４ａ〜２４ｃにある抵抗変化スイッチにオンまたはオフを設定することにより、インタフェース回路２３ａ〜２３ｃのうちいずれかの入出力を入出力ピン２７に接続する。さらに、第２のスイッチ回路２５ｂ〜２５ｄにある抵抗変化スイッチにオンまたはオフを設定することにより、選択されたインタフェース回路と演算処理回路２２とを相互に接続する。スイッチ回路を設定する際、第１のスイッチ回路２４ａおよび第２のスイッチ回路２５ｂを選択して抵抗スイッチをオンにすれば、インタフェース回路２３ａが演算処理回路２２および入出力ピン２７と接続された半導体集積回路に仕上がる。

本発明によれば、ASICやASSPの性能とチップサイズを維持したまま、対応できるアプリケーションソフトを増やすことができる。ASICやASSPの回路の一部を再構成可能とすることにより、少数品種で多くの顧客のアプリケーションソフトに対応することができ、チップあたりのマスク費用を含む初期費用を低減できる。回路の一部を製造後に再構成することで、製造のリードタイムをなくすことができ、開発期間を大幅に短縮できる。また、スイッチの切り替えにより製造後の修正も可能となる。

なお、上述した実施例１から実施例３のうちいずれか２つ以上を組み合わせてもよい。

本発明の効果の一例として、追加工程を行うことなく、閾値電圧の異なる抵抗変化スイッチを同一のスイッチ回路内に作製することができ、開発期間を短縮できる。本発明のスイッチ回路を半導体集積回路に利用すれば、ASICやASSPの性能とチップサイズを維持したまま、対応できるアプリケーションソフトを増やすことができる。また、スイッチの切り替えにより製造後の修正も可能となる。

以上、実施例を参照して本願発明を説明したが、本願発明は上記実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

この出願は、２００７年６月７日に出願された日本出願の特願２００７−１５１７８７の内容が全て取り込まれており、この日本出願を基礎として優先権を主張するものである。

Claims (4)

1. ２つの金属層と該２つの金属層の間にそれぞれに接して設けられた抵抗変化層とを有し、前記２つの金属層間に電圧を印加することにより低抵抗状態および高抵抗状態間を遷移可能なスイッチ素子を複数備えたスイッチ回路であって、
   前記抵抗変化層が前記２つの金属層と接する面のうち小さい方の面の面積である接合面積が異なる少なくとも２種類の前記スイッチ素子を有し、
   それぞれの前記スイッチ素子が有する２つの電極のうち、少なくとも一方の電極は互いに異なる配線に接続されている、スイッチ回路。
2. 前記スイッチ素子の状態を遷移させるための電界効果トランジスタが前記スイッチ素子に接続され、
   前記スイッチ素子を前記高抵抗状態から前記低抵抗状態に遷移させる際に前記スイッチ素子に流れる電流を前記電界効果トランジスタが制限する、請求項１に記載のスイッチ回路。
3. 複数の前記スイッチ素子のうち、前記高抵抗状態から前記低抵抗状態に遷移させる頻度が所定の値以下であるスイッチ素子の前記接合面積は、前記スイッチ素子の閾値電圧が前記電界効果トランジスタの動作電圧の２倍となる接合面積よりも小さい、請求項１または２に記載のスイッチ回路。
4. プログラムを格納するための記憶回路と、
   前記プログラムを実行するための演算処理回路と、
   前記演算処理回路と外部に接続するための入出力端子とを接続する複数のインタフェース回路と、
   前記複数のインタフェース回路のうちいずれか１つのインタフェース回路を選択するための請求項１から３のいずれか１項記載のスイッチ回路と、
   を有する半導体集積回路。

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