CN108470746B - 一种通过电学信号消除电阻失配的忆阻系统及校准电路 - Google Patents

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Abstract

本发明公布了一种通过电学信号消除电阻失配的忆阻系统及校准电路。所述忆阻系统中，忆阻器件与一个电阻并联后两端再分别串联一个电阻，忆阻器件可以作为后期附加层堆叠在集成电路芯片之上，通过校准电路根据输入的电学信号改变忆阻系统的阻值。本发明利用忆阻系统的电学可编程性，只需电学信号即可调阻，可以在芯片封装完成后进行电阻值修正，并且可以在芯片使用过程中根据需求多次调阻，解决了集成电路芯片加工完成后工艺误差引起的电阻失配问题。

Description

一种通过电学信号消除电阻失配的忆阻系统及校准电路
技术领域
本发明涉及集成电路领域，具体涉及一种在集成电路芯片加工完成后利用忆阻系统消除工艺误差引起的电阻失配的方法。
背景技术
集成电路工艺中使用多种技术来制备电阻，包括多晶硅电阻、阱电阻、金属膜电阻，但是这些电阻的阻值会受到工艺误差影响而偏离设计值。为了减轻工艺误差带来的影响，在电路设计中一般使用差分、负反馈等技术使电路的特性由电阻的相对值决定。但是，电阻的绝对值对于电路特性仍有一定影响，因此，在高精度的模拟电路中，常使用激光调阻技术在芯片加工完成后修正电阻值。激光调阻技术适用于金属膜电阻，通过使用激光烧去部分金属膜增大膜电阻，无法减小电阻。
忆阻器是一种能够记忆通过其电荷数量的器件，其阻值由通过的电荷量决定。忆阻系统为广义的忆阻器，其阻值可以由通过的电荷量调节，但是受到其它参数，包括电压、温度等影响。实际制作的忆阻器件为忆阻系统，存在阈值电压，当电压超过阈值时其阻值受通过的电荷量影响，电压低于阈值时阻值不变。
发明内容
为解决集成电路芯片加工完成后工艺误差引起的电阻失配问题，本发明提出了一种使用忆阻系统在芯片制成后进行电阻值修正的方法，由电路中忆阻系统、忆阻系统阻值调节电路和测试系统来实现。
在本发明的一方面，提出了一种用于在芯片制造完成后可以通过电学方法改变阻值的忆阻系统。
所述忆阻系统可以单独由忆阻器件构成，也可以由忆阻器件和电阻混合连接构成。
本发明中的忆阻器件是一种具有以下特性的二端器件：
当所加电压高于正向阈值电压(正值)时，忆阻器件的阻值随通过的电荷量绝对值增大而减小；
当所加电压低于反向阈值电压(负值)时，忆阻器件的阻值随通过的电荷量绝对值增大而增大；
当所加电压高于反向阈值电压，低于正向阈值电压时，忆阻器件的阻值不发生变化。
本发明中的忆阻器件包括层叠的底电极、阻变层和顶电极，其中在阻变层和顶电极之间可以根据材料特性加入过渡层(见图1)。
所述忆阻器件的顶电极和底电极可采用多种金属材料或金属化合物，如Ti、Al、Au、W、Cu、Pt和TiN，厚度为20nm～200nm；阻变层采用TaOx、HfOx、TiOx或者SrTiO3等无机氧化物，厚度在5nm～100nm之间；或者采用有机材料，如parylene(派瑞林，聚对二甲苯)，厚度在30nm～500nm之间。
本发明中的忆阻器件可以作为后期附加层堆叠在集成电路芯片(CMOS芯片)之上，其底电极、顶电极通过垂直通孔与芯片中电阻相连。在本发明的一个实施例中，忆阻器件的底电极直接通过垂直通孔与芯片中电阻连接，顶电极横向延展后，通过垂直通孔与芯片中电阻连接。通过三个电阻分压，使忆阻器件上工作电压不超过阈值电压。所述忆阻器件的顶电极、底电极和调制电极由金属材料通过半导体CMOS工艺制备。
本发明中的忆阻系统如图2所示，由一个忆阻器件M1和三个电阻R1、R2、R3构成，所述忆阻器件M1与电阻R2并联后两端分别串联电阻R1和R3。其中电阻的实现方法包括但不限于阱电阻、金属膜电阻、多晶硅电阻等；电阻阻值及忆阻器件参数由忆阻系统的设计阻值、工艺误差、忆阻器件阈值电压与忆阻系统工作电压决定。三个电阻的阻值R1、R2、R3及忆阻器件M1的阻值R满足：
(R2/(R1+R2+R3))×V工作<V阈值；
R1min+R3min+(R2min并联Rmax)>设计阻值；
R1max+R3max+(R2max并联Rmin)<设计阻值。
其中，R1min、R3min、R2min指考虑工艺误差后三个电阻的最小值；R1max、R3max、R2max指考虑工艺误差后三个电阻的最大值；Rmax指考虑工艺误差后忆阻器件M1一定能达到的最大值；Rmin指考虑工艺误差后忆阻器件M1一定能达到的最小值。
定义电阻R1不与M1相连的一端为节点N1，电阻R3不与M1相连的一端为节点N2，定义电阻R1与M1相连的一端为节点N3，定义电阻R3与M1相连的一端为节点N4，参见图2，节点N1和节点N2为忆阻系统正常工作时的端口，节点N3和节点N4用于连接校准电路。
在本发明的第二方面，提出了一种用于改变忆阻系统的阻值的校准电路。该校准电路由2个NMOS晶体管T1、T2和2个PMOS晶体管T3、T4组成四个开关，其中：NMOS T1、T2源端接低电位，PMOS T3、T4源端接高电位；NMOS T1漏端与PMOS T3漏端相连，并连接至忆阻器件顶电极(节点N3)；NMOS T2漏端与PMOS T4漏端相连，并连接至忆阻器件底电极(节点N4)。
此电路用于根据输入的电学信号改变忆阻系统的阻值，从而校准工艺误差带来的电阻失配。校准电路在忆阻系统正常工作时关断，仅在芯片测试阶段开启。
校准电路在芯片正常工作时，NMOS栅极为低电位(图5中Vinc，Vdec为低电平)，PMOS栅极为高电位(图5中
Figure BDA0001595135660000031
Figure BDA0001595135660000032
为高电平)，所有晶体管均不导通，无电流通过，能耗为0，校准电路处于关闭状态。
在芯片测试时，可根据测试结果产生校准信号调节忆阻器件阻值，从而实现校准。如果测试结果显示忆阻系统阻值低于设计值，需要增加忆阻器件阻值，在与忆阻器件底电极相连的NMOS T2栅极加高电压(Vinc为高电平)，在与忆阻器件顶电极相连的PMOS T3栅极加低电压(
Figure BDA0001595135660000033
为低电平)；如果测试结果显示忆阻系统阻值高于设计值，需要减小忆阻器件阻值，在与忆阻器件顶电极相连的NMOS T1栅极加高电压(Vdec为高电平)，在与忆阻器件底电极相连的PMOS T4栅极加低电压(
Figure BDA0001595135660000034
为低电平)。
校准信号可以为连续信号，通过控制校准信号的时间长度可以控制阻值的调整幅度；校准信号也可以为脉冲信号，通过控制脉冲数量可以控制阻值的调整幅度。
校准电路高电位连接高于忆阻器件阈值电压的电源电压。当芯片电源电压大于忆阻器件阈值电压时，可以直接使用芯片电源电压作为校准电路高电位(Vset，Vreset接芯片电源电压VDD)；当芯片电源电压小于忆阻器件阈值电压时，可以通过芯片升压电路产生校准电路高电位(Vset，Vreset接升压电路，包括但不限于电荷泵)；当芯片电源电压小于忆阻器件阈值电压时，也可以通过独立电源线连接至独立引脚，在该引脚上加高于忆阻器件阈值电压的校准写入电压。
本发明的技术优势体现在：
1.传统激光调阻需要激光器，需要在芯片封装前调阻，而本发明利用忆阻系统的电学可编程性，只需电学信号即可调阻，可以在芯片封装完成后进行调阻。
2.传统激光调阻无法在芯片封装后调阻，传统熔丝阵列只能增大阻值，无法减小阻值，而本发明中忆阻器件的电阻值可以双向改变，可以在芯片使用过程中根据需求多次调阻。
3.传统熔丝阵列为二值，需要多个器件才能达到连续调阻，而本发明中忆阻器件的电阻值可以连续变化，因此只需一个忆阻器件即可实现连续的调阻，节约芯片面积。
附图说明
图1为本发明忆阻器件的结构图；
图2为本发明忆阻系统的电路图；
图3为本发明实施例所制备的忆阻系统的结构图，其中1和2为忆阻系统正常工作时的端口节点N1和N2，3和4为用于连接校准电路的节点N3和N4；
图4为本发明实施例制备忆阻系统的工艺流程图，其中1和2为忆阻系统正常工作时的端口节点N1和N2，3和4为用于连接校准电路的节点N3和N4；
图5为本发明忆阻系统的校准电路图。
具体实施方式
下面结合附图，通过实施例进一步阐述本发明的技术方案。
如图2所示，本发明的忆阻系统由一个忆阻器件M1和三个电阻R1、R2、R3构成，其中忆阻器件M1与电阻R2并联，与电阻R1和R3串联；电阻R1与忆阻器件M1顶电极相连，定义为节点N3，另一端与外电路相连定义为节点N1；电阻R3与忆阻器件M1底电极相连，定义为节点N4，另一端与外电路相连定义为节点N2。
所述忆阻器件堆叠在CMOS芯片之上，其结构如图1所示，由下至上依次是底电极、阻变层、过渡层和顶电极。其中，底电极材料为钨(W)，厚度100nm；阻变层材料为氧化铪(HfO2)，厚度10nm；过渡层材料为钛(Ti)，厚度5nm；顶电极材料为钨(W)，厚度100nm。
制备图3所示忆阻系统的工艺流程参见图4，包括如下步骤：
a.使用标准CMOS工艺制成3个电阻R1、R2、R3(此处以阱电阻为例，也可为金属膜电阻，多晶硅电阻等)，并加工完成芯片器件层、金属互联层，其中金属互联层可以为1层，可以为多层。电阻R2与忆阻器件M1相连的部分通过金属通孔引至芯片顶层。
b.对准备制造忆阻器件的区域进行各向异性刻蚀，除去部分介质层。首先旋涂光刻胶，光刻定义刻蚀区域，显影。使用反应离子刻蚀(RIE)刻蚀介质层(SiO2)，深度115nm。
c.对准备制造忆阻器件的区域进行各向异性刻蚀，除去部分通孔金属。使用反应离子刻蚀(RIE)刻蚀通孔金属，深度115nm。刻蚀完成后去除光刻胶。
d.淀积底电极材料，为保证覆盖均匀性，可使用准直溅射技术，必要时可后加各向同性刻蚀以去除侧壁上的金属，避免忆阻器件底电极与顶电极短路。溅射钨厚度100nm作为底电极。
e.淀积阻变层、过渡层材料。首先ALD淀积氧化铪(HfO2)，厚度为10nm，作为阻变层。然后ALD淀积钛(Ti)，厚度为5nm，作为过渡层。
e.平坦化工艺，除去忆阻器件区域外的多余材料。使用化学机械抛光(CMP)，以介质层材料为研磨终点。
g.淀积顶电极。溅射钨厚度100nm作为顶电极。
h.为刻蚀顶电极，仅保留忆阻器件区域及相应金属通孔区域的顶电极。首先旋涂光刻胶，光刻定义刻蚀区域，显影。使用反应离子刻蚀(RIE)刻蚀未被光刻胶保护区域的钨，深度100nm。
如图5所示，将所述忆阻系统与校准电路连接。如果芯片工作电压>忆阻器件阈值电压，Vset，Vreset可以接芯片电源电压VDD；如果芯片工作电压<忆阻器件阈值电压，Vset，Vreset可以接升压电路，包括但不限于电荷泵，通过升压电路使Vset，Vreset高于忆阻器件阈值电压，且
Figure BDA0001595135660000051
Figure BDA0001595135660000052
高电平等于升压电路的输出电压；如果芯片工作电压<忆阻器件阈值电压，Vset，Vreset也可以连接独立的校准电源，在芯片测试时单独提供高于忆阻器件阈值电压的校准写入电压，
Figure BDA0001595135660000053
Figure BDA0001595135660000054
高电平等于校准写入电压。
在芯片测试时，可根据测试结果产生校准信号调节忆阻器件阻值，从而实现校准。如果测试结果显示忆阻系统阻值低于设计值，需要增加忆阻器件阻值，Vinc为高电平，
Figure BDA0001595135660000055
为低电平；如果测试结果显示忆阻系统阻值高于设计值，需要减小忆阻器件阻值，Vdec为高电平，
Figure BDA0001595135660000056
为低电平。校准信号可以为连续信号，通过控制校准信号的时间长度可以控制阻值的调整幅度；校准信号也可以为脉冲信号，通过控制脉冲数量可以控制阻值的调整幅度。
最后需要注意的是，公布实施例的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附的权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。

Claims (8)

1.一种忆阻系统，包括一个忆阻器件M1和三个电阻R1、R2、R3，其中忆阻器件与电阻R2并联后两端分别串联电阻R1和R3；所述忆阻器件是具有以下特性的二端器件：当所加电压高于正向阈值电压时，忆阻器件的阻值随通过的电荷量绝对值增大而减小；当所加电压低于反向阈值电压时，忆阻器件的阻值随通过的电荷量绝对值增大而增大；当所加电压高于反向阈值电压而低于正向阈值电压时，忆阻器件的阻值不发生变化；其特征在于，三个电阻的阻值及忆阻器件参数由忆阻系统设计阻值、工艺误差、忆阻器件阈值电压V阈值与忆阻系统工作电压V工作决定；三个电阻的阻值R1、R2、R3及忆阻器件的阻值R满足：
(R2/(R1+R2+R3))×V工作<V阈值；
R1min+R3min+(R2min并联Rmax)>设计阻值；
R1max+R3max+(R2max并联Rmin)<设计阻值；
其中，R1min、R2min、R3min分别指考虑工艺误差后三个电阻的最小值；R1max、R2max、R3max分别指考虑工艺误差后三个电阻的最大值；Rmax指考虑工艺误差后忆阻器件一定能达到的最大值；Rmin指考虑工艺误差后忆阻器件一定能达到的最小值。
2.如权利要求1所述的忆阻系统，其特征在于，忆阻器件包括层叠的底电极、阻变层和顶电极，在阻变层和顶电极之间具有或不具有过渡层。
3.如权利要求2所述的忆阻系统，其特征在于，所述忆阻器件的各层结构堆叠于集成电路芯片之上，其底电极和顶电极通过垂直通孔与芯片中电阻相连。
4.如权利要求2所述的忆阻系统，其特征在于，所述阻变层采用无机氧化物材料，厚度为5nm～100nm；或者采用有机材料，厚度为30nm～500nm。
5.一种用于改变权利要求1～4任一所述忆阻系统的校准电路，在所述忆阻系统中，定义电阻R1与忆阻器件顶电极相连的一端为节点N3，另一端为节点N1；定义电阻R3与忆阻器件底电极相连的一端为节点N4，另一端为节点N2；节点N1和节点N2为忆阻系统正常工作时的端口，节点N3和节点N4用于连接校准电路；所述校准电路由两个NMOS晶体管T1、T2和两个PMOS晶体管T3、T4组成四个开关，其中：NMOS晶体管T1和T2的源端接低电位，PMOS晶体管T3和T4的源端接高电位；NMOS晶体管T1漏端与PMOS晶体管T3漏端相连，并连接至节点N3；NMOS晶体管T2漏端与PMOS晶体管T4漏端相连，并连接至节点N4。
6.权利要求5所述校准电路的使用方法，包括：
在忆阻系统正常工作时，校准电路的NMOS晶体管的栅极为低电位，PMOS晶体管的栅极为高电位，所有晶体管均不导通，校准电路处于关闭状态关断；
在芯片测试时，校准电路根据测试结果产生校准信号调节忆阻器件阻值：如果测试结果显示忆阻系统阻值低于设计值，在NMOS晶体管T2栅极加高电压，在PMOS晶体管T3栅极加低电压，使忆阻器件阻值增加；如果测试结果显示忆阻系统阻值高于设计值，在NMOS晶体管T1栅极加高电压，在PMOS晶体管T4栅极加低电压，使忆阻器件阻值减小。
7.如权利要求6所述的使用方法，其特征在于，校准信号为连续信号，通过控制校准信号的时间长度控制忆阻器件阻值的调整幅度；或者，校准信号为脉冲信号，通过控制脉冲数量控制忆阻器件阻值的调整幅度。
8.如权利要求6所述的使用方法，其特征在于，当芯片电源电压大于忆阻器件阈值电压时，直接使用芯片电源电压作为校准电路高电位；当芯片电源电压小于忆阻器件阈值电压时，通过芯片升压电路产生校准电路高电位，或者通过独立电源线连接至独立引脚，在该引脚上加高于忆阻器件阈值电压的校准写入电压。
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