CN105826467B - 一种存储器装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种存储器装置及其制造方法，存储器装置具有各种黏合层厚度的受覆盖接垫结构，存储器装置制造方法包含形成底黏合层在一穿孔中，穿孔是形成在隔离层中；形成一底导电塞在底黏合层中；形成一顶黏合层在底黏合层及底导电塞上；形成一顶导电塞在顶黏合层中；其中，底及顶黏合层的厚度可互不相同。

Description

一种存储器装置及其制造方法
技术领域
本发明是有关于一种金属氧化物存储器装置及此种装置的制造方法。
背景技术
电阻式随机存取存储器(Resistive random access memory，RRAM)是一种非易失性存储器，其优点为存储单元尺寸小、延展性(scalability)佳、超快(ultrafast)运作、低耗能运作、高续航性、良好储存性、高开/关比率、及COMS兼容性。RRAM的其中一种包含多个金属氧化层，可通过应用适于集成电路的电性脉冲位阶，而改变这些金属氧化层的电阻值于两个或多个稳定电阻值范围之间，而电阻值可以随机存取而被读取或写入以表示所储存的数据。
RRAM存储器可包含金属氧化存储器元件，其位于第一及第二电极之间的电流路径之中。此些电极可为存取装置的端点，及/或可被耦接以接收如位线、字线、或源极线的存取线。存取线可连接至电路以执行各种运作，如SET及RESET运作，此些运作可以改变存储器元件的状态，以储存数据。
在形成RRAM存储器单元的先前方法中，中间层导体102的顶表面包含黏合层106垫(liner)及导电塞109，位于隔离层104中的穿孔之中，此中间层导体102的顶表面是被氧化。此氧化工艺产生的结构是绘示于图1A中，对应的TEM影像为图1B。当中间层导体102的顶表面被氧化时，导电塞及垫的顶部是被氧化，导致塞110的区域被氧化及黏合层112的区域被氧化。在氧化工艺后，顶电极114是形成在至少金属氧化存储器材料之上，以形成存储器单元。
由于黏合层106的厚度及/或材料，要完全氧化导电塞109及黏合层106是有困难的。举例来说，要氧化在钨塞中的厚TiN黏合层，是有困难的。在单一存储单元中及存储单元至存储单元之间所存在的黏合层的部分及非均匀氧化物，导致装置的非均匀运作，造成大型阵列装置的良率损失。
避免黏合层氧化物不定性(uncertainty)，先前技术包含使用回蚀刻(etchingback)工艺以移除位于中间导体顶表面的一部分黏合层材料，如TiN。图1C绘示执行回蚀刻工艺后的装置的TEM影像。由于中间层导体的氧化部分缺少黏合层，故可移除黏合层的不定性。然而，回蚀刻工艺可能产生导电塞109的锐利且粗糙的边缘，如图1D的TEM影像所示，造成较大的运作状况变异。再者，对于使用等离子体氧化方法的装置，如图1E的TEM影像所示，表面上的氧化钨及TiN膜是薄的，而TiN/W表面面积对于尾端分布而言是很重要的因素。
并且，在形成RRAM存储器单元的先前方法中，内部形成有单一导电塞的穿孔的尺寸比(aspect ratio)(深度除以直径)是很高的，例如超过1.5。高尺寸比导致在沉积过程中有孔隙(void)形成在导电塞之中。导电塞中的孔隙也称为缝隙(seam)。在装置中，每个塞中的孔隙形成尺寸与形式是不一致的。在CMP工艺，孔隙可出现在形成存储器元件的导电塞的顶氧化部分。这是不被期待的，因为存储器元件的氧化膜会不平整，且包覆性不佳。导电塞109及部分氧化塞110中的孔隙可见于图1C，在TEM影像中央标示为浅色。导电塞及存储器元件中的孔隙的生成及不一致性，导致装置中存储器单元有不一致的电性特性。与导电塞的孔隙有关的问题也可称为「缝隙问题」。
因此，需要提出存储器单元及制造方法，其中，黏合层材料对导电塞的氧化比率小，以免除回蚀刻工艺的缺点。
发明内容
有鉴于此，一种金属氧化物(钨-氧)存储器层的存储器装置及制造方法是在本发明中被说明。
存储器装置的一例包含顶电极及底电极，而存储器元件位于其间并电性耦接至顶电极及底电极。在范例性实施例中，存储器装置包含：底电极，是多元件中间层导体的形式；存储器层，位于中间层导体上，中间层导体包含金属氧化物；及顶电极，位于金属氧化物上。多元件中间层导体包含顶及底部分。顶及底部分各包含位于一黏合层内部的一导电塞。黏合层对齐(lining)一穿孔并包含侧壁部分及底部分。上部分的顶黏合层与下部分的底黏合层可具有不同的侧壁厚度。存储器层可包含金属氧化层。
存储器装置的制造方法的一例是实现如下。底黏合层是形成在穿孔中并对齐穿孔的底部分，穿孔是形成在隔离层中。举例来说，底黏合层可为TiN。底导电塞例如是钨塞，是使用CVD而被沉积在底黏合层中。底导电塞及底黏合层接着被凹陷(recess)而低于隔离层的顶表面。或者，额外的隔离层可以利用新的穿孔而被沉积，以对齐导电塞及底黏合层，而导致与先前所述的凹陷工艺有相仿的架构。顶黏合层是形成在穿孔的上部分并对齐穿孔的上部分。在此例中，顶黏合层也包含TiN。由于有顶黏合层形成于其中的穿孔是对齐于底黏合层及底导电塞，故顶黏合层是沉积在底导电塞及底黏合层上。顶导电塞例如是钨塞，是使用CVD而被沉积在顶黏合层中。底及顶黏合层的厚度可相互不同。
在一例中，顶黏合层可薄于底黏合层。不同厚度的优点为黏合层对导电塞有较低的表面面积比率，且其优点在于有较均匀装置，因为由黏合层氧化所造成的不定性较低。再者，相较于相同穿孔中的单一导电塞，中间层导体的此两导电塞各具有较低的尺寸比，因此相较于在穿孔中形成单一导电塞的作法，在沉积此种导电塞时形成孔隙的可能性是显着地降低。因此，由于以此方法所产生的中间层导体并不包含「缝隙」(孔隙)，故此技术可称为「无缝隙」并作为上述「缝隙问题」的解决方案。
中间层导体之上及下部分的形成步骤，是接续在形成存储器层在中间层导体(特别是顶电导塞)的电极表面上的步骤之后。举例来说，快速热氧化(rapid thermaloxidation)可用于从导电塞的金属产生金属氧化层。在此例中，导电塞的金属为钨，故金属氧化物为钨氧化物(tungsten oxide，WOx)。在氧化过程，黏合层的材料也会被氧化。此材料较硬以确保有完整的氧化，故较佳地中间层导体的顶表面可具有黏合层面积对顶导电塞面积的低比率。因此在实施例中，相较于底黏合层，较佳地顶黏合层可具有较薄的侧壁部分，使得黏合层表面对于中间层导体顶部的顶导电塞表面的比率是低的。
在形成存储器层后，顶电极材料是沉积在存储器层上。存储器装置的制造方法可更包含形成读取运作及写入运作(如SET及RESET运作)的处理电路。
本发明的结构及方法将细详揭露如下。本发明其他方面与优点可参照图示、细部说明、及后面的权利要求范围。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式作详细说明，其中：
图1A绘示具有单一黏合层的存储器单元的示意图。
图1B绘示依照对应于图1A的TEM影像。
图1C绘示回蚀刻工艺执行后的存储器单元的TEM影像。
图1D绘示回蚀刻工艺执行后的存储器单元的TEM影像。
图1E绘等离子体氧化执行后的存储器单元的TEM影像。
图2A绘示依照实施例的存储器单元的示意图。
图2B绘示依照实施例的存储器单元的交叉点(cross-point)阵列的示意图。
图3绘示可变电阻值存储器元件的第一例的简易剖面图。
图4A、图4B、图4C、图4D、图4E、图4F、及图4G绘示依照实施例的存储器单元制造步骤的示意图。
图5A绘示依照对应于图4A的TEM影像。
图5B绘示依照对应于图4B的TEM影像。
图5C绘示依照对应于图4F的TEM影像。
图5D绘示图5C近照的TEM影像。
图6绘示依不同制造方法的存储器装置的初始电阻值分布的比较示意图。
图7绘示1Mb WOx RRAM ADM的电性特性的示意图。
图8绘示藉优化验证算法取得的1Mb ADM的读取窗口的示意图
图9绘示1Mb WOx RRAMADM于250℃下达10分钟的储存性。
图10绘示1Mb WOx RRAM ADM于150℃下达100小时的储存性。
图11绘示在100周期后的存储单元读取电流的累积机率图(cumulativeprobability plot)。
图12绘示依照实施例的集成电路阵列的简易方块图。
【符号说明】
10：集成电路
14：字线(列)译码器与驱动器
16：字线 18：位线(行)译码器
20：位线 22、26：总线
24：感测放大器/数据输入结构
28：数据输入线 30：其他电路
32：数据输出线 34：控制器
36：偏压配置供应电压
100：存储器单元 102：中间层导体
103：晶体管 104：隔离层
105：第一端点 106：黏合层
107：第二端点 108：存储器元件
109：导电塞 110：氧化塞
111：第一存取线 112：氧化黏合层
113：第二存取线 114：顶电极
115：第三存取线 202：多元件中间层导体
204：介电隔离层 206：底黏合层
208：底导电塞 210：顶黏合层
212：顶电导塞 214：顶电极
216：介电材料的第二层
具体实施方式
以下本发明的说明将参照特定结构实施例及方法。请了解并无将本发明限制于特定揭露的实施例及方法，本发明可使用其他特征、元件、方法、及实施例而被实行。较佳实施例被描述以示范本发明，并非限制其范围，本发明范围应由权利要求范围而定义。具有通常知识者可识别以下的说明可有各种均等变异。各种实施例中相仿的元件一般是参照至相仿的参考数字。
图2A绘示依照实施例的存储器单元100的示意图。存储器单元100包含存取装置，其可为晶体管103，具有第一端点105及第二端点107。存储器单元更包括存储器元件108与第二存取线113，存储器元件108位于第一端点105及第一存取线111之间，第一存取线111于此例中为位线，而第二存取线113连接至第二端点107，第二存取线113在此例中为源极线。在存取装置为晶体管103的此实施例中，存储器装置更包含第三存取线115，第三存取线115在此例中为字线，连接至晶体管103的栅极。另外，在其他实施例中，存取装置可为二极管，例如显示在图1B中的存储器单元100的交叉点(cross-point)阵列。在此些实施例中，并不包含第三存取线。请了解存储器阵列并不限制在如图2B所示的阵列架构，而其他的阵列架构也可被使用，这些阵列架构的存储器单元包含如上所述的顶电极层。另外，除了MOS晶体管外，双极性晶体管或二极管在一些实施例中可被使用为存取装置。
图3绘示可变电阻值存储器元件108的第一例的简易剖面图。多元件中间层导体202延伸于介电隔离层204，介电隔离层204例如是二氧化硅层。中间层导体202的一端可耦接至存取装置，如存取晶体管的漏端或二极管的一端；或是一存取线。在所示实施例中，中间层导体202包含底黏合层206、底导电塞208、顶黏合层210、及顶电导塞212。在所示实施例中，导电塞为钨塞，黏合层为包含侧壁部分及底部分的TiN垫(liner)。在实施例中，顶及底导电塞可为相同或不同材料。在实施例中，此些黏合层可具有相同或不同材料，而各者可包含一个或多个层。此些黏合层具有相同材料成份的优点包含简化制造过程。此些黏合层具有不同材料成份的优点包含各材料是适用于形成该层之后的后续工艺。在实施例中，此些黏合层可由多个层形成，优点为有较佳的结构覆盖性。在实施例中，导电塞的材料可为其他材料如Ti、Ta、Al、TiN、TaN、Cu及Hf。在实施例中，存储器元件是由氧化顶导电塞而形成，因此在此些实施例中，顶导电塞的材料为ReRam材料。黏合层可为导电金属氮化物，包含氮化钛、氮化钨、氮化钽、钛、及其他。黏合层也可为如钛的金属。
存储器元件108位于中间层导体上部的顶电极表面上，包含顶黏合层210与顶导电塞212的顶表面。在实施例中，利用粗糙度调整工艺过程如离子冲击(ion bombardment)步骤，顶电极表面可为平坦且平滑的。存储器元件108可包含一个或多个钨-氧化合物(WOx)，例如是WO3、W2O5、WO2的一个或多个。在存储器元件108之上为顶电极214，在此例中为存取线。
图3所示的存储器单元包含多元件中间层导体，可通过如图4A-图4G图所示的制造步骤而形成。工艺说明强调存储器单元的存储器元件组成，并省略特别用于某些存取装置、存取线及阵列架构的存取装置及存储器单元组成。
如图4A所示，底黏合层206及底导电塞208是经由形成在介电隔离层204之中的穿孔而被形成，相似于以单一黏合层及导电塞的存储器单元制造过程。在所示实施例中，黏合层是TiN垫。TiN垫可通过化学气相沉积(chemical vapor deposition，CVD)而被形成在此些穿孔中。再者，在所示实施例中，底导电塞208为钨塞。钨塞可通过钨材质的CVD而被形成在穿孔中的TiN垫之中。图5A为对应至图4A的TEM影像。
接着，凹陷工艺是被执行，例如是CMP工艺，导致如图4B所示的结构。如所述，导致的结构包含底导电塞208的顶表面，导电塞208的顶表面被凹陷而低于介电隔离层204的顶表面。相较于底导电塞208，底黏合层206可被凹陷相同的深度或更深。在图4B中，底黏合层206是显示为被凹陷的深度是相似于底导电塞208。在实施例中，此凹陷可深约2000A。图5B为对应至图4B的TEM影像。在如图5B所示的实施例中，底黏合层206是凹陷得比底导电塞208更深，此较深的凹陷可由CMP工艺所造成，致使软材料比硬材料有较深的凹陷。
或者，除了凹陷底黏合层206及底导电塞208以低于介电隔离层204的顶表面外，介电材料的第二层216可被沉积在初始介电材料与多个穿孔的顶端，以对齐于已形成的底黏合层206与导电塞208，导致如图4C所示的结构。
依图4B或图4C所示的任何一方法，导致的结构是凹陷的底黏合层206与底导电塞208。在形成中间层导体下部的凹陷的过程后，顶黏合层210是形成在底黏合层206及底导电塞208的凹陷处之上，导致如图4D及图4E所示的结构。图4D绘示的实施例中，顶黏合层210是被形成而具有侧壁及底部，顶黏合层210的侧壁及底部是薄于底黏合层206的侧壁及底部。图4E绘示的实施例中，顶黏合层210是被形成而具有侧壁及底部，顶黏合层210的侧壁及底部是厚于底黏合层206的侧壁及底部。较厚的顶黏合层的优点包含，在一些实施例中，顶导电塞212的材料是机能材料(functional material)，而顶黏合层210的材料不是机能材料。在此例中，在工艺如氧化过程中，较厚的顶黏合层210减少导电塞208顶部的反应面积。减少反应面积是有利的，因为运作电流大约是正比于面积大小。因此减少反应面积可降低运作电流，有助于比例缩放(scaling)及减少耗能。顶黏合层210可通过沉积黏合层材料在介电隔离层204上而形成，其中材料涂布在凹陷内部(包含孔穿的壁)及中间导体的底部顶表面(包含底黏合层206及底导电塞208)，沉积材料接着被图案化及蚀刻以形成垫在凹陷之中的顶黏合层210。
接着，顶导电塞212是形成在顶黏合层210之中，导致如图4F所示的结构，对应至图4D所示的实施例。顶导电塞212通过金属(如钨)的CVP被形成在顶黏合层210中。沉积工艺可因CVP工艺中的颗粒生长，而导致粗糙的中间层导体202的顶表面，如图5C的TEM影像、及图5D的近照表示的TEM影像所示，两图皆对应至图4F。粗糙可透过平滑离子冲击工艺被平坦化，以生成较佳的装置。
接着，金属氧化层可被形成以产生存储器元件108。在所示实施例中，氧化步骤是被执行，其中顶导电塞212及顶黏合层210的顶部是被氧化以形成金属氧化存储器元件108，导致如图4G所示的结构。举例，热氧化工艺可被执行，其中中间层导体202的顶部是暴露10在slm(标准公升每分钟，standard liters per minute)的500℃氧气中持续1分钟。在实施例中，金属氧化层可经由其它形式的氧化工艺而被形成，例如是光氧化(Photo-oxidation)WOx、等离子体氧化(Plasma-oxidation)WOx溅射、及反应溅射。以此方式将金属氧化存储器元件108形成于中间层导体202上的优点在于，可生成自我对准金属氧化层在中间层导体上。
在存储器元件108形成后，顶电极214可形成在存储器元件108上，导致如图3所示的结构。顶电极可为存取线、或可为导体而电性连接存储器元件108至存取线或存取装置。在实施例中，顶电极可通过以下而形成：沉积一层导电材料在隔离的介电隔离层204及存储器元件108的顶部上，并图案化此沉积层以形成存取线。
依上述揭露结构及制造过程所形成的存储器单元(制造过程包含多元件中间层导体(包含顶及底黏合层与多个导电塞))，所导致的电阻性氧化存储器单元比未依此工艺所制成的存储单元具有较高的初始电阻值，如图6所示。更详细地，图6绘示依不同制造方法的存储器装置的初始电阻值分布的比较示意图。如上述的包含多元件中间层导体的RRAM存储器装置，也称为「无缝隙工程(seam-free engineering)」，初始电阻值可从数十个K欧姆值提升至数百个K欧姆值，相较于「无缝隙工程」的RREM存储器装置。包含「无缝隙工程」及表面平滑工程(surface smoothing engineering，SSE)的RRAM存储器装置，具有较紧密的初始电阻值分布。多元件中间层导体与平坦化中间层导体的底电极表面的工艺(SSE)，其好处包含更均匀的强电场、以及阵列的存储单元之间有更均匀的电阻值分布，如图7所示。举例来说，在1Mb WOx RRAM阵列侦错模块中，具有以粗糙调整(也称为SSE)及多元件中间层导体(也称为无缝钨塞技术)制成的存储器单元，在对应的SET及RESET运作条件分别在2.5/500ns及-2.5v/500ns下，所有装置可被成功地形成及切换。再者，SET及RESET的中间电阻值比率可超过12。再者，可发展具验证机制的SET/RESET运作算法，而可取得大读取窗口，如图8所示。在图8中，1Mb WOx RRAM的5uA读取电流窗口的Set/Reset状态，是通过优化运作算法而取得。250℃下达10分钟、及150℃下达100小时的数据储存效能是分别显示于图9及图10。在高温烘烤后，并无需注意的装置劣化，且读取窗口是良好地受到维持。250℃容忍度是特别有用的，因为这能允许在广泛应用的PCB焊料接合之前的预编程编码。图9绘示1Mb WOxRRAM ADM于250℃下达10分钟的储存性。读取窗口即使在250℃烘烤长达10分钟后仍然存在。清楚地，WOx可通过用于预编程芯片的焊料接合工艺。图10绘示1Mb WOx RRAM ADM于150℃下达100小时的储存性。图11绘示在周期容忍测试的累积机率图(cumulativeprobability plot)，其显示WOx RRAM ADM能100％通过至少100周期。
图12绘示依照实施例的集成电路10的简易方块图，集成电路10包含由多个存储器单元(如图1B的金属氧化物存储器单元)所形成的交叉点存储器阵列。字线(列)译码器及驱动器14被耦接并电性通讯至多个字线16。位线(行)译码器18被电性通讯至多个位线20以从阵列中的存储器单元(未绘示)读取数据、或写入数据至存储器单元。地址被传送至总线22，以送至字线(列)译码器及驱动器14与位线译码器18。感测放大器/数据输入结构24是经由数据总线26耦接至位线(行)译码器18。由集成电路10上的输入/输出端、或集成电路10内部或外部的其他数据源所输出的数据是经由数据输入线28而送至感测放大器/数据输入结构24。其他电路30可被包含在集成电路10，如一般用途处理器、或特定用途应用电路、或提供阵列100功能所支持的系统单芯片供应的模块的组合。数据是经由数据输出线32而供应至感测放大器/数据输入结构24并送至集成电路10的输入/输出端，或送至集成电路10内部或外部的其他数据目的地。
此例中所实现的控制器34使用偏压配置状态机(state machine)，控制电压源/电流源偏压供应配置36，如读取、编程、及编程验证电压等。控制器34可通过已知技艺所知悉的特定用途逻辑电路而被实现。在替代实施例中，控制器34包含一般用途处理器，可被实现在相同的集成电路上以执行计算机程序而控制装置的运作。在其他实施例中，特定用途逻辑电路及一般用途处理器的组合可被使用以实现控制器34。
请了解存储器阵列并不限制在图2B所示的阵列架构，具有包含如上述存储器元件的存储器单元的其他的阵列架构也可使用。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (8)

1.一种存储器装置，包括：
一顶电极；
一金属氧化层，接触该顶电极；
一中间层导体，具有一电极表面，接触该金属氧化层；
其中该中间层导体包含位于同一穿孔中的一上部及一下部，该上部包含该电极表面；
其中该下部包含一第一导电垫(liner)及一第一导电塞(plug)，该第一导电塞位于该第一导电垫中，该第一导电垫形成在该穿孔中并对齐该穿孔的底部分，且该上部包含一第二导电垫及一第二导电塞，该第二导电塞位于该第二导电垫中，该第二导电垫形成在该穿孔中并对齐该穿孔的上部分；该第一导电垫包含侧壁及底部，该第二导电垫包含侧壁及底部，且该第二导电垫的侧壁及底部的厚度均薄于该第一导电垫的侧壁及底部的厚度。
2.根据权利要求1所述的存储器装置，其中该第一导电垫及该第二导电垫具有不同的材料成份。
3.根据权利要求1所述的存储器装置，其中该金属氧化层的特征为具有一可编程电阻值。
4.根据权利要求1所述的存储器装置，其中该中间层导体的该电极表面包含该第二导电塞的一顶表面，该顶表面主要由一金属组成，且该金属氧化层包含该金属的一氧化物。
5.根据权利要求1所述的存储器装置，其中该第二导电垫覆盖该第一导电塞及该第一导电垫。
6.一种存储器单元的制造方法，包括：
形成穿过一隔离层的一穿孔；
形成一中间层导电元件的一下部，包括：
形成一第一导电垫接触该穿孔的多个侧壁，该第一导电垫包含侧壁及底部，该第一导电垫形成在该穿孔中并对齐该穿孔的底部分；及
形成一第一导电塞在该第一导电垫中；
形成该中间层导电元件的一上部，包括：
形成一第二导电垫接触该第一导电塞的一顶表面及该穿孔的这些侧壁，该第二导电垫包含侧壁及底部，该第二导电垫形成在该穿孔中并对齐该穿孔的上部分，且该第二导电垫的侧壁及底部的厚度均薄于该第一导电垫的侧壁及底部的厚度；及
形成一第二导电塞位于该第二导电垫之中；
形成一金属氧化层在该上部的一端，相对于靠近该下部的一端；以及
形成一顶电极层接触该金属氧化层；
其中该第二导电垫包含多个侧壁部分，该第二导电垫的这些侧壁部分的一厚度不同于该第一导电垫的多个侧壁部分的一厚度。
7.根据权利要求6所述的方法，其中形成该金属氧化层包含氧化该第二导电塞的一部分。
8.一种集成电路，包括：
一存储器单元阵列，包括多个存储器单元，这些存储器单元包括：
一顶电极；
一金属氧化层，接触该顶电极；以及
一中间层导体，具有一电极表面，接触该金属氧化层；
其中该中间层导体包含位于同一穿孔中的一上部及一下部，该上部包含该电极表面；
其中该下部包含一第一导电垫及一第一导电塞，该第一导电塞位于该第一导电垫中，该第一导电垫形成在该穿孔中并对齐该穿孔的底部分，且该上部包含一第二导电垫及一第二导电塞，该第二导电塞位于该第二导电垫中，该第二导电垫形成在该穿孔中并对齐该穿孔的上部分；该第一导电垫包含侧壁及底部，该第二导电垫包含侧壁及底部，且该第二导电垫的侧壁及底部的厚度均薄于该第一导电垫的侧壁及底部的厚度；
一控制电路，控制着电压源偏压供应的施加。
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