JP5110088B2 - 抵抗変化素子とその製造方法、及び抵抗変化素子を用いた半導体記憶装置 - Google Patents

抵抗変化素子とその製造方法、及び抵抗変化素子を用いた半導体記憶装置 Download PDF

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Description

本発明は、異なる抵抗状態の間を遷移可能な抵抗変化素子と、これを利用してデータを記憶する抵抗変化メモリに関する。
近年の電子情報機器には、より一層の小型化、省電力化、及び高機能化が要求されている。これに伴って、高集積が可能であり、動作速度が速く、かつ電力を供給しなくてもデータが消失しない不揮発性半導体メモリへの要望が高まっている。このような要望に応えることのできる次世代の不揮発性半導体メモリのひとつとして、抵抗変化素子を備えた抵抗変化メモリ（ＲｅＲＡＭ：Resistive Random Access Memory）が開発されている。特に、抵抗の変化によって異なるデータ値を保持する抵抗変化膜として、二元遷移金属酸化物を用いることが提案されている（たとえば、非特許文献１及び２参照）。
図１Ａに、一般的な抵抗変化素子（メモリに適用されるときは「ＲｅＲＡＭ素子」とも称する）の構成を示す。抵抗変化素子１００は、白金（Ｐｔ）で形成された一対の電極（１０１，１０３）の間に、ニッケル酸化物（ＮｉＯ）などの遷移金属を含む抵抗変化膜１０２を挟んで構成される。図１Ｂは、抵抗変化素子１００の動作を説明するための図である。矢印Ｆで示すように、抵抗変化素子１００に所定の初期電圧を印加すると、異なる２つの抵抗状態の間を遷移可能な機能が発現するようになる。この初期電圧印加プロセスをフォーミング（electroforming）と称する。いったんフォーミングがなされると、印加電流又は印加電圧を制御することによって、抵抗変化素子１００を低抵抗状態と高抵抗状態の間を遷移（スイッチング）させることができる。
具体的には、図１Ｂの破線で示すように、高抵抗状態（この例ではリセット状態）にある抵抗変化素子１００に電圧パルスを印加すると、１．５Ｖ近傍で、急峻にＩＶプロファイルが変化して、低抵抗状態（この例ではセット状態）に遷移する（矢印ａ）。このとき、電流制限が設定されているので、低抵抗状態への遷移は一定のレベルに制御される（矢印ｂ）。その後は、電圧パルスを印加しなくても、低抵抗状態は維持される（矢印ｃ）。低抵抗状態から高抵抗状態にリセットするには、電流制限を解除して、１Ｖ程度の電圧パルスを印加するか、あるいは１０ｍＡ程度の電流パルスを印加する。そうすると、電流制限値を超えてから徐々に抵抗が上がり（矢印ｄ）、その後一気に高抵抗状態へと遷移する（矢印ｅ）。
抵抗変化素子１００を構成する抵抗変化膜１０２は、ＮｉＯなどの酸化物であるため、その両側を挟む電極１０１、１０３には、白金（Ｐｔ）やイリジウム（Ｉｒ）など、酸化されにくい貴金属が使用されている。しかし、貴金属の電極とした場合、動作に必要な電圧電流が高く、メモリデバイスに搭載することが困難であった。図１Ａおよび図１Ｂの例では、フォーミング電圧が約５Ｖ、リセット電流が１０ｍＡ程度と高く、メモリデバイス搭載可能な電圧３．３Ｖ以下、電流１ｍＡ以下という基準を大きく越えてしまう。
なお、高速スイッチングが可能な抵抗変化素子として、白金（Ｐｔ）の上部電極と下部電極の間に、ＴｉＯ2／ＴｉＮのナノクリスタル薄膜を配置する構成も提案されている（たとえば、非特許文献３参照）。この文献では、膜厚２００ｎｍのＰｔ下部電極上に、膜厚２００ｎｍのＴｉＮ膜を形成し、４００℃、２０分の酸素アニールでＴｉＮ表面を酸化してＴｉＯ2を形成する。このＴｉＯ2／ＴｉＮ膜上に、Ｐｔ上部電極を形成してＲｅＲＡＭ素子を作製する。
K. Kinoshita, et al., "Bias polarity dependent data retention of resistive random access memory consisting of binary transition metal oxide", Applied Physics Letter 89, 103509 (2006) S. Seo, et al., "Reproducible resistance switching in polycriystalline NiO films" Applied Physics Letter, Vol. 85, No. 23, 6 December, 2004 M. Fujimoto, et al., "High-speed Resistive Switching of TiO2/TiN Nano-Crystalline Thin Film", Japanese Journal of Applied Physics, Vol. 45, No. 11, 2006, pp. L310-L312
本発明は、消費電力を実用化に適したレベルまで低減するために、特にリセット動作に必要な電流量を低減しつつ、抵抗変化素子を構成する電極の状態を適正に維持することのできる抵抗変化素子と、その製造方法を提供することを課題とする。
リセット時に必要な電流量を低減するために、図２Ａに示すように、抵抗変化素子１０の接地側の電極（この例では下部電極）１１を、貴金属に代えて、ニッケル（Ｎｉ）などの遷移金属で構成することが考えられる。一方、正極側の電極（この例では上部電極）１３は、酸化に強い白金（Ｐｔ）電極１３とする。Ｎｉ電極１１とＰｔ電極１３の間に、抵抗変化膜としてＮｉＯ膜１２を配置する。このような構成とすることで、図２Ｂに示すように、リセット時の電流を、デバイス搭載可能な電流にまで低減することができる。
しかし、図２Ａの構成を採用した場合、Ｎｉ等の遷移金属の下部電極１１を微細加工する際に、塩素（Ｃｌ2）ガスなどの反応性ガスによる腐食（コロージョン）が発生するおそれがある。この腐食は、デバイスの安定性を阻害する要因となるかもしれない。
そこで、腐食耐性を高めるために、接地側の電極を、窒化ニッケル（ＮｉＮ）などの遷移金属窒化物を含む膜で構成する。この場合、対向電極（正極側電極）は、貴金属又は貴金属酸化物を含む膜で構成する。そして、抵抗変化膜としての遷移金属酸化膜を、接地側電極と正極側電極の間に挿入する。
第１の側面では、抵抗変化素子は、遷移金属窒化物を含む第１の電極と、貴金属又は貴金属酸化物を含む第２の電極と、前記第１の電極と前記第２の電極との間に配置された遷移金属酸化膜と、を有する。
遷移金属酸化膜中の遷移金属と、前記第１の電極を構成する遷移金属とは、同一の種類であってもよいし、異なる種類であってもよい。
第２の側面では、抵抗変化素子の製造方法を提供する。この方法は、
半導体基板の上方に遷移金属窒化膜を形成する工程と、
前記遷移金属窒化膜上に遷移金属酸化膜を形成する工程と、
前記遷移金属酸化膜上に貴金属又は貴金属酸化物からなる貴金属膜を形成する工程と、
を含む。
上記の遷移金属窒化膜を形成するには、たとえば、遷移金属を含むターゲットを用いてスパッタ法で形成する。或いは、前記半導体基板の上方に第１の遷移金属膜を形成し、この第１の遷移金属膜を窒化する工程を含んでもよい。この場合、窒化の手法としては、前記第１の遷移金属膜を、窒素含有雰囲気で加熱処理してもよいし、或いは、アンモニア含有雰囲気でプラズマ処理してもよい。
第３の側面では、半導体記憶装置を提供する。半導体記憶装置は、
複数の選択トランジスタと、
前記選択トランジスタにそれぞれ接続された複数の抵抗変化素子と、
を有し、
前記複数の抵抗変化素子のそれぞれは、
遷移金属窒化物を含む第１の電極と、
貴金属又は貴金属酸化物を含む第２の電極と、
前記第１の電極と前記第２の電極との間に配置された遷移金属酸化膜と、
を備えることを特徴とする。
抵抗変化素子の動作電流や電圧を実用レベルに低減することができる。また、腐食耐性を改善して動作の安定性を向上することができる。
従来の抵抗変化素子の概略構成図である。 従来の抵抗変化素子の電気特性図である。 本発明に至る過程で提案され得る抵抗変化素子の概略構成図である。 本発明に至る過程で提案され得る抵抗変化素子の電気特性図である。 本発明の一実施形態の抵抗変化素子の概略構成図である。 本発明の抵抗変化素子の変形例を示す図である。 第１実施形態の抵抗変化素子の電気特性を示すグラフである。 第１実施形態の抵抗変化素子の繰り返し動作による電気特性を示すグラフである。 比較例として、図２Ａの提案構成での繰り返し動作による電気特性を示すグラフである。 図３Ａの抵抗変化素子を用いた半導体記憶装置の作製工程図である。 図３Ａの抵抗変化素子を用いた半導体記憶装置の作製工程図である。 図３Ａの抵抗変化素子を用いた半導体記憶装置の作製工程図である。 図３Ａの抵抗変化素子を用いた半導体記憶装置の作製工程図である。 図３Ａの抵抗変化素子を用いた半導体記憶装置の作製工程図である。 図３Ａの抵抗変化素子を用いた半導体記憶装置の作製工程図である。 図３Ａの抵抗変化素子を用いた半導体記憶装置の作製工程図である。 図３Ａの抵抗変化素子を用いた半導体記憶装置の作製工程図である。 図３Ｂの抵抗変化素子の作製工程図である。 図３Ｂの抵抗変化素子の作製工程図である。 図３Ｂの抵抗変化素子の作製工程図である。 図３Ｂの抵抗変化素子の作製工程図である。 図３Ｂの抵抗変化素子の作製方法において、Ｎｉ膜上にＮｉＮ膜を成膜するときの第１の手法を示す表である。 図３Ｂの抵抗変化素子の作製方法において、Ｎｉ膜上にＮｉＮ膜を成膜するときの第２の手法を示す表である。 ニッケル酸化物（ＮｉＯx）を上下電極で挟み込んだ抵抗変化素子において、ニッケル酸化物の下側の電極に窒化チタンニッケル（Ｔｉ1-xＮｉx）Ｎを用いた例を示す概略断面図である。 図１０ＡのサンプルでＮｉの組成が８％のときの電気特性を示すグラフである。 ＴｉとＮｉの比率（Ｔｉ：Ｎｉ）と歩留まりの関係を示す表である。
符号の説明
２０、３０、６０、８０、９０ 抵抗変化素子
２１、３１、６１、８１、９１ 接地側電極（第１の電極又は下部電極）
３１ａ、８１ａ Ｎｉ電極膜
３１ｂ、８１ｂ ＮｉＮ電極膜
２２、３２、６２、８２、９２ 抵抗変化膜
２３、３３、６３、８３、９３ 正極側電極（第２の電極又は上部電極）
５０ 半導体記憶装置（ＲｅＲＡＭ）
５１ 接地線
６８ ビット線
Ｔｒ 選択トランジスタ
以下、図面を参照して、本発明の良好な実施の形態について説明する。図３Ａは、本発明の一実施形態による抵抗変化素子の構成を示す概略断面図であり、図３Ｂは、その変形例を示す概略断面図である。
図３Ａにおいて、抵抗変化素子２０は、窒化ニッケル（ＮｉＮ）などの遷移金属窒化物で構成される接地側電極（第１の電極、この例では下部電極）２１と、白金（Ｐｔ）などの貴金属又はその酸化物で構成される正極側電極（第２の電極、この例では上部電極）２３と、これらの間に挿入される抵抗変化膜としての遷移金属酸化膜２２を有する。この例では、ＮｉＮ下部電極２１の膜厚は１００ｎｍ、ＮｉＯ抵抗変化膜２２の膜厚は２０ｎｍ、Ｐｔ上部電極２３の膜厚は５０ｎｍである。なお、この例でＮｉＮの組成はＮｉxＮy（０<ｘ≦３，０<ｙ≦２）であり、ＮｉＯの組成は、ＮｉＯz（０<ｚ≦２）である。
接地側電極（下部電極）２１をニッケル（Ｎｉ）などの遷移金属とした場合、その露出面は、抵抗変化素子２０の微細加工時の反応性ガスと反応しやすく、腐食が生じる可能性が高い。たとえば、反応ガスに塩素（Ｃｌ2）ガスを用い、下部電極２１をニッケル（Ｎｉ）で構成した場合、塩化ニッケル（ＮｉＣｌ2）が生成され、これが腐食物となる。本実施形態では、腐食を生じさせにくくするために、接地側電極を遷移金属の窒化物で構成する。一方、正極側電極（上部電極）２３は、Ｐｔなどの貴金属やその酸化物で構成されている。その理由は、貴金属又はその酸化物は、ニッケルと比較して反応性ガスとの反応の度合いが小さく、耐酸化性に優れているからである。
下部電極２１は、ＮｉＮ以外に、チタン（Ｔｉ）、バナジウム（Ｖ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などの金属窒化物であってもよい。
抵抗変化膜２２は、ＮｉＯの他、チタン（Ｔｉ）、バナジウム（Ｖ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などの金属酸化物であってもよい。
下部電極２１の材料となる遷移金属と、抵抗変化膜２２の材料となる遷移金属は、同じ種類であっても、異なる種類であってもよい。
図３Ｂの変形例では、抵抗変化素子３０の接地側電極（この例では下部電極）３１は、少なくとも抵抗変化膜３２の界面と接する部分に、遷移金属窒化膜３１ｂを含む。一例として、下部電極３１は、抵抗変化膜（ＮｉＯ膜）３２との界面側に位置するＮｉＮ膜３１ｂと、その下層に位置するＮｉ膜３１ａとで構成されている。後述するように、抵抗変化膜３２との界面側の遷移金属窒化膜（ＮｉＮ膜）３１ｂと、それ以外の遷移金属膜（Ｎｉ膜）３１ａとの境界は、成長方法によって、徐々に窒化膜に変化してゆく場合と、明確に２層に分かれる場合がある。いずれの方法によっても、少なくとも抵抗変化膜３２との界面側に遷移金属窒化膜３１ｂが存在すればよい。
この例では、下部電極３１を構成するＮｉ膜３１ａの膜厚が８０ｎｍ、下部電極３１を構成するＮｉＮ膜３１ｂの膜厚が２０ｎｍ〜２５ｎｍ、ＮｉＯ抵抗変化膜３２の膜厚が２０ｎｍ、Ｐｔ上部電極３３の膜厚が５０ｎｍである。
図４は、図３Ａの構成を有する抵抗変化素子２０の電気特性を示すグラフである。実線が低抵抗状態から高抵抗状態へ遷移するリセット時の電流電圧特性、破線が高抵抗状態から低抵抗状態へ遷移するセット時の電流電圧特性であり、３回のループの平均をとったものである。下部電極にＮｉやＮｉＮを用いた場合、フォーミングが不必要になる場合が多い。これは、初期状態が低抵抗状態だからである。この場合、抵抗変化を起こす領域形成は、最初のリセット動作時に行われる。
このグラフから明らかなように、下部電極をＮｉＮなどの遷移金属酸化物で構成することで、図１ＢのＰｔ電極対を用いる場合と比較して、リセット時の電流量が１ｍＡのオーダーに低減されることがわかる。すなわち、デバイス搭載に適した範囲内の電流電圧特性が実現される。
図５Ａは、図３Ａの抵抗変化素子２０の構成に基づき、下部電極膜２１をＮｉＮ膜で構成し、Ｐｔ上部電極膜２３上にＴｉＮ膜を形成したサンプル（ＴｉＮ（５０ｎｍ）／Ｐｔ（２０ｎｍ））を作製して、３回のループで測定した電気特性のグラフである。図５Ｂは比較例として、図２Ａの提案構成の抵抗変化素子１０の構成に基づき、下部電極膜１１をＮｉ膜とし、Ｐｔ上部電極膜１３上に、同じくＴｉＮ膜を形成したサンプル（ＴｉＮ（５０ｎｍ）／Ｐｔ（２０ｎｍ））を作製して、３回のループで測定した電気特性のグラフである。
図５ＡのサークルＡで示すように、実施形態の構成では、接地側電極２１を遷移金属の窒化物で構成しているので、腐蝕が生じにくく、リセット動作が安定することがわかる。一方、図５Ｂの提案構成の特性図では、３回の平均をとると、図２Ｂのようにリセット電流は１ｍＡのオーダーに低減されるが、動作のばらつきが激しいことがわかる。これは、抵抗変化素子１０の加工の過程で、Ｎｉ下部電極１１に生じる腐蝕が原因であると考えられる。
次に、図６Ａ〜図６Ｆを参照して、第１実施形態のＲｅＲＡＭ（半導体記憶装置）の製造工程を説明する。第１実施形態では、図３Ａの抵抗変化素子２０の構成を採用してＲｅＲＡＭを作製する。まず、図６Ａにおいて、シリコン基板４１にＳＴＩ（Shallow Trench Isolation）などの素子分離４２を形成し、通常のＭＯＳプロセスで選択トランジスタＴｒを形成する。すなわち、ＳＴＩ４２で区画される領域に、ウェル（不図示）を形成し、シリコンゲート絶縁膜４４を介してゲート電極４５を形成する。ゲート電極４５はワード線と兼用してもよい。ゲート電極４５の両側に、ソース・ドレインとなる高濃度不純物層４６ａ、４６ｂを形成する（図示の便宜上、ゲート電極４５の側壁に形成されるサイドウォールスペーサやシリコン基板４１の表面領域に形成されるソース・ドレインエクステンションは省略する）。
次に、図６Ｂに示すように、全面に層間絶縁膜４７を堆積し、高濃度不純物層４６と電気的に接続するコンタクトプラグ４８ａ、４８ｂを形成する。この例では、２本のゲート電極４５の間に位置する高濃度不純物領域４６ｂをソースとし、ＳＴＩ４２側に位置する高濃度不純物領域４６ａをドレインとする。たとえば、ＣＶＤ法によりシリコン酸化膜４７を堆積し平坦化した後、フォトリソグラフィ及びドライエッチングにて、ソース領域４６ｂ及びドレイン領域４６ａに達するコンタクトホール（不図示）を形成する。スパッタ法やＣＶＤ法によりバリヤメタルとしての窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜を堆積し、ＣＭＰ法で平坦化してコンタクトプラグ４８ａ、４８ｂを形成する。
次に、図６Ｃに示すように、全面にアルミニウム（Ａｌ）や銅（Ｃｕ）などの導電膜を堆積し、フォトリソグラフィ及びドライエッチングにより、中継配線（またはパッド電極）５２と、接地線５１を形成する。中継配線５２は、コンタクトプラグ４８ａを介してドレイン４６ａに電気的に接続され、接地線５１は、コンタクトプラグ４８ｂを介してソース４６ｂに電気的に接続される。
次に、図６Ｄに示すように、ＣＶＤ法により全面に層間絶縁膜５３を堆積し、平坦化した後、フォトリソグラフィ及びドライエッチングにより、中継配線（パッド電極）５２と電気的に接続するコンタクトプラグ５４を形成する。
次に、抵抗変化素子の作製工程に入る。図６Ｅに示すように、平坦化された全表面にＴｉＮ膜５５、ＮｉＮ膜５６、ＮｉＯ膜５７、Ｐｔ膜５８、ＴｉＮ膜５９をスパッタ法により、順次成膜する。ＴｉＮ膜５５は、バリア膜又は密着膜として機能するが、下部電極の一部として用いられてもよい。ＴｉＮ膜５９は、パターンニング用の反射防止膜として機能するが、上部電極の一部として用いられてもよい。各膜の膜厚は、一例として、ＴｉＮ膜５５が２０ｎｍ、ＮｉＮ膜５６が１００ｎｍ、ＮｉＯ膜５７が２０ｎｍ、Ｐｔ膜５８が２０ｎｍ、ＴｉＮ膜５９を５０ｎｍである。もっとも、ＮｉＮ膜５６の膜厚は、５０ｎｍ〜１５０ｎｍの範囲で選択され、ＴｉＮ膜５９の膜厚も２０ｎｍ〜５０ｎｍの範囲で選択される。ＴｉＮ膜５６を下部電極の一部とする時は、これらの膜の膜厚は、適宜調整される。抵抗変化膜となるＮｉＯ膜５７の膜厚は、１０ｎｍ〜５０ｎｍ、Ｐｔ膜５８の膜厚は１０ｎｍ〜１００ｎｍである。ＴｉＮ膜５９を上部電極の一部として用いる場合は、たとえば、Ｐｔ膜５８を２０ｎｍ、ＴｉＮ膜５９を５０ｎｍとしてもよい。
下部電極となるＮｉＮ膜５６は、たとえばＮｉＮ固体ターゲットを用いて、スパッタリングすることにより形成される。或いは、抵抗変化膜としての遷移金属酸化膜５７が、下部電極に用いられる遷移金属と同じ種類（この場合はニッケル）で構成される場合は、その遷移金属（Ｎｉ）のターゲットを共用することができる。たとえば、Ｎｉターゲットを用い、若干量のＡｒガスとともにＮ2ガスを導入してスパッタリングすることで、ＮｉＮ膜５６を形成し、その後、ガスの供給を止めて、いったんパワーを切った後、若干量のＡｒガスとともにＯ2ガスを導入してパワーを投入し、ＮｉＮ膜５６とＮｉＯ膜５７を順次形成することができる。この場合は、プロセスが容易になる。
次に、図６Ｆに示すように、フォトリソグラフィ及びドライエッチングで、ＴｉＮ膜５９、Ｐｔ膜５８、ＮｉＯ膜５７、ＮｉＮ膜５６、ＴｉＮ膜５５を順次加工して、抵抗変化素子６０を形成する。エッチングガスは、塩素（Ｃｌ2）を含むガスである。抵抗変化素子６０は、ＮｉＮ下部電極６１、ＮｉＯ抵抗変化膜６２、Ｐｔ上部電極６３を含み、ＮｉＮ下部電極６１が、トランジスタＴｒを介して共通接地線５１に接続されている。この状態で、抵抗変化素子６０を構成する各膜の側面がエッチングガス中に露出するが、下部電極６１を塩素に対して腐食しにくいＮｉＮで形成しているので、露出面での腐蝕を抑制することができる。その結果、腐蝕に起因する動作のばらつきを低減することができる。なお、上述のように、ＴｉＮ膜６４を下部電極の一部として用いてもよいし、ＴｉＮ反射防止膜６５を上部電極の一部として用いてもよい。抵抗変化素子６０のパターニングが完了すると、ウェーハを水洗して、残留塩素を洗い流す。
次に、図６Ｇに示すように、ＣＶＤ法にて全面に層間絶縁膜６７を堆積し平坦化して、層間絶縁膜６７に抵抗変化素子６０に達するコンタクトホール（不図示）を形成する。スパッタ法やＣＶＤ法により、バリヤメタルとしてのＴｉＮ膜とタングステン（Ｗ）膜を堆積してコンタクトホールを埋め込み、平坦化して、抵抗変化素子６０と電気的に接続されるコンタクトプラグ６８を形成する。
次に、図６Ｈに示すように、層間絶縁膜６７上に、スパッタ法などにより導電膜（たとえばＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉ）を堆積し、所定の配線形状に加工してビット線６９を形成する。
図７Ａ〜図７Ｄは、第２実施形態のＲｅＲＡＭ（半導体記憶装置）の製造工程を説明する。第２実施形態では、図３Ｂの抵抗変化素子３０の構成を採用してＲｅＲＡＭを作製する。第２実施形態では、接地側電極（たとえば下部電極）のうち、少なくとも抵抗変化膜との界面側を遷移金属窒化膜で構成する。選択トランジスタＴｒと第１配線層（接地線５１と中継配線５２）、及びそれらと電気的に接続されるコンタクトプラグの作製工程は、図６Ａ〜図６Ｄと同様なので説明を省略し、抵抗変化素子の作製工程から説明する。
まず、図７Ａにおいて、層間絶縁膜５３およびコンタクトプラグ５４を覆って、全面にＴｉＮ膜７１とＮｉ膜７２を、それぞれ膜厚２０ｎｍと１００ｎｍで順にスパッタリングする。
次に、図７Ｂにおいて、Ｎｉ膜７２の表面を窒化して、ＮｉＮ膜７３を形成する。窒化は、一例として、アンモニア（ＮＨ3）ガス、またはＮ2ガスとＮＨ3ガスの混合ガスを使用したプラズマ処理により行う。このときの処理条件は、ＲＦ電力４００Ｗ、３５０℃、５Ｐａ、１〜３分とする。ＮＨ3のみでプラズマ窒化するときのＮＨ3量は１００ｃｃ、混合ガスでプラズマ窒化するときのガス量は、ＮＨ3ガスとＮ2ガスをそれぞれ５０ｃｃとする。この窒化により、Ｎｉ膜７２は８０ｎｍ程度の膜厚で残り、その上に２０〜２５ｎｍのＮｉＮ膜７３が形成されることになる。なお、プラズマ窒化に代えて、Ｎ2アニールによりＮｉＮ膜７３を形成してもよい。
次に、図７Ｃにおいて、ＮｉＯ膜７４を２０ｎｍ、Ｐｔ膜７５を２０ｎｍ、ＴｉＮ膜７６を５０ｎｍの膜厚で、順次スパッタリングで成膜する。続いて、図７Ｄにおいて、フォトリソグラフィ及びドライエッチングで、ＴｉＮ膜７６、Ｐｔ膜７５、ＮｉＯ膜７４、ＮｉＮ膜７３、Ｎｉ膜７２、ＴｉＮ膜７１を順次加工して、抵抗変化素子８０を形成する。以降の工程は、図６Ｇ〜図６Ｈと同様である。
このようにして作製された抵抗変化素子８０は、接地側電極（下部電極）８１と、抵抗変化膜としてのＮｉＯ膜８２と、正極側電極（上部電極）８３を有し、下部電極８１は、ＮｉＯ膜８２との界面側に位置するＮｉＮ膜８１ｂと、接地側に位置するＮｉ膜８１ａを含む。この構成により、ドライエッチングで塩素ガスを使用する場合でも、ＮｉＯ抵抗変化膜８２との界面側に位置するＮｉＮ膜８１ｂが腐食を抑制し、リセット電流のばらつきを抑制することができる。これは、抵抗値を変化させるフィラメント（導電経路）の増大、減少が、電極と抵抗変化膜との界面状態に大きく影響されるからだと考えられる。
図８及び図９は、第３実施形態の抵抗変化素子の作製方法を説明するための表である。第３実施形態の抵抗変化素子も、図３Ｂのように下部電極３１を、抵抗変化膜３２との界面側のＮｉＮ膜３１ｂと、接地側のＮｉ膜３１ａの２層構成とする。
第２実施形態では、図７Ｂの工程で、あらかじめ成膜したＮｉ膜の表面をプラズマ窒化又は窒素アニールすることによって、Ｎｉ膜とＮｉＮ膜の２層構造を形成した。第３実施形態では、Ｎｉ膜とＮｉＮ膜を連続して成膜することによって、２層構造を形成する。
図８のレシピでは、まず、Ｎｉターゲットを配置したチャンバ内にＡｒガスを２０秒間導入し（ステップ１）、その後パワーを投入して、３０秒間スパッタリングを行ってＮｉ膜を成膜する（ステップ２）。続いて、パワーを切らずに、ＡｒガスとＮ2ガスを１：９の割合で供給することで、連続してＮｉＮ膜を成膜する（ステップ３）。ＮｉＮ膜の成膜が完了すると、パワーを切って、ガスの供給を止める（ステップ４）。
この方法では、下部電極３１（図３Ｂ参照）において、Ｎｉ膜３１ａからＮｉＮ膜３１ｂへと徐々に移行し、境界があいまいであるが処理時間が短い。もっとも、スイッチング特性を決定するのは、抵抗変化膜３２との界面領域なので、界面側にＮｉＮ膜３１ｂが設けられていれば、Ｎｉ膜との境界状態は影響しない。
一方、図９のレシピでは、Ｎｉ膜３１ａとＮｉＮ膜３１ｂの境界が明確になる。ステップ１及び２でＮｉ膜を成膜した後、ガスの導入を止めて、３０秒間パワーを切る（ステップ３）。その後、ＡｒガスとＮ2ガスを１：９の割合で供給し（ステップ４）、パワーを投入してＮｉＮ膜を形成する（ステップ５）。ＮｉＮ膜の成膜が完了すると、パワーを切って、ガスの供給を止める（ステップ６）。
いずれのレシピを用いても、抵抗変化膜３２との界面側にＮｉＮなどの遷移金属窒化膜３１ｂを形成することができる。
図１０は、本発明の第４実施形態における抵抗変化素子９０の概略断面図である。この例では、下部電極９１に、窒化チタンニッケル（Ｔｉ1-xＮｉx）Ｎを用いる。上述のように、下部電極に窒化ニッケル（ＮｉＮ）を用いると動作電流の低減が実現されるが、加工性に若干の問題が残る。窒化チタン（ＴｉＮ）を用いると、動作電流が増加するが、加工性の問題は解決できる。そこで、両者を合わせたＴｉＮｉＮで下部電極９１を構成し、加工性と電流低減の両方の効果を実現する。上部電極９３はＰｔ、抵抗変化膜９２はＮｉＯ膜である。
このような抵抗変化素子９０を用いてＲｅＲＡＭを作製する場合は、図６Ａ〜図６Ｈに示すプロセスと同様であるが、図６ＥのＮｉＮ膜５６に代えて、ＴｉＮバリア膜５５上にＴｉＮｉＮ膜を形成する。ＴｉＮｉＮ膜の形成は、適切な比率のＴｉＮｉターゲットを用いてスパッタ法により形成する。このようにすることで、図６Ｆに対応する加工工程において、下部電極の加工性が良くなる。ＴｉＮｉＮ膜の組成を（Ｔｉ1-xＮｉx）Ｎと表わすと、Ｎｉの組成は０<ｘ≦０．２、すなわちＴｉＮｉ全体に対するＮｉの比率は２０％以下であることが望ましい。
図１０Ｂは、Ｎｉの組成ｘを０．０８（Ｎｉ含有量が８％）にしたときの抵抗変化素子９０の電気特性を示すグラフである。実線が低抵抗から高抵抗へのリセット電流、点線が高抵抗から低抵抗へのセット電流である。実線で示すように、リセット動作において、動作電流が１ｍＡ以下と小さく、また３回ループのばらつきが非常に小さい。これは、下部電極９１をＴｉＮｉＮで形成したことにより微細化のときの加工精度を向上し、腐食の問題を解決したため、安定した電気特性が実現されたことを示す。
図１１は、ＴｉＮｉターゲットのＴｉ：Ｎｉ比と歩留まりの関係を示す表である。ＴｉとＮｉの含有量を合わせて１００とした場合、Ｎｉ比が２０％を越えると、素子の歩留まりが６０％以下に落ちる。これに比べ、Ｎｉ比が２０％以下のときは、素子歩留まりが７０〜９０％と良好である。このように、第４実施形態では、良好な電気特性を高歩留まりで得ることができる。
以上、特定の実施形態に基づいて本発明を説明してきたが、本発明は上述した実施例に限定されない。たとえば、抵抗変化膜としてのＮｉＯ膜は、スパッタリング以外に、Ｎｉ膜成膜後に、酸素含有雰囲気下での加熱する方法で形成してもよいし、当業者が採用し得る任意の手法で形成することができる。

Claims (8)

  1. 遷移金属窒化物を含む第１の電極と、
    貴金属又は貴金属酸化物を含む第２の電極と、
    前記第１の電極と前記第２の電極との間に配置された遷移金属酸化膜と、
    を有し、
    前記遷移金属酸化膜中の遷移金属と、前記第１の電極を構成する遷移金属とが同一種であり、
    前記遷移金属酸化膜は酸化ニッケル（ＮｉＯ）であり、
    前記第１の電極は、接地側がニッケル（Ｎｉ）、前記遷移金属酸化膜との界面側が窒化ニッケル（ＮｉＮ）である
    ことを特徴とする抵抗変化素子。
  2. 半導体基板の上方にニッケル（Ｎｉ）膜を形成し、前記ニッケル膜上に窒化ニッケル（ＮｉＮ）膜を形成してＮｉ膜とＮｉＮ膜を含む第１電極を形成し、
    前記第１電極に含まれる遷移金属と同一種類の遷移金属を用いて、前記第１電極上に酸化ニッケル（ＮｉＯ）膜を形成し、
    前記酸化ニッケル膜上に貴金属又は貴金属酸化物からなる第２電極を形成する、
    ことを特徴とする抵抗変化素子の製造方法。
  3. 前記窒化ニッケル膜の形成は、
    ニッケルを含むターゲットを用いてスパッタ法により行われることを特徴とする請求項２に記載の抵抗変化素子の製造方法。
  4. 前記窒化ニッケル膜の形成は、
    前記半導体基板の上方にニッケル膜を形成する工程と、
    前記ニッケル膜を窒化する工程と、を含むことを特徴とする請求項２に記載の抵抗変化素子の製造方法。
  5. 前記窒化する工程は、前記ニッケル膜を、窒素含有雰囲気で加熱することを特徴とする請求項４に記載の抵抗変化素子の製造方法。
  6. 前記窒化する工程は、前記ニッケル膜を、アンモニア含有雰囲気でプラズマ処理することを特徴とする請求項４に記載の抵抗変化素子の製造方法。
  7. 前記窒化ニッケル膜は、窒素含有雰囲気で、ニッケルを含むターゲットを用いてスパッタ法により形成され、
    前記酸化ニッケル膜は、酸素含有雰囲気で、前記ターゲットを用いてスパッタ法により形成され、
    前記窒化ニッケル膜の形成と前記酸化ニッケル膜の形成は、連続して行われることを特徴とする請求項３に記載の抵抗変化素子の製造方法。
  8. 複数の選択トランジスタと、
    前記選択トランジスタにそれぞれ接続された複数の抵抗変化素子と、
    を有し、
    前記複数の抵抗変化素子のそれぞれは、
    遷移金属窒化物を含む第１の電極と、
    貴金属又は貴金属酸化物を含む第２の電極と、
    前記第１の電極と前記第２の電極との間に配置された遷移金属酸化膜と、
    を備え、
    前記遷移金属酸化膜中の遷移金属と、前記第１の電極を構成する遷移金属とが同一種であり、
    前記遷移金属酸化膜は酸化ニッケル（ＮｉＯ）であり、
    前記第１の電極は、接地側がニッケル（Ｎｉ）、前記遷移金属酸化膜との界面側が窒化ニッケル（ＮｉＮ）である
    ことを特徴とする半導体装置。
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