KR101090171B1 - 저항변화소자의 제조방법 - Google Patents

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Abstract

[과제] 1 셀당 흐르는 전류량을 종래보다 저감할 수 있는 저항변화소자의 제조방법을 제공한다.
[해결 수단] 저항변화소자(71)의 저항 변화에 의해 데이터를 기억하는 저항 변화 메모리(ReRAM)에 있어서, 반도체 기판(50) 위에 트랜지스터(T), 층간 절연막(61, 65) 및 W플러그(62a, 62b, 66) 등을 형성한 후, 저항변화소자(71)의 하부전극이 되는 Pt막(67)을 형성하고, 그 위에 천이금속막(Ni막)(68)을 형성한다. 그 후, 천이금속막(68)의 표면을 산화시켜서, 천이금속산화막(69)을 형성하고, 그 위에 상부전극이 되는 Pt막(70)을 형성한다.
저항변화소자, ReRAM(Resistive Random Access Memory), 산화처리

Description

저항변화소자의 제조방법{PROCESS FOR PRODUCING RESISTANCE CHANGE DEVICE}
본 발명은 저항치의 변화를 이용하여 데이터를 기억하는 저항변화소자의 제조방법에 관한 것이다.
최근, 컴퓨터로 대표되는 정보기기에는 더욱더 소형화, 소전력화 및 고기능화가 요구되고 있다. 이에 따라, 고집적화가 가능하여 동작 속도가 빠르고, 또한 전력을 공급하지 않아도 데이터가 소실하지 않는 비휘발성 반도체 메모리가 요구되고 있다. 이러한 종류의 요구에 응할 수 있는 차세대 비휘발성 반도체 메모리의 하나로서, 저항변화소자를 구비한 저항 변화 메모리(Resistive Random Access Memory: 이하, 「ReRAM」이라 함)가 개발되어 있다(예를 들면, 비특허문헌 1,2).
ReRAM에서는 저항변화소자의 저항치의 변화를 이용하여 데이터를 기억한다. 저항변화소자는, 도 1에 나타낸 바와 같이 Pt(백금)으로 이루어진 한 쌍의 전극(11a, 11b) 사이에 NiO막(니켈 산화막)(12) 또는 기타의 천이금속산화막을 끼워서 구성되어 있다. 이렇게 구성된 저항변화소자에 소정의 전압을 인가하는 처리(electroforming: 이하,「포밍(forming)」이라 함)를 실시하면, 전류 및 전압을 제어함으로써 저항치를 변화시킬 수 있게 된다.
도 2는 가로축에 전압을 취하고, 세로축에 전류를 취하여 저항변화소자의 상 태변화를 나타낸 도면이다. 도 2에 나타낸 바와 같이 저항변화소자는, 그 내부를 흐르는 전류와 인가되는 전압에 따라, 고 저항상태와 저 저항상태 사이를 천이한다. 고 저항상태일 때에는, 도면 중 a로 나타낸 바와 같이 인가전압이 높아짐에 따라서 내부를 흐르는 전류가 증가하지만, 전압과 전류의 관계를 나타내는 곡선 경사는 비교적 작다. 그러나, 인가전압이 특정한 전압(도 2 중에 b로 나타냄) 이상이 되면, 저항치가 급격하게 감소한다(도면 중 c로 나타냄). 이에 따라 전류가 급격하게 증가하지만, ReRAM에서는 전류의 급격한 증가를 방지하는 리미터회로를 구비하여, 저항변화소자에 큰 전류가 흐르는 것을 방지하고 있다.
저 저항상태에서는, 도면 중 d로 나타낸 바와 같이 전압과 전류의 관계를 나타내는 곡선의 경사가 커진다. 그리고, 저항변화소자를 흐르는 전류가 어떤 특정한 값(도면 중 e로 나타냄)이 되면, 저항변화소자는 고 저항상태로 천이하여(도면 중 f로 나타냄) 전류는 급격하게 감소한다.
이와 같이, 저항변화소자는 고 저항상태인 때에 어떤 특정한 전압 이상의 전압을 인가하면 저 저항상태로 천이하고, 저 저항상태인 때에 어떤 특정한 전류 이상의 전류를 흘리면 고 저항상태로 천이한다. 저 저항상태인 때의 저항치는 수 kΩ 정도이고, 고 저항상태인 때의 저항치는 수 10kΩ∼1MΩ 정도이다. 또한, 일반적으로 고 저항상태로부터 저 저항상태로의 변화를 세트라고 지칭하고, 저 저항상태로부터 고 저항상태로의 변화를 리셋이라고 지칭한다.
저항변화소자를 구성하는 NiO막은 산화물이므로, 그 양단을 끼운 전극은 산화되기 쉬운 상태에 있다. 이 때문에 저항변화소자의 전극에는 산화되기 어려운 금 속, 구체적으로는 Pt 또는 Ir(이리듐) 등의 귀금속이 사용되고 있다. 특허문헌 1에는 한 쌍의 전극 사이에 NiO, TiO2, HfO, ZrO, ZnO, WO3, CoO 또는 Nb2O5 중의 어느 하나인 천이금속산화물로 이루어지는 막을 끼운 구조의 저항변화소자를 구비하는 불휘발성 메모리가 기재되어 있다.
본원의 발명자 등은, 종래의 ReRAM에는 이하에 나타낸 문제점이 존재하는 것으로 고려하고 있다. 즉, 종래의 저항변화소자에서는 도 2에 나타낸 바와 같이 저 저항상태로부터 고 저항상태로 천이시키기 위해서 수 mA∼10mA 이상의 전류를 흘릴 필요가 있다. 요구되는 메모리의 용량에도 의존하지만, 1 셀당 흐르는 전류를 1mA 이하로 하지 않으면 반도체 기억장치(IC)의 소비전력이 지나치게 커져서 실용화가 곤란한 것으로 알려져 있다.
[특허문헌 1] 일본 공개특허공보 제2006-140489호
[비특허문헌 1] K. Kinoshita et al. "Bias polarity dependent data retention of resistive random access memory consisting of binary transition metal oxide" APPLIED PHYSICS LETTER 89, 103509(2006)
[비특허문헌 2] S. Seo et al. "Reproducible resistance switching in polycrystalline NiO films" APPLIED PHYSICS LETTER Vol. 85, No, 23, 6 December 2004
본 발명의 목적은 1 셀당 흐르는 전류량을 종래 보다 저감할 수 있는 저항변화소자의 제조방법을 제공하는 것에 있다.
본 발명의 일 관점에 의하면, 반도체 기판의 상측에 귀금속 또는 귀금속산화물로 이루어진 제 1 귀금속막을 형성하는 공정과, 상기 제 1 귀금속막 위에 천이금속막을 형성하는 공정과, 상기 천이금속막의 표면을 산화시켜서 천이금속산화막을 형성하는 공정과, 상기 천이금속산화막 위에 귀금속 또는 귀금속산화물로 이루어진 제 2 귀금속막을 형성하는 공정을 포함하는 저항변화소자의 제조방법이 제공된다.
본원의 발명자 등은 ReRAM 구동 전류를 삭감하기 위해 여러 가지 실험 연구를 행하였다. 그 결과, 저항변화소자의 접지측(부극(負極)측) 전극 위에 Ni(니켈)막을 형성하고, 그 표면을 산화처리하여 천이금속산화막(NiOx막)을 형성하면, 저항변화소자의 구동 전류를 저감할 수 있다는 것이 밝혀졌다. 저항변화소자의 접지측 전극과 천이금속산화막 사이에 Ni막을 배치하면 구동 전류가 감소하는 이유는 명확하지 않지만, Ni막이 없는 경우에는 귀금속전극으로부터 천이금속산화막으로의 원소의 확산이나 천이금속산화막으로부터 귀금속전극으로의 산소의 확산이 발생하여 구동 전압이 높아지는 동시에 구동 전류가 커지고, 접지측 전극과 천이금속산화막 사이에 Ni막을 형성했을 경우는 그러한 현상이 발생하지 않기 때문으로 생각된다.
접지측 전극 위에 형성하는 막을 Ni 이외의 천이금속, 예를 들면 Ti(티탄), Co(코발트), 또는 Ta(탄탈)에 의해 형성해도 좋다. 본 발명에 있어서는, 천이금속산화막은 천이금속의 표면을 산화시킴으로써 형성하므로, 천이금속막이 Ti으로 이루어진 경우에는 천이금속산화막이 TiO2에 의해 구성되고, 천이금속막이 Co로 이루어진 경우에는 천이금속산화막이 CoO에 의해 구성되고, 천이금속막이 Ta으로 이루어진 경우에는 천이금속산화막이 Ta2O5에 의해 구성된다.
도 1은 종래의 저항변화소자를 나타낸 단면도.
도 2는 저항변화소자의 상태 변화의 예를 나타낸 도면.
도 3은 본 발명의 실시예에 관한 저항변화소자를 나타낸 단면도.
도 4는 산화처리 전 및 산화처리 후의 샘플의 X선회절(X-ray diffraction: XRD) 측정 결과를 나타낸 도면.
도 5는 산화처리 후의 샘플의 깊이 방향 원소분석을 XPS에 의해 행한 결과를 나타낸 도면.
도 6은 천이금속막(Ni막) 및 천이금속산화막(NiOx막)의 두께와 특성의 관계를 조사한 결과를 나타낸 도면.
도 7은 산화처리 후의 Ni막의 두께를 5nm 또는 10nm로 할 경우의 조건을 조사한 결과를 나타낸 도면.
도 8은 실시예의 저항변화소자의 특성을 나타낸 도면.
도 9는 비교예의 저항변화소자의 특성을 나타낸 도면.
도 10은 본 발명의 실시예에 관한 ReRAM의 제조방법을 나타낸 단면도(그 1).
도 11은 본 발명의 실시예에 관한 ReRAM의 제조방법을 나타낸 단면도(그 2).
도 12는 본 발명의 실시예에 관한 ReRAM의 제조방법을 나타낸 단면도(그 3).
이하, 본 발명의 실시예에 대해서 첨부의 도면을 참조하여 설명한다.
도 3은 본 발명의 실시예에 관한 저항변화소자를 나타낸 단면도이다. 도 3에 나타낸 바와 같이 본 실시예의 저항변화소자는, Pt(백금)으로 이루어진 하부전극(접지측 전극)(21a)과, Ni(니켈)로 이루어진 천이금속막(22)과, NiOx(니켈 산화막)으로 이루어진 천이금속산화막(23)과, Pt로 이루어진 상부전극(정극측 전극)(2lb)을 밑에서부터 이 순서로 적층하여 구성되어 있다. 또한, NiOx 중의 x는 임의의 정수이지만, 양호한 특성을 얻기 위해서, 0<x<2로 하는 것이 바람직하다.
하부전극(21a) 및 상부전극(2lb)은 Pt 이외의 귀금속, 예를 들면 Pd(팔라듐), Ru(루테늄) 또는 Ir(이리듐) 등, 또는 그들의 산화물에 의해 형성해도 좋다. 본 실시예에서는, Pt에 의해 하부전극(21a)을 형성한 후, 그 위에 Ni을 스퍼터해서 천이금속막(22)을 형성하고, 산화성 분위기 중으로 천이금속막(22)의 표면을 산화해서 NiOx로 이루어지는 천이금속산화막(23)을 형성한다. 이 경우, 천이금속막(22) 전체를 산화해버리면 구동 전류를 저감하는 효과를 얻을 수 없게 되므로, 산화처리시의 온도와 시간을 조정하여, 잔존시키는 천이금속막(22)의 두께를 제어하는 것이 필요하다. 그 때문에 미리 산화처리시의 온도 및 시간과 잔존하는 천이금속막의 두께와의 관계를 조사해 두는 것이 중요하다. 산화처리 후의 천이금속막 및 천이금속산화막의 두께는 단면 SEM(Scanning Electron Microscope) 관찰, 막결정성 측정, 또는 XPS(X-ray Photoelectron Spectroscopy)를 사용한 깊이 방향의 원소 분석 등에 의해 행한다.
도 4는 가로축에 각도(2θ)를 취하고, 세로축에 강도(count)를 취하여, 산화처리 전 및 산화처리 후의 샘플 X선회절(X-ray diffraction: XRD) 측정의 결과를 나타낸 도면이다. 또한, 측정에 사용한 샘플은 실리콘 기판 위에 Pt로 이루어진 금속막(하부전극)을 형성하고, 그 위에 스퍼터법에 의해 Ni막을 60nm의 두께로 형성한 것이다. 또한, 산화처리는 산화성 분위기 중에서 400℃의 온도로 30분간 가열하는 것에 의해 행하였다.
도 4로부터 알 수 있는 바와 같이, 산화처리 전의 샘플에서는 Si(200), Pt(111) 및 Ni(111) 피크 밖에 관찰되고 있지 않지만, 산화처리 후에는 Si(200), Pt(111) 및 Ni(111) 피크에 더해서 NiO(200)의 피크도 관찰되고 있다. 이로부터, 400℃의 온도에서 30분간 가열하는 산화처리에서는, 산화처리 후에 NiOx막이 형성되고, Ni막도 잔존하는 것을 알 수 있다.
도 5는 가로축에 에칭 시간을 취하고, 세로축에 원자비(atomic ratio)를 취하여, 산화처리 후의 샘플의 깊이 방향의 원소분석을 XPS에 의해 행한 결과를 나타낸 도면이다. 또한, 에칭에는 Ar가스를 사용하였다.
도 5로부터 에칭 시간이 0∼900sec인 때는 산소의 원자비가 높고, 에칭 시간이 900sec을 초과하면 산소의 원자비가 감소하며, 동시에 Ni의 원자비가 증가하는 것을 알 수 있다. 이것은 하부전극의 근방에 산화되지 않고 있는 Ni이 남아있다는 것을 의미한다. SEM에 의해 산화처리 후의 샘플 단면을 관찰한 결과, 미산화의 Ni막 두께는 10nm 이었다.
다음, 본원 발명자 등은 도 3에 나타낸 구조에서 천이금속막(Ni막)(22) 및 천이금속산화막(NiOx막)(23)의 두께가 각각 다른 다수의 저항변화소자를 형성하고, 그들의 특성을 조사하였다. 그 결과를 도 6에 나타낸다. 도 6에 나타나 있는 바와 같이, 천이금속막(Ni막)의 두께가 5∼20nm인 동시에 천이금속산화막(NiOx막)의 두께가 5∼65nm(도면 중 파선으로 둘러싼 범위)에서만 양호한 저항 변화 특성을 나타내고, 그 이외의 때는 양호한 저항 변화 특성을 나타내지 않는다. 즉, 천이금속산화막의 두께가 5nm 미만인 경우에는 저항치가 지나치게 낮아져서, 고 저항상태의 때에 필요한 저항치를 얻을 수 없다. 또한, 천이금속산화막의 두께가 65nm을 초과하면 저항치가 지나치게 높아져서, 저 저항상태의 때에 필요한 저항치를 얻을 수 없다. 또한, 천이금속막의 두께가 5nm 미만인 경우에는 리셋 전류를 삭감하는 효과를 충분하게 얻을 수 없다.
천이금속막(Ni막)의 두께가 20nm을 초과하면 충분한 특성을 얻을 수 없는 이유는 명확하지 않지만 Pt와 Ni와의 반응이 진행되고, 그 결과 NiOx막의 표면의 요철이 커지기 때문인 것으로 생각된다.
도 7은 가로축에 산화처리시의 온도를 취하고, 세로축에 산화처리 시간을 취하여, 산화처리 후의 Ni막의 두께를 5nm 또는 10nm로 할 경우의 조건을 조사한 결과를 나타낸 도면이다. 또한, 도 7 중에는 Ni막이 소실 할 때의 조건을 조사한 결과도 함께 나타나 있다.
도 8은 가로축에 전압을 취하고, 세로축에 전류를 취하여, 본 발명의 방법에 의해 형성한 저항변화소자(이하, 실시예라고 함)의 특성을 나타낸 도면이다. 또한, 도 9는 도 1에 나타낸 구조의 저항변화소자(이하, 비교예라고 함)의 특성을 나타낸 도면이다.
도 8로부터 알 수 있는 바와 같이, 본 발명인 방법에 의해 형성한 실시예의 저항변화소자에서는 세트 전압이 1.2V 정도이고, 리셋 전류가 0.8mA 정도로 작다. 한편, 도 9로부터 알 수 있는 바와 같이, 비교예의 저항변화소자에서는, 세트 전압이 2V 정도이고, 리셋 전류가 약 20mA로 크다.
또한, 도 3에서 천이금속막(22)은 Ni 이외의 천이금속, 예를 들면 Ti(티탄), Co(코발트) 또는 Ta(탄탈)에 의해 형성해도 좋다. 본 발명에서는 천이금속막(22)의 표면을 산화시켜서 천이금속산화막(23)을 형성하므로, 천이금속막(22)을 Ti에 의해 형성한 경우에는 천이금속산화막(23)은 TiO2에 의해 구성되고, 천이금속막(22)을 Co에 의해 형성한 경우에는 천이금속산화막(23)은 CoO에 의해 구성되고, 천이금속막(22)을 Ta에 의해 형성한 경우에는 천이금속산화막(23)은 Ta2O5막에 의해 구성되게 된다.
(ReRAM의 제조방법)
도 10∼도 12는 본 발명의 실시예에 관한 ReRAM 제조방법을 공정순으로 나타낸 단면도이다. 보통, 반도체 기판 위에는 메모리 셀과 함께 구동회로(기입 회로 및 판독 회로 등)를 구성하는 n형 트랜지스터 및 p형 트랜지스터를 형성하고 있지만, 여기에서는 이들의 도시를 생략하고 있다.
먼저, 도 10(a)에 나타낸 구조를 형성할 때까지의 공정을 설명한다. 도 10(a)에 나타낸 바와 같이 반도체 기판(실리콘 기판)(50)의 소정의 영역에, 공지의 STI(Shallow Trench Isolation)법 또는 LOCOS(Local Oxidation of Silicon)법에 의해 소자분리막(51)을 형성하고, 이들 소자분리막(51)에 의해 반도체 기판(50)의 표면을 복수의 소자영역으로 분리한다.
다음, 반도체 기판(50)의 n형 트랜지스터 형성영역(메모리 셀 영역 및 구동회로의 n형 트랜지스터 형성영역: 이하, 동일)에 붕소(B) 등의 p형 불순물을 유입하여 p웰(52)을 형성한다. 또한, 반도체 기판(50)의 p형 트랜지스터 형성영역(구동회로의 p형 트랜지스터 형성영역: 이하, 동일)에 인(P) 등의 n형 불순물을 유입하여 n웰(도시하지 않음)을 형성한다.
다음, p웰(52) 및 n웰(도시하지 않음)의 표면을 열산화시켜서, 게이트 절연막(53)을 형성한다. 그 후, CVD(Chemical Vapor Deposition)법에 의해, 반도체 기판(50)의 상측 전체면에 폴리실리콘막을 형성하고, 이 폴리실리콘막을 포토리소그래픽법 및 에칭법에 의해 패터닝하여 게이트 전극(54)을 형성한다. 이 때, 도 10(a)에 나타나 있는 바와 같이 메모리 셀 영역에서는, 1개의 p웰(52) 위에 워드 라인이 되는 2개의 게이트 전극(54)이 서로 평행하게 배치된다.
다음, 게이트 전극(54)을 마스크로 해서 n형 트랜지스터 형성영역의 p웰(52)에 인(P) 등의 n형 불순물을 저 농도로 이온주입하여 n형 저농도 불순물영역(56)을 형성한다. 이와 마찬가지로, 게이트 전극(54)을 마스크로 하여 p형 트랜지스터 형성영역의 n웰(도시하지 않음)에 붕소(B) 등의 p형 불순물을 저 농도로 이온주입 하여 p형 저농도 불순물영역(도시하지 않음)을 형성한다.
다음, 게이트 전극(54)의 양측에 측벽(side wall)(57)을 형성한다. 이 측 벽(57)은 CVD법에 의해 반도체 기판(50)의 상측 전체면에 SiO2 또는 SiN 등으로 이루어지는 절연막을 형성한 후, 그 절연막을 에치백하여 게이트 전극(54)의 양측만을 남김으로써 형성된다.
그 후, 게이트 전극(54) 및 측벽(57)을 마스크로 하여 n형 트랜지스터 형성영역의 p웰(52)에 n형 불순물을 고농도로 이온주입하여, n형 고농도 불순물영역(58a, 58b)을 형성한다. 여기에서, 고농도 불순물영역(58a)은 게이트 전극(54)과 소자분리막(51)의 사이에 배치된 불순물영역(드레인)이며, 고농도 불순물영역(58b)은 2개의 게이트 전극(54)의 사이에 배치된 불순물영역(소스)이다.
이와 마찬가지로, p형 트랜지스터 형성영역의 게이트 전극 및 측벽을 마스크로하여 n웰(도시하지 않음)에 p형 불순물을 고농도로 이온주입하여, p형 고농도 불순물영역(도시하지 않음)을 형성한다. 이렇게 하여, 각 트랜지스터 형성영역에, LDD(Lightly Doped Drain) 구조의 소스/드레인을 갖는 트랜지스터(T)가 형성된다.
다음, 도 10(b)에 나타낸 구조를 형성할 때까지의 공정에 관하여 설명한다. 상술한 공정에 의해 트랜지스터(T)를 형성한 후, CVD법에 의해, 반도체 기판(50)의 상측 전체면에, 제 1 층간 절연막(61)으로서 예를 들면 SiO2막을 형성하고, 이 층간 절연막(61)에 의해 트랜지스터(T)를 덮는다. 그 후, 제 1 층간 절연막(61)의 표면을 CMP(Chemical Mechanical Polishing: 화학적 기계연마)법에 의해 연마해서 평탄화 한다.
다음, 포토리소그래픽법 및 에칭법을 사용하여 제 1 층간 절연막(61)의 윗면 으로부터 n형 트랜지스터 형성영역의 n형 고농도 불순물영역(58a, 58b)에 도달하는 컨택트홀을 형성한다. 그리고, 스퍼터법에 의해 반도체 기판(50)의 상측 전체면에 배리어 메탈로서 TiN막(도시하지 않음)을 형성한 후, 스퍼터법 또는 CVD법에 의해 TiN막 위에 W막을 형성하는 동시에, 컨택트홀 내에 W를 충전한다. 그 후, 제 1 층간 절연막(61)이 노출될 때까지 W막 및 TiN막을 CMP법에 의해 연마한다. 이렇게 하여, 컨택트홀 내에 W가 충전된 W플러그(62a, 62b)가 형성된다. 여기에서, W플러그(62a)는 고농도 불순물영역(58a)에 접속한 플러그이고, W플러그(62b)는 고농도 불순물영역(58b)에 접속한 플러그이다.
다음, 도 10(c)에 나타낸 구조를 형성할 때까지의 공정에 관하여 설명한다.
상술한 공정에 의해 W플러그(62a, 62b)를 형성한 후, 스퍼터법에 의해 제 1 층간 절연막(61) 및 W플러그(62a, 62b) 위에 알루미늄 또는 동 등의 금속으로 구성되는 도전막을 형성한다. 그리고, 이 도전막을 포토리소그래픽법 및 에칭법에 의해 패터닝하여 패드(63a) 및 배선(63b)을 형성한다. 패드(63a)는 W플러그(62a) 위에 형성되고, W플러그(62a)와 전기적으로 접속된다. 또한 배선(63b)은 W플러그(63b) 위를 통과하고, W플러그(63b)와 전기적으로 접속된다.
다음, 도 10(d)에 나타낸 구조를 형성할 때까지의 공정에 관하여 설명한다. 상술한 공정에 의해 패드(63a) 및 배선(63b)을 형성한 후, CVD법에 의해 반도체 기판(50)의 상측 전체면에 SiO2로 이루어지는 제 2 층간 절연막(65)을 형성한다. 그리고, 이 제 2 층간 절연막(65)을 CMP법으로 연마해서 표면을 평탄화한 후, 포토리소 그래픽법 및 에칭법을 사용하여 제 2 층간 절연막(65)의 윗면으로부터 패드(63a)에 도달하는 컨택트홀을 형성한다. 그 후, 스퍼터법에 의해 반도체 기판(50)의 상측 전체면에 배리어 메탈로서 TiN막(도시하지 않음)을 형성한 후, 스퍼터법 또는 CVD법에 의해 TiN막 위에 W막을 형성하는 동시에, 컨택트홀 내에 W를 충전한다. 그 다음에, 제 2 층간 절연막(65)이 노출될 때까지 W막 및 TiN막을 CMP법으로 연마한다. 이렇게 하여, 컨택트홀 내에 W가 충전된 W플러그(66)가 형성된다.
다음, 도 11(a)∼도 11(c)에 나타낸 구조를 형성할 때까지의 공정에 관하여 설명한다. 상술한 공정에 의해 W플러그(66)를 형성한 후, 제 2 층간 절연막(65) 및 W플러그(66) 위에 스퍼터법으로 Ti 또는 TiN막(도시하지 않음)을, 예를 들면 20nm의 두께로 형성한다. 이러한 Ti 또는 TiN막은 필수적이지 않지만, 층간 절연막(65)과 하부전극(67a)의 밀착성 및 W플러그(66)와 하부전극(67a) 사이의 전기적 접속성을 향상시키는데 도움이 된다.
다음, 스퍼터법에 의해, 도 11(a)에 나타낸 바와 같이 제 2 층간 절연막(65) 및 W플러그(66) 위(Ti 또는 TiN막 위)에, 하부전극이 되는 Pt막(67)을, 예를 들면 50∼100nm의 두께로 형성한다. 그 후, 스퍼터법에 의해 Pt막(67) 위에 Ni막(68)을 예를 들면 60nm의 두께로 형성한다. 그리고, 이 반도체 기판(50)을 전기로(furnace) 내에 넣고, 산화성 분위기 중에서 400℃의 온도로 30분간 열처리한다.
이에 따라 Ni막(68)의 표면이 산화되어서, 도 11(b)에 나타낸 바와 같이 NiOx로 이루어진 천이금속산화막(69)이 형성된다. 이 산화처리에 의해, Ni막(68)의 두께는 10nm 정도가 된다. 또한, Ni막(68)(천이금속막)의 산화는 급속 램프 가열(Rapid Thermal Anneal: RTA)법에 의해 행하여도 좋다.
그 후, 스퍼터법에 의해, 도 11(c)에 나타낸 바와 같이 NiOx막(69) 위에, 상부전극이 되는 Pt막(70)을 예를 들면 50nm의 두께로 형성한다. 또한 Pt막(70) 위에, TiN으로 이루어진 반사방지막(도시하지 않음)을 예를 들면 50nm의 두께로 형성한다. 또한, 반사방지막은 다음 포토리소그래피 공정에서 빛의 반사를 방지하기 위해서 형성하는 것이다. 이 반사방지막은 필요에 따라서 형성할 수 있고, 본 발명에서 필수적이지는 않다.
다음, 도 12(a)∼도 12(c)에 나타낸 구조를 형성할 때까지의 공정에 관하여 설명한다. 상술한 공정에서 Pt막(70)을 형성한 후, Pt막(70) 위에 소정의 형상의 레지스트막(도시하지 않음)을 형성하고, 이 레지스트막을 마스크로하여 Pt막(70), NiOx막(69), Ni막(68) 및 Pt막(67)을 에칭한다. 이에 따라, 도 12(a)에 나타낸 바와 같이 Pt로 이루어진 하부전극(67a), Ni로 이루어진 천이금속막(68a), NiOx로 이루어진 천이금속산화막(69a) 및 Pt로 이루어진 상부전극(70a)이 적층된 구조의 저항변화소자(71)가 형성된다.
다음, CVD법에 의해, 도 12(b)에 나타낸 바와 같이 반도체 기판(50)의 상측 전체면에 SiO2로 이루어진 제 3 층간 절연막(72)을 형성한다. 그리고, 포토리소그래픽법 및 에칭법을 사용하여 제 3 층간 절연막(72)의 윗면으로부터 저항변화소자(71)의 상부전극(70a)에 도달하는 컨택트홀을 형성한다. 그 후, 반도체 기판(50)의 상측 전체면에 배리어 메탈로서 TiN막(도시하지 않음)을 형성한 후, 스퍼터법 또는 CVD법에 의해 배리어 메탈 위에 W막을 형성하는 동시에, 컨택트홀 내에 W를 충전한다. 그 후, 제 3 층간 절연막(72)이 노출될 때까지 W막 및 TiN막을 CMP법으로 연마한다. 이렇게 하여, 저항변화소자(71)의 상부전극(70a)에 전기적으로 접속한 W플러그(73)가 형성된다.
다음, 스퍼터법에 의해, 제 3 층간 절연막(72) 및 W플러그(73) 위에 예를 들면 TiN/Al/TiN/Ti의 적층구조의 도전막(도시하지 않음)을 형성한다. 그리고, 포토리소그래픽법 및 에칭법을 사용하여 도전막을 패터닝하고, 도 12(c)에 나타낸 바와 같이 배선(비트 라인)(74)을 형성한다. 이렇게 하여, ReRAM이 완성된다.
이렇게 구성된 ReRAM에서, 배선(74)은 비트 라인, 각 트랜지스터(T)의 게이트 전극(54)은 워드 라인, 배선(63b)은 접지 라인이 된다. 그리고, 저항변화소자(71)를 세트할 때에는 트랜지스터(T)를 온 상태로 하고 하부전극(67a)을 접지전위로 하여 배선(74)(비트 라인)을 통해 저항변화소자(71)에 소정의 전압을 인가한다. 또한 저항변화소자(71)를 리셋할 때에는, 트랜지스터(T)를 온 상태로 하고 하부전극(67a)을 접지전위로 하여 배선(비트 라인)(74)을 통해 저항변화소자(71)에 소정의 전류를 흐르게 한다. 또한 저항변화소자(71)의 상태를 검출할 때에는, 트랜지스터(T)를 온 상태로 하여 배선(비트 라인)(74)과 배선(63b)(접지 라인) 사이의 저항을 조사한다.
본 실시예의 ReRAM은, 저항변화소자(71)가 Pt로 이루어진 하부전극(67a)과, Ni로 이루어진 천이금속막(68a)과, NiOx로 이루어진 천이금속산화막(69a)과, Pt로 이루어진 상부전극(70a)으로 구성되어 있으므로, 구동 전압이 낮고 구동 전류가 작 은 효과를 얻을 수 있다. 이에 따라 ReRAM의 고집적화가 가능하게 되고, 정보기기의 더욱더의 소형화, 전력 절약화 및 고기능화의 요구에 대응할 수 있다.
또한, 상기의 실시예에서는 본 발명을 스택형 ReRAM에 적용한 예에 관하여 설명했지만, 본 발명을 플래너형 ReRAM에 적용해도 좋다.

Claims (5)

  1. 반도체 기판의 상측에 귀금속 또는 귀금속산화물로 이루어진 제 1 귀금속막을 형성하는 공정과,
    상기 제 1 귀금속막 위에 천이금속막을 형성하는 공정과,
    상기 천이금속막의 표면을 산화시켜서 천이금속산화막을 형성하는 공정과,
    상기 천이금속산화막 위에 귀금속 또는 귀금속산화물로 이루어진 제 2 귀금속막을 형성하는 공정을 포함하고,
    상기 천이금속산화막을 형성하는 공정은 상기 제 1 귀금속막과 상기 천이금속산화막 사이에 상기 천이금속막을 잔존하도록 수행되는 것을 특징으로 하는 저항변화소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 천이금속막의 표면의 산화는 전기로를 이용하여 행하는 것을 특징으로 하는 저항변화소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 천이금속막의 표면의 산화는 급속 램프 가열법에 의해 행하는 것을 특징으로 하는 저항변화소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 천이금속산화막 형성 후에 있어서의 상기 천이금속막의 두께를 5nm 이상 20nm 이하로, 또한 상기 천이금속산화막의 두께를 5nm 이상 65nm 이하로 하는 것을 특징으로 하는 저항변화소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 귀금속은 Pt, Pd, Ru 및 Ir으로 이루어지는 일 군으로부터 선택된 어느 하나인 것을 특징으로 하는 저항변화소자의 제조방법.
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