WO2010073897A1 - 抵抗変化素子 - Google Patents

抵抗変化素子 Download PDF

Info

Publication number
WO2010073897A1
WO2010073897A1 PCT/JP2009/070469 JP2009070469W WO2010073897A1 WO 2010073897 A1 WO2010073897 A1 WO 2010073897A1 JP 2009070469 W JP2009070469 W JP 2009070469W WO 2010073897 A1 WO2010073897 A1 WO 2010073897A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
oxide layer
resistance
resistance change
tantalum oxide
Prior art date
Application number
PCT/JP2009/070469
Other languages
English (en)
French (fr)
Inventor
行広 迫坪
真之 寺井
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to JP2010543996A priority Critical patent/JP5464148B2/ja
Publication of WO2010073897A1 publication Critical patent/WO2010073897A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
    • H01L27/016—Thin-film circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors

Definitions

  • the present invention relates to a resistance change element constituted by sandwiching a resistance change layer made of an insulating material between two electrodes.
  • variable resistance nonvolatile memory information is written by setting the resistance value of the variable resistance layer of the memory cell by applying a voltage pulse.
  • the resistance change type nonvolatile memory can perform nondestructive reading of written information.
  • the resistance change type nonvolatile memory is promising as having a possibility of surpassing the existing nonvolatile memory because the cell area is small and the multi-value can be increased.
  • PCMO Pr 0.7 Ca 0.3 MnO 3
  • YBCO YBa 2 Cu 3 O y
  • Document 5 shows a method of realizing a switching operation in which a buffer layer such as ruthenium oxide is stacked between a resistance change layer and a lower electrode to suppress an increase in reset current value.
  • Reference 6 describes the use of 80 nm microcrystalline TiO 2 for the variable resistance layer.
  • two operation methods are shown. First, there is shown an operation method in which the resistance is reduced by applying a negative voltage to the upper electrode and the resistance is increased by applying a positive voltage. Secondly, a method of reducing the resistance and increasing the resistance only by applying a positive voltage is shown.
  • the size of the crystal grain is larger than the element size. Cannot be ignored.
  • variation in electrical characteristics between elements increases due to unevenness of the surface of the resistance change layer due to crystal grains.
  • unevenness can be suppressed by reducing the thickness of the variable resistance layer.
  • a thick resistance change layer of 50 nm or more is used.
  • a buffer layer is introduced to realize a resistance change operation that suppresses an increase in the reset current value, but the composition and structure of the buffer layer are not disclosed.
  • the initial leakage current is large, There is a problem that a stable resistance change operation cannot be obtained.
  • the present invention has been made to solve the above-described problems, and it is an object of the present invention to provide a resistance change element having a small initial leakage current and a stable resistance change operation.
  • a resistance change element includes at least a first electrode, a resistance change layer formed on the first electrode, and a second electrode formed on the resistance change layer,
  • the change layer has a first layer made of an oxide of a transition metal other than tantalum and a second layer made of amorphous tantalum oxide, and the first layer is formed in contact with the first electrode. It is what you have.
  • the resistance change layer includes the first layer made of an oxide of a transition metal other than tantalum and the second layer made of amorphous tantalum oxide, the resistance change In the element, an excellent effect that an initial leakage current is small and a stable resistance changing operation can be obtained can be obtained.
  • FIG. 1 is a cross-sectional view partially showing a configuration example of a variable resistance element according to Embodiment 1 of the present invention.
  • FIG. 2 is a cross-sectional view partially showing a configuration example of the variable resistance element according to Embodiment 2 of the present invention.
  • FIG. 3 is a characteristic diagram showing XPS spectra of O1s and Ni2p orbitals of the formed nickel oxide layer.
  • FIG. 4 is a characteristic diagram showing XPS spectra of O1s and Ti2p orbitals of the formed titanium oxide layer.
  • FIG. 5 is a characteristic diagram showing XPS spectra of Ta4f and O1s orbitals of the formed tantalum oxide layer.
  • FIG. 6 is a characteristic diagram showing XRD spectra of these five types of samples obtained by subjecting the tantalum oxide layer to high temperature annealing at 500 ° C., 600 ° C., 700 ° C., and 800 ° C. in an oxygen atmosphere.
  • FIG. 7 is a characteristic diagram showing resistance change characteristics of the resistance change element of the sample element 2.
  • FIG. 8 is a characteristic diagram showing resistance change characteristics of the variable resistance element of the sample element 3.
  • FIG. 9 is a characteristic diagram showing resistance change characteristics of the variable resistance element of the sample element 4.
  • FIG. 10 is a cross-sectional view illustrating a configuration example of a memory device using the resistance change element according to the present invention.
  • FIG. 10 is a cross-sectional view illustrating a configuration example of a memory device using the resistance change element according to the present invention.
  • FIG. 11 is a process diagram illustrating a method for manufacturing a memory device using a resistance change element according to the present invention.
  • FIG. 12 is a process diagram illustrating a method for manufacturing a memory device using a resistance change element according to the present invention.
  • FIG. 13 is a process diagram illustrating a method for manufacturing a memory device using a resistance change element according to the present invention.
  • FIG. 14 is a process diagram illustrating a method for manufacturing a memory device using a resistance change element according to the present invention.
  • FIG. 15 is a process diagram illustrating a method for manufacturing a memory device using a resistance change element according to the present invention.
  • FIG. 16 is a process diagram illustrating a method for manufacturing a memory device using a resistance change element according to the present invention.
  • FIG. 17 is a cross-sectional view showing the configuration of the memory device using the variable resistance element according to Embodiment 3 of the present invention.
  • FIG. 18 is a process diagram illustrating a method for manufacturing a memory device using a resistance change element according to Embodiment 3 of the present invention.
  • FIG. 19 is a process diagram illustrating a method for manufacturing a memory device using a resistance change element according to Embodiment 3 of the present invention.
  • FIG. 20 is a process diagram illustrating a method for manufacturing a memory device using a resistance change element according to Embodiment 3 of the present invention.
  • FIG. 21 is a process diagram illustrating a method for manufacturing a memory device using a resistance change element according to Embodiment 3 of the present invention.
  • FIG. 18 is a process diagram illustrating a method for manufacturing a memory device using a resistance change element according to Embodiment 3 of the present invention.
  • FIG. 19 is a process diagram illustrating a method for manufacturing a memory device using a
  • FIG. 22 is a process diagram for explaining the manufacturing method of the memory device using the resistance change element according to Embodiment 3 of the present invention.
  • FIG. 23 is a characteristic diagram showing current-voltage characteristics of the variable resistance element according to the third embodiment of the present invention.
  • FIG. 24 is a characteristic diagram showing variation in “Forming” voltage of the variable resistance element according to the third embodiment of the present invention.
  • FIG. 25 is a characteristic diagram showing variations in the “Set” voltage and the “Reset” voltage of the variable resistance element according to the third embodiment of the present invention.
  • FIG. 26 is a characteristic diagram showing variation in “Set” resistance and “Reset” resistance of the variable resistance element according to the third embodiment of the present invention.
  • FIG. 23 is a characteristic diagram showing current-voltage characteristics of the variable resistance element according to the third embodiment of the present invention.
  • FIG. 24 is a characteristic diagram showing variation in “Forming” voltage of the variable resistance element according to the third embodiment of the present invention.
  • FIG. 25 is a characteristic diagram showing variations
  • FIG. 27 is a characteristic diagram showing variation in “Forming” voltage of the resistance change element according to the third embodiment of the present invention when silicon tantalum oxide is used.
  • FIG. 28 is a characteristic diagram showing variations in “Set” voltage and “Reset” voltage of the resistance change element according to the third embodiment of the present invention when silicon tantalum oxide is used.
  • FIG. 29 is a characteristic diagram showing variation in “Set” resistance and “Reset” resistance of the variable resistance element according to the third embodiment of the present invention when silicon tantalum oxide is used.
  • FIG. 1 is a cross-sectional view schematically showing a partial configuration example of the variable resistance element according to Embodiment 1 of the present invention.
  • the variable resistance element includes a lower electrode (first electrode) 101, an upper electrode (second electrode) 103, and a variable resistance layer 102 sandwiched between the lower electrode 101 and the upper electrode 103.
  • the resistance change layer 102 includes a nickel oxide layer (first layer) 121 and an amorphous tantalum oxide (Ta 2 O 5 ) layer (second layer) 122. It is formed in contact with the electrode 101. In this embodiment, the nickel oxide layer 121 is used.
  • the present invention is not limited to this, and the resistance change layer 102 includes a layer made of an oxide of a transition metal other than tantalum and the tantalum oxide layer 122. It only has to be formed.
  • the nickel oxide layer 121 is used will be described.
  • the nickel oxide layer 121 may have a thickness of about 2 nm, and the tantalum oxide layer 122 may have a thickness of about 10 nm.
  • the tantalum oxide layer 122 preferably has a stoichiometric composition (stoichiometric composition).
  • the nickel oxide layer 121 has a thickness of less than 50 nm.
  • the lower electrode 101 may basically have conductivity.
  • the lower electrode 101 is made of, for example, Au, Ni, Co, Pt, Ru, Ir, Ti, Cu, Ta, iridium-tantalum alloy (Ir-Ta), tin-added indium oxide (ITO), or an alloy thereof, or What is necessary is just to comprise from these oxides, nitrides, fluorides, carbides, silicides, and the like. Moreover, the laminated body of these materials may be sufficient.
  • the upper electrode 103 may basically have conductivity.
  • the upper electrode 103 is made of, for example, Au, Ni, Co, Pt, Ru, Ir, Ti, Cu, Ta, iridium-tantalum alloy (Ir-Ta), tin-added indium oxide (ITO), or an alloy thereof, or These oxides, nitrides, fluorides, carbides, silicides and the like can be used. Moreover, the laminated body of these materials may be sufficient.
  • variable resistance element included in the variable resistance element according to the present embodiment may be formed by stacking adjacent layers in at least some of these regions. Needless to say, the lower electrode 101 and the upper electrode 103 may be interchanged.
  • the resistance value in the high resistance state can be increased, and the leakage in the high resistance state can be reduced.
  • the difference in resistance value between the high resistance state and the low resistance state can be increased.
  • the difference between the elements is detected as a distinction between the element in the high resistance state and the element in the low resistance state. There are cases where it becomes difficult.
  • the difference between the high resistance state and the low resistance state is large, even if some variation occurs between the elements, it is possible to easily distinguish between the element in the high resistance state and the element in the low resistance state. It becomes like this.
  • stable resistance change operation can be realized in a large number of integrated elements.
  • FIG. 2 is a cross-sectional view schematically showing a partial configuration example of the variable resistance element according to Embodiment 1 of the present invention.
  • the variable resistance element includes a lower electrode (first electrode) 201, an upper electrode (second electrode) 203, and a variable resistance layer 202 sandwiched between the lower electrode 201 and the upper electrode 203.
  • the resistance change layer 202 includes a nickel oxide layer (first layer) 221, an amorphous tantalum oxide (Ta 2 O 5 ) layer (second layer) 222, and a nickel oxide layer 221 and a tantalum oxide layer 222. And a titanium oxide layer (third layer) 223 sandwiched between the layers.
  • the nickel oxide layer 221 is formed in contact with the lower electrode 201.
  • the nickel oxide layer 221 may have a thickness of about 2 nm
  • the tantalum oxide layer 222 may have a thickness of about 10 nm
  • the titanium oxide layer 223 may have a thickness of about 3 nm.
  • the tantalum oxide layer 222 preferably has a stoichiometric composition (stoichiometric composition).
  • the nickel oxide layer 221 has a layer thickness of less than 50 nm.
  • the lower electrode 201 may basically have conductivity.
  • the lower electrode 201 is made of, for example, Au, Ni, Co, Pt, Ru, Ir, Ti, Cu, Ta, iridium-tantalum alloy (Ir-Ta), tin-added indium oxide (ITO), or an alloy thereof, or What is necessary is just to comprise from these oxides, nitrides, fluorides, carbides, silicides, and the like. Moreover, the laminated body of these materials may be sufficient.
  • the upper electrode 203 may basically have conductivity.
  • the upper electrode 203 is made of, for example, Au, Ni, Co, Pt, Ru, Ir, Ti, Cu, Ta, iridium-tantalum alloy (Ir-Ta), tin-added indium oxide (ITO), or an alloy thereof, or These oxides, nitrides, fluorides, carbides, silicides and the like can be used. Moreover, the laminated body of these materials may be sufficient.
  • variable resistance element may be formed by stacking adjacent layers in at least some of these regions. Also in this embodiment, it goes without saying that the lower electrode 201 and the upper electrode 203 may be interchanged.
  • the resistance value in the high resistance state can be increased, and the leakage in the high resistance state can be reduced.
  • the difference in resistance value between the high resistance state and the low resistance state can be increased.
  • the difference between the elements is detected as a distinction between the element in the high resistance state and the element in the low resistance state. There are cases where it becomes difficult.
  • the difference between the high resistance state and the low resistance state is large, even if some variation occurs between the elements, it is possible to easily distinguish between the element in the high resistance state and the element in the low resistance state. It becomes like this.
  • stable resistance change operation can be realized in a large number of integrated elements.
  • the resistance change element in the present embodiment since the titanium oxide layer 223 is added to the configuration of the first embodiment described above, the resistance value in the high resistance state can be further increased, and the high resistance The leak in the state can be made smaller. As a result, according to the present embodiment, a more stable resistance changing operation can be realized as compared with the first embodiment described above.
  • variable resistance element in the first embodiment and the second embodiment described above will be described in more detail.
  • each of the tantalum oxide layer and the nickel oxide layer does not function as a resistance change element in a single layer.
  • the layer functions as a resistance change element. This was found for the first time by the inventors' experiments.
  • the resistance change element of the present invention a voltage is applied between the lower electrode and the upper electrode, and the resistance value between the lower electrode and the upper electrode (resistance change layer) is a single layer of the tantalum oxide layer.
  • An initial process for lowering the resistance value is important. This process is called “Forming” (see Non-Patent Documents 2 and 3). After performing this treatment, by applying a predetermined positive voltage to the electrode (lower electrode) in contact with the nickel oxide layer, the resistance change from the high resistance state to the low resistance state, or from the low resistance state to the high resistance state, Either resistance state can be maintained.
  • a lower electrode in which a 5 nm thick Ti layer and a 40 nm Ru layer are laminated on a semiconductor (single crystal silicon) substrate is formed. These are common to each sample element.
  • a tantalum oxide layer (single layer) having a layer thickness of 10 nm is formed on the lower electrode.
  • a nickel oxide layer having a thickness of 2 nm and a tantalum oxide layer having a thickness of 10 nm are formed on the lower electrode.
  • a nickel oxide layer having a thickness of 6 nm and a tantalum oxide layer having a thickness of 10 nm are formed on the lower electrode.
  • a 2 nm nickel oxide layer, a 3 nm thick titanium oxide layer, and a 10 nm thick tantalum oxide layer are formed (laminated) on the lower electrode.
  • a Pt layer having a layer thickness of 40 nm is formed as the upper electrode.
  • This upper electrode is also common to each sample element. Table 1 shows the layer structure of each sample element.
  • the fabrication of the sample element will be briefly described.
  • Ti and Ru are continuously formed on a semiconductor substrate at room temperature to form a lower electrode.
  • the sample elements 2 to 4 are subjected to reactive sputtering with a DC sputtering apparatus, and nickel oxide is deposited so as to have a layer thickness of 2 nm or 6 nm to form a nickel oxide layer.
  • the sample element 1 does not form nickel oxide.
  • Ni is used as a sputtering target, and a flow rate ratio of oxygen gas and argon gas is supplied (supplied) in a chamber in which film formation is performed at 1: 7.
  • the pressure in the chamber is about 1.5 Pa, the film forming temperature is 300 ° C., and the DC power is 0.5 kW.
  • FIG. 3 shows XPS spectra of O1s (517 to 537 eV) and Ni2p (845 to 885 eV) orbitals. O1s is shown in FIG. 3 (a), and Ni2p is shown in FIG. 3 (b). Al (K ⁇ ray) was used as the X-ray source. As shown in FIG. 3, the composition ratio (O / Ni) of nickel oxide obtained from the peak areas of O1s and Ni2p is approximately 1, indicating that NiO is formed. As described above, the nickel oxide layer formed by the reactive sputtering method is in a polycrystalline state.
  • titanium oxide in the sample element 4 will be described. Also in the formation of titanium oxide, reactive sputtering is used by a DC sputtering apparatus. Ti is used as a sputtering target, and a flow rate ratio of oxygen gas and argon gas is supplied into the chamber at 1: 5. The pressure in the chamber is about 1 Pa, the film forming temperature is 300 ° C., and the DC power is 4.2 kW.
  • FIG. 4 shows XPS spectra of O1s (525 to 545 eV) and Ti2p (450 to 480 eV) orbitals.
  • O1s is shown in FIG. 4A
  • Ti2p is shown in FIG. 4B.
  • Al (K ⁇ ray) was used as the X-ray source.
  • the composition ratio (O / Ti) of the titanium oxide obtained from the peak areas of O1s and Ti2p is approximately 2, indicating that TiO 2 is formed.
  • the titanium oxide layer formed by the reactive sputtering method is in a polycrystalline state.
  • tantalum oxide layer an RF sputtering apparatus is used.
  • Ta 2 O 5 is used as a sputtering target, and oxygen gas and argon gas are supplied into the chamber at 10 sccm and 5 sccm.
  • the film forming temperature was 350 ° C. and the power was 2 kW.
  • sccm is a unit of flow rate, and indicates that a fluid at 0 ° C. and 1 atm flows 1 cm 3 per minute.
  • FIG. 5 shows XPS spectra of Ta4f (25 to 35 eV) and O1s (525 to 540 eV) orbitals.
  • Ta4f is shown in FIG. 5A
  • O1s is shown in FIG. 5B.
  • Al (K ⁇ ray) was used as the X-ray source.
  • Ta 5+ 4f 5/2 and Ta 5+ 4f 7/2 peaks derived from Ta 2 O 5 and Ta 0 4f 5/2 and Ta 0 derived from the weak metal Ta.
  • a 4f 7/2 peak is observed.
  • a peak derived from the Ta—O bond is observed.
  • the composition ratio (O / Ta) of the tantalum oxide obtained from these peak areas is 2.5, indicating that a stoichiometric tantalum oxide layer is formed.
  • FIG. 6 shows the XRD spectrum of each sample. From FIG. 6, it can be confirmed that Ta 2 O 5 is crystallized at 700 ° C. or higher and the (001) plane, (200) plane, and (201) plane are formed. Note that the peak observed at a temperature lower than 700 ° C. is derived from Si of the substrate.
  • the sample element 1, sample element 2, sample element 3, and sample element 4 described above were not annealed at a high temperature of 700 ° C. or higher, the tantalum oxide (Ta 2 O 5 ) layer was amorphous. is there. Even when the variable resistance element of the present invention is mounted on a wiring layer of an integrated circuit, the temperature of the manufacturing process of the wiring layer is 600 ° C. or lower, so that the tantalum oxide (Ta 2 O 5 ) layer is amorphous. Keep state.
  • a platinum layer serving as an upper electrode is formed by an “electron-gun” vapor deposition method.
  • a pattern to be the upper electrode is formed using a stencil mask.
  • the initial leakage current and resistance change characteristics between the upper and lower electrodes of the sample element 1, the sample element 2, the sample element 3, and the sample element 4 manufactured as described above were evaluated.
  • the planar shape of the electrode formed on each sample element is 90 ⁇ m square.
  • the resistance change characteristic is evaluated after applying a positive bias to the lower electrode to lower the resistance change layer (Forming).
  • Evaluation results are shown in Table 2.
  • Table 2 the case where the initial leakage current was as large as 1E-5A or higher when a voltage of 1V was applied x the case where the initial leakage current was as small as less than 1E-5A when a voltage of 1V was applied, indicating good insulation was evaluated as ⁇ , when the resistance change characteristic was not shown as x, and when the resistance change characteristic was shown as ⁇ .
  • the sample element 1 using the tantalum oxide single layer has a low initial leakage current but does not exhibit switching characteristics.
  • the resistance change characteristics of Ta 2 O 5 have not been reported in papers. Note that it is already known that a sample using a NiO single layer film has a very large initial leakage current, and can obtain resistance change characteristics only with a thick film of 50 nm or more (Non-patent Document 2). In addition, it is already known that a sample using a TiO 2 single layer film has a very large initial leakage current, and a resistance change characteristic cannot be obtained (Non-patent Document 3).
  • FIGS. 7 and 8 are diagrams showing resistance change characteristics of the resistance change elements of the sample element 2 and the sample element 3, respectively.
  • FIG. 7 is reference data and shows an initial leakage current before “Forming” of the sample element 1 having a single layer of tantalum oxide having a layer thickness of 10 nm.
  • the “Forming” sample element 2 applies a positive bias (a negative bias to the upper electrode) to the lower electrode in contact with the nickel oxide layer, thereby increasing the resistance from the low resistance state.
  • the resistance changes to the resistance state.
  • the reverse bias does not change the resistance to the high resistance state.
  • the resistance of the sample element 3 subjected to “Forming” changes from the low resistance state to the high resistance state by applying a negative bias to the upper electrode. In contrast, the reverse bias does not change the resistance to the high resistance state.
  • the current between the upper electrode and the lower electrode in the low resistance state after “Forming” of the sample element 2 shown in FIG. 7B is based on the initial leakage current of the sample element 1 shown in FIG. Is also big. Therefore, it can be said that the resistance value of the tantalum oxide layer in the sample element 2 is lower than the resistance value before “Forming”. From this, it is considered that a resistance change path is also formed in the tantalum oxide layer of the sample element 2 by the “Forming” process.
  • the reproducibility of the resistance change operation is poor as shown in FIG.
  • the nickel oxide layer formed by reactive sputtering is a polycrystal as described above, and as the layer thickness is increased, the crystal grains increase and the surface irregularities increase. It is considered that the surface unevenness deterioration due to the increase in film thickness is one of the causes of the decrease in reproducibility in the sample element 3.
  • the resistance change described above is also considered to be caused by oxygen ion (O ⁇ ) diffusion toward the lower electrode in contact with the nickel oxide layer, as described above.
  • oxygen ions (O ⁇ ) are diffused in the direction of the lower electrode due to the electric field in the nickel oxide layer / titanium oxide / tantalum oxide layer, and the lower electrode / nickel oxide layer interface, the nickel oxide layer, It is considered that the oxidation reaction of the resistance change path occurs at the nickel layer / titanium oxide layer interface, the titanium oxide layer, or the titanium oxide layer / tantalum oxide layer interface, and as a result, the above-described resistance change occurs.
  • the ratio (ON / OFF ratio) between the low resistance state shown in FIG. 9A and the high resistance state shown in FIG. It shows that a variable resistance element having an OFF resistance can be obtained.
  • a titanium oxide layer is provided between the tantalum oxide layer and the nickel oxide layer, and the titanium oxide layer functions as a storage / supply source of the above-described oxygen (ion), so that the resistance change can be performed more easily. It is considered that
  • variable resistance element with reduced initial leakage by using a laminated structure of a nickel oxide layer and an amorphous tantalum oxide layer as the variable resistance layer of the variable resistance element according to the present invention. It has been shown.
  • the resistance change element of the present invention can form a very flat interface between the upper electrode and the tantalum oxide layer, there is less variation in the resistance change path between elements, which is advantageous for miniaturization (high integration). is there.
  • by introducing a titanium oxide layer a very high resistance state can be realized, and the leakage current at OFF can be reduced, which is more preferable.
  • the tantalum oxide layer when the tantalum oxide layer is thinned, various damages easily enter the nickel oxide layer and the titanium oxide layer made of the tantalum oxide layer, such as when the upper electrode is formed on the tantalum oxide layer by sputtering. In such a state, it becomes difficult to obtain the above-described resistance change (switching) characteristics. Therefore, the tantalum oxide layer should have a thickness that does not cause damage in accordance with the manufacturing conditions.
  • the tantalum oxide layer is made thinner than the nickel oxide layer or the titanium oxide layer, the initial leakage current is increased.
  • the nickel oxide layer and the titanium oxide layer which are polycrystals, have a problem in that the surface unevenness increases as the film becomes thicker. For this reason, it is important to form the nickel oxide layer and the titanium oxide layer thinner than the tantalum oxide layer.
  • variable resistance element As described above, the case where the resistance change element in this invention is applied to a memory
  • the memory device includes, for example, a MOS transistor including a gate insulating film 1002, a gate electrode 1003, a source 1004, and a drain 1005 on a semiconductor substrate 1001 made of single crystal silicon. .
  • This MOS transistor becomes a control transistor.
  • a resistance change element according to the present invention including the lower electrode 1008, the resistance change layer 1009, and the upper electrode 1010 is formed.
  • the resistance change layer 1009 has, for example, a stacked structure of a nickel oxide layer and an amorphous tantalum oxide layer.
  • the resistance change layer 1009 includes a titanium oxide layer sandwiched between a nickel oxide layer and an amorphous tantalum oxide layer. Note that the lower electrode 1008 is connected to the drain 1005 through a contact via 1007 formed in a contact hole of the interlayer insulating film 1006.
  • an interlayer insulating film 1011 is formed on the variable resistance element, and a wiring 1014 serving as a bit line and a grounded wiring 1015 are formed on the interlayer insulating film 1011.
  • the wiring 1014 is connected to the contact via 1012 that contacts the source 1004 through the interlayer insulating film 1011 and the interlayer insulating film 1006, and the wiring 1015 is connected to the upper electrode 1010 by the via 1013 formed in the via hole of the interlayer insulating film 1011. Connected to. Note that the gate electrode 1003 is connected to a word line.
  • the control transistor described above is, for example, an N-type field effect transistor (NFET).
  • the control transistor may be a P-type field effect transistor (PFET).
  • the gate insulating film 1002 may be made of, for example, silicon oxide. For example, it can be formed by thermally oxidizing the surface of a semiconductor substrate 1001 made of single crystal silicon. Note that the gate insulating film 1002 may be formed of a metal oxide such as hafnium oxide, zirconium oxide, or aluminum oxide. Moreover, silicate and nitride may be sufficient and these laminated structures may be sufficient.
  • the gate electrode 1003 may be made of, for example, polysilicon to which phosphorus is added. Note that the gate electrode 1003 may be a metal gate or a silicide gate.
  • the lower electrode 1008 and the upper electrode 1010 may be made of ruthenium, for example. As described above, each electrode is basically required to have conductivity. For example, Au, Ni, Co, Pt, Ru, Ir, Ti, Cu, Ta, iridium-tantalum alloy ( Ir—Ta), tin-added indium oxide (ITO), or alloys thereof, or oxides, nitrides, fluorides, carbides, silicides, or the like of these.
  • the resistance change layer 1009 may have a stacked structure of a nickel oxide layer having a thickness of 2 nm and a tantalum oxide layer having a thickness of 10 nm. Note that in the resistance change layer 1009, a nickel oxide layer may be disposed on the lower electrode 1008 side, and a tantalum oxide layer may be disposed on the lower electrode 1008 side. Here, the places where the resistance changes are the interface between the lower electrode 1008 and the nickel oxide layer, and the inside of the nickel oxide layer.
  • a nickel oxide layer is disposed on the lower electrode 1008 side, and after the tantalum oxide layer is formed thereon, the upper electrode 1010 is formed. Should be formed.
  • a positive voltage is applied to the gate electrode 1003 to turn on the control transistor, a positive voltage is applied to the wiring 1014, and a positive voltage is applied to the lower electrode 1008.
  • the resistance change layer 1009 is reduced in resistance.
  • the voltage applied to the gate electrode 1003 is adjusted so that the current is limited by the control transistor so that the resistance change layer 1009 has a desired resistance value.
  • a voltage may be applied to the wiring 1015 instead of the wiring 1014.
  • a positive voltage of a predetermined voltage is applied to the wiring 1014 while the control transistor is on even when switching between the low resistance state and the high resistance state.
  • a higher voltage may be applied to the wiring 1014 than when the resistance is changed to the high resistance state.
  • the voltage applied to the gate electrode 1003 is adjusted so that the current is limited by the control transistor so that the resistance change layer 1009 has a desired (predetermined) resistance value. Note that when the resistance is changed from the high resistance state to the low resistance state, a positive voltage may be applied to the wiring 1015 instead of the wiring 1014.
  • a gate insulating film 1002 and a gate electrode 1003 are formed over a semiconductor substrate 1001.
  • the gate insulating film 1002 and the gate electrode 1003 can be formed by depositing silicon oxide and phosphorus-added polysilicon and patterning these films using a known photolithography technique and etching technique.
  • phosphorus is ion-implanted at 2 ⁇ 10 15 cm ⁇ 2 (set value), thereby forming a source 1004 and a drain 1005.
  • silicon oxide is deposited on the entire surface of the semiconductor substrate 1001, and the surface of the deposited film is planarized by using a CMP (Chemical-Mechanical-Polishing) method to form an interlayer insulating film 1006.
  • CMP Chemical-Mechanical-Polishing
  • a contact hole is formed in the interlayer insulating film 1006 by using a known photolithography technique and etching technique, and titanium nitride (TiN) and tungsten (W) are deposited to fill the inside of the contact hole. .
  • the metal film on the interlayer insulating film 1006 is removed using a CMP method, and a contact via 1007 is formed.
  • a ruthenium layer 40 nm, a nickel oxide layer 2 nm, a tantalum oxide layer 10 nm, and a ruthenium layer 40 nm are sequentially deposited on the interlayer insulating film 1006 in which the contact via 1007 is formed, and these are deposited by a known photolithography technique and etching technique.
  • a resistance change element including a lower electrode 1008, a resistance change layer 1009, and an upper electrode 1010 is formed.
  • a lower electrode 1008 is connected to the contact via 1007.
  • DC sputtering is used to deposit the ruthenium layer.
  • a reactive sputtering method using a DC sputtering apparatus is used for the deposition of the nickel oxide layer.
  • Ni is used as the sputtering target, and the flow rate ratio of oxygen gas to argon gas is 1: 7.
  • the pressure in the chamber is about 1.5 Pa
  • the film forming temperature is 300 ° C.
  • the power is 0.5 kW.
  • RF sputtering is used to deposit the tantalum oxide layer.
  • a tantalum oxide layer is used as a sputtering target, and oxygen gas and argon gas are supplied at 10 sccm and 5 sccm.
  • the film forming temperature is 350 ° C. and the power is 2 kW.
  • silicon oxide is deposited on the interlayer insulating film 1006 on which the variable resistance element described above is formed, and the surface of this silicon oxide deposited film is planarized by the CMP method, as shown in FIG. An insulating film 1011 is formed.
  • a through hole reaching the source 1004 and a through hole reaching the upper electrode 1010 are formed in the interlayer insulating film 1011 and the interlayer insulating film 1006 by patterning using a known photolithography technique and etching technique.
  • titanium nitride and tungsten are deposited and filled in the through holes. Thereafter, the surface is planarized using CMP, and titanium nitride and tungsten other than the through holes are removed, thereby forming contact vias 1012 and vias 1013 as shown in FIG.
  • titanium nitride and aluminum are deposited on the interlayer insulating film 1011, and these deposited films are patterned by a known photolithography technique and etching technique, whereby the wiring 1014 and the wiring 1015 are formed.
  • variable resistance element according to the present invention is connected to the drain 1005 of the control transistor, which is advantageous for high integration.
  • control is performed at the time of voltage application for "Forming" or resistance change from high resistance to low resistance. Since the current can be controlled by the gate voltage of the transistor, a resistance variation operation with low variation can be realized.
  • variable resistance layer 1009 is formed from a nickel oxide layer and a tantalum oxide layer.
  • the variable resistance layer 1009 includes a nickel oxide layer, a titanium oxide layer, and a tantalum oxide layer as described below. You may form from.
  • variable resistance layer 1009 In the formation of the variable resistance layer 1009 by the three layers, first, the ruthenium layer 40 nm, the nickel oxide layer 2 nm, the titanium oxide layer 3 nm, the tantalum oxide layer 10 nm, and the ruthenium layer 40 nm on the interlayer insulating film 1006 in which the contact via 1012 is formed. Are sequentially deposited and patterned by a known photolithography technique and etching technique. As a result, as shown in FIG. 14, a resistance change element including the lower electrode 1008, the resistance change layer 1009, and the upper electrode 1010 is formed.
  • the ruthenium layer, the nickel oxide layer, and the tantalum oxide layer may be formed in the same manner as described above.
  • a reactive sputtering method using a DC sputtering apparatus is used for the deposition of the titanium oxide layer.
  • Ti is used as the sputtering target, and the flow rate ratio of oxygen gas to argon gas is supplied at 1: 5.
  • the pressure in the chamber may be 1 Pa
  • the film forming temperature may be 300 ° C.
  • the power may be 4.2 kW.
  • the resistance change element according to the present invention is configured to be connected to the drain 1005 of the control transistor. Therefore, it is advantageous for high integration.
  • control is performed at the time of voltage application for "Forming" or resistance change from high resistance to low resistance. Since the current can be controlled by the gate voltage of the transistor, a resistance variation operation with low variation can be realized.
  • the memory device includes a MOS transistor including a gate insulating film 1702, a gate electrode 1703, a source 1704, and a drain 1705 on a semiconductor substrate 1701 made of single crystal silicon.
  • This MOS transistor becomes a control transistor.
  • the region of the semiconductor substrate 1701 where the MOS transistor is formed is a P-type region (P well), and the source 1704 and the drain 1705 are N-type.
  • a wiring layer including a wiring 1710 and a wiring 1711 is formed over the interlayer insulating film 1706 formed over the gate electrode 1703.
  • the wiring 1710 is connected to the source 1704 through a contact via 1707, and the wiring 1711 is connected to the drain 1705 through a contact via 1708.
  • An interlayer insulating film 1712 is formed over the wiring layer having the wiring 1710 and the wiring 1711.
  • a lower electrode 1714 On the interlayer insulating film 1712, a lower electrode 1714, a first metal oxide layer (first layer) 1715, A resistance change element according to the present invention, which includes the second metal oxide layer (second layer) 1716 and the upper electrode 1718, is formed.
  • the first metal oxide layer 1715 and the second metal oxide layer 1716 constitute a resistance change layer, and the first metal oxide layer 1715 is made of, for example, zirconium oxide, and the second metal oxide layer
  • the layer 1716 is composed of an amorphous tantalum oxide layer.
  • the lower electrode 1714 is connected to the first metal oxide layer 1715, and the upper electrode 1718 is connected to the second metal oxide layer 1716.
  • an interlayer insulating film 1717 is formed on the second metal oxide layer 1716, and an upper electrode 1718 is formed on the interlayer insulating film 1717.
  • the lower electrode 1714 may basically have conductivity.
  • the lower electrode 1714 is made of, for example, Au, Ni, Co, Pt, Ru, Ir, Ti, Cu, Ta, iridium-tantalum alloy (Ir—Ta), tin-added indium oxide (ITO), or an alloy thereof, or What is necessary is just to comprise from these oxides, nitrides, fluorides, carbides, silicides, and the like. Moreover, the laminated body of these materials may be sufficient.
  • the upper electrode 1718 may basically have conductivity.
  • the upper electrode 1718 is made of, for example, Au, Ni, Co, Pt, Ru, Ir, Ti, Cu, Ta, iridium-tantalum alloy (Ir-Ta), tin-added indium oxide (ITO), or an alloy thereof, or These oxides, nitrides, fluorides, carbides, silicides and the like can be used. Moreover, the laminated body of these materials may be sufficient.
  • the MIM (Metal Insulator Metal) structure included in the variable resistance element according to the present embodiment may be formed by stacking adjacent layers in at least some of these regions. Needless to say, also in this embodiment mode, the lower electrode 1714 and the upper electrode 1718 may be interchanged.
  • the contact area between the upper electrode 1718 and the second metal oxide layer 1716 is smaller than the contact area between the lower electrode 1714 and the first metal oxide layer 1715. Therefore, the area of the MIM structure serving as a resistance change element including the resistance change layer is limited by the contact area between the upper electrode 1718 and the tantalum oxide layer 1716.
  • Embodiment 3 of the present invention is characterized in that zirconium oxide having higher film formation controllability than nickel oxide is used.
  • zirconium oxide having higher film formation controllability when a plurality of resistance change elements are integrated, a stable resistance change operation with little variation between elements can be realized.
  • the resistance state (high resistance state or low resistance state) of the variable resistance element is controlled by the transistor with the configuration of one transistor and one resistance (1T1R), it is possible to reduce variations in the resistance state to be set. Become.
  • the gate insulating film 1702 and the gate electrode 1703 are formed over the semiconductor substrate 1701.
  • the gate insulating film 1702 and the gate electrode 1703 can be formed by depositing silicon oxide and phosphorus-added polysilicon and patterning these films using a known photolithography technique and etching technique.
  • phosphorus is ion-implanted at a dose of 2 ⁇ 10 15 cm ⁇ 2 (set value), whereby a source 1704 and a drain 1705 are formed.
  • silicon oxide is deposited on the entire surface of the semiconductor substrate 1701, and the surface of this deposited film is planarized by CMP to form an interlayer insulating film 1706.
  • a contact hole is formed in the interlayer insulating film 1706 using a known photolithography technique and etching technique, and titanium nitride (TiN) and tungsten (W) are deposited to fill the inside of the contact hole. .
  • TiN titanium nitride
  • W tungsten
  • the metal film on the interlayer insulating film 1706 is removed by CMP to form contact vias 1707 and contact vias 1708.
  • titanium nitride and aluminum are sequentially deposited on the interlayer insulating film 1706 in which the contact via 1707 and the contact via 1708 are formed, and these deposited films are patterned by a known photolithography technique and etching technique, thereby providing wiring. 1710 and wiring 1711 are formed. Subsequently, silicon oxide is deposited on the entire surface so as to cover these wirings, and the surface of the deposited film is planarized by CMP to form an interlayer insulating film 1712.
  • via holes are formed in the interlayer insulating film 1712 using a known photolithography technique and etching technique, and TiN and tungsten W are deposited, and the via holes are filled with these. Further, the metal film on the interlayer insulating film 1712 is removed by using a CMP method, and a via 1713 is formed.
  • a ruthenium layer of 40 nm is deposited on the interlayer insulating film 1712 and patterned by a known photolithography technique and etching technique, thereby forming a lower electrode 1714 as shown in FIG.
  • a DC sputtering method may be used for depositing the ruthenium layer.
  • a zirconium oxide layer 1 nm and a tantalum oxide layer 8 nm are sequentially deposited on the interlayer insulating film 1712 so as to cover the lower electrode 1714, thereby forming a first metal oxide layer 1715 and a second metal oxide layer 1716.
  • an ALD (Atomic Layer Deposition) apparatus may be used for the formation of the zirconium oxide layer.
  • ZDEAZ tetrakisdiethylaminozirconium
  • the tantalum oxide layer may be formed using an RF sputtering apparatus.
  • Ta 2 O 5 is used as the sputtering target, and oxygen gas and argon gas are supplied at 10 sccm and 5 sccm into the chamber in which the deposition is performed.
  • the temperature condition during deposition is 350 ° C., and the power of RF sputtering is 2 kW.
  • silicon oxide is deposited on the entire surface so as to cover the second metal oxide layer 1716, and the surface of the deposited film is formed.
  • An interlayer insulating film 1717 is formed by planarization by a CMP method.
  • a via hole reaching the second metal oxide layer 1716 in the upper region of the lower electrode 1714 is formed in the interlayer insulating film 1717, and then a ruthenium layer of 40 nm is deposited, and this is formed by a known photolithography technique and etching. By patterning using a technique, an upper electrode 1718 is formed as shown in FIG. A DC sputtering method may be used for depositing the ruthenium layer.
  • FIG. 23 is a characteristic diagram showing the resistance change characteristic of the resistance change element (resistance change layer), showing the relationship between the voltage applied to the upper electrode 1718 and the current flowing between the electrodes.
  • the first metal oxide layer 1715 and the second metal oxide layer 1716 constitute a resistance change layer.
  • FIG. 23 a process of forming a resistance value between the electrodes (resistance change layer) lower than the resistance value of the tantalum oxide layer formed as a single layer by voltage application, from the high resistance state of the resistance change layer to the low resistance state.
  • the current-upper electrode applied voltage curve in each operation of switching (Set) and switching (Reset) from the low resistance state to the high resistance state of the variable resistance layer is shown.
  • 23A shows a change in “Forming”
  • FIG. 23B shows a change in “Reset”
  • FIG. 23A shows a change in “Set”.
  • the level resistance in “Set” is controlled by the saturation current (Isat.) Of the control transistor, and a positive voltage is applied to the upper electrode 1718.
  • FIG. 24 shows variation in “Forming” voltage
  • FIG. 25 shows variation in “Set” voltage and “Reset” voltage
  • FIG. 26 shows variation in resistance values in “Set” state and “Reset” state. Both are Weibull plots.
  • a laminated film of zirconium oxide and tantalum oxide is used for the resistance change layer and the “Forming” and “Set” operations are controlled by the control transistor (1T1R). It can be seen that a stable variable resistance element with a small resistance variation and a voltage at which the resistance state changes can be realized.
  • the resistance change layer is constituted by a laminated film composed of a zirconium oxide layer having a thickness of 1 nm and a silicon tantalum oxide layer having a thickness of 8 nm
  • 27 shows variations in “Forming” voltage
  • FIG. 28 shows variations in “Set” voltage and “Reset” voltage
  • FIG. 29 shows variations in resistance values in the “Set” state and “Reset” state. Both are Weibull plots.
  • variable resistance layer As shown in FIGS. 27, 28, and 29, even when a laminated film of zirconium oxide and silicon tantalum oxide is used for the variable resistance layer, a stable variable resistance element having a small resistance variation voltage and resistance variation is obtained. It can be seen that it can be realized. Further, as can be seen from the comparison between FIG. 24 and FIG. 27, when the silicon tantalum oxide layer is used, the “Forming” voltage can be greatly reduced as compared with the case where the tantalum oxide layer is used.
  • variable resistance layer has a first layer made of an oxide of a transition metal other than tantalum and a second layer made of amorphous tantalum oxide.
  • the transition metal is defined as an element excluding lanthanoids and actinoids among elements existing between Group 3 elements and Group 11 elements in the periodic table.
  • the transition metal element has a feature that a large number of electrons widely distributed outside the d orbit or f orbital exist. This property means that there are many electrons that can participate in metal bonding, and there are many possible oxidation numbers. Therefore, when a transition metal oxide is used as the resistance change layer, the oxidation number can be controlled by applying a voltage, and the resistance value can be changed.
  • amorphous tantalum oxide which is also a transition metal oxide, is stabilized in a low resistance state after having once reduced its resistance.
  • a transition metal oxide different from tantalum oxide and amorphous tantalum oxide By laminating a transition metal oxide different from tantalum oxide and amorphous tantalum oxide, a stable path (current path) is formed in the amorphous tantalum oxide layer.
  • the transition metal oxide layer different from the formed tantalum oxide functions as a resistance change layer. Since the portion where the resistance changes is limited to a part of the conduction path, variation in electrical characteristics can be suppressed.
  • transition metal oxide layer different from tantalum oxide is preferably a nickel oxide film, a titanium oxide film, a zirconium oxide, or a laminated film thereof.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

　下部電極(101)、上部電極(103)、および下部電極(101)と上部電極(103)とに挟まれた抵抗変化層(102)を備える。また、抵抗変化層(102)は、酸化ニッケル層(121)および非晶質の酸化タンタル層(122)を有し、酸化ニッケル層(121)は、下部電極(101)に接して形成されている。酸化タンタル層(122)は、ストイキオメトリックな組成であることが望ましい。下部電極(101)および上部電極(103)は、基本的に導電性を有していれば良い。

Description

抵抗変化素子
　本発明は、絶縁材料から構成された抵抗変化層を２つの電極で挟んで構成された抵抗変化素子に関するものである。
　不揮発性メモリの分野においては、フラッシュメモリを筆頭に、強誘電体メモリ（FeRAM）、ＭＲＡＭ（magnetic RAM）、ＯＵＭ（Ovonic Unified Memory）、また、相変化メモリ（文献１：特開２００７－１４９１７０号公報参照）などの研究が盛んである。最近、これらの不揮発性メモリと異なる抵抗変化型不揮発メモリ（ＲｅＲＡＭ：resistance RAM）が提案されている（文献２：W.W.Zhuang et al. "Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory(RRAM)", IEDM, 論文番号7.5, pp.193-196, 2002.参照）。
　この抵抗変化型不揮発メモリは、電圧パルスの印加によってメモリセルの抵抗変化層の抵抗値を設定することにより情報を書き込むようにしている。また、抵抗変化型不揮発メモリは、書き込んだ情報の非破壊読み出しが可能である。加えて、抵抗変化型不揮発メモリは、セル面積が小さく、かつ多値化が可能なことから、既存の不揮発性メモリをしのぐ可能性を有しているものとして有望視されている。文献１では、抵抗変化層として、ＰＣＭＯ（Ｐｒ0.7Ｃａ0.3ＭｎＯ3）およびＹＢＣＯ（ＹＢａ2Ｃｕ3Ｏy）が用いられている。
　抵抗変化型不揮発性メモリについては、他の提案もなされている（文献４：G.-S. Park, et al. "Observation of electric-field induced Ni filament channels in polycrystalline NiOx film", APPLIED PHYSICS LETTERS, Vol.91, 222103, 2007、文献５：特開２００７－３０００８２号公報、文献６：C. Yoshida, et al. "High speed resistive switching in Pt/TiO2/TiN film for nonvolatile memory application",APPLIED PHYSICS LETTERS, Vol.91, 223510, 2007.参照）。
　文献４には、抵抗変化層として約５０ｎｍの多結晶ＮｉＯx（ｘ＝１～１．５）を用い、上部電極に正の電圧を印加することで、低抵抗状態もしくは高抵抗状態に変化することが記載されている。
　文献５には、ルテニウム酸化物などのバッファ層を抵抗変化層と下部電極の間に積層し、リセット電流値の増加を抑えたスイッチング動作を実現する方法が示されている。また、文献６には、抵抗変化層に８０ｎｍの微結晶ＴｉＯ2を用いることについて記載されている。この技術では、２通りの動作方法が示されている。第１に、上部電極に負電圧を印加することで低抵抗化し、正電圧を印加することで高抵抗化する動作方法が示されている。また、第２に、正電圧印加のみで低抵抗化と高抵抗化を行う方法が示されている。
　文献２，４，６に示された技術のように、抵抗変化層に、多結晶もしくは微結晶材料を用いて抵抗変化素子の微細化を進めた場合、素子サイズに対して結晶粒の大きさが無視できなくなる。特に、結晶粒による抵抗変化層表面の凹凸が原因で素子間の電気特性のバラツキが大きくなることが問題となる。これに対し、抵抗変化層を薄膜化することで凹凸を抑えることができる。しかしながら、抵抗変化層を薄くした場合、リーク電流の大幅な増大により、抵抗変化動作が得られなくなるため、５０ｎｍ以上の厚い抵抗変化層が用いられている。文献１では、バッファ層を導入することで、リセット電流値の増加を抑えた抵抗変化動作を実現しているが、バッファ層の組成と構造は開示されていない。
　これらのように、上述した抵抗変化型不揮発性メモリでは、初期リーク電流が大きく、
安定した抵抗変化動作が得られないという問題がある。
　本発明は、以上のような問題点を解消するためになされたものであり、抵抗変化素子において、初期リーク電流が小さく、安定した抵抗変化動作が得られるようにすることを目的とする。
　本発明に係る抵抗変化素子は、第１の電極およびこの第１の電極の上に形成された抵抗変化層と、この抵抗変化層の上に形成された第２の電極とを少なくとも備え、抵抗変化層は、タンタル以外の遷移金属の酸化物からなる第１の層および非晶質の酸化タンタルからなる第２の層を有し、第１の層は第１の電極に接して形成されているようにしたものである。
　以上説明したように、本発明によれば、抵抗変化層が、タンタル以外の遷移金属の酸化物からなる第１の層および非晶質の酸化タンタルからなる第２の層を備えるので、抵抗変化素子において、初期リーク電流が小さく、安定した抵抗変化動作が得られるようになるという優れた効果が得られる。
図１は、本発明の実施の形態１における抵抗変化素子の構成例を部分的に示す断面図である。 図２は、本発明の実施の形態２における抵抗変化素子の構成例を部分的に示す断面図である。 図３は、形成した酸化ニッケル層のＯ１ｓおよびＮｉ２ｐ軌道のＸＰＳスペクトルを示す特性図である。 図４は、形成した酸化チタン層のＯ１ｓおよびＴｉ２ｐ軌道のＸＰＳスペクトルを示す特性図である。 図５は、形成した酸化タンタル層のＴａ４ｆおよびＯ１ｓ軌道のＸＰＳスペクトルを示す特性図である。 図６は、酸化タンタル層を酸素雰囲気で５００℃，６００℃，７００℃，および８００℃の高温アニールを施し、これらの５種類のサンプルのＸＲＤスペクトルを示す特性図である。 図７は、試料素子２の抵抗変化素子の抵抗変化特性を示す特性図である。 図８は、試料素子３の抵抗変化素子の抵抗変化特性を示す特性図である。 図９は、試料素子４の抵抗変化素子の抵抗変化特性を示す特性図である。 図１０は、本発明における抵抗変化素子を用いた記憶装置の構成例を示す断面図である。 図１１は、本発明における抵抗変化素子を用いた記憶装置の製造方法を説明する工程図である。 図１２は、本発明における抵抗変化素子を用いた記憶装置の製造方法を説明する工程図である。 図１３は、本発明における抵抗変化素子を用いた記憶装置の製造方法を説明する工程図である。 図１４は、本発明における抵抗変化素子を用いた記憶装置の製造方法を説明する工程図である。 図１５は、本発明における抵抗変化素子を用いた記憶装置の製造方法を説明する工程図である。 図１６は、本発明における抵抗変化素子を用いた記憶装置の製造方法を説明する工程図である。 図１７は、本発明の実施の形態３における抵抗変化素子を用いた記憶装置の構成を示す断面図である。 図１８は、本発明の実施の形態３における抵抗変化素子を用いた記憶装置の製造方法を説明する工程図である。 図１９は、本発明の実施の形態３における抵抗変化素子を用いた記憶装置の製造方法を説明する工程図である。 図２０は、本発明の実施の形態３における抵抗変化素子を用いた記憶装置の製造方法を説明する工程図である。 図２１は、本発明の実施の形態３における抵抗変化素子を用いた記憶装置の製造方法を説明する工程図である。 図２２は、本発明の実施の形態３における抵抗変化素子を用いた記憶装置の製造方法を説明する工程図である。 図２３は、本発明の第３の実施の形態における抵抗変化素子の電流電圧特性を示す特性図である。 図２４は、本発明の第３の実施の形態における抵抗変化素子の「Forming」電圧のバラツキを示す特性図である。 図２５は、本発明の第３の実施の形態における抵抗変化素子の「Set」電圧および「Reset」電圧のバラツキを示す特性図である。 図２６は、本発明の第３の実施の形態における抵抗変化素子の「Set」抵抗および「Reset」抵抗バラツキを示す特性図である。 図２７は、酸化シリコンタンタルを用いた場合の、本発明の第３の実施の形態における抵抗変化素子の「Forming」電圧のバラツキを示す特性図である。 図２８は、酸化シリコンタンタルを用いた場合の、本発明の第３の実施の形態における抵抗変化素子の「Set」電圧および「Reset」電圧のバラツキを示す特性図である。 図２９は、酸化シリコンタンタルを用いた場合の、本発明の第３の実施の形態における抵抗変化素子の「Set」抵抗および「Reset」抵抗バラツキを示す特性図である。
　以下、本発明の実施の形態について図を参照して説明する。
［実施の形態１］
　はじめに、本発明の実施の形態１について、図１を用いて説明する。図１は、本発明の実施の形態１における抵抗変化素子の一部構成例を模式的に示す断面図である。この抵抗変化素子は、下部電極（第１の電極）１０１、上部電極（第２の電極）１０３、および下部電極１０１と上部電極１０３とに挟まれた抵抗変化層１０２を備える。また、抵抗変化層１０２は、酸化ニッケル層（第１の層）１２１および非晶質の酸化タンタル（Ｔａ2Ｏ5）層（第２の層）１２２を有し、酸化ニッケル層１２１は、下部電極１０１に接して形成されている。ここで、本実施の形態では、酸化ニッケル層１２１を用いるようにしたが、これに限るものではなく、タンタル以外の遷移金属の酸化物からなる層と酸化タンタル層１２２とから抵抗変化層１０２が形成されていればよい。以下、本実施の形態では、酸化ニッケル層１２１を用いる場合について説明する。
　例えば、酸化ニッケル層１２１は、層厚２ｎｍ程度とし、酸化タンタル層１２２は、層厚１０ｎｍ程度とすればよい。また、酸化タンタル層１２２は、ストイキオメトリックな組成（化学量論組成）であることが望ましい。また、酸化ニッケル層１２１は、層厚５０ｎｍ未満とする。
　下部電極１０１は、基本的に導電性を有していれば良い。下部電極１０１は、例えば、Ａｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉ、Ｃｕ、Ｔａやイリジウム－タンタル合金（Ｉｒ－Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、またはこれらの合金、またはこれらの酸化物や窒化物、フッ化物、炭化物、シリサイドなどから構成すればよい。また、これらの材料の積層体であっても良い。
　上部電極１０３は、基本的に導電性を有していれば良い。上部電極１０３は、例えば、Ａｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉ、Ｃｕ、Ｔａやイリジウム－タンタル合金（Ｉｒ－Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、またはこれらの合金、またはこれらの酸化物や窒化物、フッ化物、炭化物、シリサイドなどによって形成できる。また、これらの材料の積層体であっても良い。
　なお、本実施の形態における抵抗変化素子に含まれるＭＩＭ（Metal Insulator Metal）構造は、隣接する層同士が、これらの少なくとも一部の領域において積層されていれば良い。また、下部電極１０１と上部電極１０３とを入れ替えてもよいことは、いうまでもない。
　本実施の形態における抵抗変化素子によれば、後述するように、高抵抗状態における抵抗値を大きくでき、高抵抗状態におけるリークを小さくできる。これにより、高抵抗状態と低抵抗状態との抵抗値の差を大きくすることができるようになる。例えば、素子の微細化を進めた場合、高抵抗状態と低抵抗状態との差が小さいと、素子間のバラツキにより、高抵抗状態とした素子と低抵抗素子とした素子との区別が検出しにくくなる場合が発生する。これに対し、高抵抗状態と低抵抗状態との差が大きければ、素子間にある程度のバラツキが発生しても、高抵抗状態とした素子と低抵抗状態とした素子との区別が容易に行えるようになる。このように、本実施の形態における抵抗変化素子によれば、集積した多数の素子において、安定した抵抗変化動作が実現できるようになる。
［実施の形態２］
　次に、本発明の実施の形態２について、図２を用いて説明する。本実施の形態においても、酸化ニッケルを用いる場合について説明する。図２は、本発明の実施の形態１における抵抗変化素子の一部構成例を模式的に示す断面図である。この抵抗変化素子は、下部電極（第１の電極）２０１、上部電極（第２の電極）２０３、および下部電極２０１と上部電極２０３とに挟まれた抵抗変化層２０２を備える。また、抵抗変化層２０２は、酸化ニッケル層（第１の層）２２１，非晶質の酸化タンタル（Ｔａ2Ｏ5）層（第２の層）２２２，および酸化ニッケル層２２１と酸化タンタル層２２２とに挟まれた酸化チタン層（第３の層）２２３を備えている。また、酸化ニッケル層２２１は、下部電極２０１に接して形成されている。
　例えば、酸化ニッケル層２２１は、層厚２ｎｍ程度とし、酸化タンタル層２２２は、層厚１０ｎｍ程度とし、酸化チタン層２２３は、層厚３ｎｍ程度とすればよい。また、酸化タンタル層２２２は、ストイキオメトリックな組成（化学量論組成）であることが望ましい。また、酸化ニッケル層２２１は、層厚５０ｎｍ未満とする。
　下部電極２０１は、基本的に導電性を有していれば良い。下部電極２０１は、例えば、Ａｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉ、Ｃｕ、Ｔａやイリジウム－タンタル合金（Ｉｒ－Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、またはこれらの合金、またはこれらの酸化物や窒化物、フッ化物、炭化物、シリサイドなどから構成すればよい。また、これらの材料の積層体であっても良い。
　上部電極２０３は、基本的に導電性を有していれば良い。上部電極２０３は、例えば、Ａｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉ、Ｃｕ、Ｔａやイリジウム－タンタル合金（Ｉｒ－Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、またはこれらの合金、またはこれらの酸化物や窒化物、フッ化物、炭化物、シリサイドなどによって形成できる。また、これらの材料の積層体であっても良い。
　なお、本実施の形態における抵抗変化素子に含まれるＭＩＭ（Metal Insulator Metal）構造は、隣接する層同士が、これらの少なくとも一部の領域において積層されていれば良い。また、本実施の形態においても、下部電極２０１と上部電極２０３とを入れ替えてもよいことは、いうまでもない。
　本実施の形態における抵抗変化素子によれば、後述するように、高抵抗状態における抵抗値を大きくでき、高抵抗状態におけるリークを小さくできる。これにより、高抵抗状態と低抵抗状態との抵抗値の差を大きくすることができるようになる。例えば、素子の微細化を進めた場合、高抵抗状態と低抵抗状態との差が小さいと、素子間のバラツキにより、高抵抗状態とした素子と低抵抗素子とした素子との区別が検出しにくくなる場合が発生する。これに対し、高抵抗状態と低抵抗状態との差が大きければ、素子間にある程度のバラツキが発生しても、高抵抗状態とした素子と低抵抗状態とした素子との区別が容易に行えるようになる。このように、本実施の形態における抵抗変化素子によれば、集積した多数の素子において、安定した抵抗変化動作が実現できるようになる。
　また、本実施の形態における抵抗変化素子によれば、前述した実施の形態１の構成に加えて酸化チタン層２２３を加えたので、高抵抗状態の抵抗値をより大きくすることができ、高抵抗状態におけるリークをより小さくできようになる。この結果、本実施の形態によれば、前述した実施の形態１に比較して、より安定した抵抗変化動作が実現できるようになる。
　次に、上述した実施の形態１および実施の形態２における抵抗変化素子について、より詳細に説明する。
　まず、酸化タンタル層および酸化ニッケル層は、各々単層では抵抗変化素子として機能しない。酸化タンタル層と酸化ニッケル層とを積層して抵抗変化層とすることで、抵抗変化素子として機能する。これは、発明者らの実験により、はじめて見いだされたものである。
　ここで、本発明の抵抗変化素子では、下部電極と上部電極との間に電圧を加え、下部電極と上部電極との間（抵抗変化層）の抵抗値を、単層とした酸化タンタル層の抵抗値よりも低くする初期の処理が重要となる。この処理は、「Forming」と呼ばれている（非特許文献２，３参照）。この処理を行った後、酸化ニッケル層と接する電極（下部電極）に所定の正電圧を印加することで、高抵抗状態から低抵抗状態、もしくは、低抵抗状態から高抵抗状態に抵抗変化させ、いずれかの抵抗状態を保持することができる。
　各条件で作製した試料素子を用いた実験について説明する。まず、試料素子について説明する。
　半導体（単結晶シリコン）基板の上に、層厚５ｎｍのＴｉ層および層厚４０ｎｍのＲｕ層が積層した下部電極を形成する。これらは、各試料素子に共通である。
　次に、試料素子１として、下部電極の上に層厚１０ｎｍの酸化タンタル層（単層）を形成する。
　また、試料素子２として、下部電極の上に、層厚２ｎｍの酸化ニッケル層と層厚１０ｎｍの酸化タンタル層とを形成する。
　また、試料素子３として、下部電極の上に、層厚６ｎｍの酸化ニッケル層と層厚１０ｎｍの酸化タンタル層とを形成する。
　また、試料素子４として、下部電極の上に、２ｎｍの酸化ニッケル層と層厚３ｎｍの酸化チタン層と層厚１０ｎｍの酸化タンタル層とを形成（積層）する。
　また、上部電極として、層厚４０ｎｍのＰｔ層を形成する。この上部電極についても、上記各試料素子に共通である。表１に、各試料素子の層構成について示す。
Figure JPOXMLDOC01-appb-T000001
　次に、試料素子の作製について、簡単に説明する。まず、ＤＣスパッタ装置を用い、半導体基体上にＴｉおよびＲｕを常温で連続して成膜して下部電極とする。続いて、試料素子２～４は、ＤＣスパッタ装置で反応性スパッタを行い、層厚２ｎｍもしくは６ｎｍとなるように酸化ニッケルを堆積し、酸化ニッケル層を形成する。試料素子１は、酸化ニッケルを成膜しない。
　上記酸化ニッケルの反応性スパッタによる成膜では、スパッタターゲットにはＮｉを用い、成膜を行うチャンバー内には、酸素ガスとアルゴンガスの流量比を１：７で流す（供給する）。また、チャンバー内圧力は約１．５Ｐａとし、成膜温度は３００℃、ＤＣパワーは０．５ｋＷとする。
　次に、形成した酸化ニッケル層の組成をＸＰＳ（X-ray photoemission spectroscopy）により評価した結果について説明する。図３は、Ｏ１ｓ（５１７～５３７ｅＶ）およびＮｉ２ｐ（８４５～８８５ｅＶ）軌道のＸＰＳスペクトルを示している。Ｏ１ｓは、図３の（ａ）に示し、Ｎｉ２ｐは、図３の（ｂ）に示している。Ｘ線源にはＡｌ（Ｋα線）を用いた。図３に示されているように、Ｏ１ｓおよびＮｉ２ｐ各々のピーク面積から得られる酸化ニッケルの組成比（Ｏ／Ｎｉ）は、ほぼ１であり、ＮｉＯが形成されていることがわかる。なお、上述したように反応性スパッタ法で形成される酸化ニッケル層は、多結晶の状態となっている。
　次に、試料素子４における酸化チタンの形成について説明する。酸化チタンの形成においても、ＤＣスパッタ装置により反応性スパッタを用いる。スパッタターゲットにはＴｉを用い、チャンバー内には、酸素ガスとアルゴンガスの流量比を１：５で供給する。また、チャンバー内圧力は、約１Ｐａとし、成膜温度は３００℃、ＤＣパワーは４．２ｋＷとする。
　次に、形成した酸化チタン層の組成をＸＰＳにより評価した結果について説明する。図４はＯ１ｓ（５２５～５４５ｅＶ）およびＴｉ２ｐ（４５０～４８０ｅＶ）軌道のＸＰＳスペクトルを示している。Ｏ１ｓは、図４の（ａ）に示し、Ｔｉ２ｐは、図４の（ｂ）に示している。Ｘ線源にはＡｌ（Ｋα線）を用いた。図４に示されているように、Ｏ１ｓおよびＴｉ２ｐそれぞれのピーク面積から得られるチタン酸化物の組成比（Ｏ／Ｔｉ）はほぼ２であり、ＴｉＯ2が形成されていることがわかる。なお、上述したように反応性スパッタ法で形成される酸化チタン層は、多結晶の状態となっている。
　次に、酸化タンタルの形成について説明する。酸化タンタル層の形成においては、ＲＦスパッタ装置を用いる。スパッタターゲットにはＴａ2Ｏ5を用い、チャンバー内には、酸素ガスとアルゴンガスを１０sccm、５sccmで供給する。また、成膜温度は３５０℃、パワーは２ｋＷとした。なお、sccmは流量の単位であり、０℃・１気圧の流体が１分間に１ｃｍ3流れることを示す。
　次に、形成した酸化タンタル層の組成をＸＰＳにより評価した結果について説明する。図５はＴａ４ｆ（２５～３５ｅＶ）およびＯ１ｓ（５２５～５４０ｅＶ）軌道のＸＰＳスペクトルを示している。Ｔａ４ｆは、図５の（ａ）に示し、Ｏ１ｓは、図５の（ｂ）に示す。Ｘ線源にはＡｌ（Ｋα線）を用いた。図５に示すように、Ｔａ４ｆ領域ではＴａ2Ｏ5由来のＴａ5+４ｆ5/2、Ｔａ5+４ｆ7/2ピークと、強度の弱い金属Ｔａ由来のＴａ0４ｆ5/2、Ｔａ0４ｆ7/2ピークが観測される。また、Ｏ１ｓ領域では、Ｔａ-Ｏの結合に由来するピークが観測される。これらのピーク面積から得られるタンタル酸化物の組成比（Ｏ／Ｔａ）は２．５であり、ストイキオメトリックな酸化タンタル層が形成されていることがわかる。
　次に、形成した酸化タンタル層の結晶性および結晶化温度を、ＸＲＤ（X-Ray diffraction）により調べて評価した結果について説明する。この調査は、前述したスパッタ法によりシリコンの上に形成した酸化タンタル層に、酸素雰囲気で５００℃，６００℃，７００℃，および８００℃の高温アニールを施し、これらの５種類のサンプルに対して行う。
　図６に、各サンプルのＸＲＤスペクトルを示す。図６より、Ｔａ2Ｏ5は７００℃以上で結晶化し、（００１）面，（２００）面，および（２０１）面の形成が確認できる。なお、７００℃未満の温度で観測されているピークは、基板のＳｉ由来である。ここで、前述した試料素子１，試料素子２，試料素子３，および試料素子４では、７００℃以上の高温アニールを行っていないため、タンタル酸化物（Ｔａ2Ｏ5）層は非晶質である。また、本発明の抵抗変化素子を集積回路の配線層に搭載した場合も、配線層の製造プロセスの温度が６００℃以下であるため、酸化タンタル（Ｔａ2Ｏ5）層は、非晶質の状態を保つ。
　以上のように抵抗変化層を構成する各層を形成した後、上部電極となる白金の層を「electron-gun」蒸着法で形成する。なお、このＰｔ層の形成において、ステンシルマスクを用いて上部電極となるパターンを形成する。
　以上に説明したことにより作製した試料素子１，試料素子２，試料素子３，および試料素子４の上下電極間の初期リーク電流と抵抗変化特性を評価した。なお、各試料素子に形成してある電極の平面形状は、９０μｍ角である。また、抵抗変化特性は、下部電極に正バイアスを印加して抵抗変化層を低抵抗化（Forming）した後で評価を行う。この「Forming」処理によって、ＭＩＭ構造となっている抵抗変化素子の抵抗変化層に電流経路が形成され、この電流経路（抵抗変化経路）内で抵抗変化現象が起きるものと考えられる。
　評価結果を表２に示す。なお、表２において、１Ｖの電圧印加で初期リーク電流が１Ｅ－５Ａ以上と大きかった場合を×、１Ｖの電圧印加で初期リーク電流が１Ｅ－５Ａ未満と小さく、良好な絶縁性を示した場合を○、抵抗変化特性を示さなかった場合を×、抵抗変化特性を示した場合を○と判定した。また、１Ｖの電圧印加での電流のＯＮ／ＯＦＦ比が５桁以下となる場合を×、１Ｖの電圧印加での電流のＯＮ／ＯＦＦ比が５桁以上となる場合を○、抵抗変化電圧（電流）の再現性が低い場合を×、抵抗変化電圧（電流）の再現性が高い場合を○と判定した。
Figure JPOXMLDOC01-appb-T000002
　表２に示すように、酸化タンタル単層を用いた試料素子１は、初期リーク電流は低いがスイッチング特性は発現しない。Ｔａ2Ｏ5の抵抗変化特性は論文などでも報告が無い。なお、ＮｉＯ単層膜を用いたサンプルは初期リーク電流が非常に大きく、５０ｎｍ以上の厚膜でしか抵抗変化特性を得られないことが既に知られている（非特許文献２）。また、ＴｉＯ2単層膜を用いたサンプルも初期リーク電流が非常に大きく、抵抗変化特性が得られないことが既に知られている（非特許文献３）。
　次に、抵抗変化層を層厚２ｎｍおよび６ｎｍの酸化ニッケル層と１０ｎｍの酸化タンタル層との積層構造とした試料素子２および試料素子３は、初期リーク電流が比較的低く、かつ「Forming」した後でスイッチング特性を示した。試料素子２および試料素子３の抵抗変化素子の抵抗変化特性を示す図を図７、８に示す。
　なお、図７および図８において、（ａ）は、「Forming」の前の試料素子２および試料素子３の初期リーク電流の状態を示しているものといえる。また、図７および図８において、（ｂ）は、「Forming」の後で、下部電極に正バイアス（上部電極に負バイアス）を印加したときの抵抗変化の状態を示している。図７の（ｃ）は、参照のデータであり、層厚１０ｎｍの酸化タンタル単層とした試料素子１の「Forming」の前の初期リーク電流を示している。
　図７の（ｂ）に示すように、「Forming」をした試料素子２は、酸化ニッケル層と接した下部電極に正バイアス（上部電極に負バイアス）を印加することで、低抵抗状態から高抵抗状態へ抵抗変化する。これに対し、逆バイアスでは高抵抗状態に抵抗変化しない。また、図８の（ｂ）に示すように、「Forming」をした試料素子３も、上部電極に負バイアスを印加することで、低抵抗状態から高抵抗状態へ抵抗変化する。これに対し、逆バイアスでは高抵抗状態に抵抗変化しない。
　これらの高抵抗側への抵抗変化は、酸化ニッケル層に接した電極（下部電極）方向への酸素イオン（Ｏ-）拡散に起因しているためと考えられる。酸化ニッケル層／酸化タンタル層積層内電界によって、酸素イオン（Ｏ-）が下部電極の方向に拡散し、酸化ニッケル層内もしくは酸化ニッケル層／酸化タンタル層界面もしくは下部電極／酸化ニッケル層界面で抵抗変化経路の酸化反応が起こり、この結果、上述した抵抗の変化が起こるものと考えられる。また、上述した実験より、酸化ニッケル層／酸化タンタル層積層内の抵抗変化経路は、酸化ニッケル層から酸化タンタル層内を貫通して形成されているものと考えられる。
　また、図７の（ｂ）に示す試料素子２の「Forming」後の低抵抗状態の上部電極と下部電極との間電流は、図７の（ｃ）に示す試料素子１の初期リーク電流よりも大きい。従って、試料素子２における酸化タンタル層の抵抗値は、「Forming」前の抵抗値よりも低くなっているものといえる。このことより、「Forming」処理によって、試料素子２の酸化タンタル層にも抵抗変化経路が形成されるものと考えられる。
　前述したように、抵抗変化の現象が起きているのは、抵抗変化経路に沿った酸化ニッケル層内もしくは酸化ニッケル層／酸化タンタル層界面もしくは下部電極／酸化ニッケル層界面であるものと考えられる。ここで、酸化ニッケル層の上に酸化タンタル層を形成する構成の場合、上述した各界面は、上部電極を形成するときに隠された状態となり、上部電極を形成するときのスパッタダメージを受けにくくなる。この結果、安定した抵抗変化動作が得られるものと考えられる。
　ところで、酸化ニッケル層を６ｎｍに厚くした試料素子３では、図８の（ｂ）に示すように、抵抗変化動作の再現性が乏しい。ここで、反応性スパッタにより形成する酸化ニッケル層は、前述したように多結晶体であり、層厚を厚くすることで結晶粒が大きくなり、表面の凹凸が大きくなる。この膜厚増大による表面の凹凸劣化が、試料素子３における再現性低下の原因の一つであるものと考えられる。
　次に、試料素子４について図９を用いて説明する。「Forming」をした試料素子４では、まず、図９の（ａ）に示すように、低抵抗状態より上部電極に印加する負バイアスを大きくしていくと、所定の電圧値（－１．２Ｖ程度）において、図９の（ｂ）に示すように抵抗値が急激に大きくなり、図９の（ｃ）に示すように、高抵抗状態へ抵抗変化する。図９の（ｃ）に示す高抵抗状態は、０～－２．５Ｖ程度の範囲において安定している。この高抵抗状態において、－２．５Ｖを超える負バイアスを上部電極に印加すると、図９の（ｄ）に示すように、抵抗値が急激に小さくなり、図９の（ａ）に示す低抵抗状態に抵抗変化する。このように、上部電極（下部電極）に印加する負バイアス（正バイアス）により、抵抗変化をさせることができる。また、各抵抗の状態は、上述したような所定の電圧範囲において、安定している。また、このような抵抗変化は、逆バイアスでは、起こらない。
　なお、上述した抵抗変化も、前述同様に、酸化ニッケル層に接した下部電極の方向への酸素イオン（Ｏ-）拡散に起因しているものと考えられる。試料素子４では、酸化ニッケル層／酸化チタン／酸化タンタル層積層内電界により、酸素イオン（Ｏ-）が、下部電極の方向に拡散し、下部電極／酸化ニッケル層界面，酸化ニッケル層内，酸化ニッケル層／酸化チタン層界面，酸化チタン層内，もしくは酸化チタン層／酸化タンタル層界面で抵抗変化経路の酸化反応が起こり、この結果、上述した抵抗変化が起こるものと考えられる。
　また、試料素子４では、図９の（ａ）に示す低抵抗状態と図９の（ｃ）に示す高抵抗状態との比（ＯＮ／ＯＦＦ比）は電流値で７桁異なり、非常に大きなＯＦＦ抵抗を持つ抵抗変化素子が得られることを示している。試料素子４では、酸化タンタル層と酸化ニッケル層の間に酸化チタン層を備えたており、酸化チタン層が、上述した酸素（イオン）の貯蔵・供給源として働き、抵抗変化をより容易に行わせているものと考えられる。
　以上の実験結果より、本発明における抵抗変化素子の抵抗変化層に酸化ニッケル層と非晶質である酸化タンタル層との積層構造を用いることで、初期リークが低減された抵抗変化素子を実現できることが示された。また、本発明の抵抗変化素子は、非常に平坦な界面を上部電極と酸化タンタル層の間に形成できるため、抵抗変化経路の素子間バラツキが少なくなり、微細化（高集積化）に有利である。加えて、酸化チタン層を導入することで、非常に高抵抗状態を実現でき、ＯＦＦ時リーク電流を低減でき、より好ましい。
　ところで、多結晶状態の酸化タンタル層を用いた場合、初期状態における電流リークが大きく、抵抗変化素子として用いることが困難になる。このため、酸化タンタル層は、非晶質状態で用いることが重要となる。また、酸化タンタル層を厚くすることで、初期リーク電流を低減することが可能となる。また、酸化ニッケル層や酸化チタン層を形成した後に酸化タンタル層を形成する場合、酸化タンタル層を厚くすることで、酸化ニッケル層や酸化チタン層の表面粗さ（表面の凹凸）を緩和することができる。
　一方、酸化タンタル層を薄くすると、この上に上部電極をスパッタ法で形成する場合など、様々なダメージが酸化タンタル層よりしたの酸化ニッケル層や酸化チタン層にまで入りやすくなる。このような状態になると、前述した抵抗変化（スイッチング）特性が得られにくくなる。従って、酸化タンタル層は、例えば、製造の条件に合わせてダメージの発生しない範囲の厚さとした方がよい。
　また、酸化ニッケル層や酸化チタン層に比較して、酸化タンタル層を薄くすると、初期リーク電流の増大を招くことになる。加えて、前述したように、多結晶体である酸化ニッケル層や酸化チタン層は、膜を厚くすると表面の凹凸が大きくなり問題となる。このため、酸化ニッケル層や酸化チタン層は、酸化タンタル層より薄く形成することが重要となる。
　次に、本発明における抵抗変化素子の適用例について説明する。以下では、本発明における抵抗変化素子を記憶装置に適用した場合について説明する。
　この記憶装置は、図１０の断面図に示すように、例えば、単結晶シリコンからなる半導体基板１００１の上に、ゲート絶縁膜１００２，ゲート電極１００３，ソース１００４，およびドレイン１００５からなるＭＯＳトランジスタを備える。このＭＯＳトランジスタが制御トランジスタとなる。また、ゲート電極１００３の上に形成された層間絶縁膜１００６の上には、下部電極１００８，抵抗変化層１００９，および上部電極１０１０より構成された本発明における抵抗変化素子が形成されている。抵抗変化層１００９は、例えば、酸化ニッケル層および非晶質の酸化タンタル層との積層構造となっている。また、抵抗変化層１００９は、酸化ニッケル層および非晶質の酸化タンタル層とに挟まれた酸化チタン層を有する。なお、下部電極１００８は、層間絶縁膜１００６のコンタクトホールに形成されたコンタクトビア１００７により、ドレイン１００５に接続している。
　また、上述した抵抗変化素子の上には、層間絶縁膜１０１１が形成され、層間絶縁膜１０１１の上には、ビット線となる配線１０１４と、接地されている配線１０１５が形成されている。配線１０１４は、層間絶縁膜１０１１および層間絶縁膜１００６を貫通してソース１００４にコンタクトするコンタクトビア１０１２に接続し、配線１０１５は、層間絶縁膜１０１１のビアホールに形成されたビア１０１３により、上部電極１０１０に接続している。なお、ゲート電極１００３はワード線に接続している。
　なお、上述した制御トランジスタは、例えば、Ｎ型電界効果トランジスタ（ＮＦＥＴ）である。なお、制御トランジスタはＰ型電界効果トランジスタ（ＰＦＥＴ）でも良い。ゲート絶縁膜１００２は、例えば、酸化シリコンから構成すればよい。例えば、単結晶シリコンからなる半導体基板１００１の表面を熱酸化することで形成できる。なお、ゲート絶縁膜１００２は、酸化ハフニウム，酸化ジルコニウム，および酸化アルミニウムなどの金属酸化物から構成してもよい。また、シリケートや窒化物であってもよく、これらの積層構造であっても良い。
　ゲート電極１００３は、例えば、リンが添加されたポリシリコンから構成すればよい。なお、ゲート電極１００３は、メタルゲートやシリサイドゲートであってもよい。下部電極１００８および上部電極１０１０は、例えば、ルテニウムから構成すればよい。なお、前述したように、各電極は、基本的には導電性を有していればよく、例えば、Ａｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉ、Ｃｕ、Ｔａやイリジウム－タンタル合金（Ｉｒ－Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、またはこれらの合金、またはこれらの酸化物や窒化物、フッ化物、炭化物、シリサイドなどによって形成できる。
　また、抵抗変化層１００９は、層厚２ｎｍの酸化ニッケル層と、層厚１０ｎｍの酸化タンタル層との積層構造とすればよい。なお、抵抗変化層１００９は、下部電極１００８の側に酸化ニッケル層が配置されていてもよく、下部電極１００８の側に、酸化タンタル層が配置されていてもよい。ここで、抵抗が変化する箇所が下部電極１００８と酸化ニッケル層との界面、および酸化ニッケル層の内部である。このため、これらの領域に対する上部電極１０１０形成時のスパッタダメージの影響を軽減する観点から、下部電極１００８の側に酸化ニッケル層を配置し、この上に酸化タンタル層が形成された後に上部電極１０１０が形成されるようにした方がよい。
　次に、抵抗変化層１００９に対する処理（抵抗変化素子の動作方法）について説明する。まず、「Forming」を行うため、例えば、ゲート電極１００３に正の電圧を印加して制御トランジスタをオンの状態とし、配線１０１４に正の電圧を印加して下部電極１００８に正の電圧を印加し、抵抗変化層１００９を低抵抗化する。このとき、ゲート電極１００３に印加する電圧を調整して、制御トランジスタによる電流制限がかかるようにし、抵抗変化層１００９が所望の抵抗値になるようにする。なお、「Forming」は、配線１０１４の替わりに配線１０１５に電圧を印加してもよい。
　また、上述したように「Forming」をした後に、低抵抗状態と高抵抗状態とを切り替えるときにも、制御トランジスタがオンの状態で、配線１０１４に所定の電圧の正の電圧を印加する。このとき、低抵抗状態に抵抗変化をさせるときには、配線１０１４に、高抵抗状態への抵抗変化をさせるときよりも高い電圧を印加すればよい。また、ゲート電極１００３に印加する電圧を調整し、制御トランジスタによる電流制限がかかるようにし、抵抗変化層１００９が所望（所定）の抵抗値になるようにする。なお高抵抗状態から低抵抗状態へ抵抗変化をさせるときには、配線１０１４の替わりに配線１０１５に正の電圧を印加しても良い。
　次に、上述した記憶装置の製造方法について説明する。まず、図１１に示すように、半導体基板１００１の上にゲート絶縁膜１００２およびゲート電極１００３を形成する。例えば、酸化シリコンおよびリン添加ポリシリコンを堆積し、これらの膜を公知のフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることで、ゲート絶縁膜１００２およびゲート電極１００３が形成できる。
　次に、図１２に示すように、ゲート電極１００３をマスクとし、２×１０15ｃｍ-2（設定値）でリンをイオン注入することで、ソース１００４およびドレイン１００５を形成する。
　次に、図１３に示すように、半導体基板１００１全面に酸化シリコンを堆積し、この堆積膜の表面をＣＭＰ（Chemical Mechanical Polishing）法を用いることで平坦化して層間絶縁膜１００６を形成する。次に、層間絶縁膜１００６に、公知のフォトリソグラフィ技術およびエッチング技術を用いてコンタクトホールを形成し、また、窒化チタン（ＴｉＮ）およびタングステン（Ｗ）を堆積し、これらでコンタクトホール内を充填する。さらに、ＣＭＰ法を用いて層間絶縁膜１００６上の金属膜を除去し、コンタクトビア１００７を形成する。
　次に、コンタクトビア１００７を形成した層間絶縁膜１００６の上にルテニウム層４０ｎｍ，酸化ニッケル層２ｎｍ，酸化タンタル層１０ｎｍ，およびルテニウム層４０ｎｍを順次堆積し、これらを公知のフォトリソグラフィ技術およびエッチング技術によりパターニングすることで、図１４に示すように、下部電極１００８，抵抗変化層１００９，および上部電極１０１０より構成された抵抗変化素子を形成する。下部電極１００８がコンタクトビア１００７に接続している。
　ルテニウム層の堆積にはＤＣスパッタ法を用いる。酸化ニッケル層の堆積にはＤＣスパッタ装置を用いた反応性スパッタ法を用いる。この場合、スパッタターゲットにはＮｉを用い、酸素ガスとアルゴンガスの流量比を１：７で流す。チャンバー内圧力は約１．５Ｐａとし、成膜温度は３００℃、パワーは０．５ｋＷとする。酸化タンタル層の堆積にはＲＦスパッタ法を用いる。この場合、スパッタターゲットには酸化タンタル層を用い、酸素ガスおよびアルゴンガスを、１０sccmおよび５sccmで供給する。成膜温度は３５０℃、パワーは２ｋＷとする。
　次に、上述した抵抗変化素子を形成した層間絶縁膜１００６の上に、酸化シリコンを堆積し、この酸化シリコン堆積膜の表面をＣＭＰ法により平坦化することで、図１５に示すように、層間絶縁膜１０１１を形成する。
　次に、公知のフォトリソグラフィ技術およびエッチング技術を用いたパターニングにより、層間絶縁膜１０１１および層間絶縁膜１００６に、ソース１００４に到達する貫通孔および上部電極１０１０に到達する貫通孔を形成する。次いで、窒化チタンおよびタングステンを堆積し、これらで貫通孔内を充填する。この後、ＣＭＰ法を用いて表面を平坦化するとともに、貫通孔以外の窒化チタンおよびタングステンを除去することで、図１６に示すように、コンタクトビア１０１２およびビア１０１３を形成する。また、層間絶縁膜１０１１の上に窒化チタンおよびアルミニウムを堆積し、これら堆積膜を公知のフォトリソグラフィ技術およびエッチング技術によりパターニングすることで、配線１０１４および配線１０１５を形成する。
　上述したように作製した記憶装置では、本発明に係る抵抗変化素子を、制御トランジスタのドレイン１００５に接続して構成しているので、高集積化に有利である。また、記憶装置では、初期リークが小さく、安定した抵抗変化動作を実現可能という本発明の特徴に加えて、「Forming」のための電圧印加時や高抵抗から低抵抗への抵抗変化時に、制御トランジスタのゲート電圧によって電流制御できるため、低バラツキの抵抗変化動作を実現できる。
　ところで、上述では、抵抗変化層１００９を酸化ニッケル層と酸化タンタル層とから形成する場合について説明したが、抵抗変化層１００９は、以下に示すように、酸化ニッケル層と酸化チタン層と酸化タンタル層とから形成してもよい。
　上記３層による抵抗変化層１００９の形成では、まず、コンタクトビア１０１２を形成した層間絶縁膜１００６の上にルテニウム層４０ｎｍ，酸化ニッケル層２ｎｍ，酸化チタン層３ｎｍ，酸化タンタル層１０ｎｍ，およびルテニウム層４０ｎｍを順次堆積し、これらを公知のフォトリソグラフィ技術およびエッチング技術によりパターニングする。これにより、図１４に示すように、下部電極１００８，抵抗変化層１００９，および上部電極１０１０より構成された抵抗変化素子を形成する。
　ここで、ルテニウム層，酸化ニッケル層，および酸化タンタル層の形成は、前述同様に形成すればよい。また、酸化チタン層の堆積には、ＤＣスパッタ装置を用いた反応性スパッタ法を用いる。この場合、スパッタターゲットにはＴｉを用い、酸素ガスとアルゴンガスの流量比を１：５で供給する。チャンバー内圧力は１Ｐａとし、成膜温度は３００℃、パワーは４．２ｋＷとすればよい。
　このように、抵抗変化層１００９を酸化ニッケル層と酸化チタン層と酸化タンタル層とから構成した記憶装置においても、本発明に係る抵抗変化素子を、制御トランジスタのドレイン１００５に接続して構成しているので、高集積化に有利である。また、記憶装置では、初期リークが小さく、安定した抵抗変化動作を実現可能という本発明の特徴に加えて、「Forming」のための電圧印加時や高抵抗から低抵抗への抵抗変化時に、制御トランジスタのゲート電圧によって電流制御できるため、低バラツキの抵抗変化動作を実現できる。
［実施の形態３］
　次に、本発明の実施の形態３について説明する。本実施の形態では、酸化ジルコニウム層と酸化タンタル層とから抵抗変化層を構成する場合について説明する。
　まず、本実施の形態における抵抗変化素子を用いた記憶装置（１トランジスタ１抵抗形式のＲｅＲＡＭ）について説明する。この記憶装置は、図１７に示すように、単結晶シリコンからなる半導体基板１７０１の上に、ゲート絶縁膜１７０２，ゲート電極１７０３，ソース１７０４，およびドレイン１７０５からなるＭＯＳトランジスタを備える。このＭＯＳトランジスタが制御トランジスタとなる。例えば、このＭＯＳトランジスタが形成されている半導体基板１７０１の領域は、Ｐ型領域（Ｐウエル）とされ、ソース１７０４，およびドレイン１７０５はＮ型とされている。また、ゲート電極１７０３の上に形成された層間絶縁膜１７０６の上には、配線１７１０および配線１７１１を有する配線層が形成されている。配線１７１０は、コンタクトビア１７０７によりソース１７０４に接続し、配線１７１１は、コンタクトビア１７０８によりドレイン１７０５に接続している。
　また、配線１７１０および配線１７１１を有する配線層の上には、層間絶縁膜１７１２が形成され、層間絶縁膜１７１２の上に、下部電極１７１４，第１金属酸化物層（第１の層）１７１５，第２金属酸化物層（第２の層）１７１６，および上部電極１７１８より構成された本発明における抵抗変化素子が形成されている。
　本実施の形態では、第１金属酸化物層１７１５，第２金属酸化物層１７１６より抵抗変化層が構成され、第１金属酸化物層１７１５は、例えば酸化ジルコニウムから構成され、第２金属酸化物層１７１６は、非晶質の酸化タンタル層から構成されている。下部電極１７１４が第１金属酸化物層１７１５に接続し、第２金属酸化物層１７１６に上部電極１７１８が接続している。なお、第２金属酸化物層１７１６の上には、層間絶縁膜１７１７が形成され、層間絶縁膜１７１７の上に上部電極１７１８が形成されている。
　ここで、下部電極１７１４は、基本的に導電性を有していれば良い。下部電極１７１４は、例えば、Ａｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉ、Ｃｕ、Ｔａやイリジウム－タンタル合金（Ｉｒ－Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、またはこれらの合金、またはこれらの酸化物や窒化物、フッ化物、炭化物、シリサイドなどから構成すればよい。また、これらの材料の積層体であっても良い。
　また、上部電極１７１８は、基本的に導電性を有していれば良い。上部電極１７１８は、例えば、Ａｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉ、Ｃｕ、Ｔａやイリジウム－タンタル合金（Ｉｒ－Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、またはこれらの合金、またはこれらの酸化物や窒化物、フッ化物、炭化物、シリサイドなどによって形成できる。また、これらの材料の積層体であっても良い。
　なお、本実施の形態における抵抗変化素子に含まれるＭＩＭ（Metal Insulator Metal）構造は、隣接する層同士が、これらの少なくとも一部の領域において積層されていれば良い。また、本実施の形態においても、下部電極１７１４と上部電極１７１８とを入れ替えてもよいことは、いうまでもない。
　本実施の形態では、下部電極１７１４と第１金属酸化物層１７１５との接触面積に比較し、上部電極１７１８と第２金属酸化物層１７１６との接触面積の方を小さく形成している。このため、抵抗変化層を含む抵抗変化素子となるＭＩＭ構造の面積は、上部電極１７１８と酸化タンタル層１７１６との接触面積によって律速されている。
　本発明の実施の形態３では、酸化ニッケルよりもより成膜制御性の高い酸化ジルコニウムを用いるところに特徴がある。成膜制御性の高い材料を用いることで、複数の抵抗変化素子を集積した場合、素子間のバラツキの小さい安定した抵抗変化動作が実現できるようになる。また、１トランジスタ１抵抗（１Ｔ１Ｒ）の構成とし、抵抗変化素子の抵抗状態（高抵抗状態もしくは低抵抗状態）をトランジスタで制御しているので、設定する抵抗状態のバラツキを低減することが可能となる。
　次に、本実施の形態における抵抗変化素子を用いた記憶装置の製造方法について説明する。まず、半導体基板１７０１の上にゲート絶縁膜１７０２およびゲート電極１７０３を形成する。例えば、酸化シリコンおよびリン添加ポリシリコンを堆積し、これらの膜を公知のフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることで、ゲート絶縁膜１７０２およびゲート電極１７０３が形成できる。次いで、形成したゲート電極１７０３をマスクとし、ドーズ量２×１０15ｃｍ-2（設定値）でリンをイオン注入することで、ソース１７０４およびドレイン１７０５を形成する。
　次に、図１９に示すように、半導体基板１７０１全面に酸化シリコンを堆積し、この堆積膜の表面をＣＭＰ法により平坦化して層間絶縁膜１７０６を形成する。次に、層間絶縁膜１７０６に、公知のフォトリソグラフィ技術およびエッチング技術を用いてコンタクトホールを形成し、また、窒化チタン（ＴｉＮ）およびタングステン（Ｗ）を堆積し、これらでコンタクトホール内を充填する。さらに、ＣＭＰ法を用いて層間絶縁膜１７０６上の金属膜を除去し、コンタクトビア１７０７，コンタクトビア１７０８を形成する。
　次に、コンタクトビア１７０７，コンタクトビア１７０８を形成した層間絶縁膜１７０６の上に、窒化チタンおよびアルミニウムを順次に堆積し、これら堆積膜を公知のフォトリソグラフィ技術およびエッチング技術によりパターニングすることで、配線１７１０および配線１７１１を形成する。続いて、これらの配線を覆うように全面に酸化シリコンを堆積し、この堆積膜の表面をＣＭＰ法により平坦化して層間絶縁膜１７１２を形成する。
　次に、層間絶縁膜１７１２に、公知のフォトリソグラフィ技術およびエッチング技術を用いてビアホールを形成し、また、ＴｉＮおよびタングステンＷを堆積し、これらでビアホール内を充填する。さらに、ＣＭＰ法を用いて層間絶縁膜１７１２上の金属膜を除去し、ビア１７１３を形成する。
　次に、層間絶縁膜１７１２の上に、ルテニウム層４０ｎｍを堆積し、これを公知のフォトリソグラフィ技術およびエッチング技術によりパターニングすることで、図２１に示すように、下部電極１７１４を形成する。ルテニウム層の堆積にはＤＣスパッタ法を用いればよい。
　さらに、下部電極１７１４を覆うように層間絶縁膜１７１２の上に、酸化ジルコニウム層１ｎｍおよび酸化タンタル層８ｎｍを順次堆積し、第１金属酸化物層１７１５および第２金属酸化物層１７１６を形成する。酸化ジルコニウム層の形成には、ＡＬＤ（Atomic　Layer Deposition）装置を用いればよい。この場合、原料にはテトラキスジエチルアミノジルコニウム（ＺＤＥＡＺ）を使用し、堆積時の温度条件は、１４０℃とすればよい。また、酸化タンタル層の形成は、ＲＦスパッタ装置を用いればよい。この場合、スパッタターゲットにはＴａ2Ｏ5を用い、堆積を行うチャンバー内には、酸素ガスとアルゴンガスを１０sccm、５sccmで供給する。また、堆積時の温度条件は３５０℃とし、ＲＦスパッタのパワーは２ｋＷとする。
　以上のようにして第１金属酸化物層１７１５および第２金属酸化物層１７１６を形成した後、第２金属酸化物層１７１６を覆うように全面に酸化シリコンを堆積し、この堆積膜の表面をＣＭＰ法により平坦化して層間絶縁膜１７１７を形成する。
　次に、下部電極１７１４の上部の領域の第２金属酸化物層１７１６に到達するビアホールを層間絶縁膜１７１７に形成し、この後、ルテニウム層４０ｎｍを堆積し、これを公知のフォトリソグラフィ技術およびエッチング技術によりパターニングすることで、図２２に示すように、上部電極１７１８を形成する。ルテニウム層の堆積にはＤＣスパッタ法を用いればよい。
　次に、本実施の形態における抵抗変化素子の特性について説明する。はじめに、抵抗変化特性について説明する。はじめに、本実施の形態における抵抗変化素子の電流－電圧特性について図２３を用いて説明する。図２３は、上部電極１７１８に印加した電圧と、電極間に流れる電流の関係を示す、抵抗変化素子（抵抗変化層）の抵抗変化特性を示す特性図である。第１金属酸化物層１７１５および第２金属酸化物層１７１６より抵抗変化層が構成されている。
　図２３では、電圧印加により電極間（抵抗変化層）の抵抗値を単層とした酸化タンタル層の抵抗値よりも低くする処理（Forming）、抵抗変化層の高抵抗状態から低抵抗状態へのスイッチング（Set）、抵抗変化層の低抵抗状態から高抵抗状態へのスイッチング（Reset）の各動作時における電流－上部電極印加電圧カーブを示している。図２３の（ａ）が「Forming」における変化を示し、図２３の（ｂ）が「Reset」における変化を示し、図２３の（ａ）が「Set」における変化を示している。
　「Forming」および「Set」においては、制御トランジスタの飽和電流（Ｉｓａｔ．）で「Set」におけるレベル抵抗を制御し、上部電極１７１８に正電圧を印加する。図２３における上部電極電圧が４Ｖ以上、電流が２００μＡ以上の範囲の矢印によって指し示される特性曲線が、ゲート電圧Ｖｇａｔｅ＝４Ｖにおける、制御トランジスタのドレイン電流－印加電圧特性（制御トランジスタの飽和電流）を示している。
　「Forming」および「Set」においては、図２３の（ａ）および（ｃ）に示すように、上部電極印加電圧＝４Ｖ付近で、抵抗変化層の低抵抗化による急激な電流増大が起きるが、制御トランジスタの飽和電流値によって電流増大が制限されていることがわかる。
　一方、「Reset」においては、上部電極１７１８に負電圧を印加する。この「Reset」においては、制御トランジスタによる電流制限は行わず、上部電極１７１８と半導体基板１７０１（ｐウェル）との間で電流を流す。配線１７１１（ドレイン１７０５）とゲート電極１７０３とに正電圧を印加することでも、「Reset」が行える。
　次に、各動作時（抵抗変化時）の電圧値のバラツキについて説明する。図２４は「Forming」電圧のバラツキ、図２５は「Set」電圧と「Reset」電圧のバラツキ、図２６は「Set」状態と「Reset」状態の抵抗値のバラツキを示したものである。いずれも、ワイブルプロットである。
　図２４，図２５，図２６に示すように、抵抗変化層に酸化ジルコニウムと酸化タンタルの積層膜を用い、制御トランジスタによって「Forming」および「Set」動作を制御する構成（１Ｔ１Ｒ）とすることにより、抵抗状態が変化する電圧および抵抗バラツキの小さい安定した抵抗変化素子が実現できることがわかる。
　なお、酸化タンタルの代わりに、シリコンを添加した酸化シリコンタンタルを用いる、言い換えると、第２金属酸化物層１７１６にシリコンを添加して構成しても、優れた抵抗変化素子が実現できる。
　以下、層厚１ｎｍの酸化ジルコニウム層と層厚８ｎｍの酸化シリコンタンタル層からなる積層膜より抵抗変化層を構成した場合の、各動作時（抵抗変化時）の電圧値のバラツキについて説明する。なお、酸化シリコンタンタル層は、Ｔａ2Ｏ5：ＳｉＯ2＝７６ｍｏｌ％：２４ｍｏｌ％となるようにシリコンが添加されている。図２７は「Forming」電圧のバラツキ、図２８は「Set」電圧と「Reset」電圧のバラツキ、図２９は「Set」状態と「Reset」状態の抵抗値のバラツキを示したものである。いずれも、ワイブルプロットである。
　図２７，図２８，図２９に示すように、抵抗変化層に酸化ジルコニウムと酸化シリコンタンタルの積層膜を用いた場合においても、抵抗状態が変化する電圧および抵抗バラツキの小さい安定した抵抗変化素子が実現できることがわかる。また、図２４と図２７との比較からわかるように、酸化シリコンタンタル層を用いる場合、酸化タンタル層を用いる場合に比較して、「Forming」電圧の大幅な低減が可能となる。
　以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。例えば、上述では、酸化ニッケルおよび酸化ジルコニウムを用いる場合について説明したが、これに限るものではなく、他の遷移金属の酸化物を用いるようにしてもよい。本発明は、抵抗変化層が、タンタル以外の遷移金属の酸化物からなる第１の層および非晶質の酸化タンタルからなる第２の層を有していることが特徴である。
　ここで、遷移金属とは、周期表で第３族元素から第１１族元素の間に存在する元素のうち、ランタノイドとアクチノイドを除く元素と定義する。遷移金属元素は、ｄ軌道ないしはｆ軌道の外部にも広く分布する電子が多数存在するという特徴を有する。この性質は、金属結合に関与しうる電子が多いということを意味しており、とり得る酸化数も多数存在することになる。よって、遷移金属酸化物を抵抗変化層として用いた場合、電圧の印加によって酸化数を制御することができ、抵抗値を変化させることができる。
　一方で非晶質の酸化タンタルは、同じく遷移金属酸化物であるが、一度、低抵抗化した後は、低抵抗状態で安定化する。酸化タンタルと異なる遷移金属酸化物と非晶質の酸化タンタルとを積層することで、非晶質の酸化タンタル層内には安定なパス（電流パス）が形成され、この、安定なパスと接続された酸化タンタルと異なる遷移金属酸化物層が抵抗変化層として機能する。抵抗変化する部分が伝導パスの一部分に制限されるため、電気特性のバラツキを抑制することができる。
　また、酸化タンタルと異なる遷移金属酸化物層を薄膜化することで凹凸をおさえることができ、電気特性のバラツキをさらにおさえることができる。酸化タンタルと異なる遷移金属酸化物としては、ニッケル酸化膜や、チタン酸化膜、ジルコニウム酸化物、または、これらの積層膜であることが望ましい。
　この出願は、２００８年２３月３６日に出願された日本出願特願２００８－３３３１６３号を基礎とする優先権を主張し、その開示のすべてをここに取り込む。

Claims (8)

  1. 　第１の電極およびこの第１の電極の上に形成された抵抗変化層と、
    　この抵抗変化層の上に形成された第２の電極と
    　を少なくとも備え、
    　前記抵抗変化層は、タンタル以外の遷移金属の酸化物からなる第１の層および非晶質の酸化タンタルからなる第２の層を有し、
    　前記第１の層は前記第１の電極に接して形成されている
    　ことを特徴とする抵抗変化素子。
  2. 　請求項１記載の抵抗変化素子において、
    　前記抵抗変化層は、前記第１の層および前記第２の層に挟まれ、酸化チタンからなる第３の層を有する
    　ことを特徴とする抵抗変化素子。
  3. 　請求項２記載の抵抗変化素子において、
    　前記第３の層は、前記第２の層より薄く形成されている
    　ことを特徴とする抵抗変化素子。
  4. 　請求項１記載の抵抗変化素子において、
    　前記第１の層は、前記第２の層より薄く形成されている
    　ことを特徴とする抵抗変化素子。
  5. 　請求項１記載の抵抗変化素子において、
    　前記第２の層は、化学量論組成の酸化タンタルから構成されている
    　ことを特徴とする抵抗変化素子。
  6. 　請求項１記載の抵抗変化素子において、
    　前記第１の層は、酸化ニッケルから構成されていることを特徴とする抵抗変化素子。
  7. 　請求項１記載の抵抗変化素子において、
    　前記第１の層は、酸化ジルコニウムから構成されていることを特徴とする抵抗変化素子。
  8. 　請求項１記載の抵抗変化素子において、
    　前記第２の層は、シリコンが添加されていることを特徴とする抵抗変化素子。
PCT/JP2009/070469 2008-12-26 2009-12-07 抵抗変化素子 WO2010073897A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010543996A JP5464148B2 (ja) 2008-12-26 2009-12-07 抵抗変化素子

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-333163 2008-12-26
JP2008333163 2008-12-26

Publications (1)

Publication Number Publication Date
WO2010073897A1 true WO2010073897A1 (ja) 2010-07-01

Family

ID=42287513

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/070469 WO2010073897A1 (ja) 2008-12-26 2009-12-07 抵抗変化素子

Country Status (2)

Country Link
JP (1) JP5464148B2 (ja)
WO (1) WO2010073897A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010150723A1 (ja) * 2009-06-25 2010-12-29 日本電気株式会社 抵抗変化素子及びその製造方法
JP2012523711A (ja) * 2009-04-10 2012-10-04 インターモレキュラー，インコーポレーテッド スイッチング特性を改善した抵抗スイッチングメモリ素子
WO2013137262A1 (ja) * 2012-03-14 2013-09-19 国立大学法人東京工業大学 抵抗変化型記憶装置
US8957399B2 (en) 2011-10-24 2015-02-17 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile memory element and nonvolatile memory device
US9281477B2 (en) 2011-06-10 2016-03-08 Ulvac, Inc. Resistance change element and method for producing the same
CN109888092A (zh) * 2019-03-06 2019-06-14 天津理工大学 一种基于氧化钽/二维黒砷磷/氧化钽的三层异质阻变存储器及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007013174A1 (ja) * 2005-07-29 2007-02-01 Fujitsu Limited 抵抗記憶素子及び不揮発性半導体記憶装置
JP2008078509A (ja) * 2006-09-22 2008-04-03 Osaka Univ 多層構造の抵抗層を備える不揮発性メモリセルおよびその製造方法、並びにそれを用いた抵抗可変型不揮発性メモリ装置
WO2008075471A1 (ja) * 2006-12-19 2008-06-26 Fujitsu Limited 抵抗変化素子及びその製造方法
WO2008126366A1 (ja) * 2007-04-09 2008-10-23 Panasonic Corporation 抵抗変化型素子、不揮発性スイッチング素子、および抵抗変化型記憶装置
JP2009135370A (ja) * 2007-12-03 2009-06-18 Panasonic Corp 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
JP2009212380A (ja) * 2008-03-05 2009-09-17 Fujitsu Ltd 抵抗変化型メモリおよびその作製方法
WO2009154266A1 (ja) * 2008-06-20 2009-12-23 日本電気株式会社 半導体記憶装置及びその動作方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007013174A1 (ja) * 2005-07-29 2007-02-01 Fujitsu Limited 抵抗記憶素子及び不揮発性半導体記憶装置
JP2008078509A (ja) * 2006-09-22 2008-04-03 Osaka Univ 多層構造の抵抗層を備える不揮発性メモリセルおよびその製造方法、並びにそれを用いた抵抗可変型不揮発性メモリ装置
WO2008075471A1 (ja) * 2006-12-19 2008-06-26 Fujitsu Limited 抵抗変化素子及びその製造方法
WO2008126366A1 (ja) * 2007-04-09 2008-10-23 Panasonic Corporation 抵抗変化型素子、不揮発性スイッチング素子、および抵抗変化型記憶装置
JP2009135370A (ja) * 2007-12-03 2009-06-18 Panasonic Corp 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
JP2009212380A (ja) * 2008-03-05 2009-09-17 Fujitsu Ltd 抵抗変化型メモリおよびその作製方法
WO2009154266A1 (ja) * 2008-06-20 2009-12-23 日本電気株式会社 半導体記憶装置及びその動作方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012523711A (ja) * 2009-04-10 2012-10-04 インターモレキュラー，インコーポレーテッド スイッチング特性を改善した抵抗スイッチングメモリ素子
WO2010150723A1 (ja) * 2009-06-25 2010-12-29 日本電気株式会社 抵抗変化素子及びその製造方法
US9059402B2 (en) 2009-06-25 2015-06-16 Nec Corporation Resistance-variable element and method for manufacturing the same
US9281477B2 (en) 2011-06-10 2016-03-08 Ulvac, Inc. Resistance change element and method for producing the same
US8957399B2 (en) 2011-10-24 2015-02-17 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile memory element and nonvolatile memory device
WO2013137262A1 (ja) * 2012-03-14 2013-09-19 国立大学法人東京工業大学 抵抗変化型記憶装置
JPWO2013137262A1 (ja) * 2012-03-14 2015-08-03 国立大学法人東京工業大学 抵抗変化型記憶装置
US9214626B2 (en) 2012-03-14 2015-12-15 Tokyo Institute Of Technology Resistance change memory device
CN109888092A (zh) * 2019-03-06 2019-06-14 天津理工大学 一种基于氧化钽/二维黒砷磷/氧化钽的三层异质阻变存储器及其制备方法
CN109888092B (zh) * 2019-03-06 2023-05-02 天津理工大学 一种基于氧化钽/二维黒砷磷/氧化钽的三层异质阻变存储器及其制备方法

Also Published As

Publication number Publication date
JP5464148B2 (ja) 2014-04-09
JPWO2010073897A1 (ja) 2012-06-14

Similar Documents

Publication Publication Date Title
JP5488463B2 (ja) 半導体記憶装置及びその動作方法
US6849891B1 (en) RRAM memory cell electrodes
US8766233B2 (en) Semiconductor device with variable resistance element and method for manufacturing the same
US9006793B2 (en) Non-volatile memory cell, non-volatile memory cell array, and method of manufacturing the same
US9818939B2 (en) Resistive switching devices having a switching layer and an intermediate electrode layer and methods of formation thereof
TWI540775B (zh) 電阻變化型非揮發性記憶裝置、半導體裝置及電阻變化型非揮發性記憶裝置之動作方法
JP5899474B2 (ja) 不揮発性記憶素子、不揮発性記憶装置、不揮発性記憶素子の製造方法、及び不揮発性記憶装置の製造方法
US20110001110A1 (en) Resistance change element and manufacturing method thereof
WO2006075574A1 (ja) 抵抗変化素子とその製造方法
EP0821415A2 (en) A capacitor and method of manufacture thereof
US8350244B2 (en) Variable resistance device, method for manufacturing variable resistance device, and semiconductor storage device using variable resistance device
JP5464148B2 (ja) 抵抗変化素子
TW201025591A (en) Method for fabricating resistive memory device
JP3903323B2 (ja) 抵抗変化素子及びそれを用いた不揮発性メモリ
JP5648126B2 (ja) 抵抗変化素子及びその製造方法
JPWO2013001742A1 (ja) 不揮発性半導体記憶素子、不揮発性半導体記憶装置およびその製造方法
US8533938B2 (en) Method of manufacturing resistance change element
US8981333B2 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
JP2010040728A (ja) 半導体装置及びその製造方法
JP5568950B2 (ja) 抵抗変化型メモリ素子、及び、抵抗変化型不揮発性メモリ、並びに、抵抗変化型メモリ素子制御方法
JP2013065779A (ja) 抵抗変化素子
JP5062181B2 (ja) 抵抗変化素子及びその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09834700

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2010543996

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09834700

Country of ref document: EP

Kind code of ref document: A1