JP5488463B2 - 半導体記憶装置及びその動作方法 - Google Patents

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Description

（関連出願についての記載）
本発明は、日本国特許出願：特願２００８−１６１６７４号（２００８年６月２０日出願）、特願２００８−３０１２７４号（２００８年１１月２６日出願）及び特願２００９−００２２８２号（２００９年１月８日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、抵抗変化素子及びそれを用いた抵抗変化型メモリの動作方法に関する。
不揮発性メモリの分野においては、フラッシュメモリを筆頭に、強誘電体メモリ（Ｆｅｒｂａｍ）、ＭＲＡＭ（ｍａｇｎｅｔｉｃ ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）等の研究が盛んである。
最近、これらの従来の不揮発性メモリと異なる抵抗変化型不揮発メモリ（ＲｅＲＡＭ：ｒｅｓｉｓｔａｎｃｅ ＲＡＭ）が提案されている（非特許文献１）。この非特許文献１に記載されている抵抗変化型不揮発メモリは、電圧パルスの印加によってメモリセルの抵抗変化層の抵抗値を設定することにより情報を書き込むことができ、かつ情報の非破壊読み出しを行うことができる不揮発性メモリである。セル面積が小さく、かつ多値化が可能なことから、既存の不揮発性メモリをしのぐ可能性を有する。
非特許文献１では、抵抗変化層としては、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）及びＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏｙ）が用いられている。
抵抗変化型不揮発性メモリについては、他の提案もなされている（非特許文献２、非特許文献３）。
非特許文献２では、抵抗変化層として約５０ｎｍの多結晶ＮｉＯｘ（ｘ＝１〜１．５）が用いられている。
上部電極に正の電圧を印加することで、低抵抗状態もしくは高抵抗状態に変化することが述べられている。非特許文献３では、抵抗変化層に８０ｎｍの微結晶ＴｉＯ２を用いている。この場合、２通りの動作方法が示されている。一つ目は上部電極に負（正）電圧を印加することで低抵抗化し、正（負）電圧を印加することで高抵抗化する動作方法（両極性動作）、二つ目は正（負）電圧印加のみで低抵抗化と高抵抗化を行う（単極性動作）方法である。抵抗変化層に、ＴｉＯ２を用いたＲｅＲＡＭのスイッチングメカニズムは、以下のように推定されている。まず、最初の高電圧印加（「Ｆｏｒｍｉｎｇ」と呼ぶ）によってＴｉＯ２中にフィラメントが形成され、フィラメントの抵抗変化でスイッチング動作が起こる（非特許文献４）。低抵抗状態から高抵抗状態へのスイッチング（Ｒｅｓｅｔ）は、上部電極に正負どちらの電圧を加えても起き、上部電極に正の電圧を加えた場合はフィラメントの上部電極近傍が高抵抗化し、上部電極に負の電圧を加えた場合はフィラメントの下部電極近傍が高抵抗化する（非特許文献５）。このことから、フィラメントの陽極酸化がＲｅＲＡＭのスイッチングメカニズムの１つの候補として考えられている。
Ｗ．Ｗ．Ｚｈｕａｎｇ ｅｔ．ａｌ．、２００２ ＩＥＤＭ、論文番号７．５、 Ｄｅｃ２００２ Ｇ．−Ｓ． Ｐａｒｋ ｅｔ．ａｌ．、ＡＰＬ、Ｖｏｌ．９１、ｐｐ．２２２１０３、２００７ Ｃ． Ｙｏｓｈｉｄａ ｅｔ．ａｌ．、ＡＰＬ、Ｖｏｌ．９１、ｐｐ．２２３５１０、２００７ Ｋ．Ｋｉｎｏｓｈｉｔａ ｅｔ．ａｌ．、ＪＪＡＰ、Ｖｏｌ．４５、ｎｏ．３７、Ｌ９９１−Ｌ９９４、２００６ Ｋ．Ｋｉｎｏｓｈｉｔａ ｅｔ．ａｌ．、ＡＰＬ、Ｖｏｌ．８９、ｐｐ．１０３５０９、２００６
上記非特許文献１〜５の全開示内容はその引用をもって本書に繰込み記載する。
以下に本発明による分析を与える。
非特許文献１〜３のように、抵抗変化層に多結晶もしくは微結晶材料を用いて抵抗変化型不揮発メモリの微細化を進めた場合、素子サイズに対して、結晶粒の大きさが無視できなくなる。特に、結晶粒による抵抗変化層表面の凹凸が起因して、素子間の電気特性バラツキが大きくなってしまう、という問題がある。
抵抗変化層を薄膜化することで凹凸を抑えることはできるが、抵抗変化層を薄くした場合、リーク電流の大幅な増大により、スイッチング動作が得られなくなるため、５０ｎｍ以上の厚い抵抗変化層が用いられてきた。また、単層の抵抗変化層を上下電極で挟んだ対照構造のＲｅＲＡＭを用いた場合、以下のような問題がある。
図３２（ａ）は、抵抗変化層として単層の遷移金属酸化物（ＴＭＯ）を上下電極（上部電極：Ｔ．Ｅ．、下部電極：Ｂ．Ｅ．）で挟んだ対称構造のＲｅＲＡＭの構成を示す図である。図３２（ｂ）、（ｃ）は、図３２（ａ）のＲｅＲＡＭを用いた場合の問題点を説明するための図である。
図３２（ｂ）は単極性動作モード場合、図３２（ｃ）は両極性モードの場合のスイッチング及び読出し時の上部電極電流（ＩＴ．Ｅ．）と、上部電極印加電圧（ＶＴ．Ｅ．）の関係を示している。
単極性動作モードの場合、図３２（ｂ）に示すように、Ｒｅｓｅｔ動作（低抵抗状態から高抵抗状態へのスイッチ）をＳｅｔ動作（高抵抗状態から低抵抗状態へのスイッチ）よりも低い電圧で行うが、読み出し電圧（ＶＴ．Ｅ． ｆｏｒ Ｒｅａｄ）との差が小さいため、Ｒｅａｄディスターブによって高抵抗化し、誤動作する可能性が高い。
両極性動作の場合、図３２（ｃ）の実線で示すように、一見すると、Ｒｅａｄディスターブによる高抵抗化の可能性は小さいように見えるが、図３２（ａ）の対称構造のＲｅＲＡＭを用いた場合、フィラメントの上下電極近傍どちらも高抵抗化するため、破線で示した潜在的な高抵抗化不良が存在し、やはり、Ｒｅａｄディスターブによる誤動作の危険性が高い。
非揮発性メモリ（ＮＶＭ）の信頼性としては、
・保持、
・プログラムディスターブ耐性、
・リードディスターブ耐性
が主な評価項目になる。
ＲｅＲＡＭの場合、１Ｔ１Ｒ（１つのトランジスタと１つの抵抗構成）の場合、プログラムディスターブが無い。ＲｅＲＡＭは２端子素子であるため、保持に比べてリードディスターブ耐性の方が重要になる。
さらに、従来のＲｅＲＡＭでは上部電極形成時のスパッタダメージによる抵抗変化層の劣化が大きく、歩留まりを高めるのが困難であった。
したがって、本発明の目的は、高集積化に有利であり、安定したスイッチング特性を実現する絶縁膜構造の抵抗変化型不揮発メモリ及びその動作方法を提供することにある。本発明は、リード・ディスターブ耐性の高い、高信頼な抵抗変化型不揮発メモリを提供することもその目的の１つとしている。
本発明によれば、前記した課題の少なくとも一つを解決するために、絶縁膜を金属電極で挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を少なくとも含み、前記絶縁膜がＴａ２Ｏ５と３０ｎｍ未満のＴｉＯ２の積層構造である抵抗変化型メモリ素子が提供される。本発明において、Ｔａ２Ｏ５層がストイキオメトリックな非晶質膜である。
また、本発明によれば、上下電極間に電圧を加えて上下電極間の抵抗値を前記Ｔａ２Ｏ５単層の抵抗値よりも低くする抵抗変化型メモリ素子の動作方法が提供される。
本発明によれば、高集積化に有利であり、安定したスイッチング特性を実現することができる。また、本発明によれば、リード・ディスターブ耐性の高い、高信頼なメモリ素子を実現することができる。
本発明によれば、素子の歩留まりを高めることができる。
本発明の一実施例の抵抗変化型メモリ素子の断面構成を模式的に示す図である。 （Ａ）、（Ｂ）は本発明の一実施例の抵抗変化型メモリ素子のＴｉＯ２層のＸＰＳスペクトル測定結果である。 （Ａ）、（Ｂ）は本発明の一実施例の抵抗変化型メモリ素子のＴａ２Ｏ５層のＲＭＳ測定結果測定結果を示す図である。 本発明の一実施例の抵抗変化型メモリ素子のＴａ２Ｏ５層のＸＲＤスペクトル測定結果を示す図である。 （Ａ）〜（Ｃ）は本発明の一実施例のＴａ２Ｏ５／ＴｉＯ２積層構造（サンプル３〜５）のスイッチング特性を示す図である。 Ｔａ２Ｏ５単層構造（サンプル２）及びＴａ２Ｏ５／ＴｉＯ２積層構造（サンプル４）の初期リーク電流、及び、Ｔａ２Ｏ５／ＴｉＯ２積層構造（サンプル４）のＦｏｒｍｉｎｇ後の電流特性を示す図である。 本発明の一実施例（１Ｔ１Ｒ型抵抗変化メモリ）の構造を示す図である。 （ａ）〜（ｇ）は本発明の一実施例（１Ｔ１Ｒ型抵抗変化メモリ）の製造方法を説明するための工程断面図である。 Ｔａ２Ｏ５／ＴｉＯ２積層構造のＳＩＭＳプロファイルを示す図である。 本発明の実施例２の構成を模式的に示す図である。 Ｐｔ／Ｔａ２Ｏ５（１０ｎｍ）／ＴｉＯ２（３ｎｍ）のＴＥＭ像である。 ＴｉＯ２層のナノビーム電子線回折像である。 ＴｉＯ２層のＥＥＬＳスペクトルである。 （ａ）〜（ｈ）は本発明の実施例２の製造方法を説明するための工程断面図である。 本発明の第３の実施例の動作を説明するための図である。 セット、リセット時のＤＣスイッチング特性の例を示す図である。 トランジスタの飽和電流とセット後抵抗値、リセット電流の関係の例を示す図である。 抵抗状態の読み出し電流特性の例を示す図である。 （Ａ）、（Ｂ）はＳｅｔ後抵抗値（低抵抗状態：ＲＬ）、リセット後抵抗値（高抵抗状態：ＲＨ）の書き換え回数依存性の例を示す図である。 （Ａ）、（Ｂ）は、ＲＨとＲＬの８５℃の高温ストレスによる保持特性の例を示す図である。 （Ａ）、（Ｂ）は、ＲＨとＲＬの常温でのリード・ディスターブ耐性の例を示す図である。 （Ａ）、（Ｂ）は、８５℃での高電圧ストレスによるＲｅａｄディスターブ耐性の例（ＲＬ、ＲＨの変動率）を示す図である。 本発明の実施例３の断面構成を模式的に示す図である。 本発明の実施例３と比較サンプル（下部電極：Ｒｕ単層）の下部電極ラフネスを示す図である。 （Ａ）、（Ｂ）は本発明の実施例３と比較例のＦｏｒｍｉｎｇ時の電流特性のチップ間バラツキを示す図である。 本発明の実施例３と比較例のＦｏｒｍｉｎｇ電圧分布、Ｓｅｔ電圧分布、Ｒｅｓｅｔ電圧分布を比較して示す図である。 本発明の実施例３と比較例のＳｅｔ後抵抗分布、Ｒｅｓｅｔ後抵抗分布を比較して示す図である。 本発明の実施例３と比較例の１９０度の高温ストレスによるＲｅｓｅｔ抵抗分布の変化を比較して示す図である。 （ａ）〜（ｈ）は本発明の実施例３の製造方法を説明するための工程断面図である。 本発明の実施例４の断面構成を模式的に示す図を示す。 （ａ）〜（ｅ）は本発明の実施例４の製造方法を説明するための工程断面図である。 （ａ）は対称構造のＲｅＲＡＭを模式的に示す図である。（ｂ）、（ｃ）は単極性動作モード、両極性動作モードの場合における、スイッチング及び読出し時のＩＴ．Ｅ．−ＶＴ．Ｅ特性を説明する図である。 本発明の実施例５の断面構成を模式的に示す図である。 ７５０℃３０分アニール後のＴａ２Ｏ５膜もしくはＴａＳｉＯ膜のＸＲＤスペクトルである。 本発明の実施例５のフォーミング、セット、リセット時のＤＣスイッチング特性の例を示す図である。 （ａ）〜（ｈ）は本発明の実施例５の製造方法を説明するための工程断面図である。
１ 下部電極
２ 絶縁層（ＴｉＯ２／Ｔａ２Ｏ５積層膜：抵抗変化層）
３ 上部電極
４ ゲート絶縁膜
５ ゲート電極
６ ソース／ドレイン
７ ソース／ドレイン
８〜１０ ビア
１１ 第一の配線層
１２ 第二の配線層
１３ 第一の層間絶縁膜
１４ 第二の層間絶縁膜
１５ 半導体基板
１６ ゲート側壁
１７ 第三の層間絶縁膜
１８ ＴａＮ（ＴａＮ層）
１９ Ｒｕ（Ｒｕ層）
２０ 絶縁層（ＴｉＯ２／ＴａｘＳｉｙＯｚ積層膜：抵抗変化層）
本発明の原理を説明する。本発明の抵抗変化型メモリ素子においては、絶縁膜を上部電極と下部電極で挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を含み、絶縁膜がＴａ２Ｏ５と、３０ｎｍ未満の膜厚のＴｉＯ２の積層構造を備えている。微結晶であるＴｉＯ２が３０ｎｍ未満の薄膜であり、かつ、Ｔａ２Ｏ５が非晶質で平坦であることにより、Ｔａ２Ｏ５／ＴｉＯ２積層膜表面の凹凸を低減することができる。
本発明によれば、抵抗変化素子を微細化した場合に、抵抗変化層表面の凹凸に起因した素子間の電気特性バラツキを改善することができる。
本発明の抵抗変化型メモリ素子では、上下電極間にある所定の電圧を引加し、Ｔａ２Ｏ５層中に低抵抗のスイッチング経路を形成しておく必要がある。
前述したように、Ｔａ２Ｏ５層は均質な非晶質であるから、素子間ばらつきの少ないスイッチング経路が形成できる。
本発明の抵抗変化型メモリ素子は、ＴｉＯ２層と接した電極に所定の正電圧を印加するか、もしくは、Ｔａ２Ｏ５と接した電極に所定の負電圧を印加することで、低抵抗状態から高抵抗状態にスイッチングすることができる。
以上のように、本発明によれば、高集積化に有利であり、ばらつきが少なく安定した電気特性を有する抵抗変化型メモリ素子が実現できる。
また、抵抗変化層が非対称であり、かつ、スイッチングしないＴａ２Ｏ５層との積層膜であることにより、両極性動作における潜在的なＲｅｓｅｔ不良を低減することができ、リード・ディスターブ耐性が向上する。以下では具体的な実施例に即して説明する。
図１は、本発明の一実施例の抵抗変化型メモリ素子の断面を模式的に示す図である。本実施例の半導体装置は、絶縁層（絶縁膜）２を下部電極１と上部電極３で挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を少なくとも含む抵抗変化型メモリ素子であって、絶縁層２は、Ｔａ２Ｏ５と膜厚が３０ｎｍ未満のＴｉＯ２の積層構造を備えている。Ｔａ２Ｏ５層は、好ましくは、ストイキオメトリックな非晶質である。ＴｉＯ２層は上部電極とＴａ２Ｏ５の間に形成されていても良いが、下部電極とＴａ２Ｏ５層の間に形成されている方がより望ましい。ここでは、ＴｉＯ２層は下部電極１とＴａ２Ｏ５層の間に形成する。
本発明で用いられるＴａ２Ｏ５層、及び膜厚が３０ｎｍ未満のＴｉＯ２層は、それぞれ単層では抵抗変化型メモリ素子として機能しない。
Ｔａ２Ｏ５膜と膜厚が３０ｎｍ未満のＴｉＯ２膜との積層膜にした場合にのみ、抵抗変化型メモリ素子として機能することを、本願発明者は、実験から見出した。
下部電極１は、基本的に導電性を有していれば良い。下部電極１は、例えば、Ａｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉ、Ｃｕ、Ｔａやイリジウム−タンタル合金（Ｉｒ−Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、または、これらの合金、またはこれらの酸化物や窒化物、フッ化物、炭化物、シリサイドなどによって形成できる。また、これらの材料の積層体であっても良い。
上部電極３は、基本的に導電性を有していれば良い。上部電極３は、例えば、Ａｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉ、Ｃｕ、Ｔａやイリジウム−タンタル合金（Ｉｒ−Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、またはこれらの合金、またはこれらの酸化物や窒化物、フッ化物、炭化物、シリサイドなどによって形成できる。また、これらの材料の積層体であっても良い。
なお、抵抗変化素子に含まれるＭＩＭ構造において、隣接する層同士が、それらの少なくとも一部の領域において積層されていれば良い。
抵抗変化型メモリ素子では、上下電極間に電圧を加えて、上下電極間の抵抗値を、Ｔａ２Ｏ５単層の抵抗値よりも低くする動作を含む。
上下電極間の抵抗値をＴａ２Ｏ５単層の抵抗値よりも低くする動作（Ｆｏｒｍｉｎｇ）を行った後、ＴｉＯ２層と接した電極に所定の正電圧を印加することで、高抵抗状態から低抵抗状態、もしくは、低抵抗状態から高抵抗状態にスイッチングし、抵抗値を保持することができる。
以下、Ｔａ２Ｏ５膜と膜厚が３０ｎｍ未満のＴｉＯ２膜を積層することで、抵抗変化素子の機能が発現することを実験結果から示す。
Figure 0005488463
実験には、表１に示す試料を作製した。
サンプル１（比較例１）はＭＩＭの絶縁層として膜厚が１７ｎｍのＴｉＯ２単層膜を用いた。
サンプル２（比較例２）はＭＩＭの絶縁膜として膜厚が１３ｎｍのＴａ２Ｏ５単層膜を用いた。
サンプル３（実施例）はＭＩＭの絶縁膜として膜厚が１７ｎｍのＴｉＯ２と膜厚が１０ｎｍのＴａ２Ｏ５の積層膜を用いた。
サンプル４（実施例）はＭＩＭの絶縁膜として膜厚が１７ｎｍのＴｉＯ２と膜厚が１３ｎｍのＴａ２Ｏ５の積層膜を用いた。
サンプル５（実施例）はＭＩＭの絶縁膜として膜厚が１７ｎｍのＴｉＯ２と膜厚が１５ｎｍのＴａ２Ｏ５の積層膜を用いた。
サンプル６（実施例）はＭＩＭの絶縁膜として膜厚が３０ｎｍのＴｉＯ２と膜厚が１５ｎｍのＴａ２Ｏ５の積層膜を用いた。
まず、半導体基体上にＤＣスパッタ装置を用いて膜厚が５ｎｍのＴｉ、膜厚が４０ｎｍのＲｕを常温で連続して成膜し、下部電極とした。
続いて、ＤＣスパッタ装置で反応性スパッタを行い、膜厚が１７ｎｍもしくは３０ｎｍのチタン酸化膜を成膜した。
サンプル２はチタン酸化膜を成膜しなかった。
スパッタターゲットにはＴｉを用い、Ｏ２とＡｒの流量比を１：５で流した。チャンバー内圧力は１０ｍＴｏｒｒとし、成膜温度は３００度、パワーは４．２ｋＷとした。
成膜したチタン酸化膜の組成をＸＰＳ（Ｘ−ｒａｙ ｐｈｏｔｏｅｍｉｓｓｉｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて評価した。
図２（Ａ）、（Ｂ）は、Ｏ１ｓ（５２５〜５４５ｅＶ）及びＴｉ２ｐ（４５０〜４８０ｅＶ）軌道のＸＰＳスペクトルを示している。Ｘ線源にはＡｌ（ｋα）線を用いた。
Ｏ１ｓ及びＴｉ２ｐそれぞれのピーク面積から得られるチタン酸化膜の組成比（Ｏ／Ｔｉ）はほぼ２であり、ＴｉＯ２が形成されていることがわかった。
次にＲＦスパッタ装置を用いて、タンタル酸化膜を成膜した。スパッタターゲットにはＴａ２Ｏ５を用い、Ｏ２とＡｒを１０ｓｃｃｍ、５ｓｃｃｍで流した。成膜温度は３５０℃、パワーは２ｋＷとした。
成膜したタンタル酸化膜の組成をＸＰＳ（Ｘ−ｒａｙ ｐｈｏｔｏｅｍｉｓｓｉｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて評価した。図３は、Ｔａ４ｆ（１５〜３５ｅＶ）及びＯ１ｓ（５２５〜５４５ｅＶ）軌道のＸＰＳスペクトルを示している。Ｘ線源にはＡｌ（ｋα）線を用いた。
図３（Ａ）に示すように、Ｔａ４ｆ領域では、Ｔａ２Ｏ５由来のＴａ５＋４ｆ５／２、Ｔａ５＋４ｆ７／２ピークと、強度の弱い金属Ｔａ由来のＴａ０４ｆ５／２、Ｔａ０４ｆ７／２ピークが観測された。また、図３（Ｂ）に示すように、Ｏ１ｓ領域では、Ｔａ−Ｏの結合に由来するピークが観測された。
ピーク面積から得られるタンタル酸化膜の組成比（Ｏ／Ｔａ）は２．５であり、ストイキオメトリックなＴａ２Ｏ５膜が形成されていることがわかった。
次に成膜したＴａ２Ｏ５膜の結晶性と結晶化温度を調べる為、ＸＲＤ（Ｘ−Ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）評価を行った。試料はＳｉ上にＴａ２Ｏ５を成膜した後、酸素雰囲気で５００℃乃至７００℃の高温アニールを行った。
図４に、ＸＲＤスペクトルを示す。図４より、Ｔａ２Ｏ５膜は７００℃以上で結晶化し、（００１）面、（２００）面、（２０１）面の形成が確認できた（７００℃未満の温度で観測されているピークは基板のＳｉ由来である）。
今回の実験では７００℃以上の高温アニールを行っていないため、Ｔａ２Ｏ５は非晶質である。
また、本発明の不揮発性記憶装置（抵抗変化型メモリ素子）を集積回路の配線層に搭載した場合も、配線層のプロセス温度は、６００℃以下であるため、Ｔａ２Ｏ５は非晶質を保つ。
図９に、Ｔａ２Ｏ５／ＴｉＯ２積層膜のＳＩＭＳプロファイルを示す。実線（ｗ／ｏ Ａｎｎｅａｌ）は、積層膜形成後の追加アニール無しの試料の結果、破線（ｗｉｔｈ ４００℃、３０ｍｉｎ、Ａｎｎｅａｌ）は、４００℃、３０分の追加アニールを行った試料の結果を示している。
図９に示すように、今回の実験で用いたＴａ２Ｏ５／ＴｉＯ２積層膜は、Ｔａ２Ｏ５中にＴｉＯ２中のＴｉが拡散した、相互拡散層を界面付近に含んでいることがわかる。ただし、ＴｉはＴａ２Ｏ５表面までは拡散しておらず、表面付近ではストイキオメトリックなＴａ２Ｏ５膜である。
積層膜形成後に、４００℃、３０分の追加アニールを行ったがプロファイルに変化は無かった。つまり、積層膜形成後は安定であり、熱耐性が高いことがわかる。
Ｔａ２Ｏ５成膜後、上部電極としてＰｔを、ｅｌｅｃｔｒｏｎ−ｇｕｎ蒸着法を用いて成膜した。この際、ステンシルマスクを用いて上部電極パターンを形成した。
以上のようにして作成したサンプルの上下電極間の初期リーク電流とスイッチング特性を評価した。評価した電極形状は２５μｍ角である。
スイッチング特性は、下部電極に正バイアスを印加して絶縁層を低抵抗化（以下、「Ｆｏｒｍｉｎｇ」という）した後で、評価を行った。このＦｏｒｍｉｎｇ処理によって、ＭＩＭの絶縁層内に電流経路（スイッチングパス）が形成され、その電流経路内でスイッチング現象が起きる。評価結果を表２にまとめた。
Figure 0005488463
なお、表２において、１Ｖの電圧印加で初期リーク電流が１Ｅ−５Ａ以上と大きかったサンプルを×、１Ｖの電圧印加で初期リーク電流が１Ｅ−５Ａ未満と小さく、良好な絶縁性を示したサンプルを○、スイッチング特性を示さなかったサンプルを×、スイッチング特性を示したサンプルを○と判定した。
表２に示すように、ＴｉＯ２単層膜を用いたサンプル１は、初期リーク電流が非常に大きく、スイッチング特性も示さなかった。これは、ＴｉＯ２が膜厚１７ｎｍと薄膜であることに起因している。
Ｔａ２Ｏ５単層膜を用いたサンプル２は、初期リーク電流は低いがスイッチング特性は発現しなかった。Ｔａ２Ｏ５のスイッチング特性は論文等でも報告が無い。
一方、膜厚が１７ｎｍのＴｉＯ２とＴａ２Ｏ５の積層膜であるサンプル３、４、５は、初期リーク電流が低く、かつ下部電極に正バイアスを印加してＦｏｒｍｉｎｇした後でスイッチング特性を示した。
図５（Ａ）、（Ｂ）、（Ｃ）は、サンプル３、４、５の抵抗変化素子のスイッチング特性を示す図である。
サンプル３、４、５は、ＴｉＯ２層と接した下部電極側に正バイアス、ここでは、上部電極側に負バイアスを印加することで、低抵抗状態から高抵抗状態へスイッチングし、逆バイアスでは、高抵抗状態にスイッチングしなかった。これは、高抵抗側へのスイッチングが、ＴｉＯ２層に接した電極方向への酸素イオン（Ｏ−）拡散と陽極酸化に起因しているためと考えられる。
つまり、ＴｉＯ２／Ｔａ２Ｏ５積層膜内の電界によって、酸素イオン（Ｏ−）がＴｉＯ２層に接した電極方向に拡散し、ＴｉＯ２層内もしくはＴｉＯ２／Ｔａ２Ｏ５界面でスイッチングパスの酸化反応が起こる為と考えられる。
なお、ＴｉＯ２／Ｔａ２Ｏ５積層膜内のスイッチングパスは、ＴｉＯ２層からＴａ２Ｏ５内を貫通して形成されていることが実験よりわかった。
図６は、Ｔａ２Ｏ５単層構造（サンプル２）、及びＴａ２Ｏ５／ＴｉＯ２積層構造（サンプル４）の初期リーク電流、及び、Ｔａ２Ｏ５／ＴｉＯ２積層構造（サンプル４）のＦｏｒｍｉｎｇ後の低抵抗状態、及び、高抵抗状態の電流特性を示したものである。
図６に示すように、Ｔａ２Ｏ５／ＴｉＯ２積層構造（サンプル４）のＦｏｒｍｉｎｇ後の高抵抗状態の上下電極間電流は、Ｔａ２Ｏ５単層構造（サンプル２）の初期リーク電流よりも大きい。つまり、Ｔａ２Ｏ５／ＴｉＯ２積層構造（サンプル４）のＴａ２Ｏ５層の抵抗値は、Ｆｏｒｍｉｎｇ前の抵抗値よりも低くなっているといえる。
つまり、Ｆｏｒｍｉｎｇ処理によって、Ｔａ２Ｏ５／ＴｉＯ２積層構造（サンプル４）のＴａ２Ｏ５層中にも、スイッチングパスが形成されることが分かる。
前述したように、抵抗変化の現象が起きているのは、スイッチングパスに沿ったＴｉＯ２層内もしくはＴｉＯ２／Ｔａ２Ｏ５界面であるため、ＴｉＯ２層を下にし、Ｔａ２Ｏ５層を上にした場合、上部電極成膜時のスパッタダメージの影響を受け難くなり、安定したスイッチング動作が得られる。
なお、ＴｉＯ２層の膜厚を３０ｎｍに増やした場合、表２のサンプル６に示すように、Ｔａ２Ｏ５層との積層膜であるにもかかわらず、スイッチング動作しなかった。ＴｉＯ２層の膜厚増大による、表面の凹凸劣化が原因の一つである。
以上の実験結果より、ＭＩＭ構造の絶縁層にＴａ２Ｏ５膜と膜厚が３０ｎｍ未満のＴｉＯ２膜との積層膜を用いることで、抵抗変化素子の機能が発現することが示された。
本発明の抵抗変化型の不揮発メモリの抵抗変化層は、微結晶であるＴｉＯ２の膜厚が３０ｎｍ未満の薄膜であり、なおかつ、Ｔａ２Ｏ５が非晶質で平坦であることより、Ｔａ２Ｏ５／ＴｉＯ２積層膜表面の凹凸を低減することができる。
よって、本発明によれば、抵抗変化素子を微細化しても、抵抗変化層表面の凹凸に起因した素子間の電気特性バラツキを改善することができる。
また、本発明によれば、Ｔａ２Ｏ５層が上部電極形成時のスパッタダメージを緩和する層として働くため、歩留まりを高めることができる。
また、本発明の抵抗変化型メモリ素子においては、上下電極間にある所定の電圧を印加し（Ｆｏｒｍｉｎｇ電圧）、ＴｉＯ２層とＴａ２Ｏ５層を貫通するように、スイッチングパスを形成しておく必要があるが、Ｔａ２Ｏ５層は、均質な非晶質であるから、素子間ばらつきの少ないスイッチングパスが形成できる。
また、抵抗変化層が非対称で、かつ、スイッチングしないＴａ２Ｏ５層との積層膜であることにより、両極性動作における潜在的なＲｅｓｅｔ不良を低減することができ、リード（Ｒｅａｄ）ディスターブ耐性が向上する。
次に、本発明の半導体装置を１Ｔ１Ｒ型（１トランジスタ１抵抗）のＲｅＲＡＭに適用した実施例について説明する。
図７は、本発明の抵抗変化型不揮発メモリのＭＩＭ素子が搭載された１Ｔ１Ｒ型のＲｅＲＡＭの断面構成を模式的に示す図である。
図７を参照すると、半導体基板１５上にゲート絶縁膜４、及びゲート電極５、ソース／ドレイン６及び７からなる制御トランジスタが形成され、ソース／ドレイン７と接続するようにビア８が形成され。ビア８と接続するように下部電極１、Ｔａ２Ｏ５と膜厚が３０ｎｍ未満のＴｉＯ２の積層構造から成る絶縁層２、上部電極３が順次積層されたＭＩＭ構造が形成され、上部電極３上にビア１０が形成され、ビア１０と接続するように第二の配線層１２（配線層にパタン形成された配線）が形成され、ソース／ドレイン６と接続するようにビア９が形成され、ビア９と接続するように第一の配線層１１（配線層にパタン形成された配線）が形成されている。
制御トランジスタとしては、Ｎ型電界効果トランジスタ（ＮＦＥＴ）でもＰ型電界効果トランジスタ（ＰＦＥＴ）でも良いが、本実施例ではＮＦＥＴを用いた。
ゲート絶縁膜４としては、ゲート酸化膜を用いたが、ハフニウム酸化膜やジルコニウム酸化膜、アルミナ、もしくは、これらのシリケート、窒化物、積層膜であっても良い。
本実施例では、ゲート電極５としては、リンが添加されたポリシリコンを用いたが、メタルゲートやシリサイドゲートであってもよい。
下部電極１は、基本的に導電性を有していれば良い。下部電極１は、例えば、Ａｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉ、Ｃｕ、Ｔａやイリジウム−タンタル合金（Ｉｒ−Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、またはこれらの合金、またはこれらの酸化物や窒化物、フッ化物、炭化物、シリサイドなどによって形成できる。また、これらの材料の積層体であっても良い。本実施例では、Ｒｕを用いた。
上部電極３は、基本的に導電性を有していれば良い。上部電極３は、例えば、Ａｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉ、Ｃｕ、Ｔａやイリジウム−タンタル合金（Ｉｒ−Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、または、これらの合金、またはこれらの酸化物や窒化物、フッ化物、炭化物、シリサイドなどによって形成できる。また、これらの材料の積層体であっても良い。本実施例では、Ｒｕを用いた。
絶縁層（「抵抗変化層」ともいう）２のＴｉＯ２とＴａ２Ｏ５の積層膜はどちらが上であっても良いが、抵抗が変化する箇所がＴｉＯ２層内もしくはＴｉＯ２／Ｔａ２Ｏ５界面であるため、上部電極形成時のスパッタダメージの影響を軽減する観点から、ＴｉＯ２層が下の方が望ましい。本実施例では、１７ｎｍの膜厚のＴｉＯ２をまず堆積し、連続して１３ｎｍの膜厚のＴａ２Ｏ５を堆積した構造を用いた。
次に、本実施例の動作について説明する。
まず、Ｆｏｒｍｉｎｇを行うため、第一の配線層１１及びゲート電極５に正の電圧を印加し、絶縁層（抵抗変化層）２を低抵抗化する。このとき、ゲート電極５に印加する電圧を調整して、制御トランジスタによる電流制限がかかるようにし、絶縁層（抵抗変化層）２が所望の抵抗値になるようにする。なお、Ｆｏｒｍｉｎｇは、第一の配線層１１の替わりに、第二の配線層１２に正の電圧を印加しても良い。
低抵抗状態から高抵抗状態へのスイッチング時には、第一の配線層１１及びゲート電極５に正の電圧を印加する。
高抵抗状態から低抵抗状態へのスイッチングには、第一の配線層１１及びゲート電極５に正の電圧を印加する。このとき、第一の配線層１１には、高抵抗状態へのスイッチング時よりも高い電圧を印加する。また、ゲート電極５に印加する電圧を調整して、制御トランジスタによる電流制限がかかるようにし、抵抗変化層２が所望の抵抗値になるようにする。
なお、高抵抗状態から低抵抗状態へのスイッチング時には、第一の配線層１１の替わりに第二の配線層１２に正の電圧を印加しても良い。
図８は、本実施例の１Ｔ１Ｒ型のＲｅＲＡＭの製造を工程順に示す図である。図８を参照して、本実施例の製造方法について説明する。
まず、図８（ａ）に示すように、半導体基板１５上にゲート酸化膜４及びリン添加ポリシリコン５を堆積し、露光工程とドライエッチング工程を用いてパターニングすることでゲート電極５を形成する。
次に、図８（ｂ）に示すように、ゲート電極５をマスクとしてドーズ量２Ｅ＋１５ｃｍ−２のリン注入を行い、ソース／ドレイン領域６、７を形成する。
次に、図８（ｃ）に示すように、半導体基板１５全面に第一の層間絶縁膜１３を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｌｉｓｈｉｎｇ）法を用いることで表面を平坦化する。本実施例では、第一の層間絶縁膜１３として、酸化膜を用いる。
次に、第一の層間絶縁膜１３に露光工程とドライエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。
さらに、図８（ｄ）に示すように、ＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア８を形成する。
次に、図８（ｅ）に示すように、膜厚４０ｎｍのＲｕ、膜厚１７ｎｍのＴｉＯ２、膜厚１３ｎｍのＴａ２Ｏ５、膜厚４０ｎｍのＲｕを順次堆積し、露光工程とドライエッチング工程を用いて下部電極１、絶縁層（抵抗変化層）２、上部電極３から成るＭＩＭ構造を形成する。Ｒｕの堆積にはＤＣスパッタ法を用いる。ＴｉＯ２の堆積には、ＤＣスパッタ装置を用いた反応性スパッタ法を用いる。スパッタターゲットにはＴｉを用い、Ｏ２とＡｒの流量比を１：５で流す。チャンバー内圧力は１０ｍＴｏｒｒとし、成膜温度は３００度、パワーは４．２ｋＷとした。Ｔａ２Ｏ５の堆積にはＲＦスパッタ法を用いる。スパッタターゲットにはＴａ２Ｏ５を用い、Ｏ２とＡｒを１０ｓｃｃｍ、５ｓｃｃｍで流した。成膜温度は３５０℃、パワーは２ｋＷとする。
次に、図８（ｆ）に示すように、半導体基板１５全面に第二の層間絶縁膜１４を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第二の層間絶縁膜１４として酸化膜を用いる。
次に、第二の層間絶縁膜１４及び第一の層間絶縁膜１３に露光工程とドライエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。
さらに、図８（ｇ）に示すように、ＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア９、１０を形成する。
第二の層間絶縁膜１４の上に、ＴｉＮ、Ａｌを順次堆積して金属配線層（ｍｅｔａｌ ｉｎｔｅｒｃｏｎｎｅｃｔ ｌａｙｅｒ）を形成し、露光工程とドライエッチング工程を用いてパターニングすることで、第一、第二の配線層１１、１２を形成する。
本実施例では、抵抗変化型不揮発メモリのＭＩＭ素子を制御トランジスタのソース／ドレイン６、７に接続することで、Ｆｏｒｍｉｎｇ電圧印加時や高抵抗から低抵抗へのスイッチング時にトランジスタのゲート電極５によって電流制御できるため、低バラツキのスイッチング動作を実現できる。
本発明の半導体装置を１Ｔ１Ｒ型（１トランジスタ１抵抗）のＲｅＲＡＭに適用した実施例の別の形態を示す。
図１０は、本発明の半導体装置を１Ｔ１Ｒ型（１トランジスタ１抵抗）のＲｅＲＡＭに適用した断面構成を示す図である。図１０を参照すると、半導体基板１５上にゲート絶縁膜４、及びゲート電極５、ゲート側壁１６、ソース／ドレイン６及び７からなる制御トランジスタが形成され、ソース／ドレイン６と接続するようにビア９が形成されている。ビア９と接続するように第一の配線層１１（配線層にパタン形成された配線）が形成されている。ソース／ドレイン７と接するようにビア８が形成され、ビア８と接続するように第二の配線層１２が形成されている。第一の配線層１１と接するようにビア１０が形成され、ビア１０と接続するように、下部電極１が形成されている。下部電極１上に、Ｔａ２Ｏ５と３０ｎｍ未満のＴｉＯ２の積層構造から成る絶縁層（抵抗変化層）２、第三の層間絶縁膜１７が形成され、第三の層間絶縁膜１７の開口部に上部電極３が埋め込まれ、絶縁層２と接している。
本実施例の構造では、下部電極１よりも上部電極３の方が小さく形成されており、ＭＩＭ構造の面積は、上部電極３と絶縁層（抵抗変化層）２との接触面積によって律速されている。
ここでは、制御トランジスタとして、ＮＭＯＳを用い、ＲｅＲＡＭモジュールには、上部電極（Ｔ．Ｅ．：Ｐｔ）／Ｔａ２Ｏ５（膜厚１０ｎｍ）／ＴｉＯ２（膜厚３ｎｍ）／下部電極（Ｂ．Ｅ．：Ｒｕ）の積層構造を用いた。
図１１は、本実施例で作製した、１Ｔ１Ｒ−ＲｅＲＡＭのＭＩＭ部分の断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：透過型電子顕微鏡）像を示している。Ｔａ２Ｏ５層がアモルフォスであり、上部電極（Ｔ．Ｅ．）との界面が非常に平坦であることがわかる。ＴｉＯ２層の膜厚は３ｎｍ、Ｔａ２Ｏ５層の膜厚は１０ｎｍである。
図１２は、図１１のＴｉＯ２層のナノビーム回折図形を示している。ＴｉＯ２層のナノビーム回折によって現れたスポットは破線で示したＲｕｔｉｌｅ構造の１１０回折の位置と一致した。
図１３は、図１１のＴｉＯ２層のＥＥＬＳ（Ｅｌｅｃｔｒｏｎ Ｅｎｅｒｇｙ Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析結果を示す。酸素のＫエッジ付近を示している。図１３の丸で囲んだ部分に示したエネルギー領域に、Ａｎａｔａｓｅ構造に特徴的なスペクトル形状がみられないことから、ＥＥＬＳ分析結果もＴｉＯ２層がＲｕｔｉｌｅ構造であることを支持していた。
よって、本発明で作製した、１Ｔ１Ｒ−ＲｅＲＡＭのＭＩＭ部分のＴｉＯ２層はＲｕｔｉｌｅ構造であることがわかった。
本実施例の製造方法を、図１４の工程断面図を用いて説明する。まず、図１４（ａ）に示すように、半導体基板１５上にゲート酸化膜４及びリン添加ポリシリコン５を堆積し、露光工程とドライエッチング工程を用いてパターニングすることでゲート電極５を形成する。
次に、図１４（ｂ）に示すように、絶縁膜堆積とドライ・エッチバックプロセスによって、ゲート側壁１６を形成し、ゲート電極５とゲート側壁１６をマスクとしてドーズ量２Ｅ＋１５ｃｍ−２のリン注入を行い、ソース／ドレイン領域６、７を形成する。
次に、図１４（ｃ）に示すように、半導体基板１５全面に、第一の層間絶縁膜１３を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第一の層間絶縁膜１３として、酸化膜を用いる。
次に、第一の層間絶縁膜１３に露光工程とドライエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。
さらに、ＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア８、９を形成する。
次に、図１４（ｄ）に示すように、ＴｉＮ、Ａｌを順次堆積して金属配線層を形成し、露光工程とドライエッチング工程を用いてパターニングすることで、第一、第二の配線層１１、１２を形成する。
次に、図１４（ｅ）に示すように、半導体基板１５全面に第二の層間絶縁膜１４を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第二の層間絶縁膜１４として、酸化膜を用いる。次に、第一の層間絶縁膜１４に露光工程とドライエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。さらに、ＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア１０を形成する。
次に、図１４（ｆ）に示すように、膜厚４０ｎｍのＲｕを堆積し、露光工程とドライエッチング工程を用いて下部電極１を形成する。
さらに膜厚３ｎｍのＴｉＯ２、膜厚１０ｎｍのＴａ２Ｏ５を順次堆積し、絶縁層（抵抗変化層）２を形成する。
次に、図１４（ｇ）に示すように、半導体基板１５全面に第三の層間絶縁膜１７を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第三の層間絶縁膜１７として、酸化膜を用いる。次に、下部電極１上の第三の層間絶縁膜１７に露光工程とドライエッチング工程を用いて開口部を設ける。
次に、図１４（ｈ）に示すように、膜厚４０ｎｍのＲｕを順次堆積し、露光工程とドライエッチングを用いて上部電極３を形成する。
ＭＩＭ構造の面積は上部電極３と抵抗変化層２との接触面積によって律速される。
図１５は、本実施例のＦｏｒｍｉｎｇ後の動作説明図である。
図１６は、Ｓｅｔ（高抵抗状態から低抵抗状態へのスイッチング）、Ｒｅｓｅｔ（低低状態から高抵抗状態へのスイッチング）時のＩ−ＶＴ．Ｅ．カーブを示している。
図１６に示すように、Ｓｅｔ時は、上部電極（Ｔ．Ｅ．）に正電圧（ＶＴ．Ｅ．）を印加し、制御トランジスタの飽和電流（Ｉｓａｔ．）でＳｅｔレベル（ＲＬ）を制御した。図１６において、特性曲線ａは、ＶＧＡＴＥ＝４Ｖにおける、制御トランジスタのＩＤ（ドレイン電流）−ＶＴ．Ｅ．特性を示している。
特性曲線ｂに示すように、ＶＴ．Ｅ．＝４Ｖ付近でＲｅＲＡＭの低抵抗化による急激な電流増大が起きるが、制御トランジスタの飽和電流値によって電流増大が制限されていることが分かる。消去時は、上部電極に負電圧を印加した。このとき、制御トランジスタによる電流制限は行わず、上部電極／Ｐウェル間で電流を流した。第二の配線層１２とゲート電極５に正電圧を印加することでも、同様に消去できる。
図１７は、Ｓｅｔ時の制御トランジスタ飽和電流（Ｉｓａｔ．）と、Ｓｅｔレベル（ＲＬ）、及び、Ｒｅｓｅｔ電流（Ｒｅｓｅｔ Ｃｕｒｒｅｎｔ）、Ｒｅｓｅｔ電流（Ｒｅｓｅｔ Ｃｕｒｒｅｎｔ）と１／ＲＬの関係を示した図である。
図１７の実線で示すように、ＶＧＡＴＥによってＩｓａｔ．を制御することで、ＲＬを制御することができる。
また、図１７に、破線で示すように、Ｉｓａｔ．によってＲＬが制御されると、Ｒｅｓｅｔ電流も制御され、Ｒｅｓｅｔ電流は１／ＲＬに比例した。
これは、Ｒｅｓｅｔ機構（下部電極近傍のフィラメントの陽極酸化）が、Ｔａ２Ｏ５／ＴｉＯ２内の電界によって制御されているためと考えられる。
表３は、読出し（Ｒｅａｄ）、セット（Ｓｅｔ）、リセット（Ｒｅｓｅｔ）の動作条件（上部電極の電圧ＶＴ．Ｅ．、ゲート電圧ＶＧａｔｅ、基板電圧ＶＳ、ウェル電圧ＶＷＥＬＬ）を示している。
Ｓｅｔ時の制御トランジスタ飽和電流を１５０μＡ（ＶＧａｔｅ＝２．５Ｖ）に設定した。Ｓｅｔには、追加書き込みによるベリフィケーション（Ｖｅｒｉｆｙ）を行った。
このときのＲＬ（Ｔｙｐｉｃａｌ）は１．７ｋΩであった。
リセット電流は１ｍＡ弱と目標値（２００μＡ以下）よりも大きかった。
読出し時の上部電極印加電圧（ＶＴ．Ｅ．）は０．０６Ｖとした。
図１８は、読出し時のＩＲＥＡＤ−ＶＴ．Ｅ．カーブ（特性）を示している。縦軸はＶＧａｔｅ＝５Ｖで読み出し時の上部電極の電流ＩＴ．Ｅ．であり、横軸は読み出し時の上部電極の電圧ＶＴ．Ｅ．（Ｒｅａｄ Ｖｏｌｔａｇｅ ｆｏｒ ＶＴ．Ｅ．）である。高抵抗状態の抵抗値ＲＨ＝６００ＭΩ（典型例：実線）、ＲＨ＝０．１ＭΩ（最悪例：破線）、低抵抗状態の抵抗値ＲＬ＝１．７ｋΩ（典型例：実線）、ＲＬ＝３ｋΩ（最悪例：破線）がプロットされている。
ＮＯＲ−Ｔｙｐｅで、１００ＭＨｚの読出し速度を想定した場合、Ｓｅｔ及びＲｅｓｅｔ時の読出し電流差には、２０μＡが必要である。読出し時の上部電極の電圧ＶＴ．Ｅ．を０．０６Ｖとした場合、ＲＬは３ｋΩ以下、ＲＨは０．１ＭΩ以上である必要がある。Ｔｙｐｉｃａｌ（典型値）のＲＬ（１．７ｋΩ）、ＲＨ（６０ＭΩ）と前述した、規範（Ｃｒｉｔｅｒｉａ）との差が、ディスターブやバラツキに対するマージンということになる。
Figure 0005488463
図１９（Ａ）、（Ｂ）は、ＲＨ、ＲＬの書き換え回数依存性を示している。ＳｅｔはＳｗｅｅｐ法、Ｒｅｓｅｔは２００μｓｅｃのパルスを与えた。図１９（Ａ）の縦軸ＲＨは対数軸（Ｌｏｇ Ｓｃａｌｅ）であり、図１９（Ｂ）の縦軸ＲＬは線形軸（Ｌｉｎｅａｒ Ｓｃａｌｅ）でプロットしている。図１９（Ａ）、（Ｂ）の横軸は書き換え回数（Ｐ／Ｅサイクル回数）である。ＲＨおよびＲＬ共に、基準以内に収まっていることが分かる。特に、制御トランジスタによって書き換えによるＲＬのバラツキを極めて小さく抑えることができた。
図２０（Ａ）、（Ｂ）は、８５℃でのリテンション（データ保持）測定結果である。図２０（Ａ）の縦軸ＲＨは対数軸（Ｌｏｇ Ｓｃａｌｅ）であり、図２０（Ｂ）の縦軸ＲＬは線形軸（Ｌｉｎｅａｒ Ｓｃａｌｅ）である。図２０（Ａ）、（Ｂ）の横軸は、リテンション時間（単位：ｓｅｃｏｎｄ）である。図２０（Ａ）、（Ｂ）に示すように、ＲＨ、ＲＬともに、リテンション時間（１００〜１０６秒）に対して、大きな変動は見られず、極めて高い信頼性が得られた。
次に、リード（Ｒｅａｄ）ディスターブ耐性の評価を行った。ストレス条件は、室温でＶＧ＝５Ｖ、ＶＴ．Ｅ．＝０．１Ｖ〜１．５Ｖとした。
図２１（Ａ）、（Ｂ）は、ＶＴ．Ｅ．に０．１Ｖ（６０μＡ）のストレス電圧を印加した場合の、ＲＨ、ＲＬの時間変動を示している。Ｐ／Ｅ（Ｐｒｏｇｒａｍ／Ｅｒａｓｅ）回数は、２回後の測定結果である。図１９より、読出し電圧の１．６倍の電圧ストレスが印加されているが、ＲＨ、ＲＬ共にほとんど変動していないことが分かる。
図２２（Ａ）、（Ｂ）は、読出し電圧の１．６倍（０．１Ｖ）から最大で１６倍（１．０Ｖ）の電圧ストレスを印加した場合のＲＬ、ＲＨの変動率（Ｒ／ＲＬｉｎｉ、Ｒ／ＲＨｉｎｉ）である。ＲＬｉｎｉはＲＬの初期抵抗値、ＲＨｉｎｉはＲＨの初期抵抗値である。図２２（Ａ）、（Ｂ）のＩｎｉ．は、ＲＨ、ＲＬの抵抗の初期値である。図２２（Ａ）の縦軸は対数軸によるＲ／ＲＨｉｎｉ、図２２（Ａ）の縦軸は線形軸によるＲ／ＲＬｉｎｉであり、横軸はともにディスターブ時間（単位ｓｅｃｏｎｄ（秒））である。図２２（Ａ）、（Ｂ）において、丸（○）はＶＴ．Ｅ．＝０．３Ｖ、三角（△）はＶＴ．Ｅ．＝０．７Ｖ、四角（□）はＶＴ．Ｅ．＝１．０ＶのＲＬ、ＲＨの変動率を示している。
読出し電圧の２５倍の電圧ストレスを印加しても、図２２（Ｂ）に示すように、ＲＬの変動率（Ｒ／ＲＬｉｎｉ）は８％以下であり、また、図２２（Ａ）に示すように、ＲＨの変動量（Ｒ／ＲＨｉｎｉ）は２倍以下であり、極めて高いディスターブ耐性を有していることが分かった。
特に、許容値の厳しいＲＬの高抵抗化を抑えられたのは、本発明のＴａ２Ｏ５／ＴｉＯ２積層膜の導入により、上部電極／Ｔａ２Ｏ５界面近傍の陽極酸化を完全に無くすことができたためである。
次に、本発明の第３の実施例（実施例３）をなす半導体装置のＲｅＲＡＭについて説明する。本実施例ではＲｅＲＡＭの下部電極を、ＴａＮとＲｕもしくはＴａＮとＰｔとの積層構造としたものである。
図２３は、本発明の半導体装置を１Ｔ１Ｒ型（１トランジスタ１抵抗）のＲｅＲＡＭに適用した断面構成を模式的に示す図である。図２３を参照すると、半導体基板１５上にゲート絶縁膜４、及びゲート電極５、ゲート側壁１６、ソース／ドレイン６及び７からなる制御トランジスタが形成され、ソース／ドレイン６と接続するようにビア９が形成されている。
ビア９と接続するように第一の配線層１１（配線層にパタン形成された配線）が形成されている。ソース／ドレイン７と接するようにビア８が形成され、ビア８と接続するように第二の配線層１２が形成されている。
第一の配線層１１と接するようにビア１０が形成され、ビア１０と接続するように、下部電極の下層となるＴａＮ層１８が形成されている。ＴａＮ層１８上に、下部電極の上層となるＲｕ層１９が形成されている。
Ｒｕ層１９上に、Ｔａ２Ｏ５と膜厚３０ｎｍ未満のＴｉＯ２の積層構造の絶縁層（抵抗変化層）２、第三の層間膜１７が形成されている。
第三の層間膜１７の開口部に上部電極３が埋め込まれ、絶縁層（抵抗変化層）２と接している。上部電極３には、ここではＲｕを用いた。
本実施例においては、ＴａＮ層１８及びＲｕ層１９からなる下部電極層よりも上部電極３の方が小さく形成されており、ＭＩＭ構造の面積は、上部電極３と抵抗変化層２との接触面積によって律速されている。
ここでは、制御トランジスタとして、ＮＭＯＳを用い、ＲｅＲＡＭモジュールには、上部電極（Ｔ．Ｅ．：Ｒｕ）／Ｔａ２Ｏ５（膜厚１０ｎｍ）／ＴｉＯ２（膜厚３ｎｍ）／下部電極（Ｂ．Ｅ．：Ｒｕ／ＴａＮ積層）の積層構造を用いた。
以下、下部電極をＲｕとＴａＮとの積層膜にした場合の効果について、ＴａＮ層を導入しないＲｕ単層のサンプルと比較して説明する。
ＴａＮ層１８は、ＲｅＲＡＭモジュールより下層からＲｅＲＡＭ層への不純物金属の拡散を抑制する効果がある。
図２４は、ＡＦＭ（Ａｔｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ）顕微鏡で測定した、本発明の実施例３と、比較例のサンプル（Ｒｕ単層）の下部電極のラフネスを示したものである。
図２３に示したように、下部電極を、Ｒｕ層１９とＴａＮ層１８との積層構造にすることで、下部電極上のラフネス値（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）は、図２４に示すように、比較例の１／１０以下に低減した。
なお、本実施例では、下部電極としてＲｕとＴａＮとの積層構造を用いたが、ＰｔとＴａＮとの積層構造を用いた場合も、同様の効果が得られた。
図２５（Ａ）は、本発明の実施例３における、Ｆｏｒｍｉｎｇ時の電流（Ｉ）−上部電極印加電圧（ＶＴ．Ｅ．）特性を示している。２６サンプル測定した結果を重ねてプロットしてある。
図２５（Ａ）に示すように、本発明の実施例３のＩ−ＶＴ．Ｅ．カーブのサンプル間差は小さく、バラツキが小さいのに対して、図２５（Ｂ）に示した比較サンプル（Ｒｕ単層構造）のＩ−ＶＴ．Ｅ．カーブは、バラツキが極めて大きいことがわかる。これは、下部電極界面ラフネスによる、局所的な電界集中と異常なフィラメントの形成によるものである。
図２６は、Ｆｏｒｍｉｎｇ電圧、Ｓｅｔ電圧、Ｒｅｓｅｔ電圧の分布をワイブルプロットし、本発明の実施例３と、比較例（Ｒｕ単層電極）サンプルを比較したものである。図２６において、黒丸（塗りつぶした丸）（●）、黒四角（■）、黒三角（▲）はそれぞれ本実施例３のＦｏｒｍｉｎｇ電圧分布、Ｓｅｔ電圧分布、Ｒｅｓｅｔ電圧分布を示しており、白丸（白抜き丸）（○）、白四角（□）、白三角（△）はそれぞれ比較サンプル（Ｒｕ単層サンプル）のＦｏｒｍｉｎｇ電圧分布、Ｓｅｔ電圧分布、Ｒｅｓｅｔ電圧分布を示している。
図２６に示すように、下部電極にＲｕ／ＴａＮ積層構造を用いることで、Ｆｏｒｍｉｎｇ電圧のバラツキが大きく改善していることがわかる。なお、Ｓｅｔ電圧分布、Ｒｅｓｅｔ電圧分布に大きな差はみられなかった。
図２７は、Ｓｅｔ後抵抗及び、Ｒｅｓｅｔ後抵抗分布をワイブルプロットし、本発明の実施例３と、比較例のＲｕ単層電極サンプルを比較したものである。図２７において、黒丸（●）、黒四角（■）はそれぞれ、本実施例のＳｅｔ後抵抗分布及びＲｅｓｅｔ後抵抗分布を示しており、白丸（○）、白四角（□）はそれぞれ、比較サンプル（Ｒｕ単層構造）のＳｅｔ後抵抗分布及びＲｅｓｅｔ後抵抗分布を示している。
図２７に示すように、両者のＳｅｔ後抵抗分布はほとんど同じであったが、Ｒｅｓｅｔ後抵抗分布において、比較サンプルの一部が低抵抗側にばらつくことがわかった。
図２８は、本発明の実施例３と、比較例（Ｒｕ単層電極）のサンプルのＲｅｓｅｔ後抵抗分布の１９０℃高温ストレスによる変化を示したものである。
図２８において、○は初期値、△は一時間後、□は４時間後、▽は２４時間後を示している。図２８に示すように、比較サンプルは、１９０℃の高温ストレスによって、一部のサンプルがＳｅｔ抵抗側に大きく変化してしまうため、短時間でＳｅｔ状態と区別できなくなり、誤動作してしまうことがわかった。
一方、本発明の実施例３では、低抵抗側への変化が小さく、高抵抗側に変化していくため、信頼性上優れていることがわかった。
以上のように、本実施例では、下部電極をＲｕとＴａＮとの積層構造にすることで、不純物金属の拡散、及び下部電極界面のラフネスが改善され、Ｆｏｒｍｉｎｇ電圧のバラツキと高温保持信頼性が改善されることがわかった。なお、下部電極にＰｔとＴａＮとの積層構造を用いることでも同様の効果が得られた。
本発明の実施例３の製造方法を、図２９の工程断面図を用いて説明する。
まず、図２９（ａ）に示すように、半導体基板１５上にゲート酸化膜４及びリン添加ポリシリコン５を堆積し、露光工程とドライエッチング工程を用いてパターニングすることでゲート電極５を形成する。
次に、図２９（ｂ）に示すように、絶縁膜堆積とドライ・エッチバックプロセスによって、ゲート側壁１６を形成し、ゲート電極５とゲート側壁１６をマスクとしてドーズ量２Ｅ＋１５ｃｍ−２のリン注入を行い、ソース／ドレイン領域６、７を形成する。
次に、図２９（ｃ）に示すように、半導体基板１５全面に、第一の層間絶縁膜１３を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第一の層間絶縁膜１３として、酸化膜を用いる。
次に、第一の層間絶縁膜１３に露光工程とドライエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。
さらに、ＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア８、９を形成する。
次に、図２９（ｄ）に示すように、ＴｉＮ、Ａｌを順次堆積して金属配線層を形成し、露光工程とドライエッチング工程を用いてパターニングすることで、第一、第二の配線層１１、１２を形成する。
次に、図２９（ｅ）に示すように、半導体基板１５全面に第二の層間絶縁膜１４を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第二の層間絶縁膜１４として、酸化膜を用いる。
次に、第二の層間絶縁膜１４に露光工程とドライエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。さらに、ＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア１０を形成する。
次に、図２９（ｆ）に示すように、膜厚２０ｎｍのＴａＮ層１８と膜厚４０ｎｍのＲｕ層１９を順次堆積し、露光工程とドライエッチング工程を用いて下部電極（ＴａＮ層１８／Ｒｕ層１９の積層構造）を形成する。
さらに、膜厚３ｎｍのＴｉＯ２、膜厚１０ｎｍのＴａ２Ｏ５を順次堆積し、絶縁層（抵抗変化層）２を形成する。
次に、図２９（ｇ）に示すように、半導体基板１５全面に第三の層間絶縁膜１７を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第三の層間絶縁膜１７として、酸化膜を用いる。次に、下部電極１上の第三の層間絶縁膜１７に露光工程とドライエッチング工程を用いて絶縁層（抵抗変化層）２に達する開口部を設ける。
次に、図２９（ｈ）に示すように、膜厚４０ｎｍのＲｕを順次堆積し、露光工程とドライエッチングを用いて上部電極３を形成する。
ＭＩＭ構造の面積は、上部電極３と抵抗変化層２との接触面積によって律速される。
次に本発明の第４の実施例（実施例４）を説明する。本実施例では、ＲｅＲＡＭのＭＩＭ部が下部配線上に直接形成されている。図３０は、本発明の半導体装置を１Ｔ１Ｒ型（１トランジスタ１抵抗）のＲｅＲＡＭに適用した断面構成を模式的に示す図である。
図３０を参照すると、半導体基板１５上にゲート絶縁膜４、及びゲート電極５、ゲート側壁１６、ソース／ドレイン６及び７からなる制御トランジスタが形成され、ソース／ドレイン６と接続するようにビア９が形成されている。
ビア９と接続するように第一の配線層１１（配線層にパタン形成された配線）が形成されている。ソース／ドレイン７と接するようにビア８が形成され、ビア８と接続するように第二の配線層１２が形成されている。
第一の配線層１１と接するように下部電極の下層となるＴａＮ層１８が形成されている。
ＴａＮ層１８上に下部電極の上層となるＲｕ層１９が形成されている。Ｒｕ層１９上に、Ｔａ２Ｏ５と膜厚３０ｎｍ未満のＴｉＯ２の積層構造から成る絶縁層２が形成されている。絶縁層２に上部電極３が形成されている。上部電極にはここではＲｕを用いた。
ここでは、制御トランジスタとして、ＮＭＯＳを用い、ＲｅＲＡＭモジュールには、上部電極（Ｔ．Ｅ．：Ｒｕ）／Ｔａ２Ｏ５（膜厚１０ｎｍ）／ＴｉＯ２（膜厚３ｎｍ）／下部電極（Ｂ．Ｅ．：Ｒｕ／ＴａＮ積層）の積層構造を用いた。なお、下部電極にＰｔとＴａＮの積層構造を用いても良い。
本発明の実施例４によれば、ＲｅＲＡＭのＭＩＭ部が下部電極上に直接形成されているため、工程数を大幅に短縮でき、コストを削減することができる。
実施例４の製造方法を、図３１の工程断面図を用いて説明する。
まず、図３１（ａ）に示すように、半導体基板１５上にゲート酸化膜４及びリン添加ポリシリコン５を堆積し、露光工程とドライエッチング工程を用いてパターニングすることでゲート電極５を形成する。
次に、図３１（ｂ）に示すように、絶縁膜堆積とドライ・エッチバックプロセスによって、ゲート側壁１６を形成し、ゲート電極５とゲート側壁１６をマスクとしてドーズ量２Ｅ＋１５ｃｍ−２のリン注入を行い、ソース／ドレイン領域６、７を形成する。
次に、図３１（ｃ）に示すように、半導体基板１５全面に、第一の層間絶縁膜１３を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第一の層間絶縁膜１３として、酸化膜を用いる。
次に、第一の層間絶縁膜１３に露光工程とドライエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。
さらに、ＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア８、９を形成する。
次に、図３１（ｄ）に示すように、ＴｉＮ、Ａｌを順次堆積して金属配線層を形成し、露光工程とドライエッチング工程を用いてパターニングすることで、第一、第二の配線層１１、１２を形成する。
次に、図３１（ｅ）に示すように、第一の配線層１１上に膜厚２０ｎｍのＴａＮ層１８と膜厚４０ｎｍのＲｕ層１９、膜厚３ｎｍのＴｉＯ２、膜厚１０ｎｍのＴａ２Ｏ５、膜厚４０ｎｍのＲｕ層を順次堆積し、露光工程とドライエッチング工程を用いてＭＩＭ構造を形成する。以上のような工程を用いて、本発明の実施例４の半導体装置を作製することができる。
次に、本発明の第５の実施例（実施例５）をなす半導体装置のＲｅＲＡＭについて説明する。本実施例では、ＲｅＲＡＭのＴａ２Ｏ５中にシリコンが混入した構造である。図３３は、本発明の半導体装置を１Ｔ１Ｒ型（１トランジスタ１抵抗）のＲｅＲＡＭに適用した断面構成を模式的に示す図である。
図３３を参照すると、半導体基板１５上にゲート絶縁膜４、及びゲート電極５、ゲート側壁１６、ソース／ドレイン６及び７からなる制御トランジスタが形成され、ソース／ドレイン６と接続するようにビア９が形成されている。ビア９と接続するように第一の配線層１１（配線層にパタン形成された配線）が形成されている。ソース／ドレイン７と接するようにビア８が形成され、ビア８と接続するように第二の配線層１２が形成されている。第一の配線層１１と接するようにビア１０が形成され、ビア１０と接続するように、下部電極の下層となるＴａＮ層１８が形成されている。ＴａＮ層１８上に、下部電極の上層となるＲｕ層１９が形成されている。Ｒｕ層１９上に、シリコンが混入したＴａ２Ｏ５と３０ｎｍ未満のＴｉＯ２の積層構造の抵抗変化層２０、第三の層間膜１７が形成されている。第三の層間膜１７の開口部に、上部電極３が埋め込まれ、抵抗変化層２０と接している。上部電極にはここではＲｕを用いた。
本実施例においては、ＴａＮ層１８及びＲｕ層１９からなる下部電極層よりも上部電極３の方が小さく形成されており、ＭＩＭ構造の面積は、上部電極３と抵抗変化層２０との接触面積によって律速されている。
本実施例では、制御トランジスタとして、ＮＭＯＳを用い、ＲｅＲＡＭモジュールには、上部電極（Ｔ．Ｅ．：Ｒｕ）／ＴａＳｉＯ（８ｎｍ）／ＴｉＯ２（２ｎｍ）／下部電極（Ｂ．Ｅ．：Ｒｕ／ＴａＮ積層）の積層構造を用いた。 ＴａＳｉＯ中のシリコン混入量はＳｉ／Ｔａ＝０．２７である。
以下、Ｔａ２Ｏ５層へＳｉ混入の効果について説明する。
図３４は、シリコン基板上に堆積した、Ｔａ２Ｏ５膜もしくはＴａＳｉＯ膜を、窒素雰囲気で７５０度３０分アニールした後のＸＲＤ（X-Ray Diffraction）スペクトルを示している。図３４に示すように、Ｔａ２Ｏ５のＸＲＤスペクトルには基板シリコンのピークの他に結晶ＴａＯのピークが見られ、７５０度３０分のアニールにより結晶化していることがわかる。
一方、ＴａＳｉＯのＸＲＤスペクトルには基板シリコンのピーク以外はピークが無いことがわかる。つまり、Ｔａ２Ｏ５を添加することにより、Ｔａ２Ｏ５膜の熱耐性が向上した。
図３５は、Ｆｏｒｍｉｎｇ時、Ｒｅｓｅｔ時、Ｓｅｔ時の電流（I）−上部電極印加電圧（ＶＴ．Ｅ．）を示している。図３５に示すように、Ｔａ２Ｏ５層にＳｉを混入した場合も、上部電極への正電圧印加によって、フィラメントの形成（Ｆｏｒｍｉｎｇ）及び低抵抗化（Ｓｅｔ）が起き、上部電極への負電圧印加によって、高抵抗化（Ｒｅｓｅｔ）が起こることがわかる。
図３６は、本発明の実施例５の製造方法を工程順に示す工程断面図である。図３６を参照して、本発明の実施例５の製造方法を説明する。
まず、図３６（ａ）に示すように、半導体基板１５上にゲート酸化膜４及びリン添加ポリシリコン５を堆積し、露光工程とドライエッチング工程を用いてパターニングすることでゲート電極５を形成する。
次に、図３６（ｂ）に示すように、絶縁膜堆積とドライ・エッチバックプロセスによって、ゲート側壁１６を形成し、ゲート電極５とゲート側壁１６をマスクとしてドーズ量２Ｅ＋１５ｃｍ−２のリン注入を行い、ソース／ドレイン領域６、７を形成する。
次に、図３６（ｃ）に示すように、半導体基板１５全面に、第一の層間絶縁膜１３を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第一の層間絶縁膜１３として、酸化膜を用いる。
次に、第一の層間絶縁膜１３に露光工程とドライエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。
さらに、ＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア８、９を形成する。
次に、図３６（ｄ）に示すように、ＴｉＮ、Ａｌを順次堆積して金属配線層を形成し、露光工程とドライエッチング工程を用いてパターニングすることで、第一、第二の配線層１１、１２を形成する。
次に、図３６（ｅ）に示すように、半導体基板１５全面に第二の層間絶縁膜１４を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第二の層間絶縁膜１４として、酸化膜を用いる。
次に、第一の層間絶縁膜１４に露光工程とドライエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。さらに、ＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア１０を形成する。
次に、図３６（ｆ）に示すように、膜厚２０ｎｍのＴａＮ層１８と膜厚４０ｎｍのＲｕ層１９を順次堆積し、露光工程とドライエッチング工程を用いて下部電極（ＴａＮ層１８／Ｒｕ層１９の積層構造）を形成する。
さらに、膜厚２ｎｍのＴｉＯ２、膜厚８ｎｍのＴａＳｉＯ（Ｓｉ／Ｔａ＝０．２７）を順次堆積し、抵抗変化層２０を形成する。
ＴｉＯ２の成膜にはＤＣスパッタ装置を用いた。スパッタターゲットにはＴｉを用い、Ｏ２とＡｒの流量比を１：５で流した。チャンバー内圧力は１０ｍＴｏｒｒとし、成膜温度は３００度、パワーは４．２ｋＷとした。
ＴａＳｉＯの成膜には、ＲＦスパッタ装置を用いた。スパッタターゲットにはＴａ２Ｏ５を用い、Ｏ２とＡｒを１０ｓｃｃｍ、２０ｓｃｃｍで流した。成膜温度は３５０℃、パワーは３ｋＷとした。
次に、図３６（ｇ）に示すように、半導体基板１５全面に第三の層間絶縁膜１７を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施例では、第三の層間絶縁膜１７として、酸化膜を用いる。
次に、下部電極上に露光工程とドライエッチング工程を用いて開口部を設ける。
次に、図３６（ｈ）に示すように、膜厚４０ｎｍのＲｕを順次堆積し、露光工程とドライエッチングを用いて上部電極３を形成する。
ＭＩＭ構造の面積は、上部電極３と抵抗変化層２０との接触面積によって律速される。
ＲｅＲＡＭモジュールのＴａ２Ｏ５の代わりに、ＴａＳｉＯを用いた場合、プロセス熱耐性が向上するため、ＲｅＲＡＭモジュール形成後に、多数の配線工程が追加される場合にも、高い信頼性を保持することができる。
なお、上記の非特許文献の各開示を、本書に引用をもって繰り込むものとする。
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

Claims (18)

  1. 絶縁膜を上部電極と下部電極で挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を少なくとも含み、
    前記絶縁膜が、Ｔａ ２ Ｏ ５ 膜と、３ｎｍ以上３０ｎｍ未満の厚さのＴｉＯ ２ 膜の積層構造を含み、
    前記Ｔａ２Ｏ５膜が、ストイキオメトリックな非晶質膜である、ことを特徴とする抵抗変化型メモリ素子。
  2. 絶縁膜を上部電極と下部電極で挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を少なくとも含み、
    前記絶縁膜が、Ｔａ ２ Ｏ ５ 膜と、３ｎｍ以上３０ｎｍ未満の厚さのＴｉＯ ２ 膜の積層構造を含み、
    前記ＴｉＯ２膜がＲｕｔｉｌｅ構造を含む、ことを特徴とする抵抗変化型メモリ素子。
  3. 絶縁膜を上部電極と下部電極で挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を少なくとも含み、
    前記絶縁膜が、Ｔａ ２ Ｏ ５ 膜と、３ｎｍ以上３０ｎｍ未満の厚さのＴｉＯ ２ 膜の積層構造を含み、
    前記下部電極が、ＲｕもしくはＰｔを含む、ことを特徴とする抵抗変化型メモリ素子。
  4. 絶縁膜を上部電極と下部電極で挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を少なくとも含み、
    前記絶縁膜が、Ｔａ ２ Ｏ ５ 膜と、３ｎｍ以上３０ｎｍ未満の厚さのＴｉＯ ２ 膜の積層構造を含み、
    前記下部電極が、Ｒｕ層とＴａＮ層の積層構造、又はＰｔ層とＴａＮ層の積層構造を含み、
    前記ＴｉＯ２膜と、前記Ｒｕ層又は前記Ｐｔ層とが接している、ことを特徴とする抵抗変化型メモリ素子。
  5. 絶縁膜を上部電極と下部電極で挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を少なくとも含み、
    前記絶縁膜が、Ｔａ ２ Ｏ ５ 膜と、３ｎｍ以上３０ｎｍ未満の厚さのＴｉＯ ２ 膜の積層構造を含み、
    前記Ｔａ２Ｏ５膜と前記ＴｉＯ２膜の間に、Ｔｉ及びＴａの相互拡散層を含む、ことを特徴とする抵抗変化型メモリ素子。
  6. 絶縁膜を上部電極と下部電極で挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を少なくとも含み、
    前記絶縁膜が、Ｔａ ２ Ｏ ５ 膜と、３ｎｍ以上３０ｎｍ未満の厚さのＴｉＯ ２ 膜の積層構造を含み、
    前記Ｔａ２Ｏ５膜中にシリコンが混入している、ことを特徴とする抵抗変化型メモリ素子。
  7. 絶縁膜を上部電極と下部電極で挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造の絶縁膜に、Ｔａ ２ Ｏ ５ 膜と、３ｎｍ以上３０ｎｍ未満の厚さのＴｉＯ ２ 膜の積層膜を用いることで、抵抗変化素子の機能を発現させる、抵抗変化型メモリ素子の動作方法であって、
    前記上部電極と前記下部電極間に電圧を加え、前記上部電極と前記下部電極間の抵抗値を、前記Ｔａ２Ｏ５単層の抵抗値よりも低くする、ことを特徴とする抵抗変化型メモリ素子の動作方法。
  8. 絶縁膜を上部電極と下部電極で挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造の絶縁膜に、Ｔａ ２ Ｏ ５ 膜と、３ｎｍ以上３０ｎｍ未満の厚さのＴｉＯ ２ 膜の積層膜を用いることで、抵抗変化素子の機能を発現させる、抵抗変化型メモリ素子の動作方法であって、
    前記Ｔａ２Ｏ５膜と前記ＴｉＯ２膜の間に、Ｔｉ及びＴａの相互拡散層を含む、ことを特徴とする抵抗変化型メモリ素子の動作方法。
  9. 半導体基板上の層間絶縁膜の上に、前記半導体基板表面に形成されたトランジスタの拡散層とビアを介して接続する下部電極を備え、
    前記下部電極の上に、厚さ３ｎｍ以上３０ｎｍ未満のＴｉＯ ２ 膜と、Ｔａ ２ Ｏ ５ 膜との積層膜を備え、
    前記積層膜の上に上部電極を備え、
    前記上部電極と前記下部電極で前記積層膜を挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を有し、
    前記Ｔａ２Ｏ５膜が、ストイキオメトリックな非晶質膜である、ことを特徴とする半導体装置。
  10. 半導体基板上の層間絶縁膜の上に、前記半導体基板表面に形成されたトランジスタの拡散層とビアを介して接続する下部電極を備え、
    前記下部電極の上に、厚さ３ｎｍ以上３０ｎｍ未満のＴｉＯ ２ 膜と、Ｔａ ２ Ｏ ５ 膜との積層膜を備え、
    前記積層膜の上に上部電極を備え、
    前記上部電極と前記下部電極で前記積層膜を挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を有し、
    前記ＴｉＯ２膜がＲｕｔｉｌｅ構造を含む、ことを特徴とする半導体装置。
  11. 半導体基板上の層間絶縁膜の上に、前記半導体基板表面に形成されたトランジスタの拡散層とビアを介して接続する下部電極を備え、
    前記下部電極の上に、厚さ３ｎｍ以上３０ｎｍ未満のＴｉＯ ２ 膜と、Ｔａ ２ Ｏ ５ 膜との積層膜を備え、
    前記積層膜の上に上部電極を備え、
    前記上部電極と前記下部電極で前記積層膜を挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を有し、
    前記下部電極が、Ｒｕ又はＰｔを含む、ことを特徴とする半導体装置。
  12. 半導体基板上の層間絶縁膜の上に、前記半導体基板表面に形成されたトランジスタの拡散層とビアを介して接続する下部電極を備え、
    前記下部電極の上に、厚さ３ｎｍ以上３０ｎｍ未満のＴｉＯ ２ 膜と、Ｔａ ２ Ｏ ５ 膜との積層膜を備え、
    前記積層膜の上に上部電極を備え、
    前記上部電極と前記下部電極で前記積層膜を挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を有し、
    前記下部電極が、Ｒｕ層とＴａＮ層の積層構造、又はＰｔ層とＴａＮ層の積層構造を含み、
    前記ＴｉＯ２膜と、Ｒｕ層又はＰｔ層とが接している、ことを特徴とする半導体装置。
  13. 半導体基板上の層間絶縁膜の上に、前記半導体基板表面に形成されたトランジスタの拡散層とビアを介して接続する下部電極を備え、
    前記下部電極の上に、厚さ３ｎｍ以上３０ｎｍ未満のＴｉＯ ２ 膜と、Ｔａ ２ Ｏ ５ 膜との積層膜を備え、
    前記積層膜の上に上部電極を備え、
    前記上部電極と前記下部電極で前記積層膜を挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を有し、
    前記Ｔａ２Ｏ５膜と前記ＴｉＯ２膜の間に、Ｔｉ及びＴａの相互拡散層を含む、ことを特徴とする半導体装置。
  14. 半導体基板上の層間絶縁膜の上に、前記半導体基板表面に形成されたトランジスタの拡散層とビアを介して接続する下部電極を備え、
    前記下部電極の上に、厚さ３ｎｍ以上３０ｎｍ未満のＴｉＯ ２ 膜と、Ｔａ ２ Ｏ ５ 膜との積層膜を備え、
    前記積層膜の上に上部電極を備え、
    前記上部電極と前記下部電極で前記積層膜を挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を有し、
    前記Ｔａ２Ｏ５膜中に、シリコンが混入している、ことを特徴とする半導体装置。
  15. 半導体基板上の層間絶縁膜の上に、前記半導体基板表面に形成されたトランジスタの拡散層とビアを介して接続する下部電極を備え、
    前記下部電極の上に、厚さ３ｎｍ以上３０ｎｍ未満のＴｉＯ ２ 膜と、Ｔａ ２ Ｏ ５ 膜との積層膜を備え、
    前記積層膜の上に上部電極を備え、
    前記上部電極と前記下部電極で前記積層膜を挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を有し、
    前記抵抗変化層の抵抗値をＴａ２Ｏ５単層の抵抗値よりも低くするために、前記第１の配線層、前記トランジスタのゲート電極に正電圧印加時、及び、前記抵抗変化層の高抵抗から低抵抗へのスイッチング時に、前記第１の配線層、前記トランジスタのゲート電極に正電圧印加時、前記ゲート電極に印加する電圧を調整して電流制限し、前記抵抗変化層が所望の抵抗値とされる、半導体装置。
  16. 請求項１乃至６のいずれか一に記載の抵抗変化型メモリ素子を備え、前記抵抗変化型メモリ素子の前記下部電極はビアを介して半導体基板表面のトランジスタの一の拡散層と接続される、ことを特徴とする半導体装置。
  17. 請求項１乃至６のいずれか一に記載の抵抗変化型メモリ素子を備え、前記抵抗変化型メモリ素子の前記下部電極が配線上に形成されている、ことを特徴とする半導体装置。
  18. 半導体基板上の層間絶縁膜の上に、前記半導体基板表面に形成されたトランジスタの拡散層とビアを介して接続する下部電極を備え、
    前記下部電極の上に、厚さ３ｎｍ以上３０ｎｍ未満のＴｉＯ ２ 膜と、Ｔａ ２ Ｏ ５ 膜との積層膜を備え、
    前記積層膜の上に上部電極を備え、
    前記上部電極と前記下部電極で前記積層膜を挟み込んだＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を有し、
    前記抵抗変化層の抵抗値を読み出す時に、前記上部電極には正電圧が印加される、ことを特徴とする半導体装置。
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