JP2016015397A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents

Abstract

【課題】半導体記憶装置（抵抗変化素子）の特性を向上させる。
【解決手段】下部電極ＬＥとして、Ｒｕ膜をスパッタリング法などにより形成し、その上に、Ｔａ膜をスパッタリング法などにより形成する。次いで、Ｔａ膜をプラズマ酸化することにより、Ｔａ膜を酸化しＴａ_２Ｏ_５を形成するとともに、ＲｕをＴａ_２Ｏ_５中に拡散させ、Ｔａ_２Ｏ_５中にＲｕが拡散した層（抵抗変化層ＶＲ）を形成する。このように、遷移金属酸化物（例えば、Ｔａ_２Ｏ_５）ＴＭＯ中に金属（例えば、Ｒｕ）Ｍを含有させることで、金属Ｍにより、フィラメントに対して付加的な電子伝導パスを形成することができ、フィラメントの密度や太さが低下し、低抵抗化し難くなるＯＦＦ固着を抑制し、ＯＮ特性を向上させることができる。
【選択図】図１

Description

本発明は、半導体記憶装置および半導体記憶装置の製造方法に関し、例えば、抵抗変化型の半導体記憶装置に好適に利用できるものである。

不揮発性メモリ素子の一種として、抵抗変化素子（ＲｅＲＡＭ）がある。例えば、以下の非特許文献１には、Ｔａ_２Ｏ_５を用いた抵抗変化素子が開示されている。そして、この文献には、ＯＦＦ抵抗値が通常のＯＦＦ抵抗値よりも高く、ＯＮ動作させても抵抗変化しないＯＦＦ固着不良が開示され、その不良を抑制するために、通常のＯＮパルス電圧印加前に逆極性でより高電圧のパルスを印加する技術が開示されている。

A. Kawahara, et al., "Filament Scaling Forming Technique and Level-Verify-Write Scheme with Endurance Over 107 Cycles in ReRAM", ISSCC Dig. Tech Papers, pp. 220-222, Feb. 2013.

本発明者は、上記のような抵抗変化型の半導体記憶装置の研究開発に従事しており、その特性向上について、鋭意検討している。その過程において、抵抗変化型の半導体記憶装置の構造やその製造方法について更なる改善の余地があることが判明した。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本願において開示される一実施の形態に示される半導体記憶装置は、第１電極と第２電極との間に配置された抵抗変化層を有し、この抵抗変化層は、第１金属の酸化物層と、第１金属の酸化物層中に含まれている第２金属と、を有する。そして、第１金属は遷移金属であり、第２金属は、第１金属の酸化物のバンドギャップ内に電子準位を形成する金属である。

本願において開示される一実施の形態に示される半導体記憶装置の製造方法は、第１電極上に、第１金属の酸化物層と、第１金属の酸化物層中に含まれている第２金属と、を有する抵抗変化層を形成する工程を有する。そして、第１金属は遷移金属であり、第２金属は、第１金属の酸化物のバンドギャップ内に電子準位を形成する金属である。

本願において開示される以下に示す代表的な実施の形態に示される半導体記憶装置によれば、その特性を向上させることができる。

本願において開示される以下に示す代表的な実施の形態に示される半導体記憶装置の製造方法によれば、特性の良好な記憶装置を製造することができる。

実施の形態１の半導体記憶装置に用いられる半導体記憶素子の構成を示す断面図である。 実施の形態２の半導体記憶素子の構成を示す断面図である。 （ａ）〜（ｃ）は、図２のＸ−Ｙ面のＲｕ濃度分布の例を示す図である。 図２のＡ−Ｂ面のＲｕ濃度分布の例を示す図である。 実施の形態２の半導体記憶装置に用いられる半導体記憶素子の構成を示す断面図である。 実施の形態３の半導体記憶装置に用いられる半導体記憶素子の構成を示す断面図である。 実施の形態４の半導体記憶装置の構成を示す断面図である。 実施の形態４の半導体記憶装置の製造工程を示す断面図である。 実施の形態４の半導体記憶装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。 実施の形態４の半導体記憶装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。 実施の形態４の半導体記憶装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。 実施の形態４の半導体記憶装置の製造工程を示す断面図であって、図１１に続く製造工程を示す断面図である。 実施の形態４の半導体記憶装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。 実施の形態４の半導体記憶装置の製造工程を示す断面図であって、図１３に続く製造工程を示す断面図である。 （ａ）および（ｂ）は、上部電極、抵抗変化層および下部電極の積層状態を示すＴＥＭ像であり、（ｃ）は、（ａ）および（ｂ）の場合の二次イオン質量分析結果である。 ＴｉＯ_２の有無とＯＦＦ固着発生率との関係を示すグラフである。 （ａ）および（ｂ）は、ＴｉＯ_２の有無とＯＮ状態の保持特性との関係を示すグラフである。 （ａ）および（ｂ）は、抵抗変化層の抵抗値のプラズマ酸化条件依存性を示すグラフである。 実施の形態５の応用例１の半導体記憶装置の構成を示す断面図である。 実施の形態５の応用例２の半導体記憶装置の構成を示す断面図である。 実施の形態５の応用例３の半導体記憶装置の構成を示す断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。

また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。

（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体記憶装置（記憶装置）ついて詳細に説明する。図１は、本実施の形態の半導体記憶装置に用いられる半導体記憶素子の構成を示す断面図である。

図１に示すように、本実施の形態の抵抗変化素子（半導体記憶素子）においては、下部電極ＬＥと、抵抗変化層ＶＲと、上部電極ＵＥとを有する。このように、抵抗変化素子は、遷移金属酸化物の上下を電極材料で挟んだ構造、即ち、金属（Ｍｅｔａｌ）―絶縁膜（Ｉｎｓｕｌａｔｏｒ）−金属（Ｍｅｔａｌ）のＭＩＭ構造を有している。

このような抵抗変化素子においては、電極間に電圧を加えることで、抵抗変化層の抵抗値を変えることができる。この抵抗値が、高抵抗状態（ＯＦＦ状態）であるか、低抵抗状態（ＯＮ状態）であるかにより、データ（０、１）を記憶する。例えば、高抵抗状態（ＯＦＦ状態）を“０”とし、低抵抗状態（ＯＮ状態）を“１”として、データを記憶する。

また、抵抗変化素子では、スイッチング動作させる前にフォーミングと呼ばれる初期化処理が必要である。フォーミング処理では、抵抗変化素子に高電圧を印加して、金属酸化膜中に酸素欠損状態が連なったフィラメントと呼ばれる導電パスを形成する。フォーミング処理の後、電圧、電流印加により、導電パスの一部を消失させ、高抵抗状態（ＯＦＦ状態）とする。言い換えれば、“０”を記憶させる。また、フォーミング処理の後、“１”を記憶させる場合には、導電パスを維持し、低抵抗状態（ＯＮ状態）とすればよい。また、高抵抗状態（ＯＦＦ状態）、即ち“０”データを、低抵抗状態（ＯＮ状態）、即ち、“１”データに書き換える場合には、電圧、電流印加により、再び導電パスを形成する。

このように、抵抗変化素子に、“０”データまたは“１”データを記憶し、書き換えることができる。

本実施の形態の抵抗変化素子において、下部電極ＬＥは、導電性材料よりなり、例えば、Ｒｕよりなる。下部電極ＬＥを構成する導電性材料は、例えば、スパッタリング法などにより形成することができる。上部電極ＵＥは、導電性材料よりなり、例えば、Ｗよりなる。下部電極ＬＥを構成する導電性材料は、例えば、スパッタリング法やＣＶＤ（Chemical Vapor Deposition）法などにより形成することができる。下部電極ＬＥは、後述するように、例えば、選択用トランジスタと電気的に接続される（実施の形態４参照）。

抵抗変化層ＶＲは、遷移金属酸化物ＴＭＯと、金属（異種金属）Ｍとを有する。

遷移金属とは、第３族元素から第１１族元素の間に存在する元素である。遷移金属酸化物ＴＭＯとしては、Ｔａ_２Ｏ_５、ＺｒＯ_２、ＨｆＯ_２などを用いることができる。また、遷移金属酸化物ＴＭＯは非晶質であることが望ましい。

金属Ｍは、遷移金属酸化物ＴＭＯ中に含まれている。金属Ｍは、遷移金属酸化物ＴＭＯを構成する金属とは異なる金属であって、遷移金属酸化物ＴＭＯのバンドギャップ内に電子準位を形成する金属である。金属Ｍとしては、例えば、Ｒｕ、Ｒｅ、Ｉｒ、Ｏｓ、Ｎｂなどを用いることができる。

このように、遷移金属酸化物ＴＭＯ中に金属Ｍを含有させることで、ＯＦＦ固着を抑制し、ＯＮ特性を向上させることができる。ここで言う、ＯＮ特性とは、ＯＦＦ状態からＯＮ状態への書き換え特性、ＯＮ状態の維持特性、ＯＮ状態の読み出し特性などを言う。

即ち、遷移金属酸化物ＴＭＯ中に金属Ｍを含有させることで、金属Ｍにより、フィラメントに対して付加的な電子伝導パスを形成することができ、ＯＮ特性を向上させることができる。

特に、抵抗変化素子において、データの書き換え（ＯＮ、ＯＦＦ動作）を繰り返し行った場合、フィラメント（酸素欠損部）の密度や太さが低下し、低抵抗化し難くなる（ＯＦＦ固着）。

これに対し、本実施の形態においては、遷移金属酸化物ＴＭＯ中に金属Ｍを含有させることで、フィラメント（酸素欠損部）の密度や太さの低下を、金属Ｍによる付加的な電子伝導パスにより補うことができ、ＯＦＦ固着を回避することができる。これにより、データの書き換え特性や読み出し特性を向上させることができる。

遷移金属酸化物ＴＭＯと金属Ｍとを有する抵抗変化層ＶＲの形成方法に制限はないが、一例について以下に説明する。図２は、本実施の形態の半導体記憶素子の構成を示す断面図である。

例えば、下部電極ＬＥから遷移金属酸化物ＴＭＯ中に金属Ｍを拡散させることにより、遷移金属酸化物ＴＭＯと金属Ｍとを有する抵抗変化層ＶＲを形成することができる。

具体的には、下部電極ＬＥとして、Ｒｕ膜をスパッタリング法などにより形成し、その上に、Ｔａ膜をスパッタリング法などにより形成する。次いで、Ｔａ膜をプラズマ酸化することにより、Ｔａ膜を酸化し化学量論的組成であるＴａ_２Ｏ_５（遷移金属酸化物ＴＭＯ）を形成する。ここで、Ｔａ_２Ｏ_５は非晶質な膜構造となる。プラズマ酸化の際、Ｒｕ（金属Ｍ）がＴａ_２Ｏ_５中に拡散する。プラズマ酸化の条件を変えることでＴａ_２Ｏ_５中のＲｕ量を制御することが可能である（実施の形態４参照）。

後述するように、Ｒｕ量（Ｒｕの含有量）は、Ｔａ_２Ｏ_５中のＴａの１〜２０ａｔｏｍｉｃ％程度である（実施の形態４参照）。Ｒｕ量が２０ａｔｏｍｉｃ％を超える場合には、Ｒｕによる付加的な電子伝導パスが繋がった定常導電パスが形成されＯＦＦ動作がし難くなる。一方、Ｒｕ量が１ａｔｏｍｉｃ％未満では、ＯＦＦ固着を十分に回避することができない。

なお、遷移金属酸化物ＴＭＯと金属Ｍとの共スパッタリングにより、抵抗変化層ＶＲを形成してもよい。但し、下部電極ＬＥから遷移金属酸化物ＴＭＯ中に金属Ｍを拡散させる工程によれば、遷移金属酸化物ＴＭＯと抵抗変化層ＶＲとを短工程で形成することができる。また、以下に説明する好ましいＲｕ濃度分布を有する抵抗変化層ＶＲを容易に形成することができる。

次いで、抵抗変化層ＶＲ中の金属Ｍの濃度分布について説明する。図３（ａ）〜（ｃ）は、図２のＸ−Ｙ面のＲｕ濃度分布の例を示す図である。図３（ａ）に示すように、Ｔａ_２Ｏ_５中のＲｕ濃度を上下電極に平行な平面でみた場合に、Ｒｕ濃度が均一（濃度差が２０％未満）であることが望ましい。濃度分布が図３（ｂ）、（ｃ）のように不均一な場合は、特性のばらつきが生じる。特性ばらつき抑制の点から図３（ａ）のような均一な濃度分布であることが望ましい。また、下部電極ＬＥから金属Ｍを拡散させる場合、図４に示すようにＴａ_２Ｏ_５中のＲｕ濃度はＲｕ膜に近い側で高濃度の分布を持つことになる。図４は、図２のＡ−Ｂ面のＲｕ濃度分布の例を示す図である。即ち、Ｒｕ膜に近い側が高濃度となり、上部電極ＵＥ方向に向かうにしたがって、Ｒｕ濃度が小さくなる。スイッチング動作はＲｕ膜の近傍でのフィラメントの切断、成長によって起こると考えられるが、そのスイッチング動作に関与する電極に近い側の金属Ｍの濃度を高めておくことで、効果的にＯＦＦ固着を抑制し、ＯＮ特性を安定化させることができる。但し、Ａ−Ｂ面でＲｕが高濃度（例えば、２０ａｔｏｍｉｃ％を超える濃度）で均一に分布した場合は、初期リークが増大し、フィラメント形成不良が発生する恐れがある。また、Ａ−Ｂ面でＲｕが低濃度（例えば、１ａｔｏｍｉｃ％未満の濃度）で均一に分布した場合は、ＯＦＦ固着不良が十分に抑制できない可能性がある。このように、スイッチングに関与するＲｕ膜（下部電極ＬＥ）近傍でより高濃度にＲｕを配置しつつ、上部電極ＵＥ方向に向かうにしたがって、Ｒｕ濃度が低下するような濃度分布とすることが好ましい。

（実施の形態２）
実施の形態１（図２）においては、下部電極（例えば、Ｒｕ膜）ＬＥ、抵抗変化層（例えば、Ｔａ_２Ｏ_５膜）ＶＲおよび上部電極（例えば、Ｗ膜）ＵＥを下から順に配置した構造としたが、抵抗変化層（例えば、Ｔａ_２Ｏ_５膜）ＶＲと上部電極（例えば、Ｗ膜）ＵＥとの間に、酸素引き抜き層ＯＤＬを設けてもよい。また、酸素引き抜き層ＯＤＬ上に、酸化防止層ＯＰＬを設けてもよい。

図５は、本実施の形態の半導体記憶装置に用いられる半導体記憶素子の構成を示す断面図である。本実施の形態の抵抗変化素子は、下部電極ＬＥ、抵抗変化層ＶＲ、酸素引き抜き層ＯＤＬ、酸化防止層ＯＰＬおよび上部電極ＵＥを下から順に配置した構造である。

下部電極ＬＥ、抵抗変化層ＶＲおよび上部電極ＵＥは、実施の形態１の場合と同様の材料を用いて、同様に形成することができる。

即ち、下部電極ＬＥは、導電性材料よりなり、例えば、Ｒｕよりなる。下部電極ＬＥを構成する導電性材料は、例えば、スパッタリング法などにより形成することができる。上部電極ＵＥは、導電性材料よりなり、例えば、Ｗよりなる。下部電極ＬＥを構成する導電性材料は、例えば、スパッタリング法やＣＶＤ法などにより形成することができる。下部電極ＬＥは、後述するように、例えば、選択用トランジスタと電気的に接続される（実施の形態４参照）。

抵抗変化層ＶＲは、遷移金属酸化物ＴＭＯと、金属Ｍとを有する。

遷移金属とは、第３族元素から第１１族元素の間に存在する元素である。遷移金属酸化物ＴＭＯとしては、Ｔａ_２Ｏ_５、ＺｒＯ_２、ＨｆＯ_２などを用いることができる。また、遷移金属酸化物ＴＭＯは非晶質であることが望ましい。

金属Ｍは、遷移金属酸化物ＴＭＯ中に含まれている。金属Ｍは、遷移金属酸化物ＴＭＯを構成する金属とは異なる金属であって、遷移金属酸化物ＴＭＯのバンドギャップ内に電子準位を形成する金属である。金属Ｍとしては、例えば、Ｒｕ、Ｒｅ、Ｉｒ、Ｏｓ、Ｎｂなどを用いることができる。

抵抗変化層ＶＲは、例えば、下部電極ＬＥ上に遷移金属を形成し、この遷移金属をプラズマ酸化することにより、遷移金属酸化物ＴＭＯを形成するとともに、下部電極ＬＥ中の金属Ｍを遷移金属酸化物ＴＭＯに拡散させることにより形成することができる。

例えば、下部電極ＬＥとして、Ｒｕ膜をスパッタリング法などにより形成し、その上に、Ｔａ膜をスパッタリング法などにより形成する。次いで、Ｔａ膜をプラズマ酸化することにより、Ｔａ膜を酸化し化学量論的組成であるＴａ_２Ｏ_５を形成するとともに、ＲｕをＴａ_２Ｏ_５中に拡散させる。このようにして形成されたＲｕが拡散したＴａ_２Ｏ_５は非晶質な膜構造となる。

酸素引き抜き層ＯＤＬは、抵抗変化層ＶＲ上に形成される。酸素引き抜き層ＯＤＬは、導電性材料（ここでは、金属）よりなり、例えば、Ｔａ膜よりなる。酸素引き抜き層ＯＤＬとしてはＴａの他、Ｔｉ、Ｚｒ、Ｈｆなどの金属を主成分（例えば、５０％以上）とする膜を用いることができる。酸素引き抜き層ＯＤＬを構成する導電性材料は、例えば、スパッタリング法などにより形成することができる。

酸化防止層ＯＰＬは、酸素引き抜き層ＯＤＬ上に形成される。酸化防止層ＯＰＬは、導電性材料よりなり、例えば、ＴａＮ膜よりなる。酸化防止層ＯＰＬを構成する導電性材料は、例えば、スパッタリング法などにより形成することができる。酸化防止層ＯＰＬとしてはＴａＮ膜の他、ＴｉＮ膜や、ＷＮ膜などの金属の化合物膜を用いてもよい。酸素引き抜き層ＯＤＬおよび酸化防止層ＯＰＬは、外気に触れることなく、真空状態を維持した状態で、連続して形成することが好ましい。また、酸素引き抜き層ＯＤＬおよび酸化防止層ＯＰＬを形成した後、熱処理を施す。この熱処理により、抵抗変化層ＶＲ中の酸素が引き抜かれ、抵抗変化層ＶＲ中に酸素欠損が導入される。その結果、抵抗変化層（例えば、Ｔａ_２Ｏ_５膜）ＶＲの上面（上部電極側の面）には、より酸素濃度が低い層（例えば、ＴａＯｘ膜）が形成される。なお、酸素引き抜き層ＯＤＬの下面（下部電極側の面）は酸化され、部分的に金属酸化物が形成されることとなる。また、上記熱処理は、以降の製造工程（例えば、配線形成工程等、実施の形態４等参照）の熱履歴を利用してもよい。

酸素引き抜き層ＯＤＬを設けることにより、酸素濃度が低い層（例えば、ＴａＯｘ膜）が形成される。また、酸化防止層ＯＰＬを設けることにより、酸素引き抜き層ＯＤＬにより酸素引き抜き効果を高めることができる。また、酸素引き抜き層ＯＤＬの表面に不所望の酸化膜が形成された場合、この酸化膜が寄生抵抗となり素子特性を低下させるため、酸化防止層ＯＰＬを設けることにより、寄生抵抗を低減し、素子特性を安定化させることができる。このように、抵抗変化層ＶＲ中の酸素が引き抜かれ、抵抗変化層ＶＲ中に酸素欠損が導入されることで、フォーミング電圧を低減することができる。

一方、酸素欠損が導入され、フォーミング電圧が下がると、形成されるフィラメントは低密度化し、細くなると考えられる。その結果、よりＯＮし難く、ＯＦＦ状態に偏重した状態になる。このため、実施の形態１で説明したように、金属Ｍによる付加的な電子伝導パスを形成することにより、ＯＮ特性を向上させることができる。

なお、本実施の形態においては、酸素引き抜き層ＯＤＬ、酸化防止層ＯＰＬおよび上部電極ＵＥを個別の層として説明したが、酸素引き抜き層ＯＤＬおよび酸化防止層ＯＰＬは導電性を有するため、酸素引き抜き層ＯＤＬおよび酸化防止層ＯＰＬを上部電極の一部とみなしてもよい。

（実施の形態３）
実施の形態２（図５）においては、酸素引き抜き層ＯＤＬとして、Ｔａ膜などの金属膜を例示したが、酸素引き抜き層ＯＤＬとして、化学量論的組成を有する遷移金属酸化物よりも酸素量が少ない膜を用いてもよい。

図６は、本実施の形態の半導体記憶装置に用いられる半導体記憶素子の構成を示す断面図である。本実施の形態の抵抗変化素子は、下部電極ＬＥ、抵抗変化層ＶＲ、酸素引き抜き層ＯＤＬ、酸化防止層ＯＰＬおよび上部電極ＵＥを下から順に配置した構造である。

下部電極ＬＥ、抵抗変化層ＶＲおよび上部電極ＵＥは、実施の形態２の場合と同様の材料を用いて、同様に形成することができる。

酸素引き抜き層ＯＤＬは、抵抗変化層ＶＲ上に形成される。酸素引き抜き層ＯＤＬは、化学量論的組成を有する遷移金属酸化物よりも酸素量が少ない遷移金属の酸化物である。例えば、酸素引き抜き層ＯＤＬとしてＴａの酸化物を用いた場合、酸素引き抜き層ＯＤＬは、化学量論的組成のＴａ_２Ｏ_５膜よりも酸素量が少ないＴａＯｘ（ｘ＜２．５）膜となる。酸素引き抜き層ＯＤＬとしてはＴａの酸化物の他、Ｔｉ、Ｚｒ、Ｈｆなど酸化物で、化学量論的組成よりも酸素量の少ない酸化物を用いることができる。酸素引き抜き層ＯＤＬは、例えば、スパッタリング法などにより形成することができる。また、遷移金属（例えば、Ｔａ）をスパッタリング法により堆積した後、酸化処理を施すことにより、上記酸素引き抜き層（例えば、ＴａＯｘ（ｘ＜２．５））を形成してもよい。酸化処理としては、プラズマ酸化、ラジカル酸化、熱酸化などの処理を用いることができる。

酸化防止層ＯＰＬは、酸素引き抜き層ＯＤＬ上に形成される。酸化防止層ＯＰＬは、導電性材料よりなり、例えば、ＴａＮ膜よりなる。酸化防止層ＯＰＬを構成する導電性材料は、例えば、スパッタリング法などにより形成することができる。酸化防止層ＯＰＬとしてはＴａＮ膜の他、ＴｉＮ膜や、ＷＮ膜などを用いてもよい。酸素引き抜き層ＯＤＬおよび酸化防止層ＯＰＬは、外気に触れることなく、真空状態を維持した状態で、連続して形成することが好ましい。また、酸素引き抜き層ＯＤＬおよび酸化防止層ＯＰＬを形成した後、熱処理を施す。この熱処理により、抵抗変化層ＶＲ中の酸素が引き抜かれ、抵抗変化層ＶＲ中に酸素欠損が導入される。その結果、抵抗変化層（例えば、Ｔａ_２Ｏ_５膜）ＶＲの上面（上部電極側の面）には、より酸素濃度が低い層（例えば、ＴａＯｙ膜）が形成される。また、上記熱処理は、以降の製造工程（例えば、配線形成工程等、実施の形態４等参照）の熱履歴を利用してもよい。

酸素引き抜き層ＯＤＬを設けることにより、酸素濃度が低い層（例えば、ＴａＯｙ膜）が形成される。また、酸化防止層ＯＰＬを設けることにより、酸素引き抜き層ＯＤＬにより酸素引き抜き効果を高めることができる。また、酸素引き抜き層ＯＤＬの表面に不所望の酸化膜が形成された場合、この酸化膜が寄生抵抗となり素子特性を低下させるため、酸化防止層ＯＰＬを設けることにより、寄生抵抗を低減し、素子特性を安定化させることができる。このように、酸素が引き抜かれ、酸素欠損が導入されることで、フォーミング電圧を低減することができる。

一方、酸素欠損が導入され、フォーミング電圧が下がると、形成されるフィラメントは低密度化し、細くなると考えられる。その結果、よりＯＮし難く、ＯＦＦ状態に偏重した状態になる。このため、実施の形態１で説明したように、金属Ｍによる付加的な電子伝導パスを形成することにより、ＯＮ特性を向上させることができる。

なお、本実施の形態においては、酸素引き抜き層ＯＤＬ、酸化防止層ＯＰＬおよび上部電極ＵＥを個別の層として説明したが、酸素引き抜き層ＯＤＬおよび酸化防止層ＯＰＬは導電性を有するため、酸素引き抜き層ＯＤＬおよび酸化防止層ＯＰＬを上部電極の一部とみなしてもよい。

（実施の形態４）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。図７は、本実施の形態の半導体記憶装置の構成を示す断面図である。

図７に示す半導体記憶装置は、選択用トランジスタと、抵抗変化素子（抵抗変化メモリ）ＲＭとを有する。抵抗変化素子ＲＭの下部電極ＬＥは、選択用トランジスタ（スイッチング用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor））の一方のソース、ドレイン領域ＳＤと接続される。例えば、選択用トランジスタの他方のソース、ドレイン領域ＳＤは、ビット線（Ｍ１）と接続される。また、例えば、選択用トランジスタのゲート電極ＧＥは、ワード線となる。

抵抗変化素子ＲＭが、ビット線とワード線との交点に、複数配置され、メモリセルアレイを構成する。

［構造説明］
＜選択用トランジスタ＞
図７に示すように、選択用トランジスタは、半導体よりなる基板（ｐ型ウエルＰＷ）Ｓの主表面のうち、素子分離領域ＳＴで区画された領域に形成されている。選択用トランジスタは、基板（ｐ型ウエルＰＷ）Ｓ上に、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥおよびゲート電極ＧＥの両側の基板（ｐ型ウエルＰＷ）Ｓ中に設けられたソース、ドレイン領域ＳＤを有する。ゲート電極ＧＥの側壁には、サイドウォール膜ＳＷが配置され、ソース、ドレイン領域ＳＤは、いわゆるＬＤＤ（Lightly doped Drain）構造を有する。

選択用トランジスタと、抵抗変化素子ＲＭとは、プラグＰ１を介して接続されている。プラグＰ１は、層間絶縁膜ＩＬ１中に配置されている。具体的には、選択用トランジスタの一方のソース、ドレイン領域ＳＤは、プラグＰ１を介して抵抗変化素子ＲＭの下部電極ＬＥに接続されている。また、選択用トランジスタの他方のソース、ドレイン領域ＳＤは、プラグＰ１等を介して、配線（例えば、ビット線）Ｍ１と接続されている。選択用トランジスタと、抵抗変化素子ＲＭとでユニットセルＵＣが構成される。例えば、ユニットセルＵＣは、素子分離領域ＳＴまたは配線（例えば、ビット線）Ｍ１と接続されているプラグＰ１に対して対称に配置される。

＜抵抗変化素子＞
図７に示すように、抵抗変化素子ＲＭは、下部電極ＬＥと、抵抗変化層ＶＲと、上部電極ＵＥとを有する。下部電極ＬＥは、導電性材料よりなり、例えば、Ｒｕよりなる。上部電極ＵＥは、導電性材料よりなり、例えば、Ｗよりなる。

抵抗変化層ＶＲは、遷移金属酸化物ＴＭＯと、金属Ｍよりなる。別の言い方をすれば、遷移金属酸化物ＴＭＯ中に金属Ｍが分散した構成よりなる。

遷移金属とは、第３族元素から第１１族元素の間に存在する元素である。遷移金属酸化物ＴＭＯとしては、Ｔａ_２Ｏ_５、ＺｒＯ_２、ＨｆＯ_２などを用いることができる。

金属Ｍは、遷移金属酸化物ＴＭＯ中に含まれている。金属Ｍは、遷移金属酸化物ＴＭＯを構成する金属とは異なる金属であって、遷移金属酸化物ＴＭＯのバンドギャップ内に電子準位を形成する金属である。金属Ｍとしては、例えば、Ｒｕ、Ｒｅ、Ｉｒ、Ｏｓ、Ｎｂなどを用いることができる。

このように、遷移金属酸化物ＴＭＯ中に金属Ｍを含有させることで、実施の形態１等で詳細に説明したように、ＯＦＦ固着を抑制し、ＯＮ特性を向上させることができる。

ここで、本実施の形態の抵抗変化素子ＲＭにおいて、下部電極ＬＥと、抵抗変化層ＶＲとの間には、開口部ＯＡを有する絶縁膜ＩＦ１が形成されている（図９参照）。そして、下部電極ＬＥと、抵抗変化層ＶＲとは、開口部ＯＡにおいて接している。この開口部ＯＡの形成領域が、抵抗変化素子ＲＭの抵抗変化領域となる。開口部ＯＡの形成領域は、下部電極ＬＥの形成領域および抵抗変化層ＶＲの形成領域より小さい。また、開口部ＯＡの形成領域は、上部電極ＵＥの形成領域より小さい。

このように、エッチング時にダメージが加わり、また、Ｒｕ濃度の変化が生じ易い抵抗変化層ＶＲの端部を避けて、開口部ＯＡにより、抵抗変化素子ＲＭの抵抗変化領域を規定することで、ＯＮ特性などの素子特性のばらつきを低減することができる。

［製法説明］
次いで、図８〜図１４を参照しながら、本実施の形態の半導体記憶装置の製造方法を説明するとともに、当該半導体記憶装置の構成をより明確にする。図８〜図１４は、本実施の形態の半導体記憶装置の製造工程を示す断面図である。

まず、図８に示すように、半導体よりなる基板（半導体基板）Ｓの主表面に、選択用トランジスタを形成し、さらに、その上部に、層間絶縁膜ＩＬ１を形成する。これらの形成方法に制限はないが、例えば、以下の工程により形成することができる。

まず、基板Ｓを準備する。基板Ｓとしては、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる基板を用いることができる。

次いで、基板Ｓの主面に、素子分離領域ＳＴを形成する。この素子分離領域ＳＴは、例えば、ＳＴＩ（Shallow Trench Isolation）法などにより形成することができる。この場合、まず基板Ｓの素子分離領域をエッチングすることにより、溝を形成する。次いで、この溝の内部に酸化シリコン膜などの絶縁膜を埋め込む。例えば、溝の内部を含む基板上に酸化シリコン膜などの絶縁膜を堆積し、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて、溝以外の絶縁膜を除去することにより、溝の内部に絶縁膜を埋め込む。

この素子分離領域ＳＴにより活性領域が区画され、この活性領域に、選択用トランジスタなどの半導体素子が形成される。なお、ここでは、選択用トランジスタとして、ｎチャネル型のＭＩＳＦＥＴを例に説明する。但し、例えば、メモリセルアレイを駆動する周辺回路用の形成領域に、周辺回路用の半導体素子として、導電型を逆にしたｐチャネル型のＭＩＳＦＥＴを形成してもよく、また、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を形成してもよい。

次いで、基板Ｓの活性領域に、ｐ型ウエルＰＷを形成する。ｐ型ウエルＰＷは、例えば、基板Ｓ中に、ｐ型の不純物をイオン注入することにより形成される。これにより、基板Ｓの主面から所定の深さまでのｐ型の半導体領域であるｐ型ウエルＰＷを形成することができる。

次いで、基板（ｐ型ウエルＰＷ）Ｓの主面上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。まず、基板Ｓの主面に、絶縁膜よりなるゲート絶縁膜ＧＩを形成する。例えば、熱酸化法などを用いて、酸化シリコン膜などよりなるゲート絶縁膜ＧＩを形成する。次いで、ゲート絶縁膜ＧＩ上に、例えば、多結晶シリコン膜などよりなるゲート電極材料をＣＶＤ法などを用いて堆積し、この多結晶シリコン膜を所望の形状にパターニングすることにより、ゲート電極ＧＥを形成する。パターニングとは、多結晶シリコン膜などの膜上に、フォトリソグラフィ技術を用いて所望の形状のフォトレジスト膜などを形成し、このフォトレジスト膜をマスクとして、膜を選択的にエッチングすることにより、膜を所望の形状に加工することをいう。

次いで、ゲート電極ＧＥの両側の基板Ｓ中に、ソース、ドレイン領域ＳＤを形成する。まず、ゲート電極ＧＥをマスク（イオン注入阻止マスク）としたイオン注入により低不純物濃度のｎ⁻型半導体領域を形成する。次いで、ゲート電極ＧＥ上を含む基板Ｓ上に酸化シリコン膜などよりなる絶縁膜を形成し、異方的にエッチングすることにより、ゲート電極ＧＥの側壁にサイドウォール膜ＳＷを形成する。次いで、ゲート電極ＧＥおよびサイドウォール膜ＳＷをマスクとしたイオン注入により、高不純物濃度のｎ^＋型半導体領域を形成する。これにより、低不純物濃度のｎ⁻型半導体領域と、それよりも高不純物濃度で接合深さが深いｎ^＋型半導体領域とからなるＬＤＤ構造のソース、ドレイン領域ＳＤを形成することができる。

次いで、アニール処理（熱処理）を施し、これまでのイオン注入で導入した不純物を活性化する。

以上の工程により、基板Ｓの主表面に、選択用トランジスタを形成することができる。

次いで、サリサイド技術を用いて、ｎ^＋型半導体領域の上部に、金属シリサイド膜ＳＩＬを形成する。例えば、基板Ｓ上のゲート電極ＧＥを覆うマスク膜を形成した後、基板Ｓ上に金属膜としてコバルト（Ｃｏ）膜（図示せず）をスパッタリング法などを用いて形成する。次いで、熱処理を施すことによって、ｎ^＋型半導体領域（ＳＤ）を構成するシリコンとＣｏ膜とを反応させる。これにより、ｎ^＋型半導体領域（ＳＤ）上に、金属シリサイド膜ＳＩＬが形成される。次いで、未反応のＣｏ膜を除去する。

次いで、基板Ｓ上に層間絶縁膜ＩＬ１を形成する。例えば、基板Ｓ上に酸化シリコン膜などの絶縁膜を、ＣＶＤ法などを用いて堆積する。この後、必要に応じて、ＣＭＰ法などを用いて絶縁膜の表面を平坦化する。

次いで、層間絶縁膜ＩＬ１中にプラグ（接続部）Ｐ１を形成する。まず、ソース、ドレイン領域ＳＤ上の層間絶縁膜ＩＬ１をエッチングすることにより、コンタクトホールを形成し、この内部に、導電性膜を埋め込むことにより、プラグ（接続部）Ｐ１を形成する。例えば、コンタクトホール内を含む層間絶縁膜ＩＬ１上に、バリア導体膜（図示せず）および主導体膜（例えば、Ｗ膜など）の積層膜を形成し、層間絶縁膜ＩＬ１上の不要な膜をＣＭＰ法またはエッチバック法などによって除去する。

次いで、プラグＰ１上に、抵抗変化素子ＲＭを形成する。まず、プラグＰ１および層間絶縁膜ＩＬ１の表面をＡｒプラズマによりエッチングする。これにより、プラグＰ１の表面の酸化膜を除去することができ、プラグＰ１と抵抗変化素子ＲＭとの接続状態を良好にすることができる。

次いで、図９に示すように、プラグＰ１上に下部電極ＬＥを形成する。例えば、プラグＰ１および層間絶縁膜ＩＬ１上に、導電性膜をスパッタリング法などにより堆積する。ここでは、導電性膜として、Ｒｕ膜／Ｔａ膜の積層膜を堆積する。まず、プラグＰ１上にＴａ膜をスパッタリング法により堆積し、Ｔａ膜上にＲｕ膜をスパッタリング法により堆積する。この際、Ｔａ膜が外気に触れることなく、真空状態を維持した状態で、連続して、Ｒｕ膜を堆積することが好ましい。ここで、積層膜中のＴａ膜は、密着層として働く。即ち、Ｒｕ膜とプラグＰ１との間にＴａ膜を介在させることで、下部電極ＬＥとプラグＰ１との密着性が向上する。また、積層膜中のＲｕ膜は、下部電極ＬＥを構成する主金属（主電極層）として働くとともに、後述する遷移金属酸化物ＴＭＯ中への金属Ｍの導入層（金属Ｍの拡散源）として働く。なお、ここでは、導電性膜をスパッタリング法で形成したが、ＣＶＤ法を用いて堆積してもよい。次いで、導電性膜（Ｒｕ膜／Ｔａ膜）をパターニングすることにより、下部電極ＬＥを形成する。なお、パターニングの際、フォトレジスト膜により加工された酸化シリコン膜などの絶縁膜をマスク（ハードマスクともいう）として、下層の導電性膜（Ｒｕ膜／Ｔａ膜）をエッチングしてもよい。

次いで、下部電極ＬＥ上に開口部ＯＡを有する絶縁膜ＩＦ１を形成する。例えば、下部電極ＬＥ、プラグＰ１および層間絶縁膜ＩＬ１上に、絶縁膜ＩＦ１として窒化シリコン膜を、ＣＶＤ法などを用いて堆積する。絶縁膜ＩＦ１としては、窒化シリコン膜の他、酸窒化シリコン膜、酸化シリコン膜、炭窒化シリコン膜（ＳｉＣＮ膜）などを用いてもよい。

次いで、絶縁膜（窒化シリコン膜）ＩＦ１をパターニングすることにより、下部電極ＬＥ上に開口部（メモリホールともいう）ＯＡを形成する。開口部ＯＡの形成領域は、下部電極ＬＥ上に位置し、開口部ＯＡの形成領域は、下部電極ＬＥの形成領域より小さい。この開口部ＯＡにより、抵抗変化の活性領域が定義される。別の言い方をすれば、この開口部ＯＡの形成領域が、抵抗変化素子ＲＭの抵抗変化領域となる。

次いで、図１０に示すように、開口部ＯＡ上に、抵抗変化層ＶＲを形成する。例えば、開口部ＯＡ内を含む絶縁膜ＩＦ１上に、Ｔａ膜をスパッタリング法で堆積する。次いで、プラズマ酸化処理を行う。例えば、８．２５トル（1Torr＝1mmHg＝133.322Pa）のチャンバー内に、８００Ｗの高周波パワーを印加し、Ｎ_２Ｏを１０００ｓｃｃｍの流量で導入しながら、３００秒間の処理を行う。

このように、Ｔａ膜をプラズマ酸化することにより、Ｔａ_２Ｏ_５を形成することができる。そして、この酸化プロセスによって、Ｔａ_２Ｏ_５中にＲｕが拡散する。即ち、Ｔａ_２Ｏ_５中にＲｕが拡散した層である抵抗変化層ＶＲを形成することができる。

ここで、Ｒｕの拡散量（抵抗変化層ＶＲ中のＲｕ量）は、プラズマ処理条件を調整することにより制御することができる。例えば、後述するように、プラズマパワーや処理温度を大きくすることで、Ｒｕの拡散量を大きくすることができる。但し、実施の形態１において説明したように、Ｒｕ量が多すぎると、Ｒｕによる付加的な電子伝導パスが繋がった定常導電パスが形成されＯＦＦ動作がし難くなり、Ｒｕ量が少なすぎると、ＯＦＦ固着を十分に回避することができない。このため、Ｒｕ量を、Ｔａ_２Ｏ_５中のＴａの１〜２０ａｔｏｍｉｃ％程度に調整することが好ましい。

次いで、抵抗変化層ＶＲ上に、上部電極ＵＥを形成する。なお、本実施の形態においては、酸素引き抜き層、酸化防止層および主電極層の積層膜を上部電極ＵＥとして示してある。例えば、抵抗変化層ＶＲ上に、酸素引き抜き層としてＴａ膜をスパッタリング法で堆積する。この酸素引き抜き層（Ｔａ膜）により、下層の抵抗変化層（Ｔａ_２Ｏ_５）ＶＲから酸素が引き抜かれ、抵抗変化層（Ｔａ_２Ｏ_５）ＶＲの上部において酸素欠損部が生じる。言い換えれば、抵抗変化層（Ｔａ_２Ｏ_５）ＶＲの上部において酸素濃度が低い層（ＴａＯｘ、ｘ＜２．５）が形成される。その結果、酸素引き抜き層（Ｔａ膜）と抵抗変化層（Ｔａ_２Ｏ_５）との境界部近傍において、酸素の濃度勾配が生じる。例えば、抵抗変化層（遷移金属酸化物）ＶＲ中の酸素濃度は、選択トランジスタに接続する下部電極ＬＥに接している側で最も高く、かつ、化学量論的に安定な濃度を有する。そして、下部電極ＬＥから上部電極ＵＥ側に離れるにしたがって酸素濃度が低下する。

次いで、酸素引き抜き層上に酸化防止層として、ＴａＮ膜をスパッタリング法で堆積する。この際、例えば、マルチチャンバー装置を用い、酸素引き抜き層であるＴａ膜が外気に触れることなく、真空状態を維持した状態で、連続して、酸化防止層であるＴａＮ膜を形成することが好ましい。この酸化防止層（ＴａＮ膜）により、酸素引き抜き層（Ｔａ膜）の表面の自然酸化を防止することができる。これにより、酸素引き抜き層（Ｔａ膜）による下層の抵抗変化層（Ｔａ_２Ｏ_５）ＶＲからの酸素引き抜き効果が向上する。また、自然酸化膜による寄生抵抗を低減し、素子特性を安定化させることができる。

次いで、酸化防止層上に上部電極ＵＥを形成する。例えば、酸化防止層（ＴａＮ膜）上に、導電性膜を堆積する。ここでは、導電性膜として、Ｗ膜をスパッタリング法またはＣＶＤ法により堆積する。

次いで、上部電極ＵＥ（酸素引き抜き層、酸化防止層および主電極層）および抵抗変化層ＶＲをパターニングすることにより、抵抗変化素子ＲＭを形成する。このように、上部電極ＵＥおよび抵抗変化層ＶＲを一度に加工する。ここで、上部電極ＵＥの形成領域および抵抗変化層ＶＲの形成領域は、開口部ＯＡの形成領域を含み、開口部ＯＡより大きい。このように、開口部ＯＡにより、抵抗変化素子ＲＭの抵抗変化領域を規定することで、エッチング時にダメージが加わり、また、Ｒｕ濃度の変化が生じ易い抵抗変化層ＶＲの端部を避けて、抵抗変化領域が規定されることとなり、ＯＮ特性などの素子特性のばらつきを低減することができる。

具体的には、例えば、エッチング時のプラズマ雰囲気や、マスクとして用いた膜（フォトレジスト膜やハードマスクなど）の剥離処理により、抵抗変化層ＶＲの端部においては、Ｒｕ濃度が内部の濃度と異なった状態となる可能性が高い。例えば、上部電極ＵＥ（酸素引き抜き層、酸化防止層および主電極層）、抵抗変化層ＶＲおよび下部電極ＬＥを順次積層し、一度に加工した場合には、抵抗変化層ＶＲの端部も抵抗変化領域となる。このような抵抗変化層ＶＲの端部を含むように抵抗変化領域を規定した場合には、実施の形態１においても説明したように、端部のＲｕ濃度が不安定となり、特性のばらつきが大きくなる恐れがある。

これに対して、下部電極ＬＥの形成後、開口部ＯＡを有する絶縁膜ＩＦ１を介して、抵抗変化層ＶＲおよび上部電極ＵＥを形成する場合には、Ｒｕ濃度の変化がより均一な抵抗変化層ＶＲの内部領域が抵抗変化領域となるため、ＯＮ特性などの素子特性の安定性が向上する。

この後、図１１に示すように、絶縁膜ＩＦ１および抵抗変化層ＶＲ上に、絶縁膜（カバー絶縁膜）ＩＦ２および層間絶縁膜ＩＬ２を順次堆積する。例えば、絶縁膜ＩＦ１および上部電極ＵＥ上に、絶縁膜（カバー絶縁膜）ＩＦ２として窒化シリコン膜を、ＣＶＤ法などを用いて堆積する。絶縁膜ＩＦ２としては、窒化シリコン膜の他、酸窒化シリコン膜、酸化シリコン膜、炭窒化シリコン膜（ＳｉＣＮ膜）などを用いてもよい。次いで、絶縁膜ＩＦ２上に、層間絶縁膜ＩＬ２として、酸化シリコン膜を、ＣＶＤ法などを用いて堆積する。層間絶縁膜ＩＬ２としては、酸化シリコン膜の他、炭窒化シリコン膜（ＳｉＣＮ膜）などを用いてもよい。次いで、ＣＭＰ法などを用いて、層間絶縁膜ＩＬ２の上部を除去することにより、層間絶縁膜ＩＬ２の表面を平坦化する（図１２）。

次いで、図１３に示すように、層間絶縁膜ＩＬ２および絶縁膜ＩＦ１、ＩＦ２中にプラグＰ２を形成する。まず、プラグＰ１および上部電極ＵＥ上の層間絶縁膜ＩＬ２および絶縁膜ＩＦ１、ＩＦ２をエッチングすることにより、コンタクトホールを形成し、この内部に、導電性膜を埋め込むことにより、プラグＰ２を形成する。例えば、コンタクトホール内を含む層間絶縁膜ＩＬ２上に、バリア導体膜（図示せず）および主導体膜（例えば、Ｗ膜など）の積層膜を形成し、層間絶縁膜ＩＬ２上の不要な膜をＣＭＰ法またはエッチバック法などによって除去する。

次いで、図１４に示すように、プラグＰ２が埋め込まれた層間絶縁膜ＩＬ２上に配線Ｍ１を形成する。例えば、ダマシン技術（ここではシングルダマシン技術）を用いて配線Ｍ１を形成する。具体的には、層間絶縁膜ＩＬ２上に、溝用絶縁膜ＩＬ３を形成し、この溝用絶縁膜ＩＬ３中に配線溝を形成した後、配線溝の内部に導電性膜を埋め込むことにより配線Ｍ１を形成する。配線Ｍ１を構成する導電性膜としては、Ｗ、Ａｌ、Ｃｕなどの金属を主成分とする膜を用いることができる。

この後、配線Ｍ１上に、層間絶縁膜、プラグおよび溝用絶縁膜を形成し、多層の配線を形成してもよい。なお、配線の形成の際には、デュアルダマシン法を用いてもよい。即ち、層間絶縁膜および溝用絶縁膜のそれぞれに形成されたコンタクトホールおよび配線溝を、同時に導電性膜で埋め込むことにより、プラグと配線とを一体的に形成してもよい。なお、ここでは、ダマシン法で配線を形成したが、パターニングにより配線Ｍ１および配線Ｍ１より上層の配線を形成してもよい。例えば、プラグＰ２が埋め込まれた層間絶縁膜ＩＬ２上に、導電性膜を堆積し、パターニングすることにより配線Ｍ１を形成してもよい。

このように、本実施の形態においても、実施の形態１等と同様に、遷移金属酸化物ＴＭＯ中に金属Ｍを拡散させることにより、ＯＦＦ固着を抑制し、ＯＮ特性を向上させることができる。

（実施例）
次いで、本発明者の検証例について説明する。

＜検証１＞
図１５（ａ）および図１５（ｂ）は、上部電極、抵抗変化層および下部電極の積層状態を示すＴＥＭ（Transmission Electron Microscope）像である。具体的には、図１５（ａ）は、下層側から、Ｔａ膜、Ｒｕ膜、Ｔａ_２Ｏ_５膜およびＴａ膜が順次積層された状態を示す。図１５（ｂ）は、下層側から、Ｔａ膜、Ｒｕ膜、ＴｉＯ_２膜、Ｔａ_２Ｏ_５膜およびＴａ膜が順次積層された状態を示す。図１５（ａ）と図１５（ｂ）の差は、Ｔａ_２Ｏ_５膜とＲｕ膜との間に、ＴｉＯ_２膜がある（ｂ）か、ない（ａ）かである。図１５（ｃ）は、図１５（ａ）および図１５（ａ）の場合の二次イオン質量分析（ＳＩＭＳ分析）結果である。縦軸は、信号強度（任意単位）であり、横軸は、表面からの深さ（サイクル）を示す。

以下に詳細に説明する。

図１５（ａ）、即ち、ＴｉＯ_２なしの場合は、Ｒｕ膜上に、Ｔａ膜をスパッタリング法により形成した後、Ｈｅ／Ｎ_２Ｏガスを用い、３５０℃、８００Ｗで、５分のプラズマ酸化を行うことによりＴａ_２Ｏ_５膜を形成した。そして、Ｔａ_２Ｏ_５膜上に、Ｔａ膜（酸素引き抜き層）をスパッタリング法により形成した。

図１５（ｂ）、即ち、ＴｉＯ_２ありの場合は、Ｒｕ膜上に、Ｔｉ膜をスパッタリング法により形成した後、Ｈｅ／Ｎ_２Ｏガスを用い、３５０℃、３００Ｗで、１０分のプラズマ酸化を行うことによりＴｉＯ_２膜を形成した。さらに、ＴｉＯ_２膜上に、Ｔａ膜をスパッタリング法により形成した後、Ｈｅ／Ｎ_２Ｏガスを用い、３５０℃、８００Ｗで、５分のプラズマ酸化を行うことによりＴａ_２Ｏ_５膜を形成した。そして、Ｔａ_２Ｏ_５膜上に、Ｔａ膜（酸素引き抜き層）をスパッタリング法により形成した。

図１５（ｃ）に示すように、ＴｉＯ_２なしのグラフ（実線）の場合およびＴｉＯ_２ありのグラフ（破線）の場合のいずれの構造においても、Ｒｕ膜に近い側のＴａ_２Ｏ_５中にＲｕの信号が確認された。これは、いずれの場合も、Ｔａ_２Ｏ_５中へのＲｕ拡散が生じていることを示す。そして、ＴｉＯ_２なしのグラフ（実線）の場合は、ＴｉＯ_２ありのグラフ（破線）の場合と比べて、約１０倍の信号が検出されている。

これは、ＴｉＯ_２ありの構造では、ＴｉＯ_２によりＴａ_２Ｏ_５中へのＲｕ拡散が抑制されていること、また、ＴｉＯ_２なしの構造では、ＴｉＯ_２がないためＲｕがＴａ_２Ｏ_５中により多く拡散することを示している。

但し、ＴｉＯ_２なしのグラフ（実線）において、Ｒｕの信号強度が、Ｒｕ膜中よりもＴａ_２Ｏ_５膜中において大きくなっているが、これは、分析膜によってイオン化率やスパッタ収率が異なることによるマトリックス効果の影響であり、Ｒｕ膜のＲｕ濃度とＴａ_２Ｏ_５膜中のＲｕ濃度との差を示すものではない。このように、二次イオン質量分析では、グラフから異なる膜種間の濃度比較はできない。

ＴｉＯ_２なしの構造において、Ｔａ_２Ｏ_５中のＲｕの拡散の濃度分布から、Ｔａ_２Ｏ_５中のＲｕの拡散方程式を決定し、Ｔａ_２Ｏ_５中のＲｕの原子密度を求めると、Ｒｕ膜界面の原子密度を１とすると、界面から２ｎｍで約１／５、５ｎｍで約１／１００と見積もられる。このように、Ｒｕ膜に近い側で高濃度のＲｕが検出される。

また、界面ラフネスの影響を考慮すると、実際の量はもう少し低いと考えられ、効果が期待できるＲｕの濃度範囲は、Ｔａ_２Ｏ_５中のＴａの１〜２０ａｔｏｍｉｃ％と推測される。また、Ｒｕの拡散量については、Ｔａ_２Ｏ_５を形成する際のプラズマ酸化の条件によって制御することが可能である。

＜検証２＞
図１６は、ＴｉＯ_２の有無とＯＦＦ固着発生率との関係を示すグラフである。前述したＴｉＯ_２なしの構造およびＴｉＯ_２ありの構造のそれぞれについて、ＯＮ／ＯＦＦ動作を１０００サイクル実施し、ＯＦＦ固着発生率を調べた。ここで、ＯＦＦ固着とは、ＯＮ動作時の抵抗が１ＭΩ以上の高抵抗となった不良率とした。縦軸は、ＯＦＦ固着発生率（任意単位）である。

図１６に示すように、ＴｉＯ_２あり、即ち、Ｒｕの拡散が抑制されている場合には、ＯＦＦ固着発生率が０．５４であったのに対し、ＴｉＯ_２なし、即ち、Ｒｕの拡散が有る場合には、ＯＦＦ固着発生率が０であった。このように、ＴｉＯ_２なしの構造においては、Ｒｕの拡散により、ＯＦＦ固着が抑制されていることがわかる。

＜検証３＞
図１７（ａ）および（ｂ）は、ＴｉＯ_２の有無とＯＮ状態の保持特性との関係を示すグラフである。前述したＴｉＯ_２なしの構造およびＴｉＯ_２ありの構造のそれぞれについて、高温状態における、ＯＮ状態の保持特性を調べた。具体的には、３００℃の温度下で、保持時間に対する１０２４ビット分の抵抗変動を調べた。図１７（ａ）は、ＴｉＯ_２ありの構造の場合を示し、図１７（ｂ）は、ＴｉＯ_２なしの構造の場合を示す。縦軸は、抵抗（任意単位）を示し、横軸は、保持時間（時間）を示す。中央値とは、１０２４ビット分の抵抗値のデータを大きさの順に並べたとき、中央にくるデータの値である。高抵抗側１０％値とは、１０２４ビット分の抵抗値のデータを大きさの順に並べたとき、高抵抗側から１０％の位置にくるデータの値である。低抵抗側１０％値とは、１０２４ビット分の抵抗値のデータを大きさの順に並べたとき、低抵抗側から１０％の位置にくるデータの値である。

図１７（ａ）に示すように、ＴｉＯ_２あり、即ち、Ｒｕの拡散が抑制されている場合には、中央値に対して１０％以上高抵抗側にあるビットが多く確認され、保持時間が大きくなるに伴い、抵抗値が上昇している。これに対し、図１７（ｂ）に示すように、ＴｉＯ_２なし、即ち、Ｒｕの拡散が有る場合には、抵抗値の上昇は確認されず、抵抗変動が抑制されていることがわかる。このように、ＴｉＯ_２なし、即ち、Ｒｕの拡散が有る場合には、ＯＮ状態の保持特性が優れていることがわかる。

＜検証４＞
Ｒｕ拡散量については、プラズマ酸化条件により制御することが可能である。即ち、前述したように、Ｒｕ膜上にＴａ膜を形成後、プラズマ酸化によりＴａ膜を酸化し、化学量論的組成であるＴａ_２Ｏ_５を形成する。この際のプラズマ酸化条件により、Ｒｕ拡散量を制御することが可能である。

図１８（ａ）および（ｂ）は、抵抗変化層の抵抗値のプラズマ酸化条件依存性を示すグラフである。図１８（ａ）は、プラズマ酸化条件のうち、パワー依存性を示し、図１８（ｂ）は、プラズマ酸化条件のうち、温度依存性を示す。図１８（ａ）において、縦軸は、初期抵抗（任意単位）を示し、横軸は、パワー（Ｗ）を示す。図１８（ｂ）において、縦軸は、初期抵抗（任意単位）を示し、横軸は、温度（℃）を示す。初期抵抗とは、フォーミング処理を行う前の抵抗変化素子の電極間の抵抗値である。図１８（ａ）の温度は、３５０℃であり、図１８（ｂ）のパワーは、８００Ｗである。

Ｒｕ膜上のＴａ_２Ｏ_５にＲｕが多く拡散している場合には、付加的な導電パスが多く形成されることから、初期抵抗は低くなる。そして、図１８（ａ）に示すように、プラズマのパワーが高いほど初期抵抗が低下している。また、図１８（ｂ）に示すように、プラズマ処理の温度が高いほど初期抵抗が低下している。このように、Ｒｕ拡散量については、プラズマ酸化条件（パワーや温度）により制御することが可能であるといえる。

ここで、図１８（ａ）と（ｂ）の比較から、温度による抵抗変動は、パワーを変えた場合よりも大きい。このように、温度に対する感度が相対的に高いことがわかる。よって、プラズマ酸化条件により、効果的にＲｕを拡散させ、初期抵抗を小さくするには、２５０℃から４００℃の温度領域でプラズマ酸化を行うことが好ましく、３００℃から３５０℃の温度領域でプラズマ酸化を行うことがより好ましい。このような温度領域は比較的設定がし易く、プラズマのパワーを上げるよりも容易に対応が可能である。よって、例えば、比較的低パワー（例えば、３００Ｗ〜５００Ｗ）であっても、２５０℃から４００℃、より好ましくは３００℃から３５０℃の温度領域でプラズマ酸化処理を行うことで、効果的にＲｕを拡散させることができる。ここで、本明細書において、プラズマ酸化とは、酸化性ガス（ここでは、酸素、オゾン又は亜酸化窒素など）を高周波放電により励起してプラズマ化し、反応処理室内に設置された被処理体（ここでは、酸化される膜）を酸化することをいう。そして、パワー（プラズマパワー）とは、反応ガスを励起するパワーをいい、例えば、反応処理室内の放電電極に印加される電力を意味する。また、温度は、反応処理室内の温度を意味する。

（実施の形態５）
本実施の形態においては、半導体記憶装置の応用例について説明する。

（応用例１）
実施の形態４（図７）においては、プラグＰ１と下部電極ＬＥとを直接接続し、また、プラグＰ１とプラグＰ２とを直接接続したが、これらの間に配線を設けても良い。

［構造説明］
図１９は、本実施の形態の応用例１の半導体記憶装置の構成を示す断面図である。

選択トランジスタは、実施の形態４と同様の構造である。即ち、選択トランジスタは、基板（ｐ型ウエルＰＷ）Ｓの主表面のうち、素子分離領域ＳＴで区画された領域上に設けられ、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥおよびゲート電極ＧＥの両側の基板（ｐ型ウエルＰＷ）Ｓ中に設けられたソース、ドレイン領域ＳＤを有する。ソース、ドレイン領域ＳＤは、ＬＤＤ構造を有する。選択用トランジスタのソース、ドレイン領域ＳＤ上には、プラグＰ１が配置されている。このうち、一方のプラグＰ１は、配線Ｍ１を介して抵抗変化素子ＲＭの下部電極ＬＥに接続されている。また、他方のプラグＰ１は、配線Ｍ１を介してプラグＰ２と接続されている。配線Ｍ１は、溝用絶縁膜ＩＬ１１中に埋め込まれている。

配線Ｍ１上の抵抗変化素子ＲＭは、実施の形態４と同様の構造である。即ち、抵抗変化素子ＲＭは、下部電極ＬＥと、抵抗変化層ＶＲと、上部電極ＵＥとを有する。下部電極ＬＥは、導電性材料よりなり、例えば、Ｒｕよりなる。上部電極ＵＥは、導電性材料よりなり、例えば、Ｗよりなる。抵抗変化層ＶＲは、実施の形態１の場合と同様に、遷移金属酸化物ＴＭＯ中に金属Ｍが分散した構成よりなる。このように、遷移金属酸化物ＴＭＯ中に金属Ｍを含有させることで、実施の形態１等で詳細に説明したように、ＯＦＦ固着を抑制し、ＯＮ特性を向上させることができる。また、本実施の形態の抵抗変化素子ＲＭにおいても、下部電極ＬＥと、抵抗変化層ＶＲとの間には、開口部ＯＡを有する絶縁膜ＩＦ１が形成されている。このように、エッチング時にダメージが加わり、また、Ｒｕ濃度の変化が生じ易い抵抗変化層ＶＲの端部を避けて、開口部ＯＡにより、抵抗変化素子ＲＭの抵抗変化領域を規定することで、ＯＮ特性などの素子特性のばらつきを低減することができる。

配線Ｍ１および上部電極ＵＥ上には、実施の形態４と同様にプラグおよび配線が形成されている。ここでは、配線Ｍ１および上部電極ＵＥ上に、プラグＰ２が配置され、プラグＰ２上に、配線Ｍ２が配置されている。

このように、本応用例の半導体記憶装置によれば、実施の形態４で説明した効果に加え、以下の効果を奏する。即ち、本応用例によれば、層間絶縁膜ＩＬ１上に、配線Ｍ１を設けることで、配線Ｍ１と基板Ｓとの距離が小さくなる。これにより、例えば、メモリセルアレイを駆動する周辺回路用の半導体素子の動作速度が向上する。また、抵抗変化素子ＲＭが形成されていない半導体装置（例えば、ロジックチップ）と、回路の動作速度が一致するため、抵抗変化素子使用の有無によらず各装置（チップ）の回路設計の互換性を高めることができる。

［製法説明］
プラグＰ１の形成工程までは、実施の形態４の場合と同様である。即ち、半導体よりなる基板（ｐ型ウエルＰＷ）Ｓの主表面に、選択用トランジスタを形成し、さらに、その上部に、層間絶縁膜ＩＬ１を形成した後、層間絶縁膜ＩＬ１中にプラグ（接続部）Ｐ１を形成する。

次いで、層間絶縁膜ＩＬ１中のプラグＰ１上に配線Ｍ１を形成する。例えば、ダマシン技術（ここではシングルダマシン技術）を用いて配線Ｍ１を形成する。具体的には、層間絶縁膜ＩＬ１上に、溝用絶縁膜ＩＬ１１を形成し、この溝用絶縁膜ＩＬ１１中に配線溝を形成した後、配線溝の内部に導電性膜を埋め込むことにより配線Ｍ１を形成する。配線Ｍ１を構成する導電性膜としては、Ｗ、Ａｌ、Ｃｕなどの金属を主成分とする膜を用いることができる。

次いで、実施の形態４の場合と同様に、配線Ｍ１上に下部電極ＬＥを形成し、次いで、下部電極ＬＥ上に開口部ＯＡを有する絶縁膜ＩＦ１を形成する。次いで、開口部ＯＡ上に、抵抗変化層ＶＲを形成する。例えば、開口部ＯＡ内を含む絶縁膜ＩＦ１上に、Ｔａ膜をスパッタリング法で堆積する。次いで、プラズマ酸化処理を行い、Ｔａ膜を酸化し、化学量論的組成であるＴａ_２Ｏ_５膜を形成する。次いで、抵抗変化層ＶＲ上に、上部電極ＵＥ（酸素引き抜き層、酸化防止層および主電極層）を形成し、上部電極ＵＥおよび抵抗変化層ＶＲをパターニングすることにより、抵抗変化素子ＲＭを形成する。

この後、実施の形態４の場合と同様にして、抵抗変化層ＶＲ上に、絶縁膜（カバー絶縁膜）ＩＦ２および層間絶縁膜ＩＬ２を順次堆積し、層間絶縁膜ＩＬ２および絶縁膜ＩＦ１、ＩＦ２中にプラグＰ２を形成する。次いで、プラグＰ２が埋め込まれた層間絶縁膜ＩＬ２上に、ダマシン技術を用いて配線Ｍ２を形成する。ここでは、ダマシン法で配線を形成したが、パターニングにより配線Ｍ１、Ｍ２および配線Ｍ１より上層の配線を形成してもよい。

（応用例２）
実施の形態４（図７）においては、プラグＰ１のほぼ真上に、開口部ＯＡを配置したが、開口部ＯＡをプラグＰ１上からずらして配置してもよい。

［構造説明］
図２０は、本実施の形態の応用例２の半導体記憶装置の構成を示す断面図である。

選択トランジスタは、実施の形態４と同様の構造である。即ち、選択トランジスタは、基板（ｐ型ウエルＰＷ）Ｓの主表面のうち、素子分離領域ＳＴで区画された領域上に設けられ、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥおよびゲート電極ＧＥの両側の基板（ｐ型ウエルＰＷ）Ｓ中に設けられたソース、ドレイン領域ＳＤを有する。ソース、ドレイン領域ＳＤは、ＬＤＤ構造を有する。選択用トランジスタのソース、ドレイン領域ＳＤ上には、プラグＰ１が配置されている。このうち、一方のプラグＰ１は、抵抗変化素子ＲＭの下部電極ＬＥに接続されている。また、他方のプラグＰ１は、プラグＰ２と接続されている。配線Ｍ１は、溝用絶縁膜ＩＬ３中に埋め込まれている。

プラグＰ１上には、下部電極ＬＥと、抵抗変化層ＶＲと、上部電極ＵＥとを有する抵抗変化素子ＲＭが形成される。このうち、下部電極ＬＥは、プラグＰ１上から一の方向（ここでは、ゲート電極ＧＥ側）へ延在するように形成される。この下部電極ＬＥは、導電性材料よりなり、例えば、Ｒｕよりなる。下部電極ＬＥ上には、開口部ＯＡを有する絶縁膜ＩＦ１が形成されている。そして、開口部ＯＡは、プラグＰ１上からずれて配置されている。開口部ＯＡ上には、実施の形態４の場合と同様に、抵抗変化層ＶＲおよび上部電極ＵＥが形成されている。

このように、抵抗変化素子ＲＭの抵抗変化領域を規定する開口部ＯＡを、プラグＰ１上からずらして配置することで、抵抗変化領域に対するプラグＰ１に起因する段差の影響を回避することができる。例えば、プラグＰ１の表面にシーム（窪み）などが形成された場合、その上の下部電極ＬＥの表面にもシームに対応した窪みが生じる。このように、下部電極ＬＥの平坦性が損なわれる。このような平坦性の低い領域上に、抵抗変化層ＶＲおよび上部電極ＵＥを順次形成すると、抵抗変化素子の動作の安定性や均一性が損なわれる。これに対し、本応用例のように、開口部ＯＡをプラグＰ１上からずらして配置し、抵抗変化領域とすることで、抵抗変化素子の動作の安定性や均一性を向上させることができる。また、もちろん、エッチング時にダメージが加わり、また、Ｒｕ濃度の変化が生じ易い抵抗変化層ＶＲの端部を避けて、開口部ＯＡにより、抵抗変化素子ＲＭの抵抗変化領域を規定することで、ＯＮ特性などの素子特性のばらつきを低減することができる。

上記上部電極ＵＥは、導電性材料よりなり、例えば、Ｗよりなる。また、抵抗変化層ＶＲは、実施の形態１の場合と同様に、遷移金属酸化物ＴＭＯ中に金属Ｍが分散した構成よりなる。このように、遷移金属酸化物ＴＭＯ中に金属Ｍを含有させることで、実施の形態１等で詳細に説明したように、ＯＦＦ固着を抑制し、ＯＮ特性を向上させることができる。

プラグＰ１および上部電極ＵＥ上には、実施の形態４と同様に、プラグＰ２が配置され、プラグＰ２上に、配線Ｍ１が配置されている。

このように、本応用例の半導体記憶装置によれば、実施の形態４で説明した効果に加え、以下の効果を奏する。即ち、本応用例によれば、開口部ＯＡをプラグＰ１上からずらして配置することで、抵抗変化素子の動作の安定性や均一性を向上させることができる。

［製法説明］
プラグＰ１の形成工程までは、実施の形態４の場合と同様である。即ち、半導体よりなる基板（ｐ型ウエルＰＷ）Ｓの主表面に、選択用トランジスタを形成し、さらに、その上部に、層間絶縁膜ＩＬ１を形成した後、層間絶縁膜ＩＬ１中にプラグ（接続部）Ｐ１を形成する。

次いで、層間絶縁膜ＩＬ１中のプラグＰ１上に下部電極ＬＥを形成する。この際、下部電極ＬＥを、プラグＰ１上から一の方向（ここでは、ゲート電極ＧＥ側）へ延在するようにパターニングする。言い換えれば、下部電極ＬＥの一端側にプラグＰ１が配置し、下部電極ＬＥの他端側に後述の開口部ＯＡ形成領域を設ける。次いで、下部電極ＬＥ上に絶縁膜ＩＦ１を形成し、下部電極ＬＥの他端側の絶縁膜ＩＦ１を除去することにより、開口部（メモリホールともいう）ＯＡを形成する。次いで、開口部ＯＡ上に、抵抗変化層ＶＲを形成する。例えば、開口部ＯＡ内を含む絶縁膜ＩＦ１上に、Ｔａ膜をスパッタリング法で堆積する。次いで、プラズマ酸化処理を行い、Ｔａ膜を酸化し、化学量論的組成であるＴａ_２Ｏ_５膜を形成する。次いで、抵抗変化層ＶＲ上に、上部電極ＵＥ（酸素引き抜き層、酸化防止層および主電極層）を形成し、上部電極ＵＥおよび抵抗変化層ＶＲをパターニングすることにより、抵抗変化素子ＲＭを形成する。

この後、実施の形態４の場合と同様にして、抵抗変化層ＶＲ上に、絶縁膜（カバー絶縁膜）ＩＦ２および層間絶縁膜ＩＬ２を順次堆積し、層間絶縁膜ＩＬ２および絶縁膜ＩＦ２中にプラグＰ２を形成する。次いで、プラグＰ２が埋め込まれた層間絶縁膜ＩＬ２上に、ダマシン技術などを用いて配線Ｍ１を形成する。

（応用例３）
応用例２（図２０）においては、隣り合う抵抗変化層ＶＲ上にそれぞれプラグＰ２を配置したが、２つの抵抗変化素子の上部電極ＵＥを繋げ、２つの抵抗変化素子に接続する大面積の上部電極ＵＥとし、この上にプラグＰ２を配置してもよい。

［構造説明］
図２１は、本実施の形態の応用例３の半導体記憶装置の構成を示す断面図である。

選択トランジスタは、実施の形態４と同様の構造である。即ち、選択トランジスタは、基板（ｐ型ウエルＰＷ）Ｓの主表面のうち、素子分離領域ＳＴで区画された領域上に設けられ、ゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥおよびゲート電極ＧＥの両側の基板（ｐ型ウエルＰＷ）Ｓ中に設けられたソース、ドレイン領域ＳＤを有する。ソース、ドレイン領域ＳＤは、ＬＤＤ構造を有する。選択用トランジスタのソース、ドレイン領域ＳＤ上には、プラグＰ１が配置されている。このうち、一方のプラグＰ１は、抵抗変化素子ＲＭの下部電極ＬＥに接続されている。また、他方のプラグＰ１は、プラグＰ２と接続されている。配線Ｍ１は、溝用絶縁膜ＩＬ１１中に埋め込まれている。

図２１において、素子分離領域ＳＴを挟んで対称に配置されている２つの選択トランジスタについて、それぞれ、素子分離領域ＳＴ側のソース、ドレイン領域ＳＤ上には、プラグＰ１が配置されている。この２つのプラグＰ１上には、下部電極ＬＥと、抵抗変化層ＶＲと、上部電極ＵＥとを有する抵抗変化素子ＲＭが形成されるが、抵抗変化層ＶＲおよび上部電極ＵＥについては、２つの抵抗変化素子（セル、ユニットセル）分が繋がるように配置されている。

例えば、素子分離領域ＳＴの両側のプラグＰ１上には、それぞれ、下部電極ＬＥが配置される。この下部電極ＬＥは、応用例２の場合と同様に、プラグＰ１上から一の方向（ここでは、ゲート電極ＧＥ側）へ延在するように形成される。この下部電極ＬＥは、導電性材料よりなり、例えば、Ｒｕよりなる。

そして、２つの下部電極ＬＥ上には、絶縁膜ＩＦ１が形成され、それぞれの下部電極ＬＥ上の絶縁膜ＩＦ１が除去され、開口部ＯＡが形成されている。そして、この開口部ＯＡ間を繋ぐように、抵抗変化層ＶＲおよび上部電極ＵＥの積層部が配置されている。そして、２つの下部電極ＬＥと抵抗変化層ＶＲを介して対向するように配置された上部電極ＵＥ上には、１つのプラグＰ２が配置されることとなる。

このように、２つの抵抗変化素子の上部電極ＵＥを繋げ、上部電極ＵＥを２つの抵抗変化素子（セル、ユニットセル）で共有することで、メモリセルアレイの面積を縮小化することができる。また、メモリセルアレイを高集積化することができる。なお、本応用例においては、上部電極ＵＥを２つの抵抗変化素子で共有したが、３以上の抵抗変化素子で共有してもよい。

また、本応用例においても、応用例２の場合と同様に、開口部ＯＡをプラグＰ１上からずらして配置したので、抵抗変化素子の動作の安定性や均一性を向上させることができる。

上記上部電極ＵＥは、導電性材料よりなり、例えば、Ｗよりなる。また、抵抗変化層ＶＲは、実施の形態１の場合と同様に、遷移金属酸化物ＴＭＯ中に金属Ｍが分散した構成よりなる。このように、遷移金属酸化物ＴＭＯ中に金属Ｍを含有させることで、実施の形態１等で詳細に説明したように、ＯＦＦ固着を抑制し、ＯＮ特性を向上させることができる。また、本実施の形態の抵抗変化素子ＲＭにおいても、下部電極ＬＥと、抵抗変化層ＶＲとの間には、開口部ＯＡを有する絶縁膜ＩＦ１が形成されている。このように、エッチング時にダメージが加わり、また、Ｒｕ濃度の変化が生じ易い抵抗変化層ＶＲの端部を避けて、開口部ＯＡにより、抵抗変化素子ＲＭの抵抗変化領域を規定することで、ＯＮ特性などの素子特性のばらつきを低減することができる。

プラグＰ２は、プラグＰ１上にも配置され、プラグＰ２上には、実施の形態４と同様に配線Ｍ１が配置されている。

このように、本応用例の半導体記憶装置によれば、応用例２で説明した効果に加え、以下の効果を奏する。即ち、本応用例によれば、上部電極ＵＥを複数の抵抗変化素子で共有することで、メモリセルアレイの面積を縮小化することができる。また、メモリセルアレイを高集積化することができる。

［製法説明］
プラグＰ１の形成工程までは、実施の形態４の場合と同様である。即ち、半導体よりなる基板（ｐ型ウエルＰＷ）Ｓの主表面に、選択用トランジスタを形成し、さらに、その上部に、層間絶縁膜ＩＬ１を形成した後、層間絶縁膜ＩＬ１中にプラグ（接続部）Ｐ１を形成する。

次いで、層間絶縁膜ＩＬ１中のプラグＰ１上に、応用例２の場合と同様にして、下部電極ＬＥを形成する。即ち、下部電極ＬＥを、プラグＰ１上から一の方向（ここでは、ゲート電極ＧＥ側）へ延在するようにパターニングする。言い換えれば、下部電極ＬＥの一端側にプラグＰ１が配置し、下部電極ＬＥの他端側に後述の開口部ＯＡ形成領域を設ける。次いで、下部電極ＬＥ上に絶縁膜ＩＦ１を形成し、下部電極ＬＥの他端側の絶縁膜ＩＦ１を除去することにより、開口部（メモリホールともいう）ＯＡを形成する。

次いで、開口部ＯＡ上に、抵抗変化層ＶＲを形成する。例えば、開口部ＯＡ内を含む絶縁膜ＩＦ１上に、Ｔａ膜をスパッタリング法で堆積する。次いで、プラズマ酸化処理を行い、Ｔａ膜を酸化し、化学量論的組成であるＴａ_２Ｏ_５膜を形成する。次いで、抵抗変化層ＶＲ上に、上部電極ＵＥ（酸素引き抜き層、酸化防止層および主電極層）を形成し、上部電極ＵＥおよび抵抗変化層ＶＲをパターニングする。この際、２つの開口部ＯＡ間を繋ぐように上部電極ＵＥおよび抵抗変化層ＶＲをパターニングする。

この後、実施の形態４の場合と同様にして、抵抗変化層ＶＲ上に、絶縁膜（カバー絶縁膜）ＩＦ２および層間絶縁膜ＩＬ２を順次堆積し、層間絶縁膜ＩＬ２および絶縁膜ＩＦ１、ＩＦ２中にプラグＰ２を形成する。この際、２つの抵抗変化素子（セル）で共有する上部電極ＵＥ上には、１つのプラグＰ２を形成すればよい。次いで、プラグＰ２が埋め込まれた層間絶縁膜ＩＬ２上に、ダマシン技術などを用いて配線Ｍ１を形成する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、応用例１のプラグＰ１とプラグＰ２との間の配線構造を応用例２や応用例３に適用してもよい。また、応用例３の複数の抵抗変化素子（セル）で共有する上部電極ＵＥの構造を実施の形態４に適用してもよい。

ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＩＦ１ 絶縁膜
ＩＦ２ 絶縁膜
ＩＬ１ 層間絶縁膜
ＩＬ１１ 溝用絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ３ 溝用絶縁膜
ＬＥ 下部電極
Ｍ 金属
Ｍ１ 配線
Ｍ２ 配線
ＯＡ 開口部
ＯＤＬ 酸素引き抜き層
ＯＰＬ 酸化防止層
Ｐ１ プラグ
Ｐ２ プラグ
ＰＷ ｐ型ウエル
ＲＭ 抵抗変化素子
Ｓ 基板
ＳＤ ソース、ドレイン領域
ＳＩＬ 金属シリサイド膜
ＳＴ 素子分離領域
ＳＷ サイドウォール膜
ＴＭＯ 遷移金属酸化物
ＵＣ ユニットセル
ＵＥ 上部電極
ＶＲ 抵抗変化層

Claims (23)

1. 第１電極と、
   第２電極と、
   前記第１電極と前記第２電極との間に配置された抵抗変化層と、
   を有し、
   前記抵抗変化層は、第１金属の酸化物層と、前記第１金属の酸化物層中に含まれている第２金属と、を有し、
   前記第１金属は、遷移金属であり、
   前記第２金属は、前記第１金属の酸化物のバンドギャップ内に電子準位を形成する金属である、半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記第１金属の酸化物層は、Ｔａ_２Ｏ_５、ＺｒＯ_２およびＨｆＯ_２のうち、少なくとも１つを含有する、半導体記憶装置。
3. 請求項２記載の半導体記憶装置において、
   前記第２金属は、Ｒｕ、Ｒｅ、Ｉｒ、ＯｓおよびＮｂから選択されるものである、半導体記憶装置。
4. 請求項３記載の半導体記憶装置において、
   前記第２金属の含有量は、前記第１金属の酸化物層中の前記第１金属の１〜２０ａｔｏｍｉｃ％である、半導体記憶装置。
5. 請求項１記載の半導体記憶装置において、
   前記第１電極上に、前記抵抗変化層が配置され、
   前記第１電極は、前記第２金属を含有する、半導体記憶装置。
6. 請求項５記載の半導体記憶装置において、
   前記第１金属の酸化物層中に含まれている前記第２金属は、前記第１電極から拡散したものである、半導体記憶装置。
7. 請求項１記載の半導体記憶装置において、
   前記第２電極と前記抵抗変化層との間に、第３金属層を有し、
   前記第３金属層は、Ｔａ、Ｔｉ、ＺｒおよびＨｆのうち、少なくとも１つを含有する、半導体記憶装置。
8. 請求項７記載の半導体記憶装置において、
   前記第２電極と前記第３金属層との間に、第４金属の化合物層を有し、
   前記第４金属の化合物層は、導電性を有する、半導体記憶装置。
9. 請求項８記載の半導体記憶装置において、
   前記第４金属の化合物層は、ＴａＮ、ＴｉＮおよびＷＮから選択されるものである、半導体記憶装置。
10. 請求項１記載の半導体記憶装置において、
    前記第２電極と前記抵抗変化層との間に、前記第１金属の酸化物層より酸素量が少ない層を有する、半導体記憶装置。
11. 請求項１０記載の半導体記憶装置において、
    前記第２電極と前記第１金属の酸化物層より酸素量が少ない層との間に、第４金属の化合物層を有し、
    前記第４金属の化合物層は、導電性を有する、半導体記憶装置。
12. 請求項１１記載の半導体記憶装置において、
    前記第４金属の化合物層は、ＴａＮ、ＴｉＮおよびＷＮから選択されるものである、半導体記憶装置。
13. 請求項５記載の半導体記憶装置において、
    前記第１電極と前記抵抗変化層との間に、開口部を有する絶縁膜を有し、
    前記第１電極と前記抵抗変化層とは、前記絶縁膜の前記開口部において接している、半導体記憶装置。
14. ＭＩＳＦＥＴと抵抗変化素子とを有し、
    前記ＭＩＳＦＥＴは、
    半導体基板上にゲート絶縁膜を介して配置されたゲート電極と、
    前記ゲート電極の両側の前記半導体基板中に形成されたソース、ドレイン領域と、を有し、
    前記抵抗変化素子は、
    第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に配置された抵抗変化層と、を有し、
    前記抵抗変化層は、第１金属の酸化物層と、前記第１金属の酸化物層中に含まれている第２金属と、を有し、
    前記第１金属は、遷移金属であり、
    前記第２金属は、前記第１金属の酸化物のバンドギャップ内に電子準位を形成する金属であり、
    前記第１電極は、前記ソース、ドレイン領域と電気的に接続されている、半導体記憶装置。
15. （ａ）半導体基板の上方に、第１電極を形成する工程、
    （ｂ）前記第１電極上に、第１金属の酸化物層と、前記第１金属の酸化物層中に含まれている第２金属と、を有する抵抗変化層を形成する工程、
    （ｃ）前記抵抗変化層上に、第２電極を形成する工程、
    を有し、
    前記第１金属は遷移金属であり、
    前記第２金属は、前記第１金属の酸化物のバンドギャップ内に電子準位を形成する金属である、半導体記憶装置の製造方法。
16. 請求項１５記載の半導体記憶装置の製造方法において、
    前記（ｂ）工程で形成される抵抗変化層を構成する前記第１金属の酸化物層は、Ｔａ_２Ｏ_５、ＺｒＯ_２およびＨｆＯ_２のうち、少なくとも１つを含有する、半導体記憶装置の製造方法。
17. 請求項１６記載の半導体記憶装置の製造方法において、
    前記（ｂ）工程で形成される抵抗変化層中の前記第２金属は、Ｒｕ、Ｒｅ、Ｉｒ、ＯｓおよびＮｂから選択されるものである、半導体記憶装置の製造方法。
18. 請求項１７記載の半導体記憶装置の製造方法において、
    前記第２金属の含有量は、前記第１金属の酸化物層中の前記第１金属の１〜２０ａｔｏｍｉｃ％である、半導体記憶装置の製造方法。
19. 請求項１８記載の半導体記憶装置の製造方法において、
    前記（ａ）工程は、前記第２金属を含有する前記第１電極を形成する工程であり、
    前記（ｂ）工程は、
    （ｂ１）前記第１電極上に、前記第１金属を堆積する工程、
    （ｂ２）前記第１金属をプラズマ酸化することにより前記第１金属の酸化物層を形成し、前記第１電極中の前記第２金属を前記第１金属の酸化物層中に拡散させる工程、を有する、半導体記憶装置の製造方法。
20. 請求項１５記載の半導体記憶装置の製造方法において、
    前記（ｂ）工程と前記（ｃ）工程との間に、
    （ｄ）前記抵抗変化層上に、第３金属層または前記第１金属の酸化物層より酸素量が少ない層を形成する工程を有する、半導体記憶装置の製造方法。
21. 請求項２０記載の半導体記憶装置の製造方法において、
    前記（ｄ）工程と前記（ｃ）工程との間に、
    （ｅ）前記第３金属層または前記第１金属の酸化物層より酸素量が少ない層上に、第４金属の化合物層を形成する工程を有し、
    前記第４金属の化合物層は、ＴａＮ、ＴｉＮおよびＷＮから選択されるものである、半導体記憶装置の製造方法。
22. 請求項１５記載の半導体記憶装置の製造方法において、
    前記（ａ）工程と前記（ｂ）工程との間に、（ｆ）工程を有し、
    前記（ｆ）工程は、
    （ｆ１）前記第１電極上に、絶縁膜を形成する工程、
    （ｆ２）前記絶縁膜に、前記第１電極を露出する開口部を形成する工程、を有し、
    前記（ｂ）工程は、前記第１電極および前記開口部上に、前記抵抗変化層を形成する工程である、半導体記憶装置の製造方法。
23. 請求項１５記載の半導体記憶装置の製造方法において、
    前記（ａ）工程の前に、
    （ｇ）前記半導体基板上に、ＭＩＳＦＥＴを形成する工程を有し、
    前記（ａ）工程の前記第１電極は、前記ＭＩＳＦＥＴのソース、ドレイン領域と電気的に接続されるように形成される、半導体記憶装置の製造方法。