TW202109836A - 記憶元件、積體晶片及其形成方法 - Google Patents

記憶元件、積體晶片及其形成方法 Download PDF

Info

Publication number
TW202109836A
TW202109836A TW109121088A TW109121088A TW202109836A TW 202109836 A TW202109836 A TW 202109836A TW 109121088 A TW109121088 A TW 109121088A TW 109121088 A TW109121088 A TW 109121088A TW 202109836 A TW202109836 A TW 202109836A
Authority
TW
Taiwan
Prior art keywords
dopant
data storage
storage structure
bottom electrode
top electrode
Prior art date
Application number
TW109121088A
Other languages
English (en)
Other versions
TWI811553B (zh
Inventor
海光 金
吳啟明
林杏蓮
蔡子中
江法伸
李璧伸
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202109836A publication Critical patent/TW202109836A/zh
Application granted granted Critical
Publication of TWI811553B publication Critical patent/TWI811553B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H10N70/026—Formation of the switching material, e.g. layer deposition by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H10N70/023—Formation of the switching material, e.g. layer deposition by chemical vapor deposition, e.g. MOCVD, ALD

Abstract

本揭露的各種實施例有關於一種包括經共摻雜的資料儲存結構的記憶單元。底部電極上覆在基底上，而頂部電極上覆在底部電極上。資料儲存結構設置在頂部電極與底部電極之間。資料儲存結構包含摻雜有第一摻質及第二摻質的介電材料。

Description

具有低形成電壓的電阻式記憶單元
諸多現代電子元件含有被配置成儲存資料的電子記憶體。電子記憶體可以是揮發性記憶體或非揮發性記憶體。揮發性記憶體在被供電時儲存資料，而非揮發性記憶體在電力被移除時仍能夠保留資料。電阻式隨機存取記憶體（RRAM）由於其結構簡單且可與互補金屬氧化物半導體（CMOS）邏輯製程相容而有潛力候選為下一代非揮發性記憶體技術。RRAM單元包括具有可變電阻的介電性資料儲存結構，所述介電性資料儲存結構放置在設置在內連金屬化層內的兩個電極之間。
本發明提供諸多不同的實施例或實例以實施本發明的不同特徵。下文闡述元件及佈置的具體實例以使本發明簡明。當然，這些僅是實例並不旨在進行限制。舉例來說，在以下說明中，第一特徵形成在第二特徵之上或形成在第二特徵上可包括第一特徵與第二特徵形成為直接接觸的實施例，且還可包括額外特徵可形成在第一特徵與第二特徵之間以使得第一特徵與第二特徵不可直接接觸的實施例。另外，本發明可在各種實例中重複使用參考編號及/或字母。此重複是出於簡明及清晰目的，本質上並不規定所論述的各種實施例及/或配置之間的關係。
此外，為便於說明起見，本文中可使用例如“在…下面（beneath）”、“在…下方（below）”、“下部（lower）”、“在…上方（above）”、“上部（upper）”等空間相對用語來闡述一個元件或特徵與另外的元件或特徵之間的關係，如圖中所說明。除了圖中所繪示的定向之外，所述空間相對用語還旨在囊括元件在使用或操作中的不同定向。可以其他方式對設備進行定向（旋轉90度或在其他定向），且同樣地可據此對本文中所使用的空間相對描述符加以解釋。
電阻式隨機存取記憶體單元包括排列在頂部電極與底部電極之間的資料儲存結構（例如，一個或多個氧化物層）。RRAM單元設置在半導體基底之上。資料儲存結構的可變電阻表示資料單位（data unit），例如資料位元。根據施加在頂部電極與底部電極之間的電壓，可變電阻會與資料單位的資料狀態對應地經歷高電阻狀態與低電阻狀態之間的可逆改變。高電阻狀態的“高”在於可變電阻超過閾值，且低電阻狀態的“低”在於可變電阻低於閾值。
在RRAM單元可使用於儲存資料之前，通常跨越資料儲存結構形成初始導電路徑（即，導電絲）。初始導電路徑的形成會使後續寫入操作（形成導電路徑）更容易執行。為形成初始導電路徑，在RRAM製造製程結束時，在頂部電極及底部電極施加形成電壓。在一些類型的RRAM單元中，導電路徑可包括空缺（例如，氧空缺）。在這些元件中，形成電壓可將氧原子從資料儲存結構的晶格敲出，從而形成局部氧空缺。這些局部氧空缺傾向於對齊以形成延伸穿過資料儲存結構的導電路徑。此後，可跨越頂部電極及底部電極施加設定電壓或重置電壓以使資料儲存結構的電阻率在高電阻狀態與低電阻狀態之間改變。通常，形成電壓大於設定電壓。通常，設置在半導體基底上/之上的一個或多個電晶體（例如，金屬氧化物半導體場效電晶體（MOSFET））為RRAM單元提供電壓，以使得可跨越頂部電極及底部電極施加形成電壓、設定電壓及重置電壓。
在一些在RRAM單元用於儲存資料之前形成導電絲的實施例中，資料儲存結構可以是或包括未經摻雜的金屬氧化物結構（例如，未經摻雜的氧化鋁（AlOx ））。在這些實施例中，形成電壓可相對高。在力圖提高元件密度及元件效能時，所述一個或多個電晶體的特徵尺寸及/或RRAM單元的特徵尺寸不斷地縮小。然而，隨著所述一個或多個電晶體的特徵尺寸縮小，相對高的形成電壓成為問題（例如，由於所述一個或多個電晶體的特徵尺寸減小會減小擊穿電壓）。相對高的形成電壓可能大於一個或多個電晶體的安全輸出電壓。因此，如果所述一個或多個電晶體被操作而輸出相對高的形成電壓，則所述一個或多個電晶體可能會受到損壞及/或破壞。
在一些實施例中，本申請有關於具有低形成電壓的RRAM單元。RRAM單元包括設置在層間介電（inter-level dielectric，ILD）結構內的底部電極，所述層間介電結構設置在基底之上。頂部電極設置在ILD結構內且上覆在底部電極上。資料儲存結構設置在ILD結構內且位於頂部電極與底部電極之間。資料儲存結構包含共摻雜有第一摻質（例如，氮）及第二摻質（例如，鉭）的介電材料（例如，氧化鋁（AlOx ））。由於資料儲存結構共摻雜有第一摻質及第二摻質，因此可在維持RRAM單元的良好可靠度的同時改善（例如，減小）RRAM單元的形成電壓。舉例來說，使用第一摻質來對資料儲存結構進行摻雜可減小或消除RRAM單元的形成電壓，且使用第二摻質對資料儲存結構進行摻雜可確保維持RRAM單元具有良好可靠度（例如，良好的保存效能）。因此，包括RRAM單元的積體晶片可具有特徵尺寸縮小的一個或多個電晶體，這些特徵尺寸縮小的一個或多個電晶體可安全地為RRAM單元提供低形成電壓。此繼而在減輕及/或消除對RRAM單元及/或所述一個或多個電晶體的損壞的同時促進RRAM單元的特徵尺寸及所述一個或多個電晶體的特徵尺寸的縮小。
圖1示出記憶元件100的一些實施例的示意圖，記憶元件100包括具有低形成電壓的記憶單元104。
在一些實施例中，記憶元件100包括電耦合至電晶體102的記憶單元104，以使得記憶元件100是單電晶體單電阻式記憶單元（1T1R）配置。在其他實施例中，電晶體102可以是例如金屬氧化物半導體場效電晶體（MOSFET）。記憶單元104包括底部電極106、頂部電極110及設置在底部電極106與頂部電極110之間的資料儲存結構108。位元線（BL）通過頂部電極110電耦合至資料儲存結構108的一端，且源極線（SL）通過電晶體102電耦合至資料儲存結構108的相對端。字元線（WL）電耦合至電晶體102的閘極電極。因此，對電晶體102的閘極電極施加適合的WL電壓會將記憶單元104耦合在BL與SL之間。因此，在一些實施例中，通過提供適合的偏壓條件，可使記憶單元104在低電阻狀態與高電阻狀態這兩種電阻狀態之間切換以儲存資料。
在一些實施例中，資料儲存結構108包含共摻雜有第一摻質（例如，氮）及第二摻質（例如，鉭）的介電材料（例如，氧化鋁（AlOx ））。因此，在各種實施例中，資料儲存結構108可包含氧化鋁、氮及鉭及/或可具有在約20埃至80埃範圍內的厚度。在其他實施例中，第一摻質（例如，氮）佔資料儲存結構108的化學组成物的約百分之1至百分之15之間。在另外的實施例中，第二摻質（例如，鉭）佔資料儲存結構108的化學组成物的約百分之2至百分之20之間。在一些實施例中，記憶單元104可被配置為電阻式隨機存取記憶體（RRAM）單元，以使得資料儲存結構108包含具有可變電阻的材料，所述材料被配置成經歷高電阻狀態與低電阻狀態之間的可逆相位改變。
在一些實施例中，在記憶單元104可用來儲存資料之前，通常跨越資料儲存結構108通過區112形成初始導電路徑（即，導電絲）。初始導電路徑的形成使後續寫入操作（形成導電路徑）更容易執行。在其他實施例中，為形成初始導電路徑，通過電晶體102及BL在頂部電極110及底部電極106之間施加形成電壓。初始導電路徑可包括空缺（例如，氧空缺）。在這些實施例中，形成電壓可將氧原子從資料儲存結構108的晶格敲出，從而形成局部氧空缺。這些局部空缺傾向於在區112內對齊以在資料儲存結構108內形成從底部電極106至頂部電極110延伸的初始導電路徑。此後，可經由電晶體102及BL在底部電極106及頂部電極110之間施加設定電壓或重置電壓，以使資料儲存結構108的電阻率在高電阻狀態與低電阻狀態之間改變。
在各種實施例中，由於資料儲存結構108包含第一摻質（例如，氮），因此可減小及/或消除形成電壓。舉例來說，在一些實施例中，在對記憶單元104執行設定操作之前不可執行初始導電路徑的形成，以使得形成電壓不會施加於資料儲存結構108及/或電晶體102之間。此繼而在減輕及/或消除對記憶單元104及/或電晶體102的損壞的同時有利於縮小記憶單元104的特徵尺寸及/或電晶體102的特徵尺寸。在一些實施例中，形成電壓可等於設定電壓。在另外的實施例中，形成電壓可約等於設定電壓及/或形成電壓可在比設定電壓大約百分之零0至百分之25的範圍內。在一些實施例中，如果設定電壓是約2伏特（V），則形成電壓小於約2.5 V。在一些實施例中，舉例來說，第一摻質可減小在資料儲存結構108內形成空缺所需的能量，從而增大在區112內形成局部氧空缺的能力。在其他實施例中，由於資料儲存結構108包含第二摻質（例如，鉭），因此可改善記憶單元104的資料保存。在這些實施例中，第二摻質與資料儲存結構108內的氧原子具有強鍵，因此對記憶單元104執行的烘烤製程可不會使所述強鍵斷裂。在一些實施例中，第二摻質與氧原子之間的強鍵可大於約600千焦耳/莫耳（kJ/mol）。舉例來說，如果第二摻質是鉭，則鉭與氧之間的強鍵可在約805 kJ/mol至839 kJ/mol的範圍內。在其他實施例中，第二摻質與氧之間的強鍵大於第一摻質與氧之間的鍵，且第一摻質與氧之間的鍵大於鋁與氧之間的鍵。在另外的實施例中，第一摻質與氧之間的鍵可為約630 kJ/mol，及/或鋁與氧之間的鍵可在約490 kJ/mol至515 kJ/mol的範圍內。在一些實施例中，可對記憶單元104執行烘烤製程以判斷資料儲存結構108是否可保存其資料狀態，及/或烘烤製程是否可達到在約125攝氏度至250攝氏度範圍內的溫度。因此，由於資料儲存結構108共摻雜有第一摻質及第二摻質，因此可在維持記憶單元104的良好資料保存的同時改善（例如，減小或消除）記憶單元104的形成電壓。
圖2示出包括記憶單元104的記憶元件200的一些實施例的剖視圖，記憶單元104具有包含第一摻質及第二摻質的資料儲存結構108。
記憶元件200包括內連介電結構216及基底202。在一些實施例中，舉例來說，基底202可以是或包含半導體主體，例如單晶矽/CMOS基體、矽鍺（SiGe）、絕緣體上矽（SOI）或另一適合的半導體基底材料，及/或基底202可包含第一摻雜類型（例如，p型）。電晶體102設置在基底202之上/內。在一些實施例中，舉例來說，電晶體102可以是或包括金屬氧化物半導體場效電晶體（MOSFET）、高電壓電晶體、雙極性接面電晶體（BJT）、n通道金屬氧化物半導體（nMOS）電晶體、p通道金屬氧化物半導體（pMOS）電晶體或另一適合的電晶體。在其他實施例中，電晶體102可包括源極/汲極區204、閘極介電層206、閘極電極208及/或側壁間隙壁結構210。源極/汲極區204可設置在基底202內及/或可包含與第一摻雜類型相反的第二摻雜類型（例如，n型）。
下部內連通孔212設置在內連介電結構216內且上覆在電晶體102的源極/汲極區204上。在一些實施例中，舉例來說，內連介電結構216可以是或包括一個或多個層間介電（ILD）層。舉例來說，所述一個或多個ILD層可分別是或包含氧化矽、低κ介電材料、極低κ介電材料、另一適合的介電材料或前述材料的組合。如本文中所使用，舉例來說，低κ介電材料可以是或包括介電常數κ小於大約3.9、3、2或1的介電材料。下部內連配線214上覆在下部內連通孔212上。在一些實施例中，舉例來說，下部內連通孔212及下部內連配線214可各自是或包含銅、鋁、鎢、另一適合的導電材料或前述材料的組合。底部電極通孔218設置在內連介電結構216內且上覆在下部內連配線214上。頂部電極通孔220上覆在底部電極通孔218上。記憶單元104設置在內連介電結構216內且在底部電極通孔218與頂部電極通孔220之間。上部內連通孔222設置在內連介電結構216內且上覆在頂部電極通孔220上。上部內連配線224上覆在上部內連通孔222上。
在一些實施例中，記憶單元104包括底部電極106、頂部電極110及設置在底部電極106與頂部電極110之間的資料儲存結構108。在操作期間，記憶單元104藉由氧化還原反應來形成及消除位於底部電極106與頂部電極110之間的資料儲存結構108的區112中的導電路徑228。底部電極106與頂部電極110之間的區112中存在導電路徑228會產生低電阻狀態，而區112中不存在導電路徑228形成高電阻狀態。因此，可通過對記憶單元104施加適當的偏壓以產生或消除位於區112之中的導電路徑228來使記憶單元104在高電阻狀態與低電阻狀態之間切換。在其他實施例中，舉例來說，導電路徑228可包括設置在區112內且在底部電極106與頂部電極110之間延伸的氧空缺226。
在一些實施例中，資料儲存結構108可包含經共摻雜的介電材料，因此資料儲存結構108包含介電材料、第一摻質及第二摻質。在一些實施例中，第一摻質可以是陽離子，而第二摻質可以是陰離子。在一些實施例中，舉例來說，介電材料可以是或包括高κ介電材料、氧化鋁（例如，Al2 O3 ）、氧化鉭、氧化鉿、另一適合的介電材料或前述材料的組合。如本文中所使用，舉例來說，高κ介電材料可以是或包括介電常數κ大於大約3.9、9.34、9.9或11.54的介電材料。在一些實施例中，舉例來說，第一摻質可以是或包括氮、碳、氟等。在其他實施例中，舉例來說，第二摻質可以是或包括鉭、鈰、鉿、鋯等。因此，在一些實施例中，舉例來說，資料儲存結構108可以是或包含摻雜有第一摻質及第二摻質的氧化鋁，其中第一摻質不同於第二摻質。在其他實施例中，第一摻質可被配置成減小資料儲存結構108的形成電壓，而第二摻質可被配置成延長資料儲存結構108的資料保存。
在各種實施例中，第一摻質（例如氮、碳、氟等）佔資料儲存結構108的化學组成物的約百分之1至百分之15之間。在一些實施例中，若第一摻質小於資料儲存結構108的化學组成物的百分之1，則無法減小記憶單元104的形成電壓。在其他實施例中，若第一摻質大於資料儲存結構108的化學组成物的百分之15，則會減弱記憶單元104的耐用性，從而減少可對資料儲存結構108執行的設定操作及/或重置操作的次數。在一些實施例中，第二摻質（例如鉭、鈰、鉿、鋯等）佔資料儲存結構108的化學组成物的約百分之2至百分之20之間。在一些實施例中，如果第二摻質小於資料儲存結構108的化學组成物的約百分之2，則無法延長記憶單元104的資料保存。在其他實施例中，如果第二摻質大於資料儲存結構108的化學组成物的約百分之20，則會減少可對資料儲存結構108執行的設定操作及/或重置操作的次數。在一些實施例中，資料儲存結構108包含第一原子百分比的第一摻質及第二原子百分比的第二摻質。在一些實施例中，第一原子百分比小於第二原子百分比。在其他實施例中，第一原子百分比可在約百分之1至百分之15的範圍內，及/或第二原子百分比可在約百分之2至百分之20的範圍內。在一些實施例中，資料儲存結構108的厚度在約20埃至80埃的範圍內。在其他實施例中，如果資料儲存結構108的厚度小於約20埃，則底部電極106與頂部電極110之間可能會發生高的漏電流。在另外的實施例中，如果資料儲存結構108的厚度大於約80埃，則會增大記憶單元104的形成電壓。
在一些實施例中，舉例來說，底部電極通孔218及/或頂部電極通孔220可分別是或包含銅、鋁、鎢、前述材料的組合等。在一些實施例中，舉例來說，底部電極106可以是或包含鉭、氮化鉭、氮化鈦、鎢、釕、銥、鉑等。在其他實施例中，舉例來說，頂部電極110可以是或包含鉿、氮化鉿、鈦、氮化鈦、鉭、氮化鉭等。在另外的實施例中，鋁佔資料儲存結構108的化學组成物的約百分之20至百分之50之間，及/或氧佔資料儲存結構108的化學组成物的約百分之50至百分之70之間。在一些實施例中，底部電極106可包含第一摻質（例如，氮）及/或頂部電極110可包含第一摻質（例如，氮）。在另外的實施例中，底部電極106及頂部電極110可包含相同的材料。在其他實施例中，頂部電極110可包含第一摻質（例如，氮）及/或第二摻質（例如，鉭），舉例來說，頂部電極110可包含氮化鉭。
圖3示出記憶元件300的一些實施例的剖視圖，記憶元件300對應於圖2所示記憶元件200的一些替代實施例。
內連介電結構216可以是或包括多個ILD層302a至302d。在一些實施例中，舉例來說，ILD層302a至302d可分別是或包含氧化物（例如，二氧化矽）、低κ介電材料、極低κ介電材料或另一適合的介電材料。在一些實施例中，記憶單元104包括底部電極106、資料儲存結構108、頂部電極110及頂蓋層304。頂蓋層304設置在頂部電極110與頂部電極通孔220之間。在一些實施例中，舉例來說，頂蓋層304可以是或包含鉿、鈦、鉭、鋁、鋯、另一適合的材料或前述材料的組合。在一些實施例中，側壁間隙壁結構306設置在資料儲存結構108的側壁、頂部電極110的側壁及頂蓋層304的側壁周圍。在一些實施例中，舉例來說，側壁間隙壁結構306可以是或包含碳化矽、氮化矽等。
在一些實施例中，資料儲存結構108可包含經共摻雜的介電材料，以使得資料儲存結構108包括介電材料（例如，氧化鋁（Al2 O3 ））、第一摻質（例如氮、碳、氟等）及第二摻質（例如鉭、鈰、鉿、鋯等）。在其他實施例中，頂蓋層304包含第二摻質（例如，鉭）。在另外的實施例中，側壁間隙壁結構306包含第一摻質（例如，氮），舉例來說，側壁間隙壁結構306可包含氮化矽。
圖4示出記憶元件400的一些實施例的剖視圖，記憶元件400對應於圖2所示記憶元件200的一些替代實施例。
在一些實施例中，記憶單元104含有膜堆疊402，膜堆疊402包括：底部電極通孔218、底部電極106、資料儲存結構108、頂部電極110及頂蓋層304。膜堆疊402包括位於下部內連配線214之上的中間區及位於側壁間隙壁結構306的一對側壁下面的周邊區。膜堆疊402的中間區的底表面被設置成低於膜堆疊402的周邊區的底表面。
圖5示出積體晶片500的一些實施例的剖視圖，積體晶片500包括在側向上設置在嵌入式儲存區502內的第一記憶單元104a及第二記憶單元104b，其中嵌入式儲存區502在側向上鄰近於邏輯區504。
在一些實施例中，第一記憶單元104a及/或第二記憶單元104b分別被配置為圖3的記憶單元104。第一記憶單元104a及第二記憶單元104b在側向上偏離邏輯區504。在一些實施例中，邏輯區504包括設置在下部ILD層302a內的下部內連配線214。此外，上部內連通孔222設置在邏輯區504內且從上部內連配線224垂直地延伸至下部內連配線214。
圖6示出圖5所示積體晶片500的一些實施例的沿著圖5中的線截取的俯視圖600。
在一些實施例中，如圖6中所示，當俯視時，第一記憶單元104a及/或第二記憶單元104b各自具有正方形形狀。在一些實施例中，當俯視時，第一記憶單元104a及/或第二記憶單元104b可各自具有矩形形狀、圓形形狀、橢圓形狀或另一適合的形狀。此外，側壁間隙壁結構306在側向上包圍頂蓋層304。在其他實施例中，當俯視時，邏輯區504內的上部內連通孔222例如可具有橢圓形狀或圓形形狀。
圖7示出包括記憶單元104的積體晶片700的一些實施例的剖視圖，記憶單元104設置在內連結構714內且被配置成單電晶體單電阻式記憶單元（1T1R）設置。
在一些實施例中，積體晶片700包括上覆在基底202上的內連結構714。在一些實施例中，舉例來說，基底202可以是或包括塊狀基底（例如，塊狀矽基底）或絕緣體上矽（SOI）基底。電晶體706設置在基底202內/之上。在一些實施例中，舉例來說，電晶體706可被配置為MOSFET。電晶體706包括設置在基底202內且在側向上間隔開的一對源極/汲極區708。閘極電介質710在源極/汲極區708之間且上覆在基底202上，且閘極電極712上覆在閘極電介質710上。在一些實施例中，舉例來說，閘極電極712可以是或包含多晶矽或另一適合的導電材料。基底202包含第一摻雜類型（例如，p型），且源極/汲極區708包括與第一摻雜類型相反的第二摻雜類型（例如，n型）。在一些實施例中，源極/汲極區708包括比基底202的摻雜濃度大的摻雜濃度。井區704設置在源極/汲極區708之間且包含摻雜濃度高於基底202的第一摻雜類型（例如，p型）。
內連結構714包括內連介電結構216、多個導電通孔716及多個導電配線718。所述多個導電通孔716及多個導電配線718設置在內連介電結構216內且被配置成可提供遍及積體晶片700設置的各種元件（例如，電晶體706及/或記憶單元104）之間的電性連接。在一些實施例中，舉例來說，導電通孔716及導電配線718可分別是或包含銅、鋁、鎢、前述材料的組合或一些其他適合的導電材料。在一些實施例中，記憶單元104被配置為圖3所示記憶單元104且可設置在下層導電配線718與上層導電配線718之間。在一些實施例中，記憶單元104的底部電極106經由內連結構714電耦合至電晶體706的第一源極/汲極區708。在其他實施例中，記憶單元104的頂部電極110經由內連結構714電耦合至位元線（BL）。
在一些實施例中，電晶體706的閘極電極712電耦合至字元線（WL），以使得可對閘極電極712施加適當的WL訊號（例如，電壓及/或電流）以將記憶單元104電耦合至BL及源極線（SL）。經由內連結構714及記憶單元104，SL電耦合至電晶體706的第二源極/汲極區708，且BL電耦合至第一源極/汲極區708。因此，在一些實施例中，可在施加適當的WL訊號之後在SL處存取BL的輸出及/或記憶單元104的輸出。在其他實施例中，可經由WL、SL及BL對電晶體706及記憶單元104施加適當的偏壓條件，以使得可對記憶單元104執行形成操作、設定操作、重置操作或讀取操作。在另外的實施例中，可在電耦合至設置在閘極電極712下方的井區704的電晶體主體節點702（即，電晶體706的主體）處施加電壓。在電晶體主體節點702處施加的電壓可被配置成輔助控制形成在井區704內的導電通道。在其他實施例中，由於記憶單元104具有包含第一摻質及第二摻質的資料儲存結構108，因此可減小電晶體706的特徵尺寸。
圖8示出積體晶片800的一些實施例的剖視圖，積體晶片800對應於圖7所示積體晶片700的一些替代實施例。在一些實施例中，積體晶片800包括設置在內連結構714內且被配置成雙電晶體單電阻式記憶單元（2T1R）設置的記憶單元104。
在一些實施例中，積體晶片800包括第一電晶體706a及第二電晶體706b，其中第一電晶體706a及第二電晶體706b分別被配置為圖7所示電晶體706。第一電晶體706a與第二電晶體706b共用在側向上設置在第一電晶體706a與第二電晶體706b之間的共同源極/汲極區708。共同源極/汲極區708可經由內連結構714電耦合至記憶單元104的底部電極106。在一些實施例中，由於記憶單元104具有包含第一摻質及第二摻質的資料儲存結構108，因此可減小第一電晶體706a的特徵尺寸及第二電晶體706b的特徵尺寸。
圖9至圖14示出根據本發明的形成記憶元件的方法的一些實施例的剖視圖900至1400，所述記憶元件包括具有資料儲存結構的記憶單元，所述資料儲存結構包含第一摻質及第二摻質。儘管參考方法闡述圖9至圖14中所示的剖視圖900至1400，但應瞭解，圖9至圖14中所示的結構並不僅限於所述方法而是可獨立於所述方法而單獨存在。儘管將圖9至圖14闡述為一系列動作，但應瞭解這些動作並不具限制性，而是可在其他實施例中更改動作次序，且所公開的方法也適用於其他結構。在其他實施例中，可完全地或部分地省略所說明及/或所述的一些動作。
如圖9的剖視圖900中所示，在下部ILD層302a內形成下部內連配線214。在下部ILD層302a之上形成下部介電層302b。在下部內連配線214及下部介電層302b之上形成底部電極通孔層902。在底部電極通孔層902之上形成記憶單元層堆疊904。記憶單元層堆疊904包括：底部電極層906、資料儲存層908、頂部電極層910及頂蓋膜912。在一些實施例中，記憶單元層堆疊904中的各個層可分別由以下製程形成：例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、濺鍍、共濺鍍、無電鍍、電鍍或另一適合的生長製程或沉積製程。
在一些實施例中，形成記憶單元層堆疊904可包括執行沉積製程以得到記憶單元層堆疊904內的每一層。舉例來說，可執行第一沉積製程（例如CVD、PVD等）以在底部電極通孔層902之上形成底部電極層906。此外，可執行第二沉積製程（例如CVD、PVD、濺鍍、共濺鍍等）以在底部電極層906之上形成資料儲存層908。在一些實施例中，資料儲存層908是以使得資料儲存層908包含共摻雜有第一摻質（例如，氮）及第二摻質（例如，鉭）的介電材料（例如，氧化鋁（Al2 O3 ））的方式來形成。在一些實施例中，舉例來說，介電材料可以是或包括高κ介電材料、氧化鋁（例如，Al2 O3 ）、氧化鉭、氧化鉿、另一適合的介電材料或前述材料的組合。在其他實施例中，舉例來說，第一摻質可以是或包括氮、碳、氟等。在另外的實施例中，舉例來說，第二摻質可以是或包括鉭、鈰、鉿、鋯等。此外，舉例來說，資料儲存層908可被形成為使得資料儲存層908包含第一原子百分比的第一摻質及第二原子百分比的第二摻質。在一些實施例中，第一原子百分比可在約百分之1至百分之15的範圍內，及/或第二原子百分比可在約百分之2至百分之20的範圍內。此外，形成資料儲存層908的製程可包括通過沉積製程（例如CVD、PVD、濺鍍、共濺鍍等）沉積複合物（例如，介電材料（例如，氧化鋁（Al2 O3 ）與第二摻質（例如，鉭）的複合物），同時將所述複合物暴露於增強物質（例如，氮（N））以使得資料儲存層908包含經共摻雜的介電材料（例如，共摻雜有第一摻質及第二摻質的氧化鋁）。在另外的實施例中，可在沉積製程期間對資料儲存層908執行回火製程，以促使資料儲存層908包含第一摻質及/或第二摻質。在一些實施例中，增強物質是第一摻質的氣體形式。在另外的實施例中，資料儲存層908形成達在約20埃至80埃範圍內的厚度。
在一些實施例中，形成資料儲存層908的製程可包括在電漿環境中執行共濺鍍製程以沉積包含氧化鋁及第二摻質的複合物（例如，共濺鍍氧化鋁（例如，Al2 O3 ）及氧化鉭（例如，Ta2 O5 ）），其中電漿包含例如氮（例如，N2 ）。在其他實施例中，形成資料儲存層908的製程可包括在電漿環境中執行CVD製程或ALD製程以沉積複合物（例如，所述複合物包含氧化鋁（例如，Al2 O3 ）及氧化鉭（例如，Ta2 O5 ）），其中電漿包含N2 或NH3 。在另外的實施例中，形成資料儲存層908的製程可包括在腔室中使用第一前驅體及/或第二前驅體執行CVD製程或ALD製程以形成材料（例如，氧化鋁），其中第一前驅體確保所述材料摻雜有第一摻質且第二前驅體確保所述材料摻雜有第二摻質。在一些實施例中，舉例來說，第一前驅體可以是或包括(NH4 )OH或另一適合的前驅體。在其他實施例中，舉例來說，第二前驅體可以是或包括TaCl5 、Ta(OC2 H5 )5 或另一適合的前驅體。
如圖10的剖視圖1000中所示，在記憶單元層堆疊904之上形成第一罩幕層1002。在一些實施例中，第一罩幕層1002覆蓋記憶單元層堆疊904的中間區且將記憶單元層堆疊904的周邊區暴露出來。
如圖11的剖視圖1100中所示，根據第一罩幕層（圖10的1002）對記憶單元層堆疊（圖10的904）進行圖案化，從而界定資料儲存結構108、頂部電極110及頂蓋層304。在一些實施例中，圖案化製程可包括：將位於第一罩幕層（圖10的1002）之下的層的未罩幕區暴露於一種或多種刻蝕劑；及執行移除製程（未示出）以移除第一罩幕層（圖10的1002）。在一些實施例中，圖案化製程可刻蝕穿過資料儲存結構108的一部分，以使得在執行圖案化製程之後資料儲存結構108沿著底部電極層906的上表面連續地延伸。
此外在圖11中示出，在頂蓋層304及資料儲存結構108之上形成鈍化層1102。在一些實施例中，舉例來說，鈍化層1102可以是或包含碳化矽、氮化矽、氮氧化矽等。在其他實施例中，可通過例如CVD、PVD、ALD或另一適合的沉積製程沉積鈍化層1102。另外，在形成鈍化層1102之後，在鈍化層1102之上形成第二罩幕層1104，其中第二罩幕層1104上覆在頂蓋層304上。
如圖12的剖視圖1200中所示，根據第二罩幕層（圖11的1104）對圖11的結構執行圖案化製程，從而界定底部電極106、底部電極通孔218、側壁間隙壁結構306及記憶單元104。在一些實施例中，圖案化製程完全刻蝕穿過資料儲存結構108。在其他實施例中，在圖案化製程之後，資料儲存結構108、底部電極106及底部電極通孔218各自具有傾斜的相對外側壁。在一些實施例中，記憶單元104包括頂蓋層304、頂部電極110、底部電極106及設置在底部電極106與頂部電極110之間的資料儲存結構108。
如圖13的剖視圖1300中所示，在記憶單元104之上及在記憶單元104周圍形成第一上部ILD層302c。在一些實施例中，舉例來說，可通過PVD、CVD、ALD或另一適合的沉積製程沉積第一上部ILD層302c。此外，在記憶單元104之上形成頂部電極通孔220，其中頂部電極通孔220延伸穿過第一上部ILD層302c及側壁間隙壁結構306以接觸頂蓋層304。在一些實施例中，可通過例如CVD、PVD、無電鍍、電鍍或另一適合的生長製程或沉積製程形成頂部電極通孔220。
如圖14的剖視圖1400中所示，在第一上部ILD層302c之上形成第二上部ILD層302d。在一些實施例中，可通過例如CVD、PVD、ALD或另一適合的沉積製程沉積第二上部ILD層302d。此外，在頂部電極通孔220之上形成上部內連通孔222及上部內連配線224。在一些實施例中，可通過單鑲嵌製程形成或可通過雙鑲嵌製程形成上部內連通孔222及/或上部內連配線224。
圖15示出根據本發明的形成包括記憶單元的記憶元件的方法1500，記憶單元具有包含第一摻質及第二摻質的資料儲存結構。儘管將方法1500示出及/或闡述為一系列動作或事件，但應瞭解，所述方法並不僅限於所示出的排序或動作。因此，在一些實施例中，動作可按照與所示出的次序不同的次序實施及/或可同時實施。此外，在一些實施例中，所示出的動作或事件可被細分為多個動作或事件，所述多個動作或事件可在單獨的時間實施或與其他動作或子動作同時地實施。在一些實施例中，可省略一些所示出的動作或事件，且可包括其他未示出的動作或事件。
在動作1502處，在基底之上形成下部內連配線。圖9示出與動作1502的一些實施例對應的剖視圖900。
在動作1504處，在下部內連配線之上形成記憶單元層堆疊。記憶單元層堆疊包括底部電極層、頂部電極層及設置在頂部電極層與底部電極層之間的資料儲存層。資料儲存層包含經共摻雜的介電材料。圖9示出與動作1504的一些實施例對應的剖視圖900。
在動作1506處，對記憶單元層堆疊執行第一圖案化製程，從而界定資料儲存結構及頂部電極。圖10及圖11示出與動作1506的一些實施例對應的剖視圖1000及1100。
在動作1508處，在頂部電極之上且沿著資料儲存結構的上表面形成鈍化層。圖11示出與動作1508的一些實施例對應的剖視圖1100。
在動作1510處，對鈍化層、資料儲存結構及底部電極層執行第二圖案化製程，從而界定側壁間隙壁結構、底部電極及記憶單元。圖12示出與動作1510的一些實施例對應的剖視圖1200。
在動作1512處，在記憶單元之上形成頂部電極通孔。圖13示出與動作1512的一些實施例對應的剖視圖1300。
在動作1514處，在頂部電極通孔之上形成上部內連通孔及上部內連配線。圖14示出與動作1514的一些實施例對應的剖視圖1400。
因此，在一些實施例中，本發明有關於一種記憶單元，所述記憶單元包括頂部電極、底部電極及設置在所述頂部電極與所述底部電極之間的資料儲存結構，其中所述資料儲存結構包含經共摻雜的介電材料。
在一些實施例中，本申請提供一種記憶元件，所述記憶元件包括：基底；底部電極，上覆在所述基底上；頂部電極，上覆在所述底部電極上；以及資料儲存結構，設置在所述頂部電極與所述底部電極之間，其中所述資料儲存結構包含摻雜有第一摻質及第二摻質的介電材料。
在一些實施例中，本申請提供一種積體晶片，所述積體晶片包括：基底；底部電極通孔，上覆在所述基底上；頂部電極通孔，上覆在所述底部電極通孔上；以及電阻式隨機存取記憶體（RRAM）單元，設置在所述底部電極通孔與所述頂部電極通孔之間，其中所述RRAM單元包括頂部電極、底部電極及設置在所述頂部電極與所述底部電極之間的資料儲存結構，其中所述資料儲存結構包含經共摻雜的高κ介電材料。
在一些實施例中，本申請提供一種形成記憶元件的方法，所述方法包括：在基底之上形成下部導電配線；在所述下部導電配線之上沉積底部電極層；在所述底部電極層之上形成資料儲存結構，使得所述資料儲存結構包含介電材料、第一摻質及第二摻質；在所述資料儲存結構之上形成頂部電極；以及對所述底部電極層、所述資料儲存結構及所述頂部電極進行圖案化，從而界定記憶單元。
上述內容概述了數個實施例的特徵，以使所屬領域的技術人員能夠更好地理解本發明的各方面。所屬領域的技術人員應瞭解，其可容易地使用本發明作為設計或修改其他製程及結構以實現與本文中所介紹的實施例相同的目的及/或達成相同的優勢的基礎。所屬領域的技術人員還應意識到這些等效構造並不悖離本發明的精神及範圍，且其可在不悖離本發明的精神及範圍的情況下在本文中做出各種變化、替代及更改。
100、200、300、400:記憶元件 102、706:電晶體 104:記憶單元 104a:第一記憶單元 104b:第二記憶單元 106:底部電極 108:資料儲存結構 110:頂部電極 112:區 202:基底 204:源極/汲極區 206:閘極介電層 208、712:閘極電極 210、306:側壁間隙壁結構 212:下部內連通孔 214:下部內連配線 216:內連介電結構 218:底部電極通孔 220:頂部電極通孔 222:上部內連通孔 224:上部內連配線 226:氧空缺 228:導電路徑 302a:層間介電層/下部層間介電層 302b:層間介電層/下部介電層 302c:層間介電層/第一上部層間介電層 302d:層間介電層/第二上部層間介電層 304:頂蓋層 402:膜堆疊 500、700、800:積體晶片 502:嵌入式儲存區 504:邏輯區 600:俯視圖 702:電晶體主體節點 704:井區 706a:第一電晶體 706b:第二電晶體 708:源極/汲極區/第一源極/汲極區/第二源極/汲極區/共同源極/汲極區 710:閘極電介質 714:內連結構 716:導電通孔 718:導電配線/下層導電配線/上層導電配線 900、1000、1100、1200、1300、1400:剖視圖 902:底部電極通孔層 904:記憶單元層堆疊 906:底部電極層 908:資料儲存層 910:頂部電極層 912:頂蓋膜 1002:第一罩幕層 1102:鈍化層 1104:第二罩幕層 1500:方法 1502、1504、1506、1508、1510、1512、1514:動作
結合附圖閱讀以下詳細說明，能最好地理解本發明的各方面。注意，根據行業中的標準慣例，各種特徵未按比例繪製。事實上，為論述的清晰起見，可任意地增大或減小各種特徵的尺寸。 圖1示出記憶元件的一些實施例的示意圖，所述記憶元件包括具有低形成電壓的記憶單元。 圖2示出記憶元件的一些實施例的剖視圖，所述記憶元件包括具有經共摻雜的資料儲存結構的記憶單元。 圖3及圖4示出圖1所示記憶元件的一些替代實施例的剖視圖。 圖5示出包括記憶單元的積體晶片的一些實施例的剖視圖，所述記憶單元各自具有低形成電壓且設置於在側向上鄰近於邏輯區的嵌入式儲存區內。 圖6示出圖5所示積體晶片的一些替代實施例的根據圖5中所示線的俯視圖。 圖7及圖8示出包括記憶單元的積體晶片的一些實施例的剖視圖，所述記憶單元具有低形成電壓且設置在內連結構內。 圖9至圖14示出形成具有低形成電壓的記憶單元的方法的一些實施例的剖視圖。 圖15示出根據形成具有低形成電壓的記憶單元的方法的一些實施例的流程圖。
1500:方法
1502、1504、1506、1508、1510、1512、1514:動作

Claims (20)

  1. 一種記憶元件，包括： 基底； 底部電極，上覆在所述基底上； 頂部電極，上覆在所述底部電極上；以及 資料儲存結構，設置在所述頂部電極與所述底部電極之間，其中所述資料儲存結構包含摻雜有第一摻質及第二摻質的介電材料。
  2. 如請求項1所述的記憶元件，其中所述第一摻質不同於所述第二摻質。
  3. 如請求項1所述的記憶元件，其中所述介電材料是高介電常數介電材料。
  4. 如請求項1所述的記憶元件，其中所述介電材料是氧化鋁，所述第一摻質是氮，且所述第二摻質是鉭。
  5. 如請求項1所述的記憶元件，其中所述介電材料包含第一原子百分比的所述第一摻質及第二原子百分比的所述第二摻質，其中所述第二原子百分比大於所述第一原子百分比。
  6. 如請求項5所述的記憶元件，其中所述第一原子百分比在約百分之1至百分之15的範圍內且所述第二原子百分比在約百分之2至約百分之20的範圍內。
  7. 如請求項6所述的記憶元件，更包括： 側壁間隙壁結構，上覆在所述基底上，其中所述側壁間隙壁結構在側向上包圍所述資料儲存結構的側壁及所述頂部電極的側壁。
  8. 如請求項7所述的記憶元件，其中所述側壁間隙壁結構包含所述第一摻質。
  9. 如請求項1所述的記憶元件，其中所述頂部電極和/或所述底部電極包含所述第二摻質。
  10. 一種積體晶片，包括： 基底； 底部電極通孔，上覆在所述基底上； 頂部電極通孔，上覆在所述底部電極通孔上；以及 電阻式隨機存取記憶體單元，設置在所述底部電極通孔與所述頂部電極通孔之間，其中所述電阻式隨機存取記憶體單元包括頂部電極、底部電極及設置在所述頂部電極與所述底部電極之間的資料儲存結構，其中所述資料儲存結構包含經共摻雜的高介電常數介電材料。
  11. 如請求項10所述的積體晶片，其中所述經共摻雜的高介電常數介電材料包含第一摻質及與所述第一摻質不同的第二摻質。
  12. 如請求項11所述的積體晶片，其中所述頂部電極包含第一導電材料且所述頂部電極通孔包含與所述第一導電材料不同的第二導電材料。
  13. 如請求項12所述的積體晶片，其中所述第一導電材料包含所述第一摻質或所述第二摻質。
  14. 如請求項10所述的積體晶片，更包括： 側壁間隙壁結構，上覆在所述底部電極通孔上，其中所述側壁間隙壁結構在側向上包圍所述資料儲存結構的側壁；以及 頂蓋層，設置在所述頂部電極與所述頂部電極通孔之間。
  15. 如請求項14所述的積體晶片，其中所述側壁間隙壁結構從所述資料儲存結構的側壁連續地延伸至所述資料儲存結構的上表面。
  16. 如請求項10所述的積體晶片，其中所述資料儲存結構包括第一對相對的側壁及第二對相對的側壁，其中所述第一對相對的側壁在所述第二對相對的側壁之間在側向上間隔開。
  17. 一種形成記憶元件的方法，所述方法包括： 在基底之上形成下部導電配線； 在所述下部導電配線之上沉積底部電極層； 在所述底部電極層之上形成資料儲存結構，使得所述資料儲存結構包含介電材料、第一摻質及第二摻質； 在所述資料儲存結構之上形成頂部電極；以及 對所述底部電極層、所述資料儲存結構及所述頂部電極進行圖案化，從而界定記憶單元。
  18. 如請求項17所述形成記憶元件的方法，其中所述資料儲存結構包含第一原子百分比的所述第一摻質及第二原子百分比的所述第二摻質，其中所述第二原子百分比大於所述第一原子百分比。
  19. 如請求項17所述形成記憶元件的方法，其中形成所述資料儲存結構包括： 沉積所述介電材料與所述第二摻質的複合物、同時將所述複合物暴露於增強物質，其中沉積所述複合物包括執行物理氣相沉積製程且所述增強物質包括所述第一摻質。
  20. 如請求項17所述形成記憶元件的方法，其中所述介電材料是氧化鋁，所述第一摻質是氮，且所述第二摻質是鉭。
TW109121088A 2019-08-30 2020-06-22 記憶元件、積體晶片及其形成方法 TWI811553B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962893977P 2019-08-30 2019-08-30
US62/893,977 2019-08-30
US16/807,564 US11527717B2 (en) 2019-08-30 2020-03-03 Resistive memory cell having a low forming voltage
US16/807,564 2020-03-03

Publications (2)

Publication Number Publication Date
TW202109836A true TW202109836A (zh) 2021-03-01
TWI811553B TWI811553B (zh) 2023-08-11

Family

ID=74565698

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109121088A TWI811553B (zh) 2019-08-30 2020-06-22 記憶元件、積體晶片及其形成方法

Country Status (5)

Country Link
US (2) US11527717B2 (zh)
KR (1) KR102379420B1 (zh)
CN (1) CN112447904A (zh)
DE (1) DE102020106589A1 (zh)
TW (1) TWI811553B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10276794B1 (en) * 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US11527717B2 (en) * 2019-08-30 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive memory cell having a low forming voltage
US11404638B2 (en) * 2020-07-28 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-doped data storage structure configured to improve resistive memory cell performance
US20220393101A1 (en) 2021-06-03 2022-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Doped sidewall spacer/etch stop layer for memory
TWI808526B (zh) * 2021-11-08 2023-07-11 志陽憶存股份有限公司 記憶體裝置及其製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080064353A (ko) * 2007-01-04 2008-07-09 삼성전자주식회사 저항 메모리 소자 및 그 제조 방법
JP2011066285A (ja) * 2009-09-18 2011-03-31 Toshiba Corp 不揮発性記憶素子および不揮発性記憶装置
KR101055748B1 (ko) * 2009-10-23 2011-08-11 주식회사 하이닉스반도체 저항 변화 장치 및 그 제조방법
KR20140071813A (ko) 2012-12-04 2014-06-12 삼성전자주식회사 파이버 상에 형성된 저항성 메모리 소자 및 그 제종 방법
US8907313B2 (en) * 2012-12-18 2014-12-09 Intermolecular, Inc. Controlling ReRam forming voltage with doping
US9472757B2 (en) 2013-07-19 2016-10-18 Asm Ip Holding B.V. Method of making a resistive random access memory device
KR102074942B1 (ko) 2013-07-29 2020-02-10 삼성전자 주식회사 비휘발성 메모리 트랜지스터 및 이를 포함하는 소자
US9257642B1 (en) 2014-07-16 2016-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Protective sidewall techniques for RRAM
US9246085B1 (en) 2014-07-23 2016-01-26 Intermolecular, Inc. Shaping ReRAM conductive filaments by controlling grain-boundary density
CN107155371B (zh) 2014-12-18 2021-06-25 英特尔公司 包括局部丝状沟道的电阻性存储器单元、包括其的器件、以及制造其的方法
US10573809B2 (en) 2016-03-31 2020-02-25 Intel Corporation Resistive random access memory with deuterium
DE102016005537A1 (de) * 2016-05-04 2017-11-09 Forschungszentrum Jülich GmbH Fachbereich Patente Verfahren zur Herstellung von Schichten von ReRAM-Speichern und Verwendung eines Implanters
TWI699914B (zh) 2016-09-08 2020-07-21 聯華電子股份有限公司 半導體元件及其製作方法
CN107887507A (zh) * 2016-09-29 2018-04-06 华邦电子股份有限公司 电阻式随机存取存储器、其制造方法及其操作方法
JP2018157068A (ja) 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶装置
US10516106B2 (en) 2017-06-26 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Electrode structure to improve RRAM performance
US10490739B2 (en) 2018-01-10 2019-11-26 Winbond Electronics Corp. One-time-programmable resistive random access memory and method for forming the same
KR102427895B1 (ko) * 2018-02-08 2022-08-02 에스케이하이닉스 주식회사 저항 메모리 소자의 읽기 방법
US11502254B2 (en) * 2018-09-28 2022-11-15 Intel Corporation Resistive random access memory device and methods of fabrication
KR20200085453A (ko) 2019-01-07 2020-07-15 삼성전자주식회사 무선으로 전력을 송신하거나 수신하기 위한 사용자 인터페이스를 제공하는 전자 장치 및 방법
US11527717B2 (en) * 2019-08-30 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive memory cell having a low forming voltage
US11404638B2 (en) * 2020-07-28 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-doped data storage structure configured to improve resistive memory cell performance

Also Published As

Publication number Publication date
DE102020106589A1 (de) 2021-03-04
US11527717B2 (en) 2022-12-13
TWI811553B (zh) 2023-08-11
KR20210028070A (ko) 2021-03-11
US20210066591A1 (en) 2021-03-04
KR102379420B1 (ko) 2022-03-28
US20220367810A1 (en) 2022-11-17
CN112447904A (zh) 2021-03-05

Similar Documents

Publication Publication Date Title
TWI811553B (zh) 記憶元件、積體晶片及其形成方法
CN110957343B (zh) 集成芯片和形成集成芯片的方法
SG194300A1 (en) Non-volatile memory device and method of forming the same
US11895933B2 (en) Resistive memory cell with switching layer comprising one or more dopants
US11716913B2 (en) Data storage structure for improving memory cell reliability
US20220336737A1 (en) Multi-doped data storage structure configured to improve resistive memory cell performance
US11778931B2 (en) Diffusion barrier layer in programmable metallization cell
US11271082B2 (en) Semiconductor devices with memory cells
US20240138272A1 (en) Resistive memory cell with switching layer comprising one or more dopants
TWI718936B (zh) 電阻式記憶體裝置
US11462552B2 (en) Semiconductor devices with memory cells
CN110660908A (zh) 存储器装置及其制造方法
TWI779769B (zh) 積體晶片、記憶體裝置及其形成方法
TW202345365A (zh) 半導體裝置
KR20090113674A (ko) 상변환 기억 소자의 제조방법